JP6837899B2 - 充放電制御回路およびバッテリ装置 - Google Patents

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Description

本発明は、充放電制御回路およびバッテリ装置に関する。
従来、二次電池の一方の電極に接続される第１電源端子と、二次電池の他方の電極に接続される第２電源端子と、二次電池への充電を制御する充電制御ＦＥＴのゲートに接続される充電制御端子と、二次電池からの放電を制御する放電制御ＦＥＴのゲートに接続される放電制御端子と、充電制御ＦＥＴおよび放電制御ＦＥＴを制御する制御回路と、充電制御ＦＥＴに充電制御信号を出力する充電制御出力回路と、放電制御ＦＥＴに放電制御信号を出力する放電制御出力回路とを備える充放電制御回路が知られている（例えば、特許文献１を参照）。
特開２０１６−０１９３８７号公報
特許文献１に記載された充放電制御回路では、充電制御ＦＥＴをオンさせる場合に充電制御出力回路が出力する充電制御信号の電圧は、常に電源電圧（二次電池の電圧）の高さに応じた電圧となる。同様に、放電制御ＦＥＴをオンさせる場合に放電制御出力回路が出力する放電制御信号の電圧も、常に電源電圧の高さに応じた電圧となる。
一方、特に多セルのバッテリ装置では、部品コストを安価にするためにゲート耐圧の低い充電制御ＦＥＴおよび放電制御ＦＥＴを用いることがある。そのため、充放電制御回路としては、充電制御ＦＥＴおよび放電制御ＦＥＴのゲート耐圧を超えないように、充電制御信号および放電制御信号の電圧を電源電圧よりも低い電圧に制限する必要がある。
しかしながら、例えば、放電制御ＦＥＴをオンさせる時に、電源電圧よりも低い電圧を放電制御信号として出力するように放電制御出力回路を構成すると、放電制御出力回路は、電源電圧が低下している場合でも、その低下した電源電圧よりも更に低い電圧を出力してしまう。その結果、放電制御ＦＥＴのオン抵抗値が上がってしまい、放電制御ＦＥＴが発熱するおそれがある。
これは、充電制御出力回路、充電制御ＦＥＴについても同様である。
したがって、本発明は、放電制御ＦＥＴおよび／または充電制御ＦＥＴをオンさせる場合に出力する放電制御信号および／または充電制御信号の電圧を、放電制御ＦＥＴおよび／または充電制御ＦＥＴのゲート耐圧を超えることなく、かつ、オン抵抗値が高くなることを抑制するように制御可能な充放電制御回路およびバッテリ装置を提供することを目的とする。
本発明の一実施形態は、二次電池の第１電極に接続される第１電源端子と、前記二次電池の第２電極に接続される第２電源端子と、前記二次電池の放電を制御する放電制御ＦＥＴのゲートに接続される放電制御端子と、前記放電制御端子に放電制御信号を出力する放電制御出力回路と、前記放電制御出力回路を制御する制御回路とを備え、前記放電制御出力回路は、前記第１電源端子の電圧が第１の所定の電圧より高く、かつ、前記放電制御ＦＥＴをオンさせる場合に、前記第１電源端子の電圧よりも低い第１のクランプ電圧を前記放電制御端子に出力する第１クランプ電圧出力回路と、前記第１電源端子の電圧が前記第１の所定の電圧以下であり、かつ、前記放電制御ＦＥＴをオンさせる場合に、前記第１電源端子の電圧を前記放電制御端子に出力する第１電源電圧出力回路と、前記第１電源端子の電圧が前記第１の所定の電圧以下であるか否かを判定する第１判定回路とを有し、前記第１クランプ電圧出力回路は、一端が前記第１電源端子に接続された第１定電流源と、前記第１定電流源の他端にゲートとドレインが接続された第１導電型の第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのソースと前記第２電源端子との間に電流経路を形成するよう接続され、ダイオード接続された少なくとも一つの第１導電型の第２ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタとカレントミラー接続された第１導電型の第３ＭＯＳトランジスタと、一端が前記第３ＭＯＳトランジスタのソース及び前記放電制御端子に接続され、他端が前記第２電源端子に接続された第２定電流源とを含み、前記第１判定回路は、一端が前記第１電源端子に接続された第３定電流源と、ドレインが前記第３定電流源の他端に接続され、前記第２ＭＯＳトランジスタのうちソースが前記第２電源端子に接続された前記第２ＭＯＳトランジスタとカレントミラー接続された第１導電型の第４ＭＯＳトランジスタと、前記第４ＭＯＳトランジスタのドレインの電圧を受けるインバータとを含み、前記第１電源電圧出力回路は、前記インバータの出力をゲートに受け、ソースが前記第１電源端子に接続され、ドレインが前記放電制御端子に接続された第２導電型の第５ＭＯＳトランジスタを含むことを特徴とする充放電制である。
また、本発明の一実施形態は、二次電池の第１電極に接続される第１電源端子と、前記二次電池の第２電極に接続される第２電源端子と、前記二次電池の放電を制御する放電制御ＦＥＴのゲートに接続される放電制御端子と、前記放電制御端子に放電制御信号を出力する放電制御出力回路と、前記放電制御出力回路を制御する制御回路とを備え、前記放電制御出力回路は、前記第１電源端子の電圧が第１の所定の電圧より高く、かつ、前記放電制御ＦＥＴをオンさせる場合に、前記第１電源端子の電圧よりも低い第１のクランプ電圧を前記放電制御端子に出力する第１クランプ電圧出力回路と、前記第１電源端子の電圧が前記第１の所定の電圧以下であり、かつ、前記放電制御ＦＥＴをオンさせる場合に、前記第１電源端子の電圧を前記放電制御端子に出力する第１電源電圧出力回路と、前記第１電源端子の電圧が前記第１の所定の電圧以下であるか否かを判定する第１判定回路とを有し、前記第１クランプ電圧出力回路は、一端が前記第１電源端子に接続された第１定電流源と、前記第１定電流源の他端にゲートとドレインが接続された第１導電型の第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのソースと前記第２電源端子との間に電流経路を形成するよう接続され、ダイオード接続された少なくとも一つの第１導電型の第２ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタとカレントミラー接続された第１導電型の第３ＭＯＳトランジスタと、一端が前記第３ＭＯＳトランジスタのソース及び前記放電制御端子に接続され、他端が前記第２電源端子に接続された第２定電流源とを含み、前記第１判定回路は、前記第１電源端子と前記第２電源端子との間に直列に接続された第１抵抗および第２抵抗と、非反転入力端子に前記第１抵抗と前記第２抵抗との接続点の電圧を受け、反転入力端子に第１の基準電圧を受ける第１コンパレータとを含み、前記第１電源電圧出力回路は、前記第１コンパレータの出力電圧をゲートに受け、ソースが前記第１電源端子に接続され、ドレインが前記放電制御端子に接続された第２導電型の第４ＭＯＳトランジスタを含むことを特徴とする充放電制御回路である。
また、本発明の一実施形態は、二次電池の第１電極に接続される第１電源端子と、前記二次電池の充電を制御する充電制御ＦＥＴのゲートに接続される充電制御端子と、前記充電制御ＦＥＴのソースに接続され、前記第１電源端子との間に充電器が接続される外部電圧入力端子と、前記充電制御端子に充電制御信号を出力する充電制御出力回路と、前記充電制御出力回路を制御する制御回路とを備え、前記充電制御出力回路は、前記第１電源端子の電圧が所定の電圧より高く、かつ、前記充電制御ＦＥＴをオンさせる場合に、前記第１電源端子の電圧よりも低いクランプ電圧を前記充電制御端子に出力するクランプ電圧出力回路と、前記第１電源端子の電圧が前記所定の電圧以下であり、かつ、前記充電制御ＦＥＴをオンさせる場合に、前記第１電源端子の電圧を前記充電制御端子に出力する電源電圧出力回路と、前記第１電源端子の電圧が前記所定の電圧以下であるか否かを判定する判定回路とを有し、前記クランプ電圧出力回路は、一端が前記第１電源端子に接続された第１定電流源と、前記第１定電流源の他端にゲートとドレインが接続された第１導電型の第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのソースと前記外部電圧入力端子との間に電流経路を形成するよう接続され、ダイオード接続された少なくとも一つの第１導電型の第２ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタとカレントミラー接続された第１導電型の第３ＭＯＳトランジスタと、一端が前記第３ＭＯＳトランジスタのソース及び前記充電制御端子に接続され、他端が前記外部電圧入力端子に接続された第２定電流源とを含み、前記判定回路は、一端が前記第１電源端子に接続された第３定電流源と、ドレインが前記第３定電流源の他端に接続され、前記第２ＭＯＳトランジスタのうちソースが前記外部電圧入力端子に接続された前記第２ＭＯＳトランジスタとカレントミラー接続された第１導電型の第４ＭＯＳトランジスタと、前記第４ＭＯＳトランジスタのドレインの電圧を受けるインバータとを含み、前記電源電圧出力回路は、前記インバータの出力をゲートに受け、ソースが前記第１電源端子に接続され、ドレインが前記充電制御端子に接続された第２導電型の第５ＭＯＳトランジスタを含むことを特徴とする充放電制御回路である。
また、本発明の一実施形態は、二次電池の第１電極に接続される第１電源端子と、前記二次電池の充電を制御する充電制御ＦＥＴのゲートに接続される充電制御端子と、前記充電制御ＦＥＴのソースに接続され、前記第１電源端子との間に充電器が接続される外部電圧入力端子と、前記充電制御端子に充電制御信号を出力する充電制御出力回路と、前記充電制御出力回路を制御する制御回路とを備え、前記充電制御出力回路は、前記第１電源端子の電圧が所定の電圧より高く、かつ、前記充電制御ＦＥＴをオンさせる場合に、前記第１電源端子の電圧よりも低いクランプ電圧を前記充電制御端子に出力するクランプ電圧出力回路と、前記第１電源端子の電圧が前記所定の電圧以下であり、かつ、前記充電制御ＦＥＴをオンさせる場合に、前記第１電源端子の電圧を前記充電制御端子に出力する電源電圧出力回路と、前記第１電源端子の電圧が前記所定の電圧以下であるか否かを判定する判定回路とを有し、前記クランプ電圧出力回路は、一端が前記第１電源端子に接続された第１定電流源と、前記第１定電流源の他端にゲートとドレインが接続された第１導電型の第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのソースと前記外部電圧入力端子との間に電流経路を形成するよう接続され、ダイオード接続された少なくとも一つの第１導電型の第２ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタとカレントミラー接続された第１導電型の第３ＭＯＳトランジスタと、一端が前記第３ＭＯＳトランジスタのソース及び前記充電制御端子に接続され、他端が前記外部電圧入力端子に接続された第２定電流源とを含み、前記判定回路は、前記第１電源端子と前記外部電圧入力端子との間に直列に接続された第１抵抗および第２抵抗と、非反転入力端子に前記第１抵抗と前記第２抵抗との接続点の電圧を受け、反転入力端子に基準電圧を受けるコンパレータとを含み、前記電源電圧出力回路は、前記コンパレータの出力電圧をゲートに受け、ソースが前記第１電源端子に接続され、ドレインが前記充電制御端子に接続された第２導電型の第４ＭＯＳトランジスタを含むことを特徴とする充放電制御回路である。
また、本発明の一実施形態は、上記いずれかの充放電制御回路を備えるバッテリ装置である。
本発明によれば、放電制御ＦＥＴをオンさせる場合に出力する放電制御信号の電圧を、放電制御ＦＥＴのゲート耐圧を超えることなく、かつ、そのオン抵抗値が高くなることを抑制するように制御することができる。
また、本発明によれば、充電制御ＦＥＴをオンさせる場合に出力する充電制御信号の電圧を、充電制御ＦＥＴのゲート耐圧を超えることなく、かつ、そのオン抵抗値が高くなることを抑制するように制御することができる。
一実施形態の充放電制御回路を備えたバッテリ装置の一例を示すブロック図である。 図１に示す放電制御出力回路の第１の具体例を示す回路図である。 図１に示す放電制御出力回路の第２の具体例を示す回路図である。
以下、図を参照して、本発明の実施形態について説明する。
図１は、本発明の一実施形態による充放電制御回路１を備えたバッテリ装置１０を示す図である。
バッテリ装置１０は、充放電制御回路１と、多セルの二次電池２と、充放電経路ＲＴ＋、ＲＴ−と、充放電端子Ｐ＋、Ｐ−と、充電制御ＦＥＴ３と、放電制御ＦＥＴ４とを備えている。充電制御ＦＥＴ３は、二次電池２への充電を制御する。放電制御ＦＥＴ４は、二次電池２からの放電を制御する。
充放電経路ＲＴ＋は、二次電池２の第１電極２ａに接続されている。充放電端子Ｐ＋は、充放電経路ＲＴ＋に設けられている。充放電経路ＲＴ−は、二次電池２の第２電極２ｂに接続されている。充放電端子Ｐ−は、充放電経路ＲＴ−に設けられている。充電制御ＦＥＴ３および放電制御ＦＥＴ４は、充放電経路ＲＴ−に配置されている。充電制御ＦＥＴ３のソースは、充放電端子Ｐ−に接続されている。充電制御ＦＥＴ３のドレインは、放電制御ＦＥＴ４のドレインに接続されている。放電制御ＦＥＴ４のソースは、二次電池２の第２電極２ｂに接続されている。
充放電端子Ｐ＋と充放電端子Ｐ−との間には、充電器２０および負荷３０が並列に接続される。
充放電制御回路１は、第１電源端子１Ａと、第２電源端子１Ｂと、充電制御端子１Ｃと、放電制御端子１Ｄと、外部電圧入力端子１Ｅと、充放電監視回路１ａと、制御回路１ｂと、充電制御出力回路１ｃと、放電制御出力回路１ｄとを備えている。
第１電源端子１Ａは、二次電池２の第１電極２ａに接続されている。また、第１電源端子１Ａは、充放電監視回路１ａに接続されている。第２電源端子１Ｂは、二次電池２の第２電極２ｂに接続されている。また、第２電源端子１Ｂは、充放電監視回路１ａに接続されている。充放電監視回路１ａは、制御回路１ｂに接続されている。制御回路１ｂは、充電制御出力回路１ｃと放電制御出力回路１ｄとに接続されている。
充電制御出力回路１ｃは、充電制御端子１Ｃに接続されている。充電制御端子１Ｃは、充電制御ＦＥＴ３のゲートに接続されている。また、放電制御出力回路１ｄは、放電制御端子１Ｄに接続されている。放電制御端子１Ｄは、放電制御ＦＥＴ４のゲートに接続されている。
充放電監視回路１ａは、二次電池２の充放電状態を監視する。制御回路１ｂは、充放電監視回路１ａからの信号に基づいて、充電制御出力回路１ｃおよび放電制御出力回路１ｄを制御する。充電制御出力回路１ｃは、制御回路１ｂからの制御信号に基づいて、充電制御ＦＥＴ３に充電制御信号を出力する。放電制御出力回路１ｄは、制御回路１ｂからの制御信号に基づいて、放電制御ＦＥＴ４に放電制御信号を出力する。
以下、まず、図１に示す放電制御出力回路１ｄの詳細について説明する。
放電制御出力回路１ｄは、放電制御ＦＥＴ４をオンさせる場合、かつ、第１電源端子１Ａの電圧が所定の電圧より高い場合に、第１電源端子１Ａの電圧よりも低いクランプ電圧を放電制御端子１Ｄに出力する。ここで、クランプ電圧は、放電制御ＦＥＴ４のゲート耐圧を超えず、かつ、放電制御ＦＥＴ４のゲートに印加された場合に放電制御ＦＥＴ４のオン抵抗値が所望の抵抗値以下になる電圧である。
また、放電制御出力回路１ｄは、放電制御ＦＥＴ４をオンさせる場合、かつ、第１電源端子１Ａの電圧が上記所定の電圧以下の場合に、第１電源端子１Ａの電圧を放電制御端子１Ｄに出力する。
なお、上記所定の電圧は、第１電源端子１Ａの電圧が下がってきた場合に、所望のクランプ電圧を維持できなくなる電圧に設定される。
図２は、図１に示す放電制御出力回路１ｄの第１の具体例である放電制御出力回路１ｄ１を示す回路図である。
放電制御出力回路１ｄ１は、クランプ電圧出力回路１００と、判定回路２００と、電源電圧出力回路３００とを備えている。
クランプ電圧出力回路１００は、一端がスイッチＳＷ１を介して第１電源端子１Ａに接続された定電流源ＣＣＳ１と、定電流源ＣＣＳ１の他端にゲートとドレインが接続されたＮＭＯＳ（第１導電型ＭＯＳ）トランジスタＭ３と、ＮＭＯＳトランジスタＭ３のソース（ノードＡ）と第２電源端子１Ｂとの間に電流経路を形成するよう接続され、それぞれダイオード接続されたＮＭＯＳトランジスタＭ２１〜Ｍ２３と、ＮＭＯＳトランジスタＭ３とカレントミラー接続されたＮＭＯＳトランジスタＭ４と、一端がＮＭＯＳトランジスタＭ４のソース（ノードＣ）および放電制御端子１Ｄに接続され、他端が第２電源端子１Ｂに接続された定電流源ＣＣＳ２とを含んで構成されている。また、ＮＭＯＳトランジスタＭ３のゲートとＮＭＯＳトランジスタＭ４のゲートとの接続点であるノードＢは、スイッチＳＷ２を介して第２電源端子１Ｂに接続されている。さらに、ＮＭＯＳトランジスタＭ４のドレインは、スイッチＳＷ３を介して第１電源端子１Ａに接続されている。
判定回路２００は、一端がスイッチＳＷ４を介して第１電源端子１Ａに接続された定電流源ＣＣＳ３と、ドレインが定電流源ＣＣＳ３の他端に接続され、ＮＭＯＳトランジスタタＭ２１〜Ｍ２３のうち、ソースが第２電源端子１Ｂに接続されているＮＭＯＳトランジスタＭ２１とカレントミラー接続されたＮＭＯＳトランジスタＭ１と、ＮＭＯＳトランジスタＭ１のドレインの電圧を入力端子に受けるインバータＩＮＶとを含んで構成されている。また、インバータＩＮＶの入力端子は、スイッチＳＷ５を介して第２電源端子１Ｂに接続されている。
電源電圧出力回路３００は、ゲートがインバータＩＮＶの出力端子（判定回路２００の出力）に接続され、ソースが第１電源端子１Ａに接続され、ドレインが放電制御端子１Ｄに接続されたＰＭＯＳ（第２導電型ＭＯＳ）トランジスタＭ５と、ゲートに制御回路１ｂからの制御信号を受け、ドレインが放電制御端子１Ｄに接続され、ソースが第２電源端子１Ｂに接続されたＮＭＯＳトランジスタＭ６とを含んで構成されている。
ＮＭＯＳトランジスタＭ６は、放電制御端子１ＤにＬレベルの信号を出力する際のドライバとして設けられている。ただし、ＮＭＯＳトランジスタＭ６は必須ではなく、これを削除し、ＰＭＯＳトランジスタＭ５のＰｃｈオープンドレイン出力としても構わない。
ここで、スイッチＳＷ１〜ＳＷ５の動作について説明する。スイッチＳＷ１〜ＳＷ５は、いずれも制御回路１ｂからの制御信号によって制御される。
放電制御ＦＥＴ４をオンさせる場合、制御回路１ｂはＬレベルの信号を出力し、ＳＷ１、ＳＷ３、ＳＷ４がオン、ＳＷ２、ＳＷ５がオフとなる。図２は、この場合の各スイッチの状態を示している。このとき、ＮＭＯＳトランジスタＭ６は、制御回路１ｂからのＬレベルの信号をゲートに受けるためオフする。これにより、放電制御端子１ＤにＨレベルの信号が出力される。
一方、放電制御ＦＥＴ４をオフさせる場合、ＳＷ１、ＳＷ３、ＳＷ４がオフ、ＳＷ２、ＳＷ５がオンとなり、各スイッチは、図２と反対の状態となる。このとき、ＮＭＯＳトランジスタＭ６は、制御回路１ｂからのＨレベルの信号をゲートに受けるためオンする。これにより、放電制御端子１ＤにＬレベルの信号を出力が出力される。
以下、ＳＷ１、ＳＷ３、ＳＷ４をオン、ＳＷ２、ＳＷ５をオフとし、放電制御ＦＥＴ４をオンさせる場合における放電制御出力回路１ｄ１の動作について説明する。
第１電源端子１Ａの電圧が上記所定の電圧より高い場合、クランプ電圧出力回路１００において、ＮＭＯＳトランジスタＭ２１〜Ｍ２３がすべてオンとなり、ノードＡの電圧は、ＮＭＯＳトランジスタＭ２１〜Ｍ２３の各閾値電圧を合計した値になる。そして、ノードＢの電圧は、ノードＡの電圧にＮＭＯＳトランジスタＭ３の閾値電圧を加算した値になる。さらに、ノードＣの電圧は、ノードＢの電圧からＮＭＯＳトランジスタＭ４の閾値電圧を減算した値になる。このときのノードＣの電圧がクランプ電圧となる。
このとき、ＮＭＯＳトランジスタＭ２１とゲート同士が接続された判定回路２００内のＮＭＯＳトランジスタＭ１もオンするため、インバータＩＮＶの入力端子の電圧が低下していく。そして、この電圧がインバータＩＮＶの反転電圧を下回ると、インバータＩＮＶは、判定回路２００の出力として、Ｈレベルの信号を出力する。こうして、判定回路２００により、第１電源端子１Ａの電圧が上記所定の電圧よりも高いことが判定される。
これにより、電源電圧出力回路３００内のＰＭＯＳトランジスタＭ５のゲートがＨレベルとなることから、ＰＭＯＳトランジスタＭ５がオフとなる。ＮＭＯＳトランジスタＭ６もオフしていることから、放電制御端子１Ｄには、ノードＣに生成されたクランプ電圧が出力される。
このようにして、放電制御出力回路１ｄ１は、第１電源端子１Ａの電圧が上記所定の電圧より高い場合には、放電制御端子１Ｄに第１電源端子１Ａの電圧よりも低いクランプ電圧を出力する。
なお、ＮＭＯＳトランジスタＭ３とＭ４とが同じ閾値電圧のトランジスタであれば、ノードＣの電圧は、ノードＡの電圧と同じ電圧となる。すなわち、クランプ電圧は、ダイオード接続されたＮＭＯＳトランジスタＭ２１〜Ｍ２３の各閾値電圧を合計した値となる。したがって、ダイオード接続されたＮＭＯＳトランジスタの数は三つに限らず、クランプ電圧が所望の値なるように、その数は適宜増減され得る。また、ダイオード接続されたＮＭＯＳトランジスタの代わりに、複数のダイオードを用いても構わない。
一方、第１電源端子１Ａの電圧が上記所定の電圧以下になった場合、クランプ電圧を生成するＮＭＯＳトランジスタＭ２１〜Ｍ２３は、ゲート・ソース間電圧を維持することができなくなる。そして、ＮＭＯＳトランジスタＭ２１のゲート・ソース間電圧が低下すると、ゲート同士が接続されたＮＭＯＳトランジスタＭ１のゲート・ソース間電圧も低下し、そのインピーダンスが大きくなる。
判定回路２００内のインバータＩＮＶの入力端子の電圧は、定電流源ＣＣＳ３とＮＭＯＳトランジスタＭ１のインピーダンスによって決まることから、上述のように、ＮＭＯＳトランジスタＭ１のインピーダンスが大きくなると、インバータＩＮＶの入力端子の電圧が上昇する。そして、この電圧がインバータＩＮＶの反転電圧を上回ると、インバータＩＮＶは、判定回路２００の出力として、Ｌレベルの信号を出力する。こうして、判定回路２００により、第１電源端子１Ａの電圧が上記所定の電圧以下に低下したことが判定される。
これにより、電源電圧出力回路３００内のＰＭＯＳトランジスタＭ５のゲートがＬレベルとなることから、ＰＭＯＳトランジスタＭ５がオンする。ＰＭＯＳトランジスタＭ５がオンし、ＮＭＯＳトランジスタＭ６はオフしていることから、放電制御出力回路１ｄ１は、放電制御端子１Ｄに第１電源端子１Ａの電圧を出力する。
このとき、ＮＭＯＳトランジスタＭ４は、ソース電圧が高くなってオフするため、ＰＭＯＳトランジスタＭ５の動作が妨げられることはない。
このようにして、放電制御出力回路１ｄ１は、第１電源端子１Ａの電圧が上記所定の電圧以下に低下したときに、放電制御端子１Ｄに第１電源端子１Ａの電圧を出力する。
以上のとおり、本例の放電制御出力回路１ｄ１によれば、放電制御ＦＥＴ４をオンさせる場合に放電制御端子１Ｄに出力する放電制御信号の電圧を、第１電源端子１Ａの電圧が高いときにはクランプ電圧とし、第１電源端子１Ａの電圧が低いときには第１電源端子１Ａの電圧とするように切り替えることができる。したがって、放電制御ＦＥＴ４のゲートに印加される電圧がその耐圧を超えることを防止し、かつ、そのオン抵抗値が高くなることを抑制することが可能となる。
なお、第１電源端子１Ａの電圧が上記所定の電圧より高いときには、ノードＢの電圧は、第１電源端子１Ａの電圧より低い電圧（すなわち、ＮＭＯＳトランジスタＭ２１〜Ｍ２３の各閾値電圧を合計した値に、さらにＮＭＯＳトランジスタＭ３の閾値電圧を加算した電圧）となる。また、第１電源端子１Ａの電圧が上記所定の電圧よりも低くなると、ノードＢの電圧は、第１電源端子１Ａの電圧と同電位となる。したがって、ノードＢの電圧を放電制御端子１Ｄに出力することも考えられる。しかし、ノードＢの電圧は、定電流源ＣＣＳ１によって作られているだけであるため、ノードＢの電圧を直接放電制御端子１Ｄから放電制御信号として出力した場合、放電制御ＦＥＴ４をドライブする（オンさせる）にはドライバビリティが不足してしまう。
かかるドライバビリティの不足を補うため、本例では、ソースフォロア接続されたＮＭＯＳトランジスタＭ４を使用している。これによりドライバビリティが確保される。しかしながら、ノードＣの電圧は、常にノードＢの電圧からＮＭＯＳトランジスタＭ４の閾値電圧を減算した値となる。このため、第１電源端子１Ａの電圧が低下した時に放電制御端子１Ｄに出力される電圧は第１電源端子１Ａの電圧よりも低い電圧となり、放電制御ＦＥＴ４のオン抵抗値が上昇してしまうことになる。
したがって、本例の放電制御出力回路１ｄ１の構成が有効となる。
図３は、図１に示す放電制御出力回路１ｄの第２の具体例である放電制御出力回路１ｄ２を示す回路図である。
本例の放電制御出力回路１ｄ２は、スイッチＳＷ４およびＳＷ５が削除され、ＳＷ４−１、ＳＷ４−２、ＳＷ４−３が追加されている点と、判定回路２００の回路構成において、図２に示す第１の具体例の放電制御出力回路１ｄ１と異なっている。その他の点は、図２に示す放電制御出力回路１ｄ１と同一であるため、同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。
放電制御出力回路１ｄ２における判定回路２００は、一端がスイッチＳＷ４−１を介して第１電源端子１Ａに接続された抵抗Ｒ１と、抵抗Ｒ１の他端と第２電源端子１Ｂとの間に接続された抵抗Ｒ２と、抵抗Ｒ１の他端に接続されるともに、スイッチＳＷ４−２を介して第１電源端子１Ａに接続された非反転入力端子と、基準電圧Ｖｒｅｆが入力される反転入力端子とを有するコンパレータＣＭＰとを含んで構成されている。なお、基準電圧Ｖｒｅｆは、上記所定の電圧を抵抗Ｒ１と抵抗Ｒ２とで分圧した電圧に設定されている。
また、コンパレータＣＭＰの出力端子は、ＰＭＯＳトランジスタＭ５のゲートに接続されるとともに、スイッチＳＷ４−３を介して第１電源端子１Ａ接続されている。
スイッチＳＷ４−１、ＳＷ４−２、ＳＷ４−３は、スイッチＳＷ１〜ＳＷ３と同様、制御回路１ｂからの制御信号によって制御される。
放電制御ＦＥＴ４をオンさせる場合、制御回路１ｂはＬレベルの信号を出力し、ＳＷ１、ＳＷ３、ＳＷ４−１がオン、ＳＷ２、ＳＷ４−２、ＳＷ４−３がオフとなる。図３は、この場合の各スイッチの状態を示している。このとき、ＮＭＯＳトランジスタＭ６は、制御回路１ｂからのＬレベルの信号をゲートに受けるためオフする。これにより、放電制御端子１ＤにＨレベルの信号が出力される。
一方、放電制御ＦＥＴ４をオフさせる場合、ＳＷ１、ＳＷ３、ＳＷ４−１がオフ、ＳＷ２、ＳＷ４−２、ＳＷ４−３がオンとなり、各スイッチは、図３と反対の状態となる。このとき、ＮＭＯＳトランジスタＭ６は、制御回路１ｂからのＨレベルの信号をゲートに受けるためオンする。これにより、放電制御端子１ＤにＬレベルの信号が出力される。
以下、ＳＷ１、ＳＷ３、ＳＷ４−１をオン、ＳＷ２、ＳＷ４−２、ＳＷ４−３をオフとし、放電制御ＦＥＴ４をオンさせる場合における放電制御出力回路１ｄ２の動作について説明する。
第１電源端子１Ａの電圧が上記所定の電圧より高い場合、クランプ電圧出力回路１００は、放電制御出力回路１ｄ１のクランプ電圧出力回路１００と同様に動作して、ノードＣにクランプ電圧を生成する。
判定回路２００においては、コンパレータＣＭＰが第１電源端子１Ａの電圧を抵抗Ｒ１と抵抗Ｒ２とで分圧した電圧と基準電圧Ｖｒｅｆとを比較し、比較結果を出力する。ここでは、第１電源端子１Ａの電圧が上記所定の電圧より高いため、コンパレータＣＭＰは、判定回路２００の出力として、Ｈレベルの信号を出力する。こうして、判定回路２００により、第１電源端子１Ａの電圧が上記所定の電圧よりも高いことが判定される。
これにより、電源電圧出力回路３００内のＰＭＯＳトランジスタＭ５のゲートがＨレベルとなることから、ＰＭＯＳトランジスタＭ５がオフとなる。ＮＭＯＳトランジスタＭ６もオフしていることから、ノードＣに生成されたクランプ電圧が放電制御端子１Ｄに出力される。
一方、第１電源端子１Ａの電圧が上記所定の電圧以下になった場合、判定回路２００において、第１電源端子１Ａの電圧を抵抗Ｒ１と抵抗Ｒ２とで分圧した電圧が基準電圧Ｖｒｅｆよりも低くなるため、コンパレータＣＭＰは、判定回路２００の出力として、Ｌレベルの信号を出力する。こうして、判定回路２００により、第１電源端子１Ａの電圧が上記所定の電圧以下に低下したことが判定される。
これにより、電源電圧出力回路３００内のＰＭＯＳトランジスタＭ５のゲートがＬレベルとなることから、ＰＭＯＳトランジスタＭ５がオンする。ＰＭＯＳトランジスタＭ５がオンし、ＮＭＯＳトランジスタＭ６はオフしていることから、放電制御出力回路１ｄ２は、放電制御端子１Ｄに第１電源端子１Ａの電圧を出力する。
このとき、ＮＭＯＳトランジスタＭ４は、ソース電圧が高くなってオフするため、ＰＭＯＳトランジスタＭ５の動作が妨げられることはない。
このようにして、放電制御出力回路１ｄ２は、第１電源端子１Ａの電圧が上記所定の電圧以下に低下したときに、放電制御端子１Ｄに第１電源端子１Ａの電圧を出力する。
以上のとおり、本例の放電制御出力回路１ｄ２によっても、放電制御出力回路１ｄ１と同様、放電制御ＦＥＴ４をオンさせる場合に放電制御端子１Ｄに出力する放電制御信号の電圧を、第１電源端子１Ａの電圧が高いときにはクランプ電圧とし、第１電源端子１Ａの電圧が低いときには第１電源端子１Ａの電圧とするように切り替えることができる。したがって、放電制御ＦＥＴ４のゲートに印加される電圧がその耐圧を超えることを防止し、かつ、そのオン抵抗値が高くなることを抑制することが可能となる。
ここまで、図１に示す放電制御出力回路１ｄの詳細について説明してきたが、図１に示す充電制御出力回路１ｃについても、その詳細は、放電制御出力回路１ｄとほぼ同様である。
すなわち、充電制御出力回路１ｃは、充電制御ＦＥＴ３をオンさせる場合、かつ、第１電源端子１Ａの電圧が所定の電圧より高い場合に、第１電源端子１Ａの電圧よりも低いクランプ電圧を充電制御端子１Ｃに出力する。ここで、クランプ電圧は、充電制御ＦＥＴ３のゲート耐圧を超えず、かつ、充電制御ＦＥＴ３のゲートに印加された場合に充電制御ＦＥＴ３のオン抵抗値が所望の抵抗値以下になる電圧である。
また、充電制御出力回路１ｃは、充電制御ＦＥＴ３をオンさせる場合、かつ、第１電源端子１Ａの電圧が上記所定の電圧以下の場合に、第１電源端子１Ａの電圧を充電制御端子１Ｃに出力する。
ただし、充電制御出力回路１ｃには、図１に示すように、充電制御ＦＥＴ３のソース（充放電端子Ｐ−）に接続され、第１電源端子１Ａとの間に充電器が接続される外部電圧入力端子１Ｅからの電圧が入力されている。そして、充電制御ＦＥＴ３をオフさせる場合に、充電制御出力回路１ｃは、外部電圧入力端子１Ｅの電圧を充電制御ＦＥＴ３のゲートに供給する。
したがって、充電制御出力回路１ｃの第１の具体例および第２の具体例は、図示は省略するが、それぞれ図２および３に示す放電制御出力回路１ｄの第１の具体例である放電制御出力回路１ｄ１および第２の具体例である放電制御出力回路１ｄ２に対応した構成であって、第２電源端子１Ｂを外部電圧入力端子１Ｅに置き換え、放電制御端子１Ｄを充電制御端子１Ｃに置き換えた構成となる。
なお、本実施形態において、放電制御出力回路１ｄおよび充電制御出力回路１ｃの両方を上述のように構成してもよく、また、放電制御出力回路１ｄのみ、または充電制御出力回路１ｃのみを上述のように構成しても構わない。
以上、本発明の実施形態及びその変形を説明したが、これらの実施形態及びその変形は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態及びその変形は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態及びその変形は、発明の範囲や要旨に含まれると同時に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。また、上述した各実施形態及びその変形は、互いに適宜組み合わせることができる。
例えば、上記実施形態において、放電制御出力回路１ｄにおける所定の電圧と充電制御出力回路１ｃにおける所定の電圧とは、同一であっても異なっていてもよい。同一の場合は、放電制御ＦＥＴ４および充電制御ＦＥＴ３として、同じ耐圧のＦＥＴを用いることができ、異なっている場合は、放電制御出力回路１ｄおよび充電制御出力回路１ｃが出力する各クランプ電圧に合わせて、異なる耐圧のＦＥＴを用いることができる。
また、本発明は、二次電池が多セルである場合に特に有効であるため、上記実施形態では二次電池２が多セルである例を示したが、二次電池２を１セルとしてももちろん構わない。
さらに、上記実施形態では、放電制御出力回路１ｄおよび充電制御出力回路１ｃのそれぞれを、第１導電型ＭＯＳトランジスタとしてＮＭＯＳトランジスタを用い、第２導電型ＭＯＳトランジスタとしてＰＭＯＳトランジスタを用いて構成した例を示したが、これに限られない。放電制御ＦＥＴ４と充電制御ＦＥＴ３を充放電経路ＲＴ＋側に配置し、放電制御出力回路１ｄおよび充電制御出力回路１ｃ内のＭＯＳトランジスタの導電型を入れ替えて、すなわち、第１導電型ＭＯＳトランジスタをＰＭＯＳトランジスタ、第２導電型ＭＯＳトランジスタをＮＭＯＳトランジスタとし、放電制御出力回路１ｄおよび充電制御出力回路１ｃの出力により充放電経路ＲＴ＋側に配置された放電制御ＦＥＴ４と充電制御ＦＥＴ３をそれぞれ制御するように構成してもよい。
１…充放電制御回路
１Ａ…第１電源端子
１Ｂ…第２電源端子
１Ｃ…充電制御端子
１Ｄ…放電制御端子
１Ｅ…外部電圧入力端子
１ａ…充放電監視回路
１ｂ…制御回路
１ｃ…充電制御出力回路
１ｄ、１ｄ１、１ｄ２…放電制御出力回路
２…二次電池
１０…バッテリ装置
２０…充電器
３０…負荷
Ｐ＋、Ｐ−…充放電端子
ＲＴ＋、ＲＴ−…充放電経路
１００…クランプ電圧出力回路
２００…判定回路
３００…電源電圧出力回路

Claims (11)

  1. 二次電池の第１電極に接続される第１電源端子と、
    前記二次電池の第２電極に接続される第２電源端子と、
    前記二次電池の放電を制御する放電制御ＦＥＴのゲートに接続される放電制御端子と、
    前記放電制御端子に放電制御信号を出力する放電制御出力回路と、
    前記放電制御出力回路を制御する制御回路とを備え、
    前記放電制御出力回路は、
    前記第１電源端子の電圧が第１の所定の電圧より高く、かつ、前記放電制御ＦＥＴをオンさせる場合に、前記第１電源端子の電圧よりも低い第１のクランプ電圧を前記放電制御端子に出力する第１クランプ電圧出力回路と、
    前記第１電源端子の電圧が前記第１の所定の電圧以下であり、かつ、前記放電制御ＦＥＴをオンさせる場合に、前記第１電源端子の電圧を前記放電制御端子に出力する第１電源電圧出力回路と、
    前記第１電源端子の電圧が前記第１の所定の電圧以下であるか否かを判定する第１判定回路とを有し、
    前記第１クランプ電圧出力回路は、
    一端が前記第１電源端子に接続された第１定電流源と、
    前記第１定電流源の他端にゲートとドレインが接続された第１導電型の第１ＭＯＳトランジスタと、
    前記第１ＭＯＳトランジスタのソースと前記第２電源端子との間に電流経路を形成するよう接続され、ダイオード接続された少なくとも一つの第１導電型の第２ＭＯＳトランジスタと、
    前記第１ＭＯＳトランジスタとカレントミラー接続された第１導電型の第３ＭＯＳトランジスタと、
    一端が前記第３ＭＯＳトランジスタのソース及び前記放電制御端子に接続され、他端が前記第２電源端子に接続された第２定電流源とを含み、
    前記第１判定回路は、
    一端が前記第１電源端子に接続された第３定電流源と、
    ドレインが前記第３定電流源の他端に接続され、前記第２ＭＯＳトランジスタのうちソースが前記第２電源端子に接続された前記第２ＭＯＳトランジスタとカレントミラー接続された第１導電型の第４ＭＯＳトランジスタと、
    前記第４ＭＯＳトランジスタのドレインの電圧を受けるインバータとを含み、
    前記第１電源電圧出力回路は、
    前記インバータの出力をゲートに受け、ソースが前記第１電源端子に接続され、ドレインが前記放電制御端子に接続された第２導電型の第５ＭＯＳトランジスタを含むことを特徴とする充放電制御回路。
  2. 二次電池の第１電極に接続される第１電源端子と、
    前記二次電池の第２電極に接続される第２電源端子と、
    前記二次電池の放電を制御する放電制御ＦＥＴのゲートに接続される放電制御端子と、
    前記放電制御端子に放電制御信号を出力する放電制御出力回路と、
    前記放電制御出力回路を制御する制御回路とを備え、
    前記放電制御出力回路は、
    前記第１電源端子の電圧が第１の所定の電圧より高く、かつ、前記放電制御ＦＥＴをオンさせる場合に、前記第１電源端子の電圧よりも低い第１のクランプ電圧を前記放電制御端子に出力する第１クランプ電圧出力回路と、
    前記第１電源端子の電圧が前記第１の所定の電圧以下であり、かつ、前記放電制御ＦＥＴをオンさせる場合に、前記第１電源端子の電圧を前記放電制御端子に出力する第１電源電圧出力回路と、
    前記第１電源端子の電圧が前記第１の所定の電圧以下であるか否かを判定する第１判定回路とを有し、
    前記第１クランプ電圧出力回路は、
    一端が前記第１電源端子に接続された第１定電流源と、
    前記第１定電流源の他端にゲートとドレインが接続された第１導電型の第１ＭＯＳトランジスタと、
    前記第１ＭＯＳトランジスタのソースと前記第２電源端子との間に電流経路を形成するよう接続され、ダイオード接続された少なくとも一つの第１導電型の第２ＭＯＳトランジスタと、
    前記第１ＭＯＳトランジスタとカレントミラー接続された第１導電型の第３ＭＯＳトランジスタと、
    一端が前記第３ＭＯＳトランジスタのソース及び前記放電制御端子に接続され、他端が前記第２電源端子に接続された第２定電流源とを含み、
    前記第１判定回路は、
    前記第１電源端子と前記第２電源端子との間に直列に接続された第１抵抗および第２抵抗と、
    非反転入力端子に前記第１抵抗と前記第２抵抗との接続点の電圧を受け、反転入力端子に第１の基準電圧を受ける第１コンパレータとを含み、
    前記第１電源電圧出力回路は、
    前記第１コンパレータの出力電圧をゲートに受け、ソースが前記第１電源端子に接続され、ドレインが前記放電制御端子に接続された第２導電型の第４ＭＯＳトランジスタを含むことを特徴とする充放電制御回路。
  3. 前記第１のクランプ電圧は、前記放電制御ＦＥＴのゲート耐圧を超えず、かつ、前記放電制御ＦＥＴのゲートに印加された場合に当該放電制御ＦＥＴのオン抵抗値が所望の抵抗値以下になる電圧であることを特徴とする請求項１または２に記載の充放電制御回路。
  4. 前記二次電池の充電を制御する充電制御ＦＥＴのゲートに接続される充電制御端子と、
    前記充電制御ＦＥＴのソースに接続され、前記第１電源端子との間に充電器が接続される外部電圧入力端子と、
    前記充電制御端子に充電制御信号を出力する充電制御出力回路とをさらに備え、
    前記制御回路は、さらに前記充電制御出力回路を制御し、
    前記充電制御出力回路は、
    前記第１電源端子の電圧が第２の所定の電圧より高く、かつ、前記充電制御ＦＥＴをオンさせる場合に、前記第１電源端子の電圧よりも低い第２のクランプ電圧を前記充電制御端子に出力する第２クランプ電圧出力回路と、
    前記第１電源端子の電圧が前記第２の所定の電圧以下であり、かつ、前記充電制御ＦＥＴをオンさせる場合に、前記第１電源端子の電圧を前記充電制御端子に出力する第２電源電圧出力回路とを有することを特徴とする請求項１乃至３のいずれか一項に記載の充放電制御回路。
  5. 前記第２のクランプ電圧は、前記充電制御ＦＥＴのゲート耐圧を超えず、かつ、前記充電制御ＦＥＴのゲートに印加された場合に当該充電制御ＦＥＴのオン抵抗値が所望の抵抗値以下になる電圧であることを特徴とする請求項４に記載の充放電制御回路。
  6. 前記充電制御出力回路は、前記第１電源端子の電圧が前記第２の所定の電圧以下であるか否かを判定する第２判定回路をさらに有し、
    前記第２クランプ電圧出力回路は、
    一端が前記第１電源端子に接続された第４定電流源と、
    前記第４定電流源の他端にゲートとドレインが接続された第１導電型の第６ＭＯＳトランジスタと、
    前記第６ＭＯＳトランジスタのソースと前記外部電圧入力端子との間に電流経路を形成するよう接続され、ダイオード接続された少なくとも一つの第１導電型の第７ＭＯＳトランジスタと、
    前記第６ＭＯＳトランジスタとカレントミラー接続された第１導電型の第８ＭＯＳトランジスタと、
    一端が前記第８ＭＯＳトランジスタのソース及び前記充電制御端子に接続され、他端が前記外部電圧入力端子に接続された第５定電流源とを含み、
    前記第２判定回路は、
    一端が前記第１電源端子に接続された第６定電流源と、
    ドレインが前記第６定電流源の他端に接続され、前記第７ＭＯＳトランジスタのうちソースが前記外部電圧入力端子に接続された前記第７ＭＯＳトランジスタとカレントミラー接続された第１導電型の第９ＭＯＳトランジスタと、
    前記第９ＭＯＳトランジスタのドレインの電圧を受ける第２インバータとを含み、
    前記第２電源電圧出力回路は、
    前記第２インバータの出力をゲートに受け、ソースが前記第１電源端子に接続され、ドレインが前記充電制御端子に接続された第２導電型の第１０ＭＯＳトランジスタを含むことを特徴とする請求項４または５に記載の充放電制御回路。
  7. 前記充電制御出力回路は、前記第１電源端子の電圧が前記第２の所定の電圧以下であるか否かを判定する第２判定回路をさらに有し、
    前記第２クランプ電圧出力回路は、
    一端が前記第１電源端子に接続された第４定電流源と、
    前記第４定電流源の他端にゲートとドレインが接続された第１導電型の第６ＭＯＳトランジスタと、
    前記第６ＭＯＳトランジスタのソースと前記外部電圧入力端子との間に電流経路を形成するよう接続され、ダイオード接続された少なくとも一つの第１導電型の第７ＭＯＳトランジスタと、
    前記第６ＭＯＳトランジスタとカレントミラー接続された第１導電型の第８ＭＯＳトランジスタと、
    一端が前記第８ＭＯＳトランジスタのソース及び前記充電制御端子に接続され、他端が前記外部電圧入力端子に接続された第５定電流源とを含み、
    前記第２判定回路は、
    前記第１電源端子と前記外部電圧入力端子との間に直列に接続された第３抵抗および第４抵抗と、
    非反転入力端子に前記第３抵抗と前記第４抵抗との接続点の電圧を受け、反転入力端子に第２の基準電圧を受ける第２コンパレータとを含み、
    前記第２電源電圧出力回路は、
    前記第２コンパレータの出力電圧をゲートに受け、ソースが前記第１電源端子に接続され、ドレインが前記充電制御端子に接続された第２導電型の第９ＭＯＳトランジスタを含むことを特徴とする請求項４または５に記載の充放電制御回路。
  8. 二次電池の第１電極に接続される第１電源端子と、
    前記二次電池の充電を制御する充電制御ＦＥＴのゲートに接続される充電制御端子と、
    前記充電制御ＦＥＴのソースに接続され、前記第１電源端子との間に充電器が接続される外部電圧入力端子と、
    前記充電制御端子に充電制御信号を出力する充電制御出力回路と、
    前記充電制御出力回路を制御する制御回路とを備え、
    前記充電制御出力回路は、
    前記第１電源端子の電圧が所定の電圧より高く、かつ、前記充電制御ＦＥＴをオンさせる場合に、前記第１電源端子の電圧よりも低いクランプ電圧を前記充電制御端子に出力するクランプ電圧出力回路と、
    前記第１電源端子の電圧が前記所定の電圧以下であり、かつ、前記充電制御ＦＥＴをオンさせる場合に、前記第１電源端子の電圧を前記充電制御端子に出力する電源電圧出力回路と、
    前記第１電源端子の電圧が前記所定の電圧以下であるか否かを判定する判定回路とを有し、
    前記クランプ電圧出力回路は、
    一端が前記第１電源端子に接続された第１定電流源と、
    前記第１定電流源の他端にゲートとドレインが接続された第１導電型の第１ＭＯＳトランジスタと、
    前記第１ＭＯＳトランジスタのソースと前記外部電圧入力端子との間に電流経路を形成するよう接続され、ダイオード接続された少なくとも一つの第１導電型の第２ＭＯＳトランジスタと、
    前記第１ＭＯＳトランジスタとカレントミラー接続された第１導電型の第３ＭＯＳトランジスタと、
    一端が前記第３ＭＯＳトランジスタのソース及び前記充電制御端子に接続され、他端が前記外部電圧入力端子に接続された第２定電流源とを含み、
    前記判定回路は、
    一端が前記第１電源端子に接続された第３定電流源と、
    ドレインが前記第３定電流源の他端に接続され、前記第２ＭＯＳトランジスタのうちソースが前記外部電圧入力端子に接続された前記第２ＭＯＳトランジスタとカレントミラー接続された第１導電型の第４ＭＯＳトランジスタと、
    前記第４ＭＯＳトランジスタのドレインの電圧を受けるインバータとを含み、
    前記電源電圧出力回路は、
    前記インバータの出力をゲートに受け、ソースが前記第１電源端子に接続され、ドレインが前記充電制御端子に接続された第２導電型の第５ＭＯＳトランジスタを含むことを特徴とする充放電制御回路。
  9. 二次電池の第１電極に接続される第１電源端子と、
    前記二次電池の充電を制御する充電制御ＦＥＴのゲートに接続される充電制御端子と、
    前記充電制御ＦＥＴのソースに接続され、前記第１電源端子との間に充電器が接続される外部電圧入力端子と、
    前記充電制御端子に充電制御信号を出力する充電制御出力回路と、
    前記充電制御出力回路を制御する制御回路とを備え、
    前記充電制御出力回路は、
    前記第１電源端子の電圧が所定の電圧より高く、かつ、前記充電制御ＦＥＴをオンさせる場合に、前記第１電源端子の電圧よりも低いクランプ電圧を前記充電制御端子に出力するクランプ電圧出力回路と、
    前記第１電源端子の電圧が前記所定の電圧以下であり、かつ、前記充電制御ＦＥＴをオンさせる場合に、前記第１電源端子の電圧を前記充電制御端子に出力する電源電圧出力回路と、
    前記第１電源端子の電圧が前記所定の電圧以下であるか否かを判定する判定回路とを有し、
    前記クランプ電圧出力回路は、
    一端が前記第１電源端子に接続された第１定電流源と、
    前記第１定電流源の他端にゲートとドレインが接続された第１導電型の第１ＭＯＳトランジスタと、
    前記第１ＭＯＳトランジスタのソースと前記外部電圧入力端子との間に電流経路を形成するよう接続され、ダイオード接続された少なくとも一つの第１導電型の第２ＭＯＳトランジスタと、
    前記第１ＭＯＳトランジスタとカレントミラー接続された第１導電型の第３ＭＯＳトランジスタと、
    一端が前記第３ＭＯＳトランジスタのソース及び前記充電制御端子に接続され、他端が前記外部電圧入力端子に接続された第２定電流源とを含み、
    前記判定回路は、
    前記第１電源端子と前記外部電圧入力端子との間に直列に接続された第１抵抗および第２抵抗と、
    非反転入力端子に前記第１抵抗と前記第２抵抗との接続点の電圧を受け、反転入力端子に基準電圧を受けるコンパレータとを含み、
    前記電源電圧出力回路は、
    前記コンパレータの出力電圧をゲートに受け、ソースが前記第１電源端子に接続され、ドレインが前記充電制御端子に接続された第２導電型の第４ＭＯＳトランジスタを含むことを特徴とする充放電制御回路。
  10. 前記クランプ電圧は、前記充電制御ＦＥＴのゲート耐圧を超えず、かつ、前記充電制御ＦＥＴのゲートに印加された場合に当該充電制御ＦＥＴのオン抵抗値が所望の抵抗値以下になる電圧であることを特徴とする請求項８または９に記載の充放電制御回路。
  11. 請求項１乃至１０のいずれか一項に記載の充放電制御回路を備えることを特徴とするバッテリ装置。
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