KR20180115630A

KR20180115630A - 충방전 제어 회로 및 배터리 장치

Info

Publication number: KR20180115630A
Application number: KR1020180042123A
Authority: KR
Inventors: 히로시 사이토; 아키히코 스즈키; 다카히로 구라토미
Original assignee: 에이블릭 가부시키가이샤
Priority date: 2017-04-13
Filing date: 2018-04-11
Publication date: 2018-10-23
Also published as: JP6837899B2; CN108736535B; CN108736535A; US10559968B2; KR102521403B1; TWI749209B; TW201840093A; JP2018181616A; US20180301921A1

Abstract

충방전 제어 회로는, 이차 전지의 제1 전극에 접속되는 제1 전원 단자와, 이차 전지의 방전을 제어하는 방전 제어 FET의 게이트에 방전 제어 신호를 출력하는 방전 제어 출력 회로를 구비하고, 방전 제어 출력 회로는, 제1 전원 단자의 전압이 소정의 전압보다 높고, 또한, 방전 제어 FET를 온시키는 경우에, 제1 전원 단자의 전압보다 낮은 클램프 전압을 방전 제어 단자에 출력하는 클램프 전압 출력 회로와, 제1 전원 단자의 전압이 상기 소정의 전압 이하이며, 또한, 방전 제어 FET를 온시키는 경우에, 제1 전원 단자의 전압을 방전 제어 단자에 출력하는 전원 전압 출력 회로를 갖는다.

Description

충방전 제어 회로 및 배터리 장치{CHARGING/DISCHARGING CONTROL CIRCUIT AND BATTERY DEVICE}

본 발명은, 충방전 제어 회로 및 배터리 장치에 관한 것이다.

종래, 이차 전지의 한쪽의 전극에 접속되는 제1 전원 단자와, 이차 전지의 다른쪽의 전극에 접속되는 제2 전원 단자와, 이차 전지에의 충전을 제어하는 충전 제어 FET의 게이트에 접속되는 충전 제어 단자와, 이차 전지로부터의 방전을 제어하는 방전 제어 FET의 게이트에 접속되는 방전 제어 단자와, 충전 제어 FET 및 방전 제어 FET를 제어하는 제어 회로와, 충전 제어 FET에 충전 제어 신호를 출력하는 충전 제어 출력 회로와, 방전 제어 FET에 방전 제어 신호를 출력하는 방전 제어 출력 회로를 구비하는 충방전 제어 회로가 알려져 있다(예를 들면, 특허 문헌 1을 참조).

일본국 특허공개 2016-019387호 공보

특허 문헌 1에 기재된 충방전 제어 회로에서는, 충전 제어 FET를 온시키는 경우에 충전 제어 출력 회로가 출력하는 충전 제어 신호의 전압은, 항상 전원 전압(이차 전지의 전압)의 높이에 따른 전압이 된다. 마찬가지로 방전 제어 FET를 온시키는 경우에 방전 제어 출력 회로가 출력하는 방전 제어 신호의 전압도, 항상 전원 전압의 높이에 따른 전압이 된다.

한편, 특히 다수 셀의 배터리 장치에서는, 부품 코스트를 염가로 하기 위해서 게이트 내압이 낮은 충전 제어 FET 및 방전 제어 FET를 이용하는 경우가 있다. 그 때문에, 충방전 제어 회로로서는, 충전 제어 FET 및 방전 제어 FET의 게이트 내압을 초과하지 않도록, 충전 제어 신호 및 방전 제어 신호의 전압을 전원 전압보다 낮은 전압으로 제한할 필요가 있다.

그러나, 예를 들면, 방전 제어 FET를 온시킬 때에, 전원 전압보다 낮은 전압을 방전 제어 신호로서 출력하도록 방전 제어 출력 회로를 구성하면, 방전 제어 출력 회로는, 전원 전압이 저하되어 있는 경우라도, 그 저하한 전원 전압보다 더 낮은 전압을 출력해 버린다. 그 결과, 방전 제어 FET의 온 저항값이 올라가 버리고, 방전 제어 FET가 발열할 우려가 있다.

이것은, 충전 제어 출력 회로, 충전 제어 FET에 대해서도 마찬가지이다.

따라서, 본 발명은, 방전 제어 FET 및/또는 충전 제어 FET를 온시키는 경우에 출력하는 방전 제어 신호 및/또는 충전 제어 신호의 전압을, 방전 제어 FET 및/또는 충전 제어 FET의 게이트 내압을 초과하지 않고, 또한, 온 저항값이 높아지는 것을 억제하도록 제어 가능한 충방전 제어 회로 및 배터리 장치를 제공하는 것을 목적으로 한다.

본 발명의 한 실시 형태는, 이차 전지의 제1 전극에 접속되는 제1 전원 단자와, 상기 이차 전지의 제2 전극에 접속되는 제2 전원 단자와, 상기 이차 전지의 방전을 제어하는 방전 제어 FET의 게이트에 접속되는 방전 제어 단자와, 상기 방전 제어 단자에 방전 제어 신호를 출력하는 방전 제어 출력 회로와, 상기 방전 제어 출력 회로를 제어하는 제어 회로를 구비하고, 상기 방전 제어 출력 회로는, 상기 제1 전원 단자의 전압이 소정의 전압보다 높고, 또한, 상기 방전 제어 FET를 온시키는 경우에, 상기 제1 전원 단자의 전압보다 낮은 클램프 전압을 상기 방전 제어 단자에 출력하는 클램프 전압 출력 회로와, 상기 제1 전원 단자의 전압이 상기 소정의 전압 이하이며, 또한, 상기 방전 제어 FET를 온시키는 경우에, 상기 제1 전원 단자의 전압을 상기 방전 제어 단자에 출력하는 전원 전압 출력 회로를 갖는 충방전 제어 회로이다.

또, 본 발명의 한 실시 형태는, 이차 전지의 제1 전극에 접속되는 제1 전원 단자와, 상기 이차 전지의 충전을 제어하는 충전 제어 FET의 게이트에 접속되는 충전 제어 단자와, 상기 충전 제어 FET의 소스에 접속됨과 더불어, 상기 제1 전원 단자와의 사이에 충전기가 접속되는 외부 전압 입력 단자와, 상기 충전 제어 단자에 충전 제어 신호를 출력하는 충전 제어 출력 회로와, 상기 충전 제어 출력 회로를 제어하는 제어 회로를 구비하고, 상기 충전 제어 출력 회로는, 상기 제1 전원 단자의 전압이 소정의 전압보다 높고, 또한, 상기 충전 제어 FET를 온시키는 경우에, 상기 제1 전원 단자의 전압보다 낮은 클램프 전압을 상기 충전 제어 단자에 출력하는 클램프 전압 출력 회로와, 상기 제1 전원 단자의 전압이 상기 소정의 전압 이하이며, 또한, 상기 충전 제어 FET를 온시키는 경우에, 상기 제1 전원 단자의 전압을 상기 충전 제어 단자에 출력하는 전원 전압 출력 회로를 갖는 충방전 제어 회로이다.

또, 본 발명의 한 실시 형태는, 상기 어느 한 충방전 제어 회로를 구비하는 배터리 장치이다.

본 발명에 의하면, 방전 제어 FET를 온시키는 경우에 출력하는 방전 제어 신호의 전압을, 방전 제어 FET의 게이트 내압을 초과하지 않고, 또한, 그 온 저항값이 높아지는 것을 억제하도록 제어할 수 있다.

또, 본 발명에 의하면, 충전 제어 FET를 온시키는 경우에 출력하는 충전 제어 신호의 전압을, 충전 제어 FET의 게이트 내압을 초과하지 않고, 또한, 그 온 저항값이 높아지는 것을 억제하도록 제어할 수 있다.

도 1은, 본 발명의 한 실시 형태에 따른 충방전 제어 회로를 구비한 배터리 장치의 일례를 나타내는 블럭도이다.
도 2는, 도 1에 나타내는 방전 제어 출력 회로의 제1의 구체예를 나타내는 회로도이다.
도 3은, 도 1에 나타내는 방전 제어 출력 회로의 제2의 구체예를 나타내는 회로도이다.

이하, 도면을 참조하여, 본 발명의 실시 형태에 대해 설명한다.

도 1은, 본 발명의 한 실시 형태에 의한 충방전 제어 회로(1)를 구비한 배터리 장치(10)를 나타내는 도면이다.

배터리 장치(10)는, 충방전 제어 회로(1)와, 다수 셀의 이차 전지(2)와, 충방전 경로(RT+, RT-)와, 충방전 단자(P+, P-)와, 충전 제어 FET(3)와, 방전 제어 FET(4)를 구비하고 있다. 충전 제어 FET(3)는, 이차 전지(2)에의 충전을 제어한다. 방전 제어 FET(4)는, 이차 전지(2)로부터의 방전을 제어한다.

충방전 경로(RT+)는 이차 전지(2)의 제1 전극(2a)에 접속되어 있다. 충방전 단자(P+)는 충방전 경로(RT+)에 설치되어 있다. 충방전 경로(RT-)는, 이차 전지(2)의 제2 전극(2b)에 접속되어 있다. 충방전 단자(P-)는, 충방전 경로(RT-)에 설치되어 있다. 충전 제어 FET(3) 및 방전 제어 FET(4)는, 충방전 경로(RT-)에 배치되어 있다. 충전 제어 FET(3)의 소스는, 충방전 단자(P-)에 접속되어 있다. 충전 제어 FET(3)의 드레인은, 방전 제어 FET(4)의 드레인에 접속되어 있다. 방전 제어 FET(4)의 소스는, 이차 전지(2)의 제2 전극(2b)에 접속되어 있다.

충방전 단자(P+)와 충방전 단자(P-)의 사이에는, 충전기(20) 및 부하(30)가 병렬로 접속된다.

충방전 제어 회로(1)는, 제1 전원 단자(1A)와, 제2 전원 단자(1B)와, 충전 제어 단자(1C)와, 방전 제어 단자(1D)와, 외부 전압 입력 단자(1E)와, 충방전 감시 회로(1a)와, 제어 회로(1b)와, 충전 제어 출력 회로(1c)와, 방전 제어 출력 회로(1d)를 구비하고 있다.

제1 전원 단자(1A)는, 이차 전지(2)의 제1 전극(2a)에 접속되어 있다. 또, 제1 전원 단자(1A)는, 충방전 감시 회로(1a)에 접속되어 있다. 제2 전원 단자(1B)는, 이차 전지(2)의 제2 전극(2b)에 접속되어 있다. 또, 제2 전원 단자(1B)는, 충방전 감시 회로(1a)에 접속되어 있다. 충방전 감시 회로(1a)는, 제어 회로(1b)에 접속되어 있다. 제어 회로(1b)는, 충전 제어 출력 회로(1c)와 방전 제어 출력 회로(1d)에 접속되어 있다.

충전 제어 출력 회로(1c)는, 충전 제어 단자(1C)에 접속되어 있다. 충전 제어 단자(1C)는, 충전 제어 FET(3)의 게이트에 접속되어 있다. 또, 방전 제어 출력 회로(1d)는, 방전 제어 단자(1D)에 접속되어 있다. 방전 제어 단자(1D)는, 방전 제어 FET(4)의 게이트에 접속되어 있다.

충방전 감시 회로(1a)는, 이차 전지(2)의 충방전 상태를 감시한다. 제어 회로(1b)는, 충방전 감시 회로(1a)로부터의 신호에 의거하여, 충전 제어 출력 회로(1c) 및 방전 제어 출력 회로(1d)를 제어한다. 충전 제어 출력 회로(1c)는, 제어 회로(1b)로부터의 제어 신호에 의거하여, 충전 제어 FET(3)에 충전 제어 신호를 출력한다. 방전 제어 출력 회로(1d)는, 제어 회로(1b)로부터의 제어 신호에 의거하여, 방전 제어 FET(4)에 방전 제어 신호를 출력한다.

이하, 우선, 도 1에 나타내는 방전 제어 출력 회로(1d)의 상세에 대하여 설명한다.

방전 제어 출력 회로(1d)는, 방전 제어 FET(4)를 온시키는 경우, 또한, 제1 전원 단자(1A)의 전압이 소정의 전압보다 높은 경우에, 제1 전원 단자(1A)의 전압보다 낮은 클램프 전압을 방전 제어 단자(1D)에 출력한다. 여기서, 클램프 전압은, 방전 제어 FET(4)의 게이트 내압을 초과하지 않고, 또한, 방전 제어 FET(4)의 게이트에 인가된 경우에 방전 제어 FET(4)의 온 저항값이 원하는 저항값 이하가 되는 전압이다.

또, 방전 제어 출력 회로(1d)는, 방전 제어 FET(4)를 온시키는 경우, 또한, 제1 전원 단자(1A)의 전압이 상기 소정의 전압 이하인 경우에, 제1 전원 단자(1A)의 전압을 방전 제어 단자(1D)에 출력한다.

또한, 상기 소정의 전압은, 제1 전원 단자(1A)의 전압이 내려 온 경우에, 원하는 클램프 전압을 유지할 수 없게 되는 전압으로 설정된다.

도 2는, 도 1에 나타내는 방전 제어 출력 회로(1d)의 제1의 구체예인 방전 제어 출력 회로(1d1)를 나타내는 회로도이다.

방전 제어 출력 회로(1d1)는, 클램프 전압 출력 회로(100)와, 판정 회로(200)와, 전원 전압 출력 회로(300)를 구비하고 있다.

클램프 전압 출력 회로(100)는, 일단이 스위치(SW1)를 개재하여 제1 전원 단자(1A)에 접속된 정전류원(CCS1)과, 정전류원(CCS1)의 타단에 게이트와 드레인이 접속된 NMOS(제1 도전형 MOS) 트랜지스터(M3)와, NMOS 트랜지스터(M3)의 소스(노드 A)와 제2 전원 단자(1B)의 사이에 전류 경로를 형성하도록 접속되고, 각각 다이오드 접속된 NMOS 트랜지스터(M21~M23)와, NMOS 트랜지스터(M3)와 커런트 미러 접속된 NMOS 트랜지스터(M4)와, 일단이 NMOS 트랜지스터(M4)의 소스(노드 C) 및 방전 제어 단자(1D)에 접속되고, 타단이 제2 전원 단자(1B)에 접속된 정전류원(CCS2)을 포함하여 구성되어 있다. 또, NMOS 트랜지스터(M3)의 게이트와 NMOS 트랜지스터(M4)의 게이트의 접속점인 노드(B)는, 스위치(SW2)를 개재하여 제2 전원 단자(1B)에 접속되어 있다. 또한, NMOS 트랜지스터(M4)의 드레인은, 스위치(SW3)를 개재하여 제1 전원 단자(1A)에 접속되어 있다.

판정 회로(200)는, 일단이 스위치(SW4)를 개재하여 제1 전원 단자(1A)에 접속된 정전류원(CCS3)과, 드레인이 정전류원(CCS3)의 타단에 접속되고, NMOS 트랜지스터(M21~M23) 중, 소스가 제2 전원 단자(1B)에 접속되어 있는 NMOS 트랜지스터(M21)와 커런트 미러 접속된 NMOS 트랜지스터(M1)와, NMOS 트랜지스터(M1)의 드레인의 전압을 입력 단자에 받는 인버터(INV)를 포함하여 구성되어 있다. 또, 인버터(INV)의 입력 단자는, 스위치(SW5)를 개재하여 제2 전원 단자(1B)에 접속되어 있다.

전원 전압 출력 회로(300)는, 게이트가 인버터(INV)의 출력 단자(판정 회로(200)의 출력)에 접속되고, 소스가 제1 전원 단자(1A)에 접속되고, 드레인이 방전 제어 단자(1D)에 접속된 PMOS(제2 도전형 MOS) 트랜지스터(M5)와, 게이트에 제어 회로(1b)로부터의 제어 신호를 받고, 드레인이 방전 제어 단자(1D)에 접속되고, 소스가 제2 전원 단자(1B)에 접속된 NMOS 트랜지스터(M6)를 포함하여 구성되어 있다.

NMOS 트랜지스터(M6)는, 방전 제어 단자(1D)에 L레벨의 신호를 출력할 때의 드라이버로서 설치되어 있다. 단, NMOS 트랜지스터(M6)는 필수는 아니며, 이것을 삭제하고, PMOS 트랜지스터(M5)의 Pch 오픈 드레인 출력으로 해도 상관없다.

여기서, 스위치(SW1~SW5)의 동작에 대해 설명한다. 스위치(SW1~SW5)는, 모두 제어 회로(1b)로부터의 제어 신호에 의해 제어된다.

방전 제어 FET(4)를 온시키는 경우, 제어 회로(1b)는 L레벨의 신호를 출력하고, SW1, SW3, SW4가 온, SW2, SW5가 오프가 된다. 도 2는, 이 경우의 각 스위치 상태를 나타내고 있다. 이때, NMOS 트랜지스터(M6)는, 제어 회로(1b)로부터의 L레벨의 신호를 게이트에 받기 때문에 오프된다. 이로 인해, 방전 제어 단자(1D)에 H레벨의 신호가 출력된다.

한편, 방전 제어 FET(4)를 오프시키는 경우, SW1, SW3, SW4가 오프, SW2, SW5가 온이 되고, 각 스위치는, 도 2와 반대 상태가 된다. 이때, NMOS 트랜지스터(M6)는, 제어 회로(1b)로부터의 H레벨의 신호를 게이트에 받기 때문에 온된다. 이로 인해, 방전 제어 단자(1D)에 L레벨의 신호가 출력된다.

이하, SW1, SW3, SW4를 온, SW2, SW5를 오프로 하고, 방전 제어 FET(4)를 온시키는 경우에 있어서의 방전 제어 출력 회로(1d1)의 동작에 대해 설명한다.

제1 전원 단자(1A)의 전압이 상기 소정의 전압보다 높은 경우, 클램프 전압 출력 회로(100)에 있어서, NMOS 트랜지스터(M21~M23)가 모두 온이 되고, 노드 A의 전압은, NMOS 트랜지스터(M21~M23)의 각 역치 전압을 합계한 값이 된다. 그리고, 노드 B의 전압은, 노드 A 전압에 NMOS 트랜지스터(M3)의 역치 전압을 가산한 값이 된다. 또한, 노드 C의 전압은, 노드 B의 전압으로부터 NMOS 트랜지스터(M4)의 역치 전압을 감산한 값이 된다. 이때의 노드 C의 전압이 클램프 전압이 된다.

이때, NMOS 트랜지스터(M21)와 게이트들이 접속된 판정 회로(200) 내의 NMOS 트랜지스터(M1)도 온되기 때문에, 인버터(INV)의 입력 단자의 전압이 저하되어 간다. 그리고, 이 전압이 인버터(INV)의 반전 전압을 밑돌면, 인버터(INV)는, 판정 회로(200)의 출력으로서, H레벨의 신호를 출력한다. 이렇게 하여, 판정 회로(200)에 의해, 제1 전원 단자(1A)의 전압이 상기 소정의 전압보다 높은 것이 판정된다.

이로 인해, 전원 전압 출력 회로(300) 내의 PMOS 트랜지스터(M5)의 게이트가 H레벨이 됨으로써, PMOS 트랜지스터(M5)가 오프가 된다. NMOS 트랜지스터(M6)도 오프되어 있음으로써, 방전 제어 단자(1D)에는, 노드 C에 생성된 클램프 전압이 출력된다.

이와 같이 하여, 방전 제어 출력 회로(1d1)는, 제1 전원 단자(1A)의 전압이 상기 소정의 전압보다 높은 경우에는, 방전 제어 단자(1D)에 제1 전원 단자(1A)의 전압보다 낮은 클램프 전압을 출력한다.

또한, NMOS 트랜지스터(M3와 M4)가 같은 역치 전압의 트랜지스터이면, 노드 C의 전압은, 노드 A의 전압과 같은 전압이 된다. 즉, 클램프 전압은, 다이오드 접속된 NMOS 트랜지스터(M21~M23)의 각 역치 전압을 합계한 값이 된다. 따라서, 다이오드 접속된 NMOS 트랜지스터의 수는 세 개로 한정하지 않고, 클램프 전압이 원하는 값이 되도록, 그 수는 적절히 증감될 수 있다. 또, 다이오드 접속된 NMOS 트랜지스터 대신에, 복수의 다이오드를 이용해도 상관없다.

한편, 제1 전원 단자(1A)의 전압이 상기 소정의 전압 이하가 된 경우, 클램프 전압을 생성하는 NMOS 트랜지스터(M21~M23)는, 게이트 소스간 전압을 유지할 수 없게 된다. 그리고, NMOS 트랜지스터(M21)의 게이트 소스간 전압이 저하하면, 게이트들이 접속된 NMOS 트랜지스터(M1)의 게이트 소스간 전압도 저하하고, 그 임피던스가 커진다.

판정 회로(200) 내의 인버터(INV)의 입력 단자의 전압은, 정전류원(CCS3)과 NMOS 트랜지스터(M1)의 임피던스에 의해 정해지므로, 상술한 바와 같이, NMOS 트랜지스터(M1)의 임피던스가 커지면, 인버터(INV)의 입력 단자의 전압이 상승한다. 그리고, 이 전압이 인버터(INV)의 반전 전압을 웃돌면, 인버터(INV)는, 판정 회로(200)의 출력으로서, L레벨의 신호를 출력한다. 이렇게 하여, 판정 회로(200)에 의해, 제1 전원 단자(1A)의 전압이 상기 소정의 전압 이하로 저하한 것이 판정된다.

이로 인해, 전원 전압 출력 회로(300) 내의 PMOS 트랜지스터(M5)의 게이트가 L레벨이 됨으로써, PMOS 트랜지스터(M5)가 온된다. PMOS 트랜지스터(M5)가 온되고, NMOS 트랜지스터(M6)는 오프되어 있음으로써, 방전 제어 출력 회로(1d1)는, 방전 제어 단자(1D)에 제1 전원 단자(1A)의 전압을 출력한다.

이때, NMOS 트랜지스터(M4)는, 소스 전압이 높아져 오프되기 때문에, PMOS 트랜지스터(M5)의 동작이 방해받지 않는다.

이와 같이 하여, 방전 제어 출력 회로(1d1)는, 제1 전원 단자(1A)의 전압이 상기 소정의 전압 이하로 저하했을 때에, 방전 제어 단자(1D)에 제1 전원 단자(1A)의 전압을 출력한다.

이상과 같이, 본 예의 방전 제어 출력 회로(1d1)에 의하면, 방전 제어 FET(4)를 온시키는 경우에 방전 제어 단자(1D)에 출력하는 방전 제어 신호의 전압을, 제1 전원 단자(1A)의 전압이 높을 때에는 클램프 전압으로 하고, 제1 전원 단자(1A)의 전압이 낮을 때에는 제1 전원 단자(1A)의 전압으로 하도록 전환할 수 있다. 따라서, 방전 제어 FET(4)의 게이트에 인가되는 전압이 그 내압을 초과하는 것을 방지하고, 또한, 그 온 저항값이 높아지는 것을 억제하는 것이 가능해진다.

또한, 제1 전원 단자(1A)의 전압이 상기 소정의 전압보다 높을 때에는, 노드 B의 전압은, 제1 전원 단자(1A)의 전압보다 낮은 전압(즉, NMOS 트랜지스터(M21~M23)의 각 역치 전압을 합계한 값에, 추가로 NMOS 트랜지스터(M3)의 역치 전압을 가산한 전압)이 된다. 또, 제1 전원 단자(1A)의 전압이 상기 소정의 전압보다 낮아지면, 노드 B의 전압은, 제1 전원 단자(1A)의 전압과 동전위가 된다. 따라서, 노드 B의 전압을 방전 제어 단자(1D)에 출력하는 것도 생각할 수 있다. 그러나, 노드 B의 전압은, 정전류원(CCS1)에 의해 만들어져 있을 뿐이므로, 노드 B의 전압을 직접 방전 제어 단자(1D)로부터 방전 제어 신호로서 출력한 경우, 방전 제어 FET(4)를 드라이브하기(온시키기)에는 드라이버빌리티가 부족해져 버린다.

이러한 드라이버빌리티의 부족을 보충하기 위해, 본 예에서는, 소스 팔로워 접속된 NMOS 트랜지스터(M4)를 사용하고 있다. 이로 인해 드라이버빌리티가 확보된다. 그러나, 노드 C의 전압은, 항상 노드 B의 전압으로부터 NMOS 트랜지스터(M4)의 역치 전압을 감산한 값이 된다. 이 때문에, 제1 전원 단자(1A)의 전압이 저하했을 때에 방전 제어 단자(1D)에 출력되는 전압은 제1 전원 단자(1A)의 전압보다 낮은 전압이 되고, 방전 제어 FET(4)의 온 저항값이 상승해 버리게 된다.

따라서, 본 예의 방전 제어 출력 회로(1d1)의 구성이 유효해진다.

도 3은, 도 1에 나타내는 방전 제어 출력 회로(1d)의 제2의 구체예인 방전 제어 출력 회로(1d2)를 나타내는 회로도이다.

본 예의 방전 제어 출력 회로(1d2)는, 스위치(SW4 및 SW5)가 삭제되고, SW4-1, SW4-2, SW4-3이 추가되어 있는 점과, 판정 회로(200)의 회로 구성에 있어서, 도 2에 나타내는 제1의 구체예의 방전 제어 출력 회로(1d1)와 다르다. 그 외의 점은, 도 2에 나타내는 방전 제어 출력 회로(1d1)와 동일하기 때문에, 동일한 구성 요소에는 동일한 부호를 교부하고, 중복되는 설명은 적절히 생략한다.

방전 제어 출력 회로(1d2)에 있어서의 판정 회로(200)는, 일단이 스위치(SW4-1)를 개재하여 제1 전원 단자(1A)에 접속된 저항(R1)과, 저항(R1)의 타단과 제2 전원 단자(1B)의 사이에 접속된 저항(R2)과, 저항(R1)의 타단에 접속됨과 더불어, 스위치(SW4-2)를 개재하여 제1 전원 단자(1A)에 접속된 비반전 입력 단자와, 기준 전압(Vref)이 입력되는 반전 입력 단자를 갖는 컴퍼레이터(CMP)를 포함하여 구성되어 있다. 또한, 기준 전압(Vref)은, 상기 소정의 전압을 저항(R1)과 저항(R2)으로 분압한 전압으로 설정되어 있다.

또, 컴퍼레이터(CMP)의 출력 단자는, PMOS 트랜지스터(M5)의 게이트에 접속됨과 더불어, 스위치(SW4-3)를 개재하여 제1 전원 단자(1A)에 접속되어 있다.

스위치(SW4-1, SW4-2, SW4-3)는, 스위치(SW1~SW3)와 같이, 제어 회로(1b)로부터의 제어 신호에 의해 제어된다.

방전 제어 FET(4)를 온시키는 경우, 제어 회로(1b)는 L레벨의 신호를 출력하고, SW1, SW3, SW4-1이 온, SW2, SW4-2, SW4-3이 오프가 된다. 도 3은, 이 경우의 각 스위치 상태를 나타내고 있다. 이때, NMOS 트랜지스터(M6)는, 제어 회로(1b)로부터의 L레벨의 신호를 게이트에 받기 때문에 오프된다. 이로 인해, 방전 제어 단자(1D)에 H레벨의 신호가 출력된다.

한편, 방전 제어 FET(4)를 오프시키는 경우, SW1, SW3, SW4-1이 오프, SW2, SW4-2, SW4-3이 온이 되고, 각 스위치는, 도 3과 반대 상태가 된다. 이때, NMOS 트랜지스터(M6)는, 제어 회로(1b)로부터의 H레벨의 신호를 게이트에 받기 때문에 온된다. 이로 인해, 방전 제어 단자(1D)에 L레벨의 신호가 출력된다.

이하, SW1, SW3, SW4-1을 온, SW2, SW4-2, SW4-3을 오프로 하고, 방전 제어 FET(4)를 온시키는 경우에 있어서의 방전 제어 출력 회로(1d2)의 동작에 대해 설명한다.

제1 전원 단자(1A)의 전압이 상기 소정의 전압보다 높은 경우, 클램프 전압 출력 회로(100)는, 방전 제어 출력 회로(1d1)의 클램프 전압 출력 회로(100)와 같이 동작하여, 노드 C에 클램프 전압을 생성한다.

판정 회로(200)에 있어서는, 컴퍼레이터(CMP)가 제1 전원 단자(1A)의 전압을 저항(R1)과 저항(R2)으로 분압한 전압과 기준 전압(Vref)을 비교하고, 비교 결과를 출력한다. 여기에서는, 제1 전원 단자(1A)의 전압이 상기 소정의 전압보다 높기 때문에, 컴퍼레이터(CMP)는, 판정 회로(200)의 출력으로서, H레벨의 신호를 출력한다. 이렇게 하여, 판정 회로(200)에 의해, 제1 전원 단자(1A)의 전압이 상기 소정의 전압보다 높은 것이 판정된다.

이로 인해, 전원 전압 출력 회로(300) 내의 PMOS 트랜지스터(M5)의 게이트가 H레벨이 됨으로써, PMOS 트랜지스터(M5)가 오프가 된다. NMOS 트랜지스터(M6)도 오프되어 있음으로써, 노드 C에 생성된 클램프 전압이 방전 제어 단자(1D)에 출력된다.

한편, 제1 전원 단자(1A)의 전압이 상기 소정의 전압 이하가 된 경우, 판정 회로(200)에 있어서, 제1 전원 단자(1A)의 전압을 저항(R1)과 저항(R2)으로 분압한 전압이 기준 전압(Vref)보다 낮아지기 때문에, 컴퍼레이터(CMP)는, 판정 회로(200)의 출력으로서, L레벨의 신호를 출력한다. 이렇게 하여, 판정 회로(200)에 의해, 제1 전원 단자(1A)의 전압이 상기 소정의 전압 이하로 저하한 것이 판정된다.

이로 인해, 전원 전압 출력 회로(300) 내의 PMOS 트랜지스터(M5)의 게이트가 L레벨이 됨으로써, PMOS 트랜지스터(M5)가 온된다. PMOS 트랜지스터(M5)가 온되고, NMOS 트랜지스터(M6)는 오프되어 있음으로써, 방전 제어 출력 회로(1d2)는, 방전 제어 단자(1D)에 제1 전원 단자(1A)의 전압을 출력한다.

이와 같이 하여, 방전 제어 출력 회로(1d2)는, 제1 전원 단자(1A)의 전압이 상기 소정의 전압 이하로 저하했을 때에, 방전 제어 단자(1D)에 제1 전원 단자(1A)의 전압을 출력한다.

이상과 같이, 본 예의 방전 제어 출력 회로(1d2)에 의해, 방전 제어 출력 회로(1d1)와 같이, 방전 제어 FET(4)를 온시키는 경우에 방전 제어 단자(1D)에 출력하는 방전 제어 신호의 전압을, 제1 전원 단자(1A)의 전압이 높을 때에는 클램프 전압으로 하고, 제1 전원 단자(1A)의 전압이 낮을 때에는 제1 전원 단자(1A)의 전압으로 하도록 전환할 수 있다. 따라서, 방전 제어 FET(4)의 게이트에 인가되는 전압이 그 내압을 초과하는 것을 방지하고, 또한, 그 온 저항값이 높아지는 것을 억제하는 것이 가능해진다.

여기까지, 도 1에 나타내는 방전 제어 출력 회로(1d)의 상세에 대해 설명해 왔지만, 도 1에 나타내는 충전 제어 출력 회로(1c)에 대해서도, 그 상세는, 방전 제어 출력 회로(1d)와 거의 같다.

즉, 충전 제어 출력 회로(1c)는, 충전 제어 FET(3)를 온시키는 경우, 또한, 제1 전원 단자(1A)의 전압이 소정의 전압보다 높은 경우에, 제1 전원 단자(1A)의 전압보다 낮은 클램프 전압을 충전 제어 단자(1C)에 출력한다. 여기서, 클램프 전압은, 충전 제어 FET(3)의 게이트 내압을 초과하지 않고, 또한, 충전 제어 FET(3)의 게이트에 인가된 경우에 충전 제어 FET(3)의 온 저항값이 원하는 저항값 이하가 되는 전압이다.

또, 충전 제어 출력 회로(1c)는, 충전 제어 FET(3)를 온시키는 경우, 또한, 제1 전원 단자(1A)의 전압이 상기 소정의 전압 이하인 경우에, 제1 전원 단자(1A)의 전압을 충전 제어 단자(1C)에 출력한다.

단, 충전 제어 출력 회로(1c)에는, 도 1에 나타내는 바와 같이, 충전 제어 FET(3)의 소스(충방전 단자(P-))에 접속되고, 제1 전원 단자(1A)와의 사이에 충전기가 접속되는 외부 전압 입력 단자(1E)로부터의 전압이 입력되어 있다. 그리고, 충전 제어 FET(3)를 오프시키는 경우에, 충전 제어 출력 회로(1c)는, 외부 전압 입력 단자(1E)의 전압을 충전 제어 FET(3)의 게이트에 공급한다.

따라서, 충전 제어 출력 회로(1c)의 제1의 구체예 및 제2의 구체예는, 도시는 생략하지만, 각각 도 2 및 3에 나타내는 방전 제어 출력 회로(1d)의 제1의 구체예인 방전 제어 출력 회로(1d1) 및 제2의 구체예인 방전 제어 출력 회로(1d2)에 대응한 구성으로서, 제2 전원 단자(1B)를 외부 전압 입력 단자(1E)로 치환하고, 방전 제어 단자(1D)를 충전 제어 단자(1C)로 치환한 구성이 된다.

또한, 본 실시 형태에 있어서, 방전 제어 출력 회로(1d) 및 충전 제어 출력 회로(1c)의 양쪽을 상술과 같이 구성해도 되고, 또, 방전 제어 출력 회로(1d)만, 또는 충전 제어 출력 회로(1c)만을 상술과 같이 구성해도 상관없다.

이상, 본 발명의 실시 형태 및 그 변형을 설명했지만, 이들 실시 형태 및 그 변형은, 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하고 있지 않다. 이들 실시 형태 및 그 변형은, 그 외의 여러가지 형태로 실시되는 것이 가능하고, 발명의 요지를 일탈하지 않는 범위에서, 여러 가지의 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태 및 그 변형은, 발명의 범위나 요지에 포함됨과 동시에, 특허 청구의 범위에 기재된 발명과 그 균등의 범위에 포함되는 것이다. 또, 상술한 각 실시 형태 및 그 변형은, 서로 적절히 조합할 수 있다.

예를 들면, 상기 실시 형태에 있어서, 방전 제어 출력 회로(1d)에 있어서의 소정의 전압과 충전 제어 출력 회로(1c)에 있어서의 소정의 전압은, 동일해도 달라도 된다. 동일한 경우는, 방전 제어 FET(4) 및 충전 제어 FET(3)로서, 같은 내압의 FET를 이용할 수 있고, 다른 경우는, 방전 제어 출력 회로(1d) 및 충전 제어 출력 회로(1c)가 출력하는 각 클램프 전압에 맞추어, 다른 내압의 FET를 이용할 수 있다.

또, 본 발명은, 이차 전지가 다수 셀인 경우에 특히 유효하기 때문에, 상기 실시 형태에서는 이차 전지(2)가 다수 셀인 예를 나타냈지만, 이차 전지(2)를 1셀로 해도 물론 상관없다.

또한, 상기 실시 형태에서는, 방전 제어 출력 회로(1d) 및 충전 제어 출력 회로(1c)의 각각을, 제1 도전형 MOS 트랜지스터로서 NMOS 트랜지스터를 이용하고, 제2 도전형 MOS 트랜지스터로서 PMOS 트랜지스터를 이용하여 구성한 예를 나타냈지만, 이것에 한정되지 않는다. 방전 제어 FET(4)와 충전 제어 FET(3)를 충방전 경로(RT+)측에 배치하고, 방전 제어 출력 회로(1d) 및 충전 제어 출력 회로(1c) 내의 MOS 트랜지스터의 도전형을 바꿔 넣고, 즉, 제1 도전형 MOS 트랜지스터를 PMOS 트랜지스터, 제2 도전형 MOS 트랜지스터를 NMOS 트랜지스터로 하고, 방전 제어 출력 회로(1d) 및 충전 제어 출력 회로(1c)의 출력에 의해 충방전 경로(RT+)측에 배치된 방전 제어 FET(4)와 충전 제어 FET(3)를 각각 제어하도록 구성해도 된다.

1: 충방전 제어 회로 1A: 제1 전원 단자
1B: 제2 전원 단자 1C: 충전 제어 단자
1D: 방전 제어 단자 1E: 외부 전압 입력 단자
1a: 충방전 감시 회로 1b: 제어 회로
1c: 충전 제어 출력 회로 1d, 1d1, 1d2: 방전 제어 출력 회로
2: 이차 전지 10: 배터리 장치
20: 충전기 30: 부하
P+, P-: 충방전 단자 RT+, RT-: 충방전 경로
100: 클램프 전압 출력 회로 200: 판정 회로
300: 전원 전압 출력 회로

Claims

이차 전지의 제1 전극에 접속되는 제1 전원 단자와,
상기 이차 전지의 제2 전극에 접속되는 제2 전원 단자와,
상기 이차 전지의 방전을 제어하는 방전 제어 FET의 게이트에 접속되는 방전 제어 단자와,
상기 방전 제어 단자에 방전 제어 신호를 출력하는 방전 제어 출력 회로와,
상기 방전 제어 출력 회로를 제어하는 제어 회로를 구비하고,
상기 방전 제어 출력 회로는,
상기 제1 전원 단자의 전압이 제1의 소정의 전압보다 높고, 또한, 상기 방전 제어 FET를 온시키는 경우에, 상기 제1 전원 단자의 전압보다 낮은 제1의 클램프 전압을 상기 방전 제어 단자에 출력하는 제1 클램프 전압 출력 회로와,
상기 제1 전원 단자의 전압이 상기 제1의 소정의 전압 이하이며, 또한, 상기 방전 제어 FET를 온시키는 경우에, 상기 제1 전원 단자의 전압을 상기 방전 제어 단자에 출력하는 제1 전원 전압 출력 회로를 갖는 것을 특징으로 하는 충방전 제어 회로.
청구항 1에 있어서,
상기 제1의 클램프 전압은, 상기 방전 제어 FET의 게이트 내압을 초과하지 않고, 또한, 상기 방전 제어 FET의 게이트에 인가된 경우에 당해 방전 제어 FET의 온 저항값이 원하는 저항값 이하가 되는 전압인 것을 특징으로 하는 충방전 제어 회로.
청구항 1에 있어서,
상기 방전 제어 출력 회로는, 상기 제1 전원 단자의 전압이 상기 제1의 소정의 전압 이하인지의 여부를 판정하는 제1 판정 회로를 더 가지며,
상기 제1 클램프 전압 출력 회로는,
일단이 상기 제1 전원 단자에 접속된 제1 정전류원과,
상기 제1 정전류원의 타단에 게이트와 드레인이 접속된 제1 도전형의 제1 MOS 트랜지스터와,
상기 제1 MOS 트랜지스터의 소스와 상기 제2 전원 단자의 사이에 전류 경로를 형성하도록 접속되고, 다이오드 접속된 적어도 하나의 제1 도전형의 제2 MOS 트랜지스터와,
상기 제1 MOS 트랜지스터와 커런트 미러 접속된 제1 도전형의 제3 MOS 트랜지스터와,
일단이 상기 제3 MOS 트랜지스터의 소스 및 상기 방전 제어 단자에 접속되고, 타단이 상기 제2 전원 단자에 접속된 제2 정전류원을 포함하고,
상기 제1 판정 회로는,
일단이 상기 제1 전원 단자에 접속된 제3 정전류원과,
드레인이 상기 제3 정전류원의 타단에 접속되고, 상기 제2 MOS 트랜지스터 중 소스가 상기 제2 전원 단자에 접속된 상기 제2 MOS 트랜지스터와 커런트 미러 접속된 제1 도전형의 제4 MOS 트랜지스터와,
상기 제4 MOS 트랜지스터의 드레인의 전압을 받는 인버터를 포함하고,
상기 제1 전원 전압 출력 회로는,
상기 인버터의 출력을 게이트에 받고, 소스가 상기 제1 전원 단자에 접속되고, 드레인이 상기 방전 제어 단자에 접속된 제2 도전형의 제5 MOS 트랜지스터를 포함하는 것을 특징으로 하는 충방전 제어 회로.
청구항 1에 있어서,
상기 방전 제어 출력 회로는, 상기 제1 전원 단자의 전압이 상기 제1의 소정의 전압 이하인지의 여부를 판정하는 제1 판정 회로를 더 가지며,
상기 제1 클램프 전압 출력 회로는,
일단이 상기 제1 전원 단자에 접속된 제1 정전류원과,
상기 제1 정전류원의 타단에 게이트와 드레인이 접속된 제1 도전형의 제1 MOS 트랜지스터와,
상기 제1 MOS 트랜지스터의 소스와 상기 제2 전원 단자의 사이에 전류 경로를 형성하도록 접속되고, 다이오드 접속된 적어도 하나의 제1 도전형의 제2 MOS 트랜지스터와,
상기 제1 MOS 트랜지스터와 커런트 미러 접속된 제1 도전형의 제3 MOS 트랜지스터와,
일단이 상기 제3 MOS 트랜지스터의 소스 및 상기 방전 제어 단자에 접속되고, 타단이 상기 제2 전원 단자에 접속된 제2 정전류원을 포함하고,
상기 제1 판정 회로는,
상기 제1 전원 단자와 상기 제2 전원 단자의 사이에 직렬로 접속된 제1 저항 및 제2 저항과,
비반전 입력 단자에 상기 제1 저항과 상기 제2 저항의 접속점의 전압을 받고, 반전 입력 단자에 제1의 기준 전압을 받는 제1 컴퍼레이터를 포함하고,
상기 제1 전원 전압 출력 회로는,
상기 제1 컴퍼레이터의 출력 전압을 게이트에 받고, 소스가 상기 제1 전원 단자에 접속되고, 드레인이 상기 방전 제어 단자에 접속된 제2 도전형의 제4 MOS 트랜지스터를 포함하는 것을 특징으로 하는 충방전 제어 회로.
청구항 1에 있어서,
상기 이차 전지의 충전을 제어하는 충전 제어 FET의 게이트에 접속되는 충전 제어 단자와,
상기 충전 제어 FET의 소스에 접속되고, 상기 제1 전원 단자와의 사이에 충전기가 접속되는 외부 전압 입력 단자와,
상기 충전 제어 단자에 충전 제어 신호를 출력하는 충전 제어 출력 회로를 더 구비하고,
상기 제어 회로는, 또한 상기 충전 제어 출력 회로를 제어하고,
상기 충전 제어 출력 회로는,
상기 제1 전원 단자의 전압이 제2의 소정의 전압보다 높고, 또한, 상기 충전 제어 FET를 온시키는 경우에, 상기 제1 전원 단자의 전압보다 낮은 제2의 클램프 전압을 상기 충전 제어 단자에 출력하는 제2 클램프 전압 출력 회로와,
상기 제1 전원 단자의 전압이 상기 제2의 소정의 전압 이하이며, 또한, 상기 충전 제어 FET를 온시키는 경우에, 상기 제1 전원 단자의 전압을 상기 충전 제어 단자에 출력하는 제2 전원 전압 출력 회로를 갖는 것을 특징으로 하는 충방전 제어 회로.
청구항 2에 있어서,
상기 방전 제어 출력 회로는, 상기 제1 전원 단자의 전압이 상기 제1의 소정의 전압 이하인지의 여부를 판정하는 제1 판정 회로를 더 가지며,
상기 제1 클램프 전압 출력 회로는,
일단이 상기 제1 전원 단자에 접속된 제1 정전류원과,
상기 제1 정전류원의 타단에 게이트와 드레인이 접속된 제1 도전형의 제1 MOS 트랜지스터와,
상기 제1 MOS 트랜지스터의 소스와 상기 제2 전원 단자의 사이에 전류 경로를 형성하도록 접속되고, 다이오드 접속된 적어도 하나의 제1 도전형의 제2 MOS 트랜지스터와,
상기 제1 MOS 트랜지스터와 커런트 미러 접속된 제1 도전형의 제3 MOS 트랜지스터와,
일단이 상기 제3 MOS 트랜지스터의 소스 및 상기 방전 제어 단자에 접속되고, 타단이 상기 제2 전원 단자에 접속된 제2 정전류원을 포함하고,
상기 제1 판정 회로는,
일단이 상기 제1 전원 단자에 접속된 제3 정전류원과,
드레인이 상기 제3 정전류원의 타단에 접속되고, 상기 제2 MOS 트랜지스터 중 소스가 상기 제2 전원 단자에 접속된 상기 제2 MOS 트랜지스터와 커런트 미러 접속된 제1 도전형의 제4 MOS 트랜지스터와,
상기 제4 MOS 트랜지스터의 드레인의 전압을 받는 인버터를 포함하고,
상기 제1 전원 전압 출력 회로는,
상기 인버터의 출력을 게이트에 받고, 소스가 상기 제1 전원 단자에 접속되고, 드레인이 상기 방전 제어 단자에 접속된 제2 도전형의 제5 MOS 트랜지스터를 포함하는 것을 특징으로 하는 충방전 제어 회로.
청구항 2에 있어서,
상기 방전 제어 출력 회로는, 상기 제1 전원 단자의 전압이 상기 제1의 소정의 전압 이하인지의 여부를 판정하는 제1 판정 회로를 더 가지며,
상기 제1 클램프 전압 출력 회로는,
일단이 상기 제1 전원 단자에 접속된 제1 정전류원과,
상기 제1 정전류원의 타단에 게이트와 드레인이 접속된 제1 도전형의 제1 MOS 트랜지스터와,
상기 제1 MOS 트랜지스터의 소스와 상기 제2 전원 단자의 사이에 전류 경로를 형성하도록 접속되고, 다이오드 접속된 적어도 하나의 제1 도전형의 제2 MOS 트랜지스터와,
상기 제1 MOS 트랜지스터와 커런트 미러 접속된 제1 도전형의 제3 MOS 트랜지스터와,
일단이 상기 제3 MOS 트랜지스터의 소스 및 상기 방전 제어 단자에 접속되고, 타단이 상기 제2 전원 단자에 접속된 제2 정전류원을 포함하고,
상기 제1 판정 회로는,
상기 제1 전원 단자와 상기 제2 전원 단자의 사이에 직렬로 접속된 제1 저항 및 제2 저항과,
비반전 입력 단자에 상기 제1 저항과 상기 제2 저항의 접속점의 전압을 받고, 반전 입력 단자에 제1의 기준 전압을 받는 제1 컴퍼레이터를 포함하고,
상기 제1 전원 전압 출력 회로는,
상기 제1 컴퍼레이터의 출력 전압을 게이트에 받고, 소스가 상기 제1 전원 단자에 접속되고, 드레인이 상기 방전 제어 단자에 접속된 제2 도전형의 제4 MOS 트랜지스터를 포함하는 것을 특징으로 하는 충방전 제어 회로.
청구항 2에 있어서,
상기 이차 전지의 충전을 제어하는 충전 제어 FET의 게이트에 접속되는 충전 제어 단자와,
상기 충전 제어 FET의 소스에 접속되고, 상기 제1 전원 단자와의 사이에 충전기가 접속되는 외부 전압 입력 단자와,
상기 충전 제어 단자에 충전 제어 신호를 출력하는 충전 제어 출력 회로를 더 구비하고,
상기 제어 회로는, 또한 상기 충전 제어 출력 회로를 제어하고,
상기 충전 제어 출력 회로는,
상기 제1 전원 단자의 전압이 제2의 소정의 전압보다 높고, 또한, 상기 충전 제어 FET를 온시키는 경우에, 상기 제1 전원 단자의 전압보다 낮은 제2의 클램프 전압을 상기 충전 제어 단자에 출력하는 제2 클램프 전압 출력 회로와,
상기 제1 전원 단자의 전압이 상기 제2의 소정의 전압 이하이며, 또한, 상기 충전 제어 FET를 온시키는 경우에, 상기 제1 전원 단자의 전압을 상기 충전 제어 단자에 출력하는 제2 전원 전압 출력 회로를 갖는 것을 특징으로 하는 충방전 제어 회로.
청구항 3에 있어서,
상기 이차 전지의 충전을 제어하는 충전 제어 FET의 게이트에 접속되는 충전 제어 단자와,
상기 충전 제어 FET의 소스에 접속되고, 상기 제1 전원 단자와의 사이에 충전기가 접속되는 외부 전압 입력 단자와,
상기 충전 제어 단자에 충전 제어 신호를 출력하는 충전 제어 출력 회로를 더 구비하고,
상기 제어 회로는, 또한 상기 충전 제어 출력 회로를 제어하고,
상기 충전 제어 출력 회로는,
상기 제1 전원 단자의 전압이 제2의 소정의 전압보다 높고, 또한, 상기 충전 제어 FET를 온시키는 경우에, 상기 제1 전원 단자의 전압보다 낮은 제2의 클램프 전압을 상기 충전 제어 단자에 출력하는 제2 클램프 전압 출력 회로와,
상기 제1 전원 단자의 전압이 상기 제2의 소정의 전압 이하이며, 또한, 상기 충전 제어 FET를 온시키는 경우에, 상기 제1 전원 단자의 전압을 상기 충전 제어 단자에 출력하는 제2 전원 전압 출력 회로를 갖는 것을 특징으로 하는 충방전 제어 회로.
청구항 4에 있어서,
상기 이차 전지의 충전을 제어하는 충전 제어 FET의 게이트에 접속되는 충전 제어 단자와,
상기 충전 제어 FET의 소스에 접속되고, 상기 제1 전원 단자와의 사이에 충전기가 접속되는 외부 전압 입력 단자와,
상기 충전 제어 단자에 충전 제어 신호를 출력하는 충전 제어 출력 회로를 더 구비하고,
상기 제어 회로는, 또한 상기 충전 제어 출력 회로를 제어하고,
상기 충전 제어 출력 회로는,
상기 제1 전원 단자의 전압이 제2의 소정의 전압보다 높고, 또한, 상기 충전 제어 FET를 온시키는 경우에, 상기 제1 전원 단자의 전압보다 낮은 제2의 클램프 전압을 상기 충전 제어 단자에 출력하는 제2 클램프 전압 출력 회로와,
상기 제1 전원 단자의 전압이 상기 제2의 소정의 전압 이하이며, 또한, 상기 충전 제어 FET를 온시키는 경우에, 상기 제1 전원 단자의 전압을 상기 충전 제어 단자에 출력하는 제2 전원 전압 출력 회로를 갖는 것을 특징으로 하는 충방전 제어 회로.
청구항 6에 있어서,
상기 이차 전지의 충전을 제어하는 충전 제어 FET의 게이트에 접속되는 충전 제어 단자와,
상기 충전 제어 FET의 소스에 접속되고, 상기 제1 전원 단자와의 사이에 충전기가 접속되는 외부 전압 입력 단자와,
상기 충전 제어 단자에 충전 제어 신호를 출력하는 충전 제어 출력 회로를 더 구비하고,
상기 제어 회로는, 또한 상기 충전 제어 출력 회로를 제어하고,
상기 충전 제어 출력 회로는,
상기 제1 전원 단자의 전압이 제2의 소정의 전압보다 높고, 또한, 상기 충전 제어 FET를 온시키는 경우에, 상기 제1 전원 단자의 전압보다 낮은 제2의 클램프 전압을 상기 충전 제어 단자에 출력하는 제2 클램프 전압 출력 회로와,
상기 제1 전원 단자의 전압이 상기 제2의 소정의 전압 이하이며, 또한, 상기 충전 제어 FET를 온시키는 경우에, 상기 제1 전원 단자의 전압을 상기 충전 제어 단자에 출력하는 제2 전원 전압 출력 회로를 갖는 것을 특징으로 하는 충방전 제어 회로.
청구항 7에 있어서,
상기 이차 전지의 충전을 제어하는 충전 제어 FET의 게이트에 접속되는 충전 제어 단자와,
상기 충전 제어 FET의 소스에 접속되고, 상기 제1 전원 단자와의 사이에 충전기가 접속되는 외부 전압 입력 단자와,
상기 충전 제어 단자에 충전 제어 신호를 출력하는 충전 제어 출력 회로를 더 구비하고,
상기 제어 회로는, 또한 상기 충전 제어 출력 회로를 제어하고,
상기 충전 제어 출력 회로는,
상기 제1 전원 단자의 전압이 제2의 소정의 전압보다 높고, 또한, 상기 충전 제어 FET를 온시키는 경우에, 상기 제1 전원 단자의 전압보다 낮은 제2의 클램프 전압을 상기 충전 제어 단자에 출력하는 제2 클램프 전압 출력 회로와,
상기 제1 전원 단자의 전압이 상기 제2의 소정의 전압 이하이며, 또한, 상기 충전 제어 FET를 온시키는 경우에, 상기 제1 전원 단자의 전압을 상기 충전 제어 단자에 출력하는 제2 전원 전압 출력 회로를 갖는 것을 특징으로 하는 충방전 제어 회로.
청구항 5, 청구항 8, 청구항 9, 청구항 10, 청구항 11, 청구항 12 중 어느 한 항에 있어서,
상기 제2의 클램프 전압은, 상기 충전 제어 FET의 게이트 내압을 초과하지 않고, 또한, 상기 충전 제어 FET의 게이트에 인가된 경우에 당해 충전 제어 FET의 온 저항값이 원하는 저항값 이하가 되는 전압인 것을 특징으로 하는 충방전 제어 회로.
청구항 5, 청구항 8, 청구항 9, 청구항 10, 청구항 11, 청구항 12 중 어느 한 항에 있어서,
상기 충전 제어 출력 회로는, 상기 제1 전원 단자의 전압이 상기 제2의 소정의 전압 이하인지의 여부를 판정하는 제2 판정 회로를 더 가지며,
상기 제2 클램프 전압 출력 회로는,
일단이 상기 제1 전원 단자에 접속된 제4 정전류원과,
상기 제4 정전류원의 타단에 게이트와 드레인이 접속된 제1 도전형의 제6 MOS 트랜지스터와,
상기 제6 MOS 트랜지스터의 소스와 상기 외부 전압 입력 단자의 사이에 전류 경로를 형성하도록 접속되고, 다이오드 접속된 적어도 하나의 제1 도전형의 제7 MOS 트랜지스터와,
상기 제6 MOS 트랜지스터와 커런트 미러 접속된 제1 도전형의 제8 MOS 트랜지스터와,
일단이 상기 제8 MOS 트랜지스터의 소스 및 상기 충전 제어 단자에 접속되고, 타단이 상기 외부 전압 입력 단자에 접속된 제5 정전류원을 포함하고,
상기 제2 판정 회로는,
일단이 상기 제1 전원 단자에 접속된 제6 정전류원과,
드레인이 상기 제6 정전류원의 타단에 접속되고, 상기 제7 MOS 트랜지스터 중 소스가 상기 외부 전압 입력 단자에 접속된 상기 제7 MOS 트랜지스터와 커런트 미러 접속된 제1 도전형의 제9 MOS 트랜지스터와,
상기 제9 MOS 트랜지스터의 드레인의 전압을 받는 인버터를 포함하고,
상기 제2 전원 전압 출력 회로는,
상기 인버터의 출력을 게이트에 받고, 소스가 상기 제1 전원 단자에 접속되고, 드레인이 상기 충전 제어 단자에 접속된 제2 도전형의 제10 MOS 트랜지스터를 포함하는 것을 특징으로 하는 충방전 제어 회로.
청구항 5, 청구항 8, 청구항 9, 청구항 10, 청구항 11, 청구항 12 중 어느 한 항에 있어서,
상기 충전 제어 출력 회로는, 상기 제1 전원 단자의 전압이 상기 제2의 소정의 전압 이하인지의 여부를 판정하는 제2 판정 회로를 더 가지며,
상기 제2 클램프 전압 출력 회로는,
일단이 상기 제1 전원 단자에 접속된 제3 정전류원과,
상기 제3 정전류원의 타단에 게이트와 드레인이 접속된 제1 도전형의 제5 MOS 트랜지스터와,
상기 제5 MOS 트랜지스터의 소스와 상기 외부 전압 입력 단자의 사이에 전류 경로를 형성하도록 접속되고, 다이오드 접속된 적어도 하나의 제1 도전형의 제6 MOS 트랜지스터와,
상기 제5 MOS 트랜지스터와 커런트 미러 접속된 제1 도전형의 제7 MOS 트랜지스터와,
일단이 상기 제7 MOS 트랜지스터의 소스 및 상기 충전 제어 단자에 접속되고, 타단이 상기 외부 전압 입력 단자에 접속된 제4 정전류원을 포함하고,
상기 제2 판정 회로는,
상기 제1 전원 단자와 상기 외부 전압 입력 단자의 사이에 직렬로 접속된 제3 저항 및 제4 저항과,
비반전 입력 단자에 상기 제3 저항과 상기 제4 저항의 접속점의 전압을 받고, 반전 입력 단자에 제2의 기준 전압을 받는 제2 컴퍼레이터를 포함하고,
상기 제2 전원 전압 출력 회로는,
상기 제2 컴퍼레이터의 출력 전압을 게이트에 받고, 소스가 상기 제1 전원 단자에 접속되고, 드레인이 상기 충전 제어 단자에 접속된 제2 도전형의 제8 MOS 트랜지스터를 포함하는 것을 특징으로 하는 충방전 제어 회로.
이차 전지의 제1 전극에 접속되는 제1 전원 단자와,
상기 이차 전지의 충전을 제어하는 충전 제어 FET의 게이트에 접속되는 충전 제어 단자와,
상기 충전 제어 FET의 소스에 접속되고, 상기 제1 전원 단자와의 사이에 충전기가 접속되는 외부 전압 입력 단자와,
상기 충전 제어 단자에 충전 제어 신호를 출력하는 충전 제어 출력 회로와,
상기 충전 제어 출력 회로를 제어하는 제어 회로를 구비하고,
상기 충전 제어 출력 회로는,
상기 제1 전원 단자의 전압이 소정의 전압보다 높고, 또한, 상기 충전 제어 FET를 온시키는 경우에, 상기 제1 전원 단자의 전압보다 낮은 클램프 전압을 상기 충전 제어 단자에 출력하는 클램프 전압 출력 회로와,
상기 제1 전원 단자의 전압이 상기 소정의 전압 이하이며, 또한, 상기 충전 제어 FET를 온시키는 경우에, 상기 제1 전원 단자의 전압을 상기 충전 제어 단자에 출력하는 전원 전압 출력 회로를 갖는 것을 특징으로 하는 충방전 제어 회로.
청구항 16에 있어서,
상기 클램프 전압은, 상기 충전 제어 FET의 게이트 내압을 초과하지 않고, 또한, 상기 충전 제어 FET의 게이트에 인가된 경우에 당해 충전 제어 FET의 온 저항값이 원하는 저항값 이하가 되는 전압인 것을 특징으로 하는 충방전 제어 회로.
청구항 16에 있어서,
상기 충전 제어 출력 회로는, 상기 제1 전원 단자의 전압이 상기 소정의 전압 이하인지의 여부를 판정하는 판정 회로를 더 가지며,
상기 클램프 전압 출력 회로는,
일단이 상기 제1 전원 단자에 접속된 제1 정전류원과,
상기 제1 정전류원의 타단에 게이트와 드레인이 접속된 제1 도전형의 제1 MOS 트랜지스터와,
상기 제1 MOS 트랜지스터의 소스와 상기 외부 전압 입력 단자의 사이에 전류 경로를 형성하도록 접속되고, 다이오드 접속된 적어도 하나의 제1 도전형의 제2 MOS 트랜지스터와,
상기 제1 MOS 트랜지스터와 커런트 미러 접속된 제1 도전형의 제3 MOS 트랜지스터와,
일단이 상기 제3 MOS 트랜지스터의 소스 및 상기 충전 제어 단자에 접속되고, 타단이 상기 외부 전압 입력 단자에 접속된 제2 정전류원을 포함하고,
상기 판정 회로는,
일단이 상기 제1 전원 단자에 접속된 제3 정전류원과,
드레인이 상기 제3 정전류원의 타단에 접속되고, 상기 제2 MOS 트랜지스터 중 소스가 상기 외부 전압 입력 단자에 접속된 상기 제2 MOS 트랜지스터와 커런트 미러 접속된 제1 도전형의 제4 MOS 트랜지스터와,
상기 제4 MOS 트랜지스터의 드레인의 전압을 받는 인버터를 포함하고,
상기 전원 전압 출력 회로는,
상기 인버터의 출력을 게이트에 받고, 소스가 상기 제1 전원 단자에 접속되고, 드레인이 상기 충전 제어 단자에 접속된 제2 도전형의 제5 MOS 트랜지스터를 포함하는 것을 특징으로 하는 충방전 제어 회로.
청구항 16에 있어서,
상기 충전 제어 출력 회로는, 상기 제1 전원 단자의 전압이 상기 소정의 전압 이하인지의 여부를 판정하는 판정 회로를 더 가지며,
상기 클램프 전압 출력 회로는,
일단이 상기 제1 전원 단자에 접속된 제1 정전류원과,
상기 제1 정전류원의 타단에 게이트와 드레인이 접속된 제1 도전형의 제1 MOS 트랜지스터와,
상기 제1 MOS 트랜지스터의 소스와 상기 외부 전압 입력 단자의 사이에 전류 경로를 형성하도록 접속되고, 다이오드 접속된 적어도 하나의 제1 도전형의 제2 MOS 트랜지스터와,
상기 제1 MOS 트랜지스터와 커런트 미러 접속된 제1 도전형의 제3 MOS 트랜지스터와,
일단이 상기 제3 MOS 트랜지스터의 소스 및 상기 충전 제어 단자에 접속되고, 타단이 상기 외부 전압 입력 단자에 접속된 제2 정전류원을 포함하고,
상기 판정 회로는,
상기 제1 전원 단자와 상기 외부 전압 입력 단자의 사이에 직렬로 접속된 제1 저항 및 제2 저항과,
비반전 입력 단자에 상기 제1 저항과 상기 제2 저항의 접속점의 전압을 받고, 반전 입력 단자에 기준 전압을 받는 컴퍼레이터를 포함하고,
상기 전원 전압 출력 회로는,
상기 컴퍼레이터의 출력 전압을 게이트에 받고, 소스가 상기 제1 전원 단자에 접속되고, 드레인이 상기 충전 제어 단자에 접속된 제2 도전형의 제4 MOS 트랜지스터를 포함하는 것을 특징으로 하는 충방전 제어 회로.
청구항 17에 있어서,
상기 충전 제어 출력 회로는, 상기 제1 전원 단자의 전압이 상기 소정의 전압 이하인지의 여부를 판정하는 판정 회로를 더 가지며,
상기 클램프 전압 출력 회로는,
일단이 상기 제1 전원 단자에 접속된 제1 정전류원과,
상기 제1 정전류원의 타단에 게이트와 드레인이 접속된 제1 도전형의 제1 MOS 트랜지스터와,
상기 제1 MOS 트랜지스터의 소스와 상기 외부 전압 입력 단자의 사이에 전류 경로를 형성하도록 접속되고, 다이오드 접속된 적어도 하나의 제1 도전형의 제2 MOS 트랜지스터와,
상기 제1 MOS 트랜지스터와 커런트 미러 접속된 제1 도전형의 제3 MOS 트랜지스터와,
일단이 상기 제3 MOS 트랜지스터의 소스 및 상기 충전 제어 단자에 접속되고, 타단이 상기 외부 전압 입력 단자에 접속된 제2 정전류원을 포함하고,
상기 판정 회로는,
일단이 상기 제1 전원 단자에 접속된 제3 정전류원과,
드레인이 상기 제3 정전류원의 타단에 접속되고, 상기 제2 MOS 트랜지스터 중 소스가 상기 외부 전압 입력 단자에 접속된 상기 제2 MOS 트랜지스터와 커런트 미러 접속된 제1 도전형의 제4 MOS 트랜지스터와,
상기 제4 MOS 트랜지스터의 드레인의 전압을 받는 인버터를 포함하고,
상기 전원 전압 출력 회로는,
상기 인버터의 출력을 게이트에 받고, 소스가 상기 제1 전원 단자에 접속되고, 드레인이 상기 충전 제어 단자에 접속된 제2 도전형의 제5 MOS 트랜지스터를 포함하는 것을 특징으로 하는 충방전 제어 회로.
청구항 17에 있어서,
상기 충전 제어 출력 회로는, 상기 제1 전원 단자의 전압이 상기 제1의 소정의 전압 이하인지의 여부를 판정하는 판정 회로를 더 가지며,
상기 클램프 전압 출력 회로는,
일단이 상기 제1 전원 단자에 접속된 제1 정전류원과,
상기 제1 정전류원의 타단에 게이트와 드레인이 접속된 제1 도전형의 제1 MOS 트랜지스터와,
상기 제1 MOS 트랜지스터의 소스와 상기 외부 전압 입력 단자의 사이에 전류 경로를 형성하도록 접속되고, 다이오드 접속된 적어도 하나의 제1 도전형의 제2 MOS 트랜지스터와,
상기 제1 MOS 트랜지스터와 커런트 미러 접속된 제1 도전형의 제3 MOS 트랜지스터와,
일단이 상기 제3 MOS 트랜지스터의 소스 및 상기 충전 제어 단자에 접속되고, 타단이 상기 외부 전압 입력 단자에 접속된 제2 정전류원을 포함하고,
상기 판정 회로는,
상기 제1 전원 단자와 상기 외부 전압 입력 단자의 사이에 직렬로 접속된 제1 저항 및 제2 저항과,
비반전 입력 단자에 상기 제1 저항과 상기 제2 저항의 접속점의 전압을 받고, 반전 입력 단자에 기준 전압을 받는 컴퍼레이터를 포함하고,
상기 전원 전압 출력 회로는,
상기 컴퍼레이터의 출력 전압을 게이트에 받고, 소스가 상기 제1 전원 단자에 접속되고, 드레인이 상기 충전 제어 단자에 접속된 제2 도전형의 제4 MOS 트랜지스터를 포함하는 것을 특징으로 하는 충방전 제어 회로.
청구항 1 내지 청구항 12 중 어느 한 항 혹은 청구항 16 내지 청구항 21 중 어느 한 항에 기재된 충방전 제어 회로를 구비하는 것을 특징으로 하는 배터리 장치.