JP6832666B2 - 半導体パッケージの製造方法 - Google Patents

半導体パッケージの製造方法 Download PDF

Info

Publication number
JP6832666B2
JP6832666B2 JP2016194250A JP2016194250A JP6832666B2 JP 6832666 B2 JP6832666 B2 JP 6832666B2 JP 2016194250 A JP2016194250 A JP 2016194250A JP 2016194250 A JP2016194250 A JP 2016194250A JP 6832666 B2 JP6832666 B2 JP 6832666B2
Authority
JP
Japan
Prior art keywords
sealing
chip
semiconductor package
semiconductor
shield layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016194250A
Other languages
English (en)
Other versions
JP2018056501A (ja
Inventor
ヨンソク キム
ヨンソク キム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Disco Corp
Original Assignee
Disco Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Disco Corp filed Critical Disco Corp
Priority to JP2016194250A priority Critical patent/JP6832666B2/ja
Priority to TW106127547A priority patent/TWI720240B/zh
Priority to CN201710822001.8A priority patent/CN107887283B/zh
Priority to SG10201707563VA priority patent/SG10201707563VA/en
Priority to KR1020170121069A priority patent/KR102418412B1/ko
Priority to DE102017217177.4A priority patent/DE102017217177A1/de
Priority to US15/721,118 priority patent/US10700014B2/en
Publication of JP2018056501A publication Critical patent/JP2018056501A/ja
Priority to US15/988,903 priority patent/US10707176B2/en
Application granted granted Critical
Publication of JP6832666B2 publication Critical patent/JP6832666B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/36—Removing material
    • B23K26/38—Removing material by boring or cutting
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/36—Removing material
    • B23K26/40—Removing material taking account of the properties of the material involved
    • B23K26/402—Removing material taking account of the properties of the material involved involving non-metallic material, e.g. isolators
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67092—Apparatus for mechanical treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6838—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping with gripping and holding devices using a vacuum; Bernoulli devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K2101/00—Articles made by soldering, welding or cutting
    • B23K2101/36—Electric or electronic devices
    • B23K2101/40—Semiconductor devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7598—Apparatus for connecting with bump connectors or layer connectors specially adapted for batch processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/78—Apparatus for connecting with wire connectors
    • H01L2224/7898—Apparatus for connecting with wire connectors specially adapted for batch processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75—Apparatus for connecting with bump connectors or layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/78—Apparatus for connecting with wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15158—Shape the die mounting substrate being other than a cuboid
    • H01L2924/15159—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Optics & Photonics (AREA)
  • Plasma & Fusion (AREA)
  • Mechanical Engineering (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Dicing (AREA)

Description

本発明は、シールド機能を有する半導体パッケージの製造方法に関する。
一般に、携帯電話等の携帯通信機器に用いられる半導体装置には、通信特性への悪影響を防止するために外部への不要電磁波の漏洩を抑制することが求められている。このため、半導体パッケージにシールド機能を持たせる必要がある。シールド機能を有する半導体パッケージとしては、インターポーザ基板上に搭載された半導体チップを封止する封止樹脂層の外面に沿ってシールド層を設けた構造を有するものが知られている（例えば、特許文献１参照）。封止樹脂層の外面に設けられるシールドは、板金シールドで形成される場合もあるが、板厚が厚くなることにより、機器の小型化や薄型化の阻害要因になり得る。このため、シールド層の厚みを低減するために、スクリーン印刷法やスプレー塗布法、インクジェット法、スパッタ法等により、シールド層を形成する技術が開発されている。
特開２０１２−０３９１０４号公報
しかしながら、封止樹脂層で封止された半導体チップの側面（側壁）は、略垂直であるため、上面と側面に電磁波を遮蔽するシールド層を、上面の膜厚と側面の膜厚とをできるだけ均一に形成することは難しい。また、半導体チップの上面に比べて側面（側壁）にはシールド層を形成しにくいため、側面に十分なシールド効果を発揮できる膜厚に形成するためには成膜に長時間を有するという問題がある。
本発明は、上記に鑑みてなされたものであって、封止樹脂層で封止された半導体チップの側面におけるシールド層を所定の膜厚に効率的に形成できる半導体パッケージの製造方法を提供することを目的とする。
上述した課題を解決し、目的を達成するために、本発明は、封止剤により封止された半導体パッケージを作成する半導体パッケージの製造方法であって、交差する分割予定ラインによって区画された配線基板上の複数領域に複数の半導体チップをボンディングする接合工程と、該複数の半導体チップがボンディングされた該配線基板の表面側に封止剤を供給して一括で封止し封止基板を作成する封止基板作成工程と、該封止基板上の該分割予定ラインに対応する領域に沿って該封止基板を該配線基板まで切削し、該封止された半導体チップが上面と該上面よりも大きな下面を有し該上面から該下面に向かって傾斜した側壁を備えるように、複数の封止チップに個片化する個片化工程と、該複数の封止チップの該上面および該配線基板の側面を含む該側壁に導電性シールド層を形成するシールド層形成工程と、を備える。
上記した構成において、該側壁は、該上面と該下面との双方に対して傾斜して延びる第１側面と、第１側面から該下面に向けて垂直に延びる第２側面とを備えてもよい。
また、本発明は、封止剤により封止された半導体パッケージを作成する半導体パッケージの製造方法であって、交差する複数の分割予定ラインによって区画された支持基板上の各デバイス配設領域に半導体チップを配設するチップ配設工程と、該チップ配設工程を実施した後、該半導体チップを封止剤で封止することで該支持基板上に封止体を作成する封止体作成工程と、該封止体から該支持基板を除去した後、該封止体の半導体チップ側に再配線層およびバンプを形成する再配線工程と、該封止体上の該分割予定ラインに対応する領域に沿って切削し、封止された半導体チップが上面と該上面よりも大きな下面を有し該上面から該下面に向かって傾斜した側壁を備えるように個片化する個片化工程と、該複数の封止された半導体チップの該上面および該側壁に導電性シールド層を形成するシールド層形成工程と、を備える。
上記した構成によれば、該封止された半導体チップが上面と該上面よりも大きな下面を有し該上面から該下面に向かって傾斜した側壁を備えるように個片化する個片化工程を備えるため、傾斜した側壁にシールド層を容易に成膜することができ、封止樹脂層で封止された半導体チップの側壁におけるシールド層を所定の膜厚に効率的に形成できる。
上記した構成において、該個片化工程は、環状の切れ刃を備えた切削ブレードを回転しつつ該封止基板又は該封止体に切り込んで個片化してもよい。
また、上記した構成において、該個片化工程は、該封止基板又は該封止体のレーザー光線照射面に垂直な方向に対して加工送り方向と直交する方向に所定角度傾斜させてレーザービームを該封止基板又は該封止体に照射して個片化してもよい。
本発明によれば、該封止された半導体チップが上面と該上面よりも大きな下面を有し該上面から該下面に向かって傾斜した側壁を備えるように個片化する個片化工程を備えるため、傾斜した側壁にシールド層を容易に成膜することができ、封止樹脂層で封止された半導体チップの側壁におけるシールド層を所定の膜厚に効率的に形成できる。
図１は、第１実施形態に係る半導体パッケージの製造方法の手順を示すフローチャートである。 図２は、配線基板に半導体チップを接合した状態を示す側断面図である。 図３は、半導体チップが実装された配線基板に封止のための液状樹脂を供給する構成を示す図である。 図４は、樹脂で封止された封止基板の側断面図である。 図５は、配線基板の裏面にバンプが形成された封止基板の側断面図である。 図６は、封止基板を切削により個片化する構成の一例を示す側断面図である。 図７は、切削により個片化された封止チップを示す側断面図である。 図８は、封止基板を切削により個片化する構成の別の例を示す側断面図である。 図９は、封止基板を切削により個片化する構成の別の例を示す側断面図である。 図１０は、封止基板を切削する際の変形例を示す部分側断面図である。 図１１は、導電性シールド層が形成された封止チップを示す側断面図である。 図１２は、半導体パッケージの構成を示す側断面図である。 図１３は、半導体パッケージの変形例を示す側断面図である。 図１４は、半導体パッケージの変形例を示す側断面図である。 図１５は、第２実施形態に係る半導体パッケージの製造方法の手順を示すフローチャートである。 図１６は、支持基板に半導体チップを配設した状態を示す側断面図である。 図１７は、樹脂で封止された封止体の側断面図である。 図１８は、封止体の半導体チップ側に再配線層およびバンプが形成された状態を示す側断面図である。 図１９は、再配線層を設けた封止体を示す側断面図である。 図２０は、封止体を切削により個片化する構成の一例を示す側断面図である。 図２１は、切削により個片化された封止チップを示す側断面図である。 図２２は、導電性シールド層が形成された封止チップを示す側断面図である。 図２３は、試験体に設けた導電性シールド層の膜厚を示す図である。 図２４は、試験体の側面の傾斜角と膜厚との関係を示す図である。
本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成は適宜組み合わせることが可能である。また、本発明の要旨を逸脱しない範囲で構成の種々の省略、置換又は変更を行うことができる。
［第１実施形態］
図１は、第１実施形態に係る半導体パッケージの製造方法の手順を示すフローチャートである。半導体パッケージは、詳細は後述するが、半導体チップを封止する樹脂層と、この樹脂層の外表面を被覆する導電性シールド層とを備えるパッケージ型の半導体装置（例えばＣＳＰ、ＢＧＡ等）である。本実施形態では、半導体パッケージの製造方法は、図１に示すように、接合工程Ｓ１、封止基板作成工程Ｓ２、個片化工程Ｓ３、および、シールド層形成工程Ｓ４を備える。本実施形態の製造方法は、少なくともこれらの各工程を備えていればよく、各工程間に他の工程を設けてもよい。次に、これらの各工程について説明する。
［接合工程Ｓ１］
図２は、配線基板に半導体チップを接合した状態を示す側断面図である。接合工程Ｓ１では、配線基板１０の表面（一面）１０ａ上に半導体チップ１１をボンディングにより実装する。配線基板１０には、相互に交差する複数のストリート（分割予定ライン）Ｓによって区画された複数の実装領域（領域）Ａがマトリクス状に形成されている。各実装領域Ａには、図示は省略するが、半導体チップ１１の端子と接続される電極や、グラウンドラインを含む配線が施されている。半導体チップ１１は、例えば、シリコン、サファイア、ガリウムなどで形成された基板上に、半導体デバイスを備えたウエーハを分割して形成された、いわゆるダイである。
これらの半導体チップ１１は、配線基板１０の表面１０ａに形成された実装領域Ａに、それぞれボンディングされて実装される。具体的には、半導体チップ１１の下面に形成された端子と実装領域Ａに形成された電極とを直接接続するフリップチップタイプの実装形態としたり、半導体チップ１１の上面に形成された端子と実装領域Ａに形成された電極とをワイヤを介して接続するワイヤボンディングタイプの実装形態とすることができる。
この接合工程Ｓ１では、配線基板１０は、この配線基板１０の裏面（他面）１０ｂ側を下方に向けて治具（不図示）に載置される。この治具は、例えば、吸引機構を有し、配線基板１０を保持する。
［封止基板作成工程Ｓ２］
図３は、半導体チップが実装された配線基板に封止のための液状樹脂を供給する構成を示す図であり、図４は、樹脂で封止された封止基板の側断面図である。封止基板作成工程Ｓ２では、配線基板１０に形成された実装領域Ａに実装された半導体チップ１１を封止する。本実施形態では、図３に示すように、半導体チップ１１が実装された配線基板１０は、封止用治具２０の上に保持され、この配線基板１０の上方に型枠１２が配置される。この型枠１２は上面に注入口１２Ａを備え、この注入口１２Ａの上方に樹脂供給ノズル１５が配置されている。そして、樹脂供給ノズル１５から供給された液状樹脂（モールド樹脂）１６は、注入口１２Ａを通じて、配線基板１０と型枠１２との隙間に充填される。液状樹脂１６は、硬化性を有するものが用いられ、例えば、エポキシ樹脂、シリコーン樹脂、ウレタン樹脂、不飽和ポリエステル樹脂、アクリルウレタン樹脂、又はポリイミド樹脂等から選択することができる。型枠１２内に充填された液状樹脂１６により、配線基板１０上に実装された複数の半導体チップ１１を一括して封止することができる。
次に、半導体チップ１１を封止した液状樹脂１６を加熱または乾燥させて硬化させる。これにより、図４に示すように、液状樹脂が硬化して封止樹脂層１７が構成される。この封止樹脂層１７は、配線基板１０およびこの配線基板１０に実装された半導体チップ１１に密着し、これら配線基板１０、半導体チップ１１と一体化して封止基板１８を形成する。
ここで、封止基板１８（封止樹脂層１７）の表面１８ａを研削して平坦化する（平坦化工程）ことが好ましい。上記のように、封止樹脂層１７は、液状樹脂１６を配線基板１０の表面１０ａに供給した後に硬化させたものであるため、封止基板１８（封止樹脂層１７）の表面１８ａには凹凸が生じている。このため、封止基板１８を不図示の研削ユニットにて研削することにより、封止基板１８の表面１８ａを平坦化するとよい。この場合に、表面１８ａを単純に平坦化するだけでなく、半導体チップ１１の上面を被覆する封止樹脂層１７を所望の厚みに調整することができる。
次に、配線基板１０の裏面１０ｂに、バンプＢＰを形成する（バンプ形成工程）。図５は、配線基板の裏面にバンプが形成された封止基板の側断面図である。バンプＢＰを形成する場合、封止基板１８は表面１８ａ側を下面として治具（不図示）上に保持される。これにより、図５に示すように、配線基板１０の裏面１０ｂが上面として露出される。この状態で、配線基板１０の裏面１０ｂにバンプＢＰを形成する。このバンプＢＰは、最終形態である半導体パッケージを各種基板（不図示）に実装する際に端子や電極となる部材であり、配線基板１０に設けられた配線パターンに応じた所定の位置に形成される。なお、本実施形態では、封止基板作成工程Ｓ２の後に、バンプ形成工程を行う構成としているが、バンプＢＰの形成位置が分かっている場合には、予め配線基板１０の裏面１０ｂに形成しておいてもよい。
［個片化工程Ｓ３］
図６は、封止基板を切削により個片化する構成の一例を示す側断面図であり、図７は、切削により個片化された封止チップを示す側断面図である。図６に示すように、配線基板１０は、バンプＢＰが形成された裏面１０ｂを下面として個片化用治具２１に保持される。この個片化用治具２１は、上面に複数の穴部２１Ａがマトリクス状に形成されており、これら穴部２１Ａに各半導体チップ１１に対応するバンプＢＰが収容される。また、各穴部２１Ａには、真空吸引源（不図示）に連なる吸引路２１Ｂが連結されており、配線基板１０を吸引して保持する。また、個片化用治具２１は、各穴部２１Ａの間に切削用溝２１Ｃが形成されている。この切削用溝２１Ｃは、配線基板１０を個片化用治具２１に保持した際に、配線基板１０のストリートＳに対応して形成されている。
次に、封止基板１８を上記したストリートＳに対応する領域１８Ｓに沿って切削する。本実施形態では、図６に示すように、封止基板１８の切削は、切削ユニット３０を用いて行われる。切削ユニット３０は、回転スピンドル３１に装着された切削ブレード３２を備える。切削ブレード３２は円板状に形成され、周縁部に環状に形成された切れ刃３３が設けられている。この切れ刃３３は、図６に示すように、鉛直線に対して所定の刃角θを有するＶ字刃である。また、切削ユニット３０は、図示しない昇降機構により、切削ブレード３２を封止基板１８に対して高さ方向に進退自在に移動する。このため、切削ブレード３２を回転しつつ、封止基板１８に切り込ませることにより、封止基板１８は、刃角θに応じた傾斜角で切削される。また、個片化用治具２１には、配線基板１０のストリートＳに対応する切削用溝２１Ｃが形成されているため、封止基板１８を切削した切れ刃３３の刃先は、切削用溝２１Ｃに進入することで、個片化用治具２１と切削ブレード３２（切れ刃３３）との干渉を防止できる。
また、個片化用治具２１に保持された封止基板１８は、図示しない移動機構により、切削ユニット３０に対して水平方向に移動する。これにより、封止基板１８は、すべてのストリートＳに対応する領域１８Ｓに沿って切削されることにより、図７に示すような、複数の封止チップ４０に個片化される。この封止チップ４０は、それぞれ上面４０ａと、この上面４０ａよりも大きな下面４０ｂと、上面４０ａから下面４０ｂに向けて傾斜した側面（側壁）４０ｃとを備えて構成される。なお、上記した昇降機構および移動機構は、切削ユニット３０と個片化用治具２１とが相対的に昇降および移動すれば、どのような構成としてもよい。
また、封止基板１８の切削による個片化は、他の構成によって実行されてもよい。図８及び図９は、封止基板を切削により個片化する構成の別の例を示す側断面図である。図８の例では、切削ユニット３０Ａは、切削ブレード３２Ａが鉛直線に対して所定角θだけ傾いて配置されている。このため、一般の切削溝を形成する切削ブレード３２Ａを用いた構成でも、予め定めた切削ライン４２に沿って切削することにより、封止基板１８に所定角θで傾斜した傾斜溝４１を形成することができる。この傾斜溝４１の側面は、上記した封止チップ４０の側面４０ｃを規定する。
また、図９の例では、レーザー光線照射装置３４を用いたレーザー加工によって個片化を行っている。レーザー光線照射装置３４は、封止基板１８におけるストリートＳに対応する領域１８Ｓに向けてレーザー光線（レーザービーム）Ｌを照射しアブレーション加工によって切削を行う。レーザー光線照射装置３４は、レーザー光線Ｌを発振する発振器（不図示）と、この発振器により発振されたレーザー光線Ｌを集光する集光器３５とを備えている。集光器３５は、発振器により発振されたレーザー光線Ｌの進行方向を変更する全反射ミラーやレーザー光線Ｌを集光する集光レンズなどを含んで構成される。集光器３５は、封止基板１８の表面（レーザー光線照射面）１８ａに垂直な方向（鉛直方向）に対してストリートＳが延びる方向（加工送り方向）と直交する方向に所定角θ傾斜して配置され、この所定角θで傾斜したレーザー光線Ｌを出射する。これにより、封止基板１８には、所定角θで傾斜した傾斜溝４３を形成することができる。この傾斜溝４３の側面は、上記した封止チップ４０の側面４０ｃを規定する。また、図示は省略するが、個片化工程において、切削ユニットやレーザー光線照射装置を用いて、封止基板１８をストリートに沿って垂直（鉛直）に切削（ダイシング）した後に、分離された封止チップの側面を、プロファイラ装置などにより傾斜面加工を行う構成としてもよい。
上記した例では、封止チップ４０の側面４０ｃは、上面４０ａから下面４０ｂに向けて一様に傾斜した構成としたが、これに限るものではない。図１０は、封止基板を切削する際の変形例を示す部分側断面図である。この図１０に示すように、封止チップ４０の側面４０ｃは、上面４０ａから下面４０ｂに向けて傾斜して延びる第１側面４０ｃ１と、この第１側面４０ｃ１から下面４０ｂに向けて垂直に延びる第２側面４０ｃ２とを備える構成としてもよい。この構成では、第２側面４０ｃ２を設ける分、封止チップ４０の下面４０ｂの大きさを縮小することができ、封止チップ４０の小型化を図ることができる。この構成では、例えば、Ｖ字状に形成された切れ刃３３などを用いて、上面４０ａ側から封止基板１８の封止樹脂層１７（図６参照）を切削して第１側面４０ｃ１を形成し、その後、上面４０ａ側もしくは下面４０ｂ側から配線基板１０を垂直に切削して第２側面４０ｃ２を形成することで個片化することができる。また、例えば、バンプ形成工程において、配線基板１０の裏面１０ｂにバンプＢＰを形成する際に、配線基板１０の裏面１０ｂ側から配線基板１０を垂直に切削して第２側面４０ｃ２を形成しておき、個片化工程において、例えば、Ｖ字状に形成された切れ刃３３などを用いて、上面４０ａ側から封止基板１８の封止樹脂層１７（図６参照）を切削して第１側面４０ｃ１を形成することで個片化してもよい。この場合、図１０に示すように、第１側面４０ｃ１は、配線基板１０内に設けられたグラウンドラインＧＬに達する位置まで設けられる。この構成によれば、第１側面４０ｃ１に設けられる導電性シールド層（不図示）で遮蔽された電磁波を、グラウンドラインＧＬを通じて外部に確実に流すことができる。
［シールド層形成工程Ｓ４］
図１１は、導電性シールド層が形成された封止チップを示す側断面図である。まず、導電性シールド層４５を形成する前に、個片化された封止チップ４０を保持している個片化用治具２１から封止チップ４０をピックアップし、この封止チップ４０を別の被覆用治具２２上に並べて配置する。この被覆用治具２２は、個片化用治具２１と同様に、上面に複数の穴部２２Ａがマトリクス状に形成されており、これら穴部２２Ａにそれぞれ封止チップ４０のバンプＢＰが収容される。被覆用治具２２では、封止チップ４０が、隣接する封止チップ４０，４０間に所定の間隔Ｐを設けて配置される。この間隔Ｐは、封止チップ４０の側面４０ｃの下端にまで導電性シールド層４５を形成できるに十分な距離を有する。なお、図１１には、図示を省略したが、被覆用治具２２は、各穴部２２Ａに連結されて封止チップ４０を吸引保持するための吸引路を備えてもよい。
次に、封止チップ４０の上面４０ａおよび側面４０ｃに導電性シールド層４５を形成する。この導電性シールド層４５は、銅、チタン、ニッケル及び金などのうち一以上の金属により構成された厚さが数μｍ〜数百μｍ程度の多層膜であり、例えば、スパッタリング、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）または、スプレーコートにより形成される。また、導電性シールド層４５は、真空雰囲気下で、上記した多層膜を有する金属フィルムを、導電性の接着剤を用いて、封止チップ４０の上面４０ａおよび側面４０ｃにラミネート加工する真空ラミネートによって形成してもよい。本実施形態では、封止チップ４０の側面４０ｃは、上面４０ａから下面４０ｂに向けて傾斜する傾斜面となっているため、封止チップ４０の上方からスパッタリングなどによって、導電性シールド層４５を形成する場合に、上面４０ａのみならず側面４０ｃにも容易に金属膜を成膜することができる。このため、封止チップ４０の上面４０ａおよび側面４０ｃにおける導電性シールド層４５の膜厚の均一化を図ることができる。
最後に、導電性シールド層４５が形成された封止チップ４０、すなわち半導体パッケージ５０をピックアップユニットによって、被覆用治具２２からピックアップして、次工程に搬送する。
図１２は、半導体パッケージの構成を示す側断面図であり、図１３および図１４は、半導体パッケージの変形例を示す側断面図である。半導体パッケージ５０は、図１２に示すように、配線基板１０に実装された半導体チップ１１と、この半導体チップ１１を樹脂で封止した封止樹脂層１７とを備えた封止チップ４０と、この封止チップ４０の上面４０ａおよび側面４０ｃに形成された導電性シールド層４５とを備えている。本実施形態では、封止チップ４０の側面４０ｃは、上面４０ａから下面４０ｂに向けて傾斜する傾斜面となっているため、封止チップ４０の上面４０ａのみならず側面４０ｃにも容易に金属膜を成膜することができ、封止チップ４０の上面４０ａおよび側面４０ｃにおける導電性シールド層４５の膜厚の均一化を図ることができる。
本実施形態では、半導体パッケージ５０として、配線基板１０に１つの半導体チップ１１を実装した封止チップ４０を備えた構成について説明したが、これに限るものではない。図１３に示すように、例えば、配線基板１０に複数（３つ）の半導体チップ１１α，１１β，１１γを実装し、これら半導体チップ１１α，１１β，１１γを封止樹脂層１７で封止した封止チップ４０−１を備えた半導体パッケージ５１を製造することもできる。この構成では、半導体チップ１１α，１１β，１１γは、それぞれ機能の異なる半導体チップであり、接合工程Ｓ１において、それぞれ隣接して実装される。また、個片化工程Ｓ３において、半導体チップ１１α，１１β，１１γを含む封止チップ４０−１として個片化が実行される。この種の封止チップ４０−１を備えた半導体パッケージ５１においても、封止チップ４０−１の側面４０ｃは、上面４０ａから下面４０ｂに向けて傾斜する傾斜面となっているため、封止チップ４０−１の上面４０ａのみならず側面４０ｃにも容易に金属膜を成膜することができ、封止チップ４０−１の上面４０ａおよび側面４０ｃにおける導電性シールド層４５の膜厚の均一化を図ることができる。
また、図１４に示すように、配線基板１０に複数（２つ）の半導体チップ１１α，１１βを実装し、これら半導体チップ１１α，１１βをそれぞれ封止樹脂層１７で封止した封止チップ４０−２，４０−３を備えた半導体パッケージ（ＳＩＰ）５２を製造することもできる。この構成では、半導体チップ１１α，１１βは、それぞれ機能の異なる半導体チップであり、接合工程Ｓ１において、それぞれ隣接して実装される。また、個片化工程Ｓ３において、半導体チップ１１α，１１βを含む一体の封止チップとして個片化が実行される。この個片化工程Ｓ３において、半導体チップ１１α，１１βの間で封止チップを２つの封止チップ４０−２，４０−３に分割すると共に、各側面４０ｃが、それぞれ上面４０ａから下面４０ｂに向けて傾斜する傾斜面として形成する。この構成によれば、各封止チップ４０−２，４０−３の上面４０ａのみならず側面４０ｃにも容易に金属膜を成膜することができ、封止チップ４０−２，４０−３の上面４０ａおよび側面４０ｃにおける導電性シールド層４５の膜厚の均一化を図ることができる。また、封止チップ４０−２，４０−３間を遮蔽する導電性シールド層４５を容易に形成することができる。
本実施形態によれば、交差するストリートＳによって区画された配線基板１０上の複数の実装領域Ａに複数の半導体チップ１１をボンディングする接合工程Ｓ１と、該複数の半導体チップ１１がボンディングされた該配線基板１０の表面１０ａ側に液状樹脂１６を供給して一括で封止し封止基板１８を作成する封止基板作成工程Ｓ２と、該封止基板１８上のストリートＳに対応する領域１８Ｓに沿って切削し、封止チップ４０が上面４０ａと該上面４０ａよりも大きな下面４０ｂを有し該上面４０ａから該下面４０ｂに向かって傾斜した側面４０ｃを備えるように個片化する個片化工程Ｓ３と、複数の封止チップ４０の該上面４０ａおよび該側面４０ｃに導電性シールド層４５を形成するシールド層形成工程Ｓ４と、を備えるため、封止チップ４０の上方からスパッタリングなどによって、導電性シールド層４５を形成する場合に、上面４０ａのみならず側面４０ｃにも容易に金属膜を成膜することができる。このため、封止チップ４０の側面４０ｃにおける導電性シールド層４５を十分なシールド効果を発揮できる所定の膜厚に効果的に形成することができ、封止チップ４０の上面４０ａおよび側面４０ｃにおける導電性シールド層４５の膜厚の均一化を図ることができる。
また、本実施形態では、個片化工程Ｓ３は、環状の切れ刃３３を備えた切削ブレード３２を回転しつつ該封止基板１８に切り込んで個片化するため、封止基板１８を容易に個片化できる。この場合、切削ブレード３２を切れ刃３３の刃角θを有するＶ字刃としたり、切削ブレード３２Ａが鉛直線に対して所定角θだけ傾斜するように配置することにより、個片化する際に、封止チップ４０の側面４０ｃを上面４０ａから下面４０ｂに向けて傾斜する傾斜面として容易に形成することができる。
また、本実施形態の別例では、レーザー光線照射装置３４の集光器３５は、封止基板１８の表面１８ａに垂直な方向に対してストリートＳの延びる方向（加工送り方向）と直交する方向に所定角θ傾斜して配置されるため、レーザー加工によって個片化する際に、封止チップ４０の側面４０ｃを上面４０ａから下面４０ｂに向けて傾斜する傾斜面として容易に形成することができる。
［第２実施形態］
図１５は、第２実施形態に係る半導体パッケージの製造方法の手順を示すフローチャートである。第２実施形態の製造方法で作成される半導体パッケージは、半導体チップを封止する樹脂層と、この樹脂層の外表面を被覆する導電性シールド層とを備えるパッケージ型の半導体装置（例えばＦＯ−ＷＬＰ等）である。本実施形態では、半導体パッケージの製造方法は、図１５に示すように、チップ配設工程Ｓ１１、封止体作成工程Ｓ１２、再配線工程Ｓ１３、個片化工程Ｓ１４、および、シールド層形成工程Ｓ１５を備える。本実施形態の製造方法は、少なくともこれらの各工程を備えていればよく、各工程間に他の工程を設けてもよい。次に、これらの各工程について説明する。
［チップ配設工程Ｓ１１］
図１６は、支持基板に半導体チップを配設した状態を示す側断面図である。支持基板２５は、この支持基板２５上に配置された複数の半導体チップ１１を保持するものであり、ある程度の剛性を有する硬質な材料（例えばガラス）で形成される。支持基板２５には、相互に交差する複数のストリートＳによって区画された複数のデバイス配設領域Ａ１がマトリクス状に設定されている。これらストリートＳ、デバイス配設領域Ａ１の位置や大きさは、作成される半導体パッケージに応じて決定されている。
半導体チップ１１は、例えば、シリコン、サファイア、ガリウムなどで形成された基板上に、半導体デバイスを備えたウエーハを分割して形成された、いわゆるダイである。本実施形態では、半導体チップ１１の表面（一面）１１ａには、各種端子が形成されており、この表面（一面）１１ａを下にして、この半導体チップ１１を支持基板２５上のデバイス配設領域Ａ１に配設する。半導体チップ１１は、例えば、所定波長（３００〜４００ｎｍ）の紫外線を照射することによって粘着力が低下する保護テープ２６を介して支持基板２５上に固定される。
［封止体作成工程Ｓ１２］
図１７は、樹脂で封止された封止体の側断面図である。封止体作成工程Ｓ１２では、支持基板２５に設定されたデバイス配設領域Ａ１に配設された半導体チップ１１を封止する。例えば、半導体チップ１１が配設された支持基板２５の上方に型枠（不図示）を配置し、型枠の注入口を通じて、液状樹脂１６（図３参照；封止材）を支持基板２５（保護テープ２６）と型枠との隙間に充填する。
次に、半導体チップ１１を封止した液状樹脂１６を加熱または乾燥させて硬化させる。これにより、図１７に示すように、液状樹脂が硬化して封止樹脂層１７が構成される。この封止樹脂層１７は、支持基板２５（保護テープ２６）上で複数の半導体チップ１１に密着し、これら半導体チップ１１と一体化して封止体１９を形成する。
ここで、封止体１９（封止樹脂層１７）の表面１９Ａ（封止樹脂層１７の表面１７Ａ）を研削して平坦化する（平坦化工程）ことが好ましい。封止体１９を研削することにより、封止体１９の表面１９Ａを平坦化する。この場合に、表面１９Ａを単純に平坦化するだけでなく、半導体チップ１１の上面を被覆する封止樹脂層１７を所望の厚みに調整することができる。
［再配線工程Ｓ１３］
図１８は、封止体の半導体チップ側に再配線層およびバンプが形成された状態を示す側断面図である。再配線層６０を形成する場合、封止体１９の裏面となる半導体チップ１１の表面１１ａ側から支持基板２５および保護テープ２６を剥離し、封止体１９は、表面１９Ａ側を下方に向けて治具（不図示）に載置される。この治具は、例えば、吸引機構を有し、封止体１９を保持する。これにより、図１８に示すように、封止体１９の半導体チップ１１側が上面として露出される。
封止体１９の半導体チップ１１側に再配線層６０とバンプＢＰとを形成する。再配線層６０は、半導体チップ１１の選択された端子（不図示）に接続されるアルミニウム等からなる金属製の配線６１と、半導体チップ１１の表面１１ａ及び配線６１を被覆する絶縁膜６２とを備えて構成される。再配線層６０を形成するには、はじめに、ＣＶＤやメッキによる成膜法等によって配線６１を形成し、次いで、絶縁膜６２を形成する。絶縁膜６２の材料には、ポリイミド等の絶縁性樹脂や、ＳＯＧ(Spin On Glass)、ＢＰＳＧ(Boron Phosphorous Silicate Glass)等のガラス系酸化膜が用いられる。絶縁性樹脂やＳＯＧの場合は、絶縁膜６２は、上記したスピンコート法によって形成される。また、ＢＰＳＧの場合には、絶縁膜６２は、ＣＶＤ等の成膜法によって形成される。バンプＢＰは、最終形態である半導体パッケージを各種基板（不図示）に実装する際に端子や電極となる部材であり、再配線層６０に形成された配線６１のパターンに応じた所定の位置に形成される。
［個片化工程Ｓ１４］
図１９は、再配線層を設けた封止体を示す側断面図であり、図２０は、封止体を切削により個片化する構成の一例を示す側断面図であり、図２１は、切削により個片化された封止チップを示す側断面図である。封止体１９は、図１９に示すように、再配線層６０を下面として個片化用治具２１に保持される。この個片化用治具２１は、上面に複数の穴部２１Ａがマトリクス状に形成されており、これら穴部２１Ａに各半導体チップ１１に対応する再配線層６０のバンプＢＰが収容される。また、各穴部２１Ａには、吸引源（不図示）に連なる吸引路２１Ｂが連結されており、再配線層６０および封止体１９を吸引して保持する。また、個片化用治具２１は、各穴部２１Ａの間に切削用溝２１Ｃが形成されている。この切削用溝２１Ｃは、再配線層６０および封止体１９を個片化用治具２１に保持した際に、上記したストリートＳに対応して形成されている。
次に、封止体１９および再配線層６０を上記したストリートＳに対応する領域１９Ｓに沿って切削する。本実施形態では、図２０に示すように、封止体１９の切削は、切削ユニット３０を用いて行われる。切削ユニット３０は、回転スピンドル３１に装着された切削ブレード３２を備える。切削ブレード３２は円板状に形成され、周縁部に環状に形成された切れ刃３３が設けられている。この切れ刃３３は、図２０に示すように、鉛直線に対して所定の刃角θを有するＶ字刃である。また、切削ユニット３０は、図示しない昇降機構により、切削ブレード３２を封止体１９に対して高さ方向に進退自在に移動する。このため、切削ブレード３２を回転しつつ、封止体１９および再配線層６０に切り込ませることにより、封止体１９および再配線層６０は、刃角θに応じた傾斜角で切削される。また、個片化用治具２１には、ストリートＳに対応する切削用溝２１Ｃが形成されているため、再配線層６０を切削した切れ刃３３の刃先は、切削用溝２１Ｃに進入することで、個片化用治具２１と切削ブレード３２（切れ刃３３）との干渉を防止できる。
また、個片化用治具２１に保持された封止基板１８は、図示しない移動機構により、切削ユニット３０に対して水平方向に移動する。これにより、封止体１９および再配線層６０は、すべてのストリートＳに対応する領域１９Ｓに沿って切削されることにより、図２１に示すような、複数の封止チップ７０に個片化される。この封止チップ７０は、それぞれ上面７０ａと、この上面７０ａよりも大きな下面７０ｂと、上面７０ａから下面７０ｂに向けて傾斜した側面（側壁）７０ｃとを備えて構成される。なお、上記した昇降機構および移動機構は、切削ユニット３０と個片化用治具２１とが相対的に昇降および移動すれば、どのような構成としてもよい。
また、上述のように、封止体１９および再配線層６０の切削による個片化は、切削ブレードが鉛直線に対して所定角だけ傾いて配置された切削ユニット（図８参照）を用いたり、封止体の表面（レーザー光線照射面）に垂直な方向（鉛直方向）に対してストリートが延びる方向（加工送り方向）と直交する方向に所定角傾斜して配置され、この所定角で傾斜したレーザー光線を出射するレーザー光線照射ユニット（図９参照）を用いることもできる。また、図示は省略するが、個片化工程において、切削ユニットやレーザー光線照射装置を用いて、封止体１９および再配線層６０をストリートに沿って垂直（鉛直）に切削（ダイシング）した後に、分離された封止チップの側面を、プロファイラ装置などにより傾斜面加工を行う構成としてもよい。
［シールド層形成工程Ｓ１５］
図２２は、導電性シールド層が形成された封止チップを示す側断面図である。導電性シールド層４５を形成する前に、個片化された封止チップ７０を保持している個片化用治具２１から封止チップ７０をピックアップし、この封止チップ７０を別の被覆用治具２２上に並べて配置する。この被覆用治具２２は、個片化用治具２１と同様に、上面に複数の穴部２２Ａがマトリクス状に形成されており、これら穴部２２Ａにそれぞれ封止チップ７０のバンプＢＰが収容される。被覆用治具２２では、封止チップ７０が、隣接する封止チップ７０，７０間に所定の間隔Ｐを設けて配置される。この間隔Ｐは、封止チップ７０の側面７０ｃの下端にまで導電性シールド層４５を形成できるに十分な距離を有する。なお、図２２には、図示を省略したが、被覆用治具２２は、各穴部２２Ａに連結されて封止チップ７０を吸引保持するための真空吸引路を備えてもよい。
次に、封止チップ７０の上面７０ａおよび側面７０ｃに導電性シールド層４５を形成する。この導電性シールド層４５は、銅、チタン、ニッケル及び金などのうち一以上の金属により構成された厚さが数μｍ〜数百μｍ程度の多層膜であり、例えば、スパッタリング、ＣＶＤまたは、スプレーコートにより形成される。また、導電性シールド層４５は、真空雰囲気下で、上記した多層膜を有する金属フィルムを、導電性の接着剤を用いて、封止チップ７０の上面７０ａおよび側面７０ｃにラミネート加工する真空ラミネートによって形成してもよい。本実施形態では、封止チップ７０の側面７０ｃは、上面７０ａから下面７０ｂに向けて傾斜する傾斜面となっているため、封止チップ７０の上方からスパッタリングなどによって、導電性シールド層４５を形成する場合に、上面７０ａのみならず側面７０ｃにも容易に金属膜を成膜することができる。このため、封止チップ７０の上面７０ａおよび側面７０ｃにおける導電性シールド層４５の膜厚の均一化を図ることができる。
最後に、導電性シールド層４５が形成された封止チップ７０、すなわち半導体パッケージ８０をピックアップユニットによって、被覆用治具２２からピックアップして、次工程に搬送する。
本実施形態によれば、交差する複数のストリートＳによって区画された支持基板２５上の各デバイス配設領域Ａ１に半導体チップ１１を表面１１ａを下にして配設するチップ配設工程Ｓ１１と、チップ配設工程Ｓ１１を実施した後、該半導体チップ１１の裏面１１ｂ側を液状樹脂で封止することで該支持基板２５上に封止体１９を作成する封止体作成工程Ｓ１２と、封止体１９から該支持基板２５を除去した後、該封止体１９の半導体チップ１１側に再配線層６０およびバンプＢＰを形成する再配線工程Ｓ１３と、封止体１９上の該ストリートＳに対応する領域１９Ｓに沿って切削し、封止チップ７０が上面７０ａと該上面７０ａよりも大きな下面７０ｂを有し該上面７０ａから該下面７０ｂに向かって傾斜した側面７０ｃを備えるように個片化する個片化工程Ｓ１４と、複数の封止チップ７０の上面７０ａおよび該側面７０ｃに導電性シールド層４５を形成するシールド層形成工程Ｓ１５と、を備えるため、封止チップ７０の上方からスパッタリングなどによって、導電性シールド層４５を形成する場合に、上面７０ａのみならず側面７０ｃにも容易に金属膜を成膜することができる。このため、封止チップ７０の上面７０ａおよび側面７０ｃにおける導電性シールド層４５の膜厚の均一化を図ることができる。
また、本実施形態では、個片化工程Ｓ１４は、環状の切れ刃３３を備えた切削ブレード３２を回転しつつ該封止体１９に切り込んで個片化するため、封止体１９を容易に個片化できる。この場合、切削ブレード３２を切れ刃３３の刃角θを有するＶ字刃としたり、切削ブレード３２が鉛直線に対して所定角θだけ傾斜するように配置することにより、個片化する際に、封止チップ７０の側面７０ｃを上面７０ａから下面７０ｂに向けて傾斜する傾斜面として容易に形成することができる。
また、本実施形態の別例では、レーザー光線照射装置の集光器は、封止体１９の表面１９Ａに垂直な方向に対してストリートＳの延びる方向（加工送り方向）と直交する方向に所定角θ傾斜して配置されるため、レーザー加工によって個片化する際に、封止チップ７０の側面７０ｃを上面７０ａから下面７０ｂに向けて傾斜する傾斜面として容易に形成することができる。
また、本実施形態では、チップ配設工程Ｓ１１において、デバイスが設けられた半導体チップ１１の表面（一面）１１ａを下にして、この半導体チップ１１を支持基板２５上のデバイス配設領域Ａ１に配設していたが、これに限るものではなく、半導体チップ１１の裏面（他面）１１ｂを下にして、この半導体チップ１１を支持基板２５上のデバイス配設領域Ａ１に配設することもできる。この場合、図示は省略するが、支持基板２５上で露出する半導体チップ１１の表面（一面）１１ａのデバイスに、ポリイミドやシリカを含む補助的な再配線層を設けておき、この再配線層を有する半導体チップ１１を樹脂で封止する。そして、封止体の表面（半導体チップ１１の表面１１ａ側）をデバイスが露出しない程度に研削し、この封止体の表面にデバイスに連通する再配線層を形成する。そして、再配線層が形成された封止体に対して、上記のような個片化工程およびシールド層形成工程を実行することで封止チップを形成することができる。
次に、上記した実施形態における封止チップの側面の傾斜角度と、側面に形成される導電性シールド層の膜厚との関係について説明する。図２３は、試験体に設けた導電性シールド層の膜厚を示す図であり、図２４は、試験体の側面の傾斜角と膜厚との関係を示す図である。発明者は、封止チップ４０（７０）の側面４０ｃ（７０ｃ）の傾斜角度と、側面４０ｃ（７０ｃ）に形成される導電性シールド層４５の膜厚との関係に着目し、該側面４０ｃ（７０ｃ）の異なる傾斜角度について、それぞれ導電性シールド層４５の膜厚を計測した。
具体的には、図２３に示すように、シリコンで形成されて上面ＴＥａ、下面ＴＥｂ、側面ＴＥｃを有し、側面ＴＥｃの傾斜角度θ１をそれぞれ変更した試験体ＴＥを複数形成し、各試験体ＴＥの上面ＴＥａおよび側面ＴＥｃに導電性シールド層４５を設けた。導電性シールド層４５は、チタン金属を用いて、１８０℃、８×１０−４Ｐａの条件下で、イオンプレーティング法によって形成した。また、傾斜角度θ１は、９０度、８２度、６８度、６０度、４５度とした。ここで、この傾斜角度θ１は、鉛直線に対する所定刃角θと、次の（１）式の関係がある。
θ１（度）＝９０−θ （１）
また、導電性シールド層４５は、上面ＴＥａに形成された上部シールド層４５Ａと、側面ＴＥｃに形成された側部シールド層４５Ｂとに分け、それぞれ上部シールド層４５Ａの厚みｔ１と、側部シールド層４５Ｂの下部の厚みｔ２とを、走査型電子顕微鏡（Scanning Electron Microscope：SEM）の観察画像に基づき、それぞれ測定した。測定した上部シールド層４５Ａの厚みｔ１と、側部シールド層４５Ｂの下部の厚みｔ２は、次の（２）式に示す段差被覆（step coverage）の値として算出し、この値と傾斜角度θ１との関係を図２３にまとめた。
step coverage＝（ｔ２／ｔ１）×１００（％） （２）
この図２４に示すように、傾斜角度θ１の値が９０度（側面が垂直）の状態から小さくなるにつれて、段差被覆の値は徐々に大きくなり、傾斜角度θ１が４５度では１００％となった。すなわち、傾斜角度θ１が４５度になるように設定した場合、上部シールド層４５Ａの厚みｔ１と、側部シールド層４５Ｂの下部の厚みｔ２とが一致し、上面ＴＥａおよび側面ＴＥｃにおける導電性シールド層４５の膜厚の均一化を実現できる。
発明者の実験によれば、上記したイオンプレーティング法による成膜の場合、段差被覆の値が５０％を下回ると、側部シールド層４５Ｂの成膜に時間を要し、プロセスコストが増大するため、少なくとも、段差被覆の値が５０％以上となる範囲が好ましい。このため、半導体パッケージ５０（８０）を構成する封止チップ４０（７０）の側面４０ｃ（７０ｃ）の傾斜角度θ１は、４５度以上８２度以下が好ましい。
傾斜角度θ１が４５度とした場合には、優れた段差被覆の値を示しているが、傾斜角度θ１を４５度とした場合には、上面ＴＥａに対する下面ＴＥｂの長さが大きくなり、半導体パッケージ５０（８０）が大型化する、もしくは、下面ＴＥｂの大きさを同程度とした場合に、上面ＴＥａ（デバイス領域）が縮小化する問題が想定される。このため、半導体パッケージ５０（８０）の小型化という観点によれば、傾斜角度θ１は、より好ましくは、６０度以上６８度以下であり、最も好ましい条件では傾斜角度θ１＝６０度である。一方で、傾斜角度θ１が４５度以上６０度以下の領域は、傾斜角度６０度より大きく８２度以下の領域よりも段差被覆の値の変化率が小さい。このため、例えば、上記した切れ刃３３の傾斜角度が加工中に変化した場合であっても、形成されるシールド層の膜厚変化を抑えることができる。従って、量産の場合などのロバストの効果を求める場合には、傾斜角度θ１が４５度以上６０度以下とするのが好ましい。このような、段差被覆の値の変化率が小さい領域を、より傾斜角度θ１が大きな領域に移行できれば、半導体パッケージ５０（８０）の小型化と生産性とを両立できるため望ましい。
以上、本発明の一実施形態について説明したが、上記実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。上記した第１実施形態では、配線基板１０は各治具に保持されて各工程が実行される構成としたが、これに限るものではなく、例えば、配線基板１０の裏面（他面）１０ｂに保護テープ（不図示）を貼着し、この保護テープを介して、配線基板１０を基台（不図示）上に載置した状態で各工程を行ってもよい。基台は、例えば吸引機構や、水平方向及び鉛直方向への移動機構を有し、配線基板を移動可能に保持してもよい。また、第１実施形態では、作成される半導体パッケージとして、配線基板の裏面にバンプが形成されたＢＧＡ（ball grid array）を中心に説明したが、これに限るものではなく、例えば、配線基板の裏面にランドが形成されたＬＧＡ（land grid array）や、ＱＦＮ（Quad Flat No lead package）を作成できることは勿論である。また、第２実施形態では、半導体チップ１１をいわゆるフリップチップ実装することを想定し、半導体チップ１１の表面（一面）１１ａを下にして、支持基板２５上のデバイス配設領域Ａ１に配設する例を説明したが、半導体チップ１１がワイヤボンド実装される場合には、半導体チップ１１の裏面（他面）１１ｂを下にして、支持基板２５上のデバイス配設領域Ａ１に配設される。また、例えば、半導体装置がＣＳＰの場合、ウエーハＷ（シリコン基板）に形成されたデバイスに対応させ、傾斜面を備えるように分割し、グラウンドまでシールド層を成膜するとよい。
１０ 配線基板
１０ａ 表面
１０ｂ 裏面
１１ 半導体チップ
１２ 型枠
１６ 液状樹脂（封止材）
１７ 封止樹脂層
１８ 封止基板
１８Ｓ、１９Ｓ 領域（分割予定ラインに対応する領域）
１９ 封止体
２５ 支持基板
３２、３２Ａ 切削ブレード
３３ 切れ刃
３４ レーザー光線照射装置
３５ 集光器
４０、７０ 封止チップ
４０ａ、７０ａ 上面
４０ｂ、７０ｂ 下面
４０ｃ、７０ｃ 側面
４５ 導電性シールド層
５０、８０ 半導体パッケージ
６０ 再配線層
６１ 配線
６２ 絶縁膜
Ｓ１ 接合工程
Ｓ２ 封止基板作成工程
Ｓ３ 個片化工程
Ｓ４ シールド層形成工程
Ｓ１１ チップ配設工程
Ｓ１２ 封止体作成工程
Ｓ１３ 再配線工程
Ｓ１４ 個片化工程
Ｓ１５ シールド層形成工程
ＢＰ バンプ
Ｓ ストリート（分割予定ライン）
θ１ 傾斜角度

Claims (7)

  1. 封止剤により封止された半導体パッケージを作成する半導体パッケージの製造方法であって、
    交差する分割予定ラインによって区画された配線基板上の複数領域に複数の半導体チップをボンディングする接合工程と、
    該複数の半導体チップがボンディングされた該配線基板の表面側に封止剤を供給して一括で封止し封止基板を作成する封止基板作成工程と、
    該封止基板上の該分割予定ラインに対応する領域に沿って該封止基板を該配線基板まで切削し、該封止された半導体チップが上面と該上面よりも大きな下面を有し該上面から該下面に向かって傾斜した側壁を備えるように、複数の封止チップに個片化する個片化工程と、
    該複数の封止チップの該上面および該配線基板の側面を含む該側壁に導電性シールド層を形成するシールド層形成工程と、
    を備える半導体パッケージの製造方法。
  2. 該個片化工程は、環状の切れ刃を備えた切削ブレードを回転しつつ該封止基板に切り込んで個片化する、請求項１に記載の半導体パッケージの製造方法。
  3. 該個片化工程は、該封止基板のレーザー光線照射面に垂直な方向に対して加工送り方向と直交する方向に所定角度傾斜させてレーザービームを該封止基板に照射して個片化する、請求項１に記載の半導体パッケージの製造方法。
  4. 該側壁は、該上面と該下面との双方に対して傾斜して延びる第１側面と、第１側面から該下面に向けて垂直に延びる第２側面とを備える、請求項１から請求項３のうちいずれか一項に記載の半導体パッケージの製造方法。
  5. 封止剤により封止された半導体パッケージを作成する半導体パッケージの製造方法であって、
    交差する複数の分割予定ラインによって区画された支持基板上の各デバイス配設領域に半導体チップを配設するチップ配設工程と、
    該チップ配設工程を実施した後、該半導体チップを封止剤で封止することで該支持基板上に封止体を作成する封止体作成工程と、
    該封止体から該支持基板を除去した後、該封止体の半導体チップ側に再配線層およびバンプを形成する再配線工程と、
    該封止体上の該分割予定ラインに対応する領域に沿って切削し、封止された半導体チップが上面と該上面よりも大きな下面を有し該上面から該下面に向かって傾斜した側壁を備えるように個片化する個片化工程と、
    該複数の封止された半導体チップの該上面および該側壁に導電性シールド層を形成するシールド層形成工程と、
    を備える半導体パッケージの製造方法。
  6. 該個片化工程は、環状の切れ刃を備えた切削ブレードを回転しつつ該封止体に切り込んで個片化する、請求項５に記載の半導体パッケージの製造方法。
  7. 該個片化工程は、該封止体のレーザー光線照射面に垂直な方向に対して加工送り方向と直交する方向に所定角度傾斜させてレーザービームを該封止体に照射して個片化する、請求項５に記載の半導体パッケージの製造方法。
JP2016194250A 2016-09-30 2016-09-30 半導体パッケージの製造方法 Active JP6832666B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP2016194250A JP6832666B2 (ja) 2016-09-30 2016-09-30 半導体パッケージの製造方法
TW106127547A TWI720240B (zh) 2016-09-30 2017-08-15 半導體封裝的製造方法
CN201710822001.8A CN107887283B (zh) 2016-09-30 2017-09-13 半导体封装的制造方法
SG10201707563VA SG10201707563VA (en) 2016-09-30 2017-09-14 Method of manufacturing semiconductor package
KR1020170121069A KR102418412B1 (ko) 2016-09-30 2017-09-20 반도체 패키지의 제조 방법
DE102017217177.4A DE102017217177A1 (de) 2016-09-30 2017-09-27 Verfahren zum Herstellen einer Halbleiterpackung
US15/721,118 US10700014B2 (en) 2016-09-30 2017-09-29 Method of manufacturing semiconductor package
US15/988,903 US10707176B2 (en) 2016-09-30 2018-05-24 Method of manufacturing semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016194250A JP6832666B2 (ja) 2016-09-30 2016-09-30 半導体パッケージの製造方法

Publications (2)

Publication Number Publication Date
JP2018056501A JP2018056501A (ja) 2018-04-05
JP6832666B2 true JP6832666B2 (ja) 2021-02-24

Family

ID=61623381

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016194250A Active JP6832666B2 (ja) 2016-09-30 2016-09-30 半導体パッケージの製造方法

Country Status (7)

Country Link
US (2) US10700014B2 (ja)
JP (1) JP6832666B2 (ja)
KR (1) KR102418412B1 (ja)
CN (1) CN107887283B (ja)
DE (1) DE102017217177A1 (ja)
SG (1) SG10201707563VA (ja)
TW (1) TWI720240B (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6832666B2 (ja) 2016-09-30 2021-02-24 株式会社ディスコ 半導体パッケージの製造方法
JP6463323B2 (ja) * 2016-12-01 2019-01-30 太陽誘電株式会社 無線モジュール、およびその製造方法
JP6800745B2 (ja) * 2016-12-28 2020-12-16 株式会社ディスコ 半導体パッケージの製造方法
JP6815880B2 (ja) * 2017-01-25 2021-01-20 株式会社ディスコ 半導体パッケージの製造方法
JP6955918B2 (ja) * 2017-07-03 2021-10-27 株式会社ディスコ 基板の加工方法
JP7033485B2 (ja) * 2018-04-17 2022-03-10 株式会社ディスコ 切削ブレードの整形方法
US11177226B2 (en) * 2018-09-19 2021-11-16 Intel Corporation Flexible shield for semiconductor devices
JP7207927B2 (ja) * 2018-09-28 2023-01-18 株式会社ディスコ 半導体パッケージの製造方法
KR102626315B1 (ko) * 2018-11-13 2024-01-17 삼성전자주식회사 반도체 패키지
KR102027238B1 (ko) * 2019-03-14 2019-11-04 인세미텍 주식회사 분할 기판 제조용 연삭 가공장치
JP2021040097A (ja) * 2019-09-05 2021-03-11 株式会社ディスコ 被加工物の切削方法
US11664327B2 (en) * 2020-11-17 2023-05-30 STATS ChipPAC Pte. Ltd. Selective EMI shielding using preformed mask
CN116525555A (zh) * 2022-01-20 2023-08-01 长鑫存储技术有限公司 一种半导体封装结构及其制备方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3923368B2 (ja) * 2002-05-22 2007-05-30 シャープ株式会社 半導体素子の製造方法
JP4073830B2 (ja) * 2003-06-20 2008-04-09 松下電器産業株式会社 半導体チップ内蔵モジュールの製造方法
US7030469B2 (en) * 2003-09-25 2006-04-18 Freescale Semiconductor, Inc. Method of forming a semiconductor package and structure thereof
JP4408361B2 (ja) * 2003-09-26 2010-02-03 株式会社ディスコ ウエーハの分割方法
US7917365B2 (en) * 2005-06-16 2011-03-29 Nuance Communications, Inc. Synchronizing visual and speech events in a multimodal application
CN101499618B (zh) 2006-03-06 2012-08-01 夏普株式会社 氮化物半导体发光器件
US7651889B2 (en) * 2007-09-13 2010-01-26 Freescale Semiconductor, Inc. Electromagnetic shield formation for integrated circuit die package
US20100110656A1 (en) * 2008-10-31 2010-05-06 Advanced Semiconductor Engineering, Inc. Chip package and manufacturing method thereof
JP2011124413A (ja) * 2009-12-11 2011-06-23 Murata Mfg Co Ltd 電子部品モジュールの製造方法及び電子部品モジュール
US9362196B2 (en) 2010-07-15 2016-06-07 Kabushiki Kaisha Toshiba Semiconductor package and mobile device using the same
CN102683311B (zh) * 2011-03-10 2014-12-10 精材科技股份有限公司 晶片封装体及其形成方法
JP6019550B2 (ja) * 2011-08-09 2016-11-02 富士通株式会社 電子装置の製造方法
EP2812928B1 (en) * 2012-02-10 2019-04-17 Facebook Technologies, LLC Light emitting diode chip
US9337073B2 (en) * 2013-03-12 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. 3D shielding case and methods for forming the same
JP5576543B1 (ja) * 2013-09-12 2014-08-20 太陽誘電株式会社 回路モジュール
JP2015177062A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置の製造方法および半導体装置
KR102245134B1 (ko) * 2014-04-18 2021-04-28 삼성전자 주식회사 반도체 칩을 구비하는 반도체 패키지
JP6832666B2 (ja) 2016-09-30 2021-02-24 株式会社ディスコ 半導体パッケージの製造方法
JP6800745B2 (ja) 2016-12-28 2020-12-16 株式会社ディスコ 半導体パッケージの製造方法

Also Published As

Publication number Publication date
TWI720240B (zh) 2021-03-01
US20180269159A1 (en) 2018-09-20
KR102418412B1 (ko) 2022-07-06
CN107887283B (zh) 2023-03-31
US10707176B2 (en) 2020-07-07
CN107887283A (zh) 2018-04-06
DE102017217177A1 (de) 2018-04-05
TW201814846A (zh) 2018-04-16
US10700014B2 (en) 2020-06-30
KR20180036542A (ko) 2018-04-09
US20180096948A1 (en) 2018-04-05
SG10201707563VA (en) 2018-04-27
JP2018056501A (ja) 2018-04-05

Similar Documents

Publication Publication Date Title
JP6832666B2 (ja) 半導体パッケージの製造方法
TWI729235B (zh) 半導體封裝的製造方法
TWI735733B (zh) 半導體封裝件之製造方法
JP6955918B2 (ja) 基板の加工方法
TWI733049B (zh) 半導體封裝及其製造方法
TW201836118A (zh) 半導體裝置及其製造方法
JP7093210B2 (ja) 板状物の加工方法
KR20180118521A (ko) 반도체 패키지의 제조 방법
CN110246802B (zh) 封装基板的加工方法
TWI755563B (zh) 多刀切割刀片及工件的加工方法
JP6999350B2 (ja) パッケージ基板の加工方法
JP2021034606A (ja) 半導体装置およびその製造方法
TWI810261B (zh) 半導體封裝的製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190725

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200722

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200804

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201001

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210105

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210202

R150 Certificate of patent or registration of utility model

Ref document number: 6832666

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250