JP6804364B2 - 整流回路および電子装置 - Google Patents

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Description

本発明は、整流回路および電子装置に関する。
近年、低電圧で動作する整流回路の重要性が増してきている。例えば、ＲＦＩＤ(Radio Frequency IDentification)タグや非接触ＩＣカードは、電池を持たずに、リーダ(リーダライタ)が発する電波(例えば、１３．５６ＭＨｚの搬送波)から電力を取り出す。ところで、このようなＲＦＩＤタグのような電波から電力を取り出して動作する電子装置において、整流回路には、一般的に、ＰＮ(ＰＮ接合)ダイオードやＭＯＳ(Metal-Oxide-Semiconductor)トランジスタが使用されている。
例えば、ダイオード接続したＭＯＳトランジスタによる整流回路では、トランジスタのゲート−ソース間の電圧(Ｖgs)がトランジスタのしきい値電圧(Ｖth)よりも大きいと、トランジスタがオンしてドレインからソースに電流が流れる。一方、ゲート−ソース間の電圧がトランジスタのしきい値電圧よりも小さいと、トランジスタはオフして電流は流れない。なお、ダイオードでは、アノードの電圧がカソードの電圧に対して順方向電圧(Ｖｆ)以上になったとき電流が流れる。
ところで、従来、低電圧で動作する整流回路としては、様々な提案がなされている。
特表２００１−５０４６７６号公報 特開平０３−２１８２６４号公報 特開２００８−０８５８１８号公報 特開２００６−１０１６７０号公報
前述したように、整流回路では、スイッチ(トランジスタ、ダイオード)を接続および遮断(オン／オフ)するしきい値電圧が存在するため、整流時の導通損失が生じる。この導通損失は、しきい値電圧を小さくすることで改善することができる。
ここで、しきい値電圧を小さくするには、ダイオードでは順方向電圧の低いショットキーダイオードを使用し、また、ＭＯＳトランジスタでは低いしきい値電圧を有するＭＯＳトランジスタを使用する。しかしながら、例えば、低いしきい値電圧を有するＭＯＳトランジスタを製造するには、さらなるプロセス(製造工程)を追加することになり、製造コストの上昇を招くといった課題がある。
一実施形態によれば、交流の入力電圧の接続および遮断をスイッチ素子により制御して出力電圧を生成する整流回路であって、前記スイッチ素子は、ｎチャネル型ＭＯＳトランジスタである整流回路が提供される。前記整流回路は、さらに、昇圧回路と、制御信号生成部と、を有する。
前記昇圧回路は、前記ｎチャネル型ＭＯＳトランジスタのしきい値電圧よりも高い電圧のゲート制御信号を生成し、前記ｎチャネル型ＭＯＳトランジスタのゲートに印加する。前記制御信号生成部は、前記ｎチャネル型ＭＯＳトランジスタの接続および遮断を制御する制御信号を生成して、前記昇圧回路に出力し、前記入力電圧のピーク部分で前記スイッチ素子の接続を行う。前記制御信号生成部は、アナログパルスを発生するパルス発生器と、クロックを発生するオシレータと、前記クロックに基づいてデジタル信号を生成するデジタルタイマと、を有する。
開示の整流回路および電子装置は、さらなる製造工程を追加することなく、導通損失を低減することができるという効果を奏する。
図１は、整流回路の一例を説明するための図である。 図２は、整流回路の他の例を説明するための図である。 図３は、整流回路の一実施例を示すブロック図である。 図４は、図３に示す整流回路の動作を説明するためのタイミングチャートである。 図５は、図４に示すタイミングチャートの一部を拡大して詳述するための図である。 図６は、図３に示す整流回路におけるデジタルタイマの一例を示すブロック図である。 図７は、図６に示すデジタルタイマの動作を説明するためのタイミングチャートである。 図８は、図３に示す整流回路における参照電圧発生器の一例を示す回路図である。 図９は、図８に示す参照電圧発生器の出力に基づいたコンパレータの動作を説明するための図である。 図１０は、図３に示す整流回路におけるタイミング制御回路の一例を示す回路図である。 図１１は、整流回路の一実施例が適用される電子装置の一例を示すブロック図である。
まず、整流回路および電子装置の実施例を詳述する前に、図１および図２を参照して、整流回路の例およびその課題を説明する。図１は、整流回路の一例を説明するための図であり、ダイオード接続したｐチャネル型ＭＯＳ(ｐＭＯＳ)トランジスタＭ０による整流回路２００を説明するためのものである。
図１に示されるように、例えば、ダイオード接続したｐＭＯＳトランジスタＭ０による整流回路２００では、トランジスタＭ０のゲート−ソース間の電圧Ｖgsがトランジスタのしきい値電圧Ｖthよりも大きいと、トランジスタＭ０がオンする。すなわち、トランジスタＭ０は、ソース電圧Ｖａ(入力電圧Ｖin)がゲート電圧(ドレイン電圧Ｖｂ：出力電圧Ｖout')に対してしきい値電圧Ｖthだけ高くなったときにオンし、ドレインからソースに向かって電流が流れる。
一方、ゲート−ソース間の電圧Ｖgsがしきい値電圧Ｖthよりも小さいと、トランジスタＭ０はオフして電流は流れない。なお、ダイオードでは、アノードの電圧がカソードの電圧に対して、順方向電圧(Ｖｆ)以上になったとき電流が流れることになる。なお、入力電圧Ｖinは、例えば、整流回路２００が搭載されるＲＦＩＤタグや非接触ＩＣカード等に対して、リーダ等から与えられる電波を、アンテナ(コイル)を介して受け取って得られた信号である。
図２は、整流回路の他の例を説明するための図であり、図２(a)は、整流回路の他の例を示し、図２(b)は、図２(a)に示す整流回路におけるしきい値電圧発生器の一例をより詳細に示すものである。図２(a)に示されるように、整流回路の他の例３００は、例えば、ｐＭＯＳトランジスタＭ１のゲート(ノードＮ３)とドレイン(ノードＮ１)の間にしきい値電圧発生器１０を設けるようになっている。
ここで、図２(b)に示されるように、しきい値電圧発生器１０は、ダイオード接続されたｐＭＯＳトランジスタＭ２，抵抗Ｒ１および容量Ｃ１０を含む。トランジスタＭ２および抵抗Ｒ１は、ノードＮ１とＮ４の間に直列に接続され、また、容量Ｃ１０の両端は、ノードＮ１およびＮ４に接続されている。この容量Ｃ１０は、整流されたトランジスタＭ１のドレイン電圧Ｖｂを一定に保つ(平滑化する)ためのものである。
これにより、トランジスタＭ１のゲート(ノードＮ３)には、トランジスタＭ１のドレイン(ノードＮ１)の電圧Ｖｂを基準としたしきい値近傍の電圧が印加され、ソース−ドレイン間を電流が流れ始めるしきい値電圧(Ｖthp1)を小さくすることができる。すなわち、さらなるプロセスを追加する(さらなる製造工程の追加による製造コストの上昇を招く)ことなく、しきい値電圧を小さくして整流時の導通損失を低減するようになっている。なお、図２(b)に示す整流回路は、１つの半導体集積回路として形成することができる。
ここで、トランジスタＭ１のしきい値電圧Ｖthp1は、トランジスタＭ２のしきい値電圧Ｖthp2よりも少し大きくなるように(電圧ΔＶthpだけ大きくなるように)、ゲート長およびゲート幅を調整して形成(製造)される。すなわち、トランジスタＭ１およびＭ２は、しきい値電圧Ｖthp1およびＶthp2の値を大きく異ならせなくてもよいため、ゲート長およびゲート幅も大きく異ならせずに、同一のプロセスで形成することが可能である。
なお、ノードＮ４には、トランジスタＭ２をオンするようにノードＮ１よりも低い電圧が印加される。これによって、ノードＮ１からノードＮ４に向かって電流が流れ、ノードＮ３の電圧は、ダイオード接続されたトランジスタＭ２により、ノードＮ１に対してトランジスタＭ２のしきい値電圧Ｖthp2だけ低くなる。
すなわち、トランジスタＭ１のゲートには、ノードＮ１に対してトランジスタＭ２のしきい値電圧Ｖthp2分だけ低い電圧が印加される。そして、ノードＮ２の電圧Ｖａ(入力電圧Ｖin)がノードＮ１の電圧Ｖｂ(出力電圧Ｖout')よりも、電圧ΔＶthｐだけ高くなったとき、ノードＮ２とトランジスタＭ１のゲート間に、しきい値電圧Ｖthp1に相当する電位差が生じ、トランジスタＭ１はオンする。このように、図２(a)および図２(b)に示す整流回路３００は、トランジスタＭ１のしきい値電圧Ｖthp1を、小さな電圧ΔＶthpにすることができる。
しかしながら、トランジスタＭ１の導通時において、トランジスタＭ１のゲートーソース間電圧Ｖgsは、ｐＭＯＳトランジスタのしきい値電圧Ｖth付近になる。そのため、ノードＮ１およびＮ２間の電位差は大きく、導通損失は、例えば、１００μＡで０．３Ｖ程度と依然として大きいままになってしまう。
以下、整流回路および電子装置の実施例を、添付図面を参照して詳述する。図３は、整流回路の一実施例を示すブロック図であり、図４は、図３に示す整流回路の動作を説明するためのタイミングチャートである。図５は、図４に示すタイミングチャートの一部を拡大して詳述するための図であり、オシレータの発振周波数が安定した後における整流回路の動作を説明するためのものである。なお、本実施例の整流回路１００は、入力端子ＩＮに与えられた交流の入力電圧Ｖinを整流して、出力電圧Ｖoutとして出力端子ＯＵＴから出力するものである。
図３に示されるように、整流回路１００は、ｎチャネル型ＭＯＳ(ｎＭＯＳ)トランジスタＱ１、容量Ｃ１、制御信号生成部５００および昇圧回路７を含む。制御信号生成部５００は、制御信号ＳＳinを生成してタイミング制御回路６に出力し、昇圧回路７を介してｎＭＯＳトランジスタＱ１の接続および遮断(オン／オフ)を制御する。
制御信号生成部５００は、参照電圧発生器１、オシレータ２、コンパレータ３、デジタルタイマ４、パルス発生器(アナログタイマ)５、タイミング制御回路６、インバータＩ１、ノアゲートＮＯＲ１、オアゲートＯＲ１、アンドゲートＡＮＤ１を含む。ここで、ＮＯＲ１およびＯＲ１は、パルス発生器５からのパルス信号ＰＵＬＳＥによるアナログ制御と、デジタルタイマ４の出力(デジタル信号)ＧＣＴdによるデジタル制御を、イネーブル信号ＣＥＢＬに基づいて切り替える切り替え回路８として機能する。
なお、デジタル信号ＧＣＴdによるデジタル制御は、パルス信号ＰＵＬＳＥによるアナログ制御よりも、交流の入力電圧Ｖinにおいて、より高い電圧の期間でｎＭＯＳトランジスタＱ１をオンさせることが可能となっている。また、容量Ｃ１は、整流された出力電圧Ｖout(ＶＤＤ)を平滑化(一定に保つ)ためのものである。
ｎＭＯＳトランジスタＱ１は、入力端子ＩＮと出力端子ＯＵＴの間に設けられ、その制御電極(ゲート)には、昇圧回路７により昇圧されたゲート制御信号ＧＣＴＬが入力されている。すなわち、トランジスタＱ１は、スイッチ素子として機能し、ゲート制御信号ＧＣＴＬに基づいてオン／オフ制御され、交流の入力電圧Ｖinを整流して出力電圧Ｖoutを生成する。ここで、スイッチ素子としてｎＭＯＳトランジスタＱ１を用いるのは、ｐＭＯＳトランジスタを用いた場合に比べて、サイズを小さくすることができ、より多くの電流を流すことが可能だからである。また、トランジスタＱ１のソース−ドレイン間には、ダイオードＤ１が接続されているが、後述するように、トランジスタＱ１がオンするタイミングは、交流の入力電圧Ｖinの最大電圧(ピーク)部分になり、ダイオードＤ１による導通損失は無視することができる。
パルス発生器５は、交流の入力電圧Ｖinにおいて、できるだけ高い電圧の期間(最大電圧の周辺)でｎＭＯＳトランジスタＱ１をオンさせるように、パルス信号(アナログパルス)ＰＵＬＳＥを発生する回路である。ここで、パルス発生器５は、例えば、本実施例の整流回路１００がＲＦＩＤタグ(電子装置１５０)に適用される場合、リーダからの電波が既知(例えば、１３．５６ＭＨｚ)であれば、そのリーダからの電波に対応した信号ＰＵＬＳＥを発生するようになっている。
デジタルタイマ４は、オシレータ２からのクロックＣＬＫ、電源電圧ＶＤＤ(出力電圧Ｖout)およびコンパレータ３の出力信号ＳＳ１を受け取り、イネーブル信号ＣＥＢＬおよびデジタル信号ＧＣＴdを生成して出力する。ここで、デジタルタイマ４は、パルス発生器５からのアナログパルスＰＵＬＳＥよりも、交流の入力電圧Ｖinにおける最大電圧に近い範囲(狭い期間)を規定する信号を生成し、ｎＭＯＳトランジスタＱ１のオン期間の精度を向上させるためのものである。
切り替え回路８は、例えば、電源の立ち上がり直後等ではパルス発生器５のアナログパルスＰＵＬＳＥに基づくアナログ制御を行って、ｎＭＯＳトランジスタＱ１のオン／オフ制御を行う。さらに、切り替え回路８は、例えば、内部のオシレータ２の発振周波数が安定したら、上記アナログ制御から、デジタルタイマ４のデジタル信号(カウント値)ＧＣＴdに基づくデジタル制御に切り替えて、ｎＭＯＳトランジスタＱ１のオン／オフ制御を行う。
図４に示されるように、例えば、電源の立ち上がり直後において、デジタルタイマ４からのイネーブル信号ＣＥＢＬは、低レベル『Ｌ』になっている。これにより、切り替え回路８(オアゲートＯＲ１)の出力は、パルス発生器５からのアナログパルスＰＵＬＳＥをインバータＩ１およびＮＯＲゲートＮＯＲ１で２回反転した信号(ＰＵＬＳＥ)になる。
次に、オシレータ２の発振周波数が安定した後、イネーブル信号ＣＥＢＬは、『Ｌ』から高レベル『Ｈ』に変化し、切り替え回路８の出力は、オアゲートＯＲ１を介したデジタルタイマ４のデジタル信号ＧＣＴdになる。その結果、アンドゲートＡＮＤ１の出力(制御信号)ＳＳinは、コンパレータ３の出力信号ＳＳ１が『Ｈ』の期間、切り替え回路８の出力と同じ論理の信号になる。
これにより、ｎＭＯＳトランジスタＱ１のオン／オフ制御を行うゲート制御信号ＧＣＴＬは、電源の立ち上がり直後ではアナログパルスＰＵＬＳＥに基づいた信号になり、オシレータ２の発振周波数が安定した後ではデジタル信号ＧＣＴdに基づいた信号になる。すなわち、図４におけるＶoutで示されるように、オシレータの発振周波数が安定した後では、電源の立ち上がり直後よりも高い出力電圧Ｖoutを生成することができる。なお、図４では、図１および図２を参照して説明した整流回路２００および３００による出力電圧Ｖout'も比較のために示している。すなわち、本実施例の整流回路１００によれば、図１および図２の出力電圧Ｖout'よりも、オシレータの発振周波数が安定した後だけでなく、電源の立ち上がり直後においても、高い出力電圧Ｖoutを生成することが可能なのが分かる。
昇圧回路７は、タイミング制御回路６からの遅延信号ＤＥＬＡＹ，容量制御用信号ＣＴＬおよび昇圧用信号ＢＳＴ、並びに、電源電圧ＶＤＤ(出力電圧Ｖout)を受け取り、昇圧したゲート制御信号ＧＣＴＬを、ｎＭＯＳトランジスタＱ１のゲートに出力する。図３に示されるように、昇圧回路７は、レベルシフタ７１、レギュレータ７２、ｐＭＯＳトランジスタＱ２、容量Ｃ２、インバータＩ２，Ｉ３、および、ダイオードＤ２を含む。
昇圧回路７は、例えば、２Ｖ程度の信号レベルを、ｎＭＯＳトランジスタＱ１のしきい値電圧(Ｖthn)よりも高い(十分に高い)３〜４Ｖ程度に昇圧し、ｎＭＯＳトランジスタＱ１を確実にオンさせて導通損失を抑えるためのものである。容量Ｃ２は、レギュレータ７２により制御されるインバータＩ３の出力信号ＢＯＯＳＴの電荷を蓄え、ｐＭＯＳトランジスタＱ２を介した遅延信号ＤＥＬＡＹを昇圧してゲート制御信号ＧＣＴＬを生成するためのものである。
レベルシフタ７１は、容量制御用信号ＣＴＬを受け取ってレベルシフトを行い、ｐＭＯＳトランジスタＱ２のオン／オフ制御を行う容量制御信号ＣＣＴＬを生成する。ここで、トランジスタＱ２のソース−ドレイン間には、ダイオードＤ２が接続されている。また、昇圧信号ＢＯＯＳＴは、昇圧用信号ＢＳＴをインバータＩ２およびレギュレータ７２で制御されるインバータＩ３を介して生成される。なお、図３に示す昇圧回路７は、単なる例であり、様々な変形および変更が可能なのはいうまでもない。
図５に示されるように、オシレータ２の発振周波数が安定した後(ＣＥＢＬが『Ｌ』から『Ｈ』に変化した後)、交流の入力電圧Ｖinが参照電圧ＶＲＥＦを超えると、コンパレータ３の出力信号ＳＳ１が『Ｌ』から『Ｈ』に変化する。ここで、タイミング制御回路６に入力されるタイミング信号ＳＳinは、デジタルタイマ４からのデジタル信号ＧＣＴdに基づく信号になっている。タイミング制御回路６は、後に、図１０を参照して詳述するように、３つの遅延回路６１〜６３により遅延信号ＤＥＬＡＹ，容量制御用信号ＣＴＬおよび昇圧用信号ＢＳＴを生成する。
遅延信号ＤＥＬＡＹは、ｐＭＯＳトランジスタＱ２がオンすることで、ｎＭＯＳトランジスタＱ１のゲート(容量Ｃ２の一端)に印加され、さらに、容量Ｃ２の他端に印加される昇圧信号ＢＯＯＳＴにより昇圧され、ゲート制御信号ＧＣＴＬとして生成される。このゲート制御信号ＧＣＴＬは、ｎＭＯＳトランジスタＱ１のしきい値電圧Ｖthnよりも高い電圧まで昇圧されており、整流時の導通損失を低減しつつ、トランジスタＱ１のオン／オフ制御が行われる。
図６は、図３に示す整流回路におけるデジタルタイマの一例を示すブロック図であり、図７は、図６に示すデジタルタイマの動作を説明するためのタイミングチャートである。ここで、デジタルタイマ４は、オシレータ２からのクロックＣＬＫおよびコンパレータ３からの信号ＳＳ１を受け取って、イネーブル信号ＣＥＢＬおよびデジタル信号ＧＣＴdを生成する。
図６に示されるように、デジタルタイマ４は、フリップフロップ(ＦＦ)４１，４３，４４、カウンタ４２、および、コンパレータ４５，４６を含む。前述したように、例えば、オシレータ２の発振周波数は、電源を立ち上げた後、安定するまで所定の時間がかかる。そこで、デジタルタイマ４は、オシレータが安定したことを検出してイネーブル信号ＣＥＢＬを出力する機能と、デジタル制御によりｎＭＯＳトランジスタＱ１のゲート制御信号ＧＣＴＬを生成するためのデジタル信号ＧＣＴdを出力する機能を有している。
フリップフロップ４１は、Ｄ(データ)端子に入力された信号ＳＳ１をクロックＣＬＫで取り込んで保持し、Ｑ端子から信号ＳＳ２として出力する。ここで、図７に示されるように、信号ＳＳ２は、信号ＳＳ１をクロックＣＬＫの１周期だけ遅延させた信号に相当する。信号ＳＳ２は、カウンタ４２に入力され、クロックＣＬＫによりカウントし、カウント値ＣＯＵＮＴ，および，信号ＳＳ２の立ち上がりを示す遷移信号ＥＤＧＥを生成する。
カウンタ４２からのカウント値ＣＯＵＮＴおよび遷移信号ＥＤＧＥは、フリップフロップ４３のＤ端子およびＥＮ(イネーブル)端子に入力される。なお、カウント値ＣＯＵＮＴは、コンパレータ４６にも入力され、また、遷移信号ＥＤＧＥは、フリップフロップ４４のＥＮ端子にも入力される。すなわち、フリップフロップ４３は、遷移信号ＥＤＧＥが『Ｈ』の時、Ｄ端子に入力されたカウント値ＣＯＵＮＴをクロックＣＬＫで取り込んで保持し、Ｑ端子から信号Ｂとして出力する。
フリップフロップ４３からの信号Ｂは、フリップフロップ４４のＤ端子およびコンパレータ４５に入力される。フリップフロップ４４は、１つ前の遷移信号ＥＤＧＥが『Ｈ』の時における、Ｄ端子に入力された信号ＢをクロックＣＬＫで取り込んで保持し、Ｑ端子から信号Ａとして出力する。コンパレータ４５は、フリップフロップ４３からの信号Ｂと共に、フリップフロップ４４からの信号Ａを受け取り、信号Ａおよび信号Ｂの比較を行う。
ここで、コンパレータ４５は、信号Ａおよび信号Ｂを取り込んで比較を行い、例えば、Ａ＝Ｂ，Ａ＝Ｂ＋１，または，Ａ＝Ｂ−１の時に、イネーブル信号ＣＥＢＬを『Ｈ』にする。すなわち、周期が一定の入力信号ＳＳ１をオシレータ２からのクロックＣＬＫでカウントし、１周期前後のカウント値ＣＯＵＮＴを比較して、カウント数の差が±１以内に収まれば、安定したとして、イネーブル信号ＣＥＢＬを『Ｈ』にする。コンパレータ４５からのイネーブル信号ＣＥＢＬは、コンパレータ４６にも入力され、カウンタ４２からのカウント値ＣＯＵＮＴと比較される。
そして、コンパレータ４６は、イネーブル信号ＣＥＢＬが『Ｈ』になってから所定のクロックＣＬＫのサイクル後に、所定のカウント値(例えば、ＣＯＵＮＴ＝２)のデジタル信号ＧＣＴdを出力する。すなわち、図７は、カウント値ＣＯＵＮＴが『２』になっている間、イネーブル信号ＣＥＢＬが『Ｈ』になる例を示している。なお、オシレータ２の発振周波数(ＣＬＫの周波数)は、高い方がｎＭＯＳトランジスタＱ１を制御する精度を向上させることができるが、入力電圧Ｖinの周波数(例えば、ＲＦＩＤタグの搬送波の周波数：１３．５６ＭＨｚ)の８倍〜１６倍程度であれば問題ない。また、図６および図７を参照して説明したデジタルタイマ４は、単なる例であり、様々な変形および変更が可能なのはもちろんである。
図８は、図３に示す整流回路における参照電圧発生器の一例を示す回路図である。図８に示されるように、参照電圧発生器１は、参照電圧ＶＲＥＦを、１／２×ＶＤＤから３／４×ＶＤＤに切り替える機能を有し、抵抗Ｒ１１〜Ｒ１６，スイッチＳＷ１、バンドギャップリファレンス回路(ＢＧＲ)１１およびオペアンプ１２を含む。
ここで、抵抗Ｒ１１およびＲ１２は、例えば、電源電圧ＶＤＤ(出力電圧Ｖout)が所望の電圧(例えば、２Ｖ)になった時に、ノードＮａが、バンドギャップリファレンス回路１１の出力電圧ＢＧＲ０と同じになるように抵抗分割されている。また、スイッチＳＷ１は、オペアンプ１２の出力ＳＣＴＬにより制御され、電源電圧ＶＤＤが２Ｖ以下では、ＳＣＴＬが『Ｌ』になって１／２×ＶＤＤを選択し、ＶＤＤが２Ｖよりも高くなると、ＳＣＴＬが『Ｈ』になって３／４×ＶＤＤを選択するようになっている。
図９は、図８に示す参照電圧発生器の出力に基づいたコンパレータの動作を説明するための図である。ここで、図９(a)は、参照電圧発生器１の出力(参照電圧)ＶＲＥＦが、ＶＲＥＦ＝１／２×ＶＤＤの場合におけるコンパレータ３の比較動作を示し、図９(b)は、ＶＲＥＦ＝３／４×ＶＤＤの場合におけるコンパレータ３の比較動作を示す。また、コンパレータ３は、参照電圧ＶＲＥＦと入力電圧Ｖin(例えば、１３．５６ＭＨｚの高周波信号による交流電圧)との電圧レベルの比較を行う。
なお、図９(a)に示されるように、例えば、電源電圧ＶＤＤ(出力電圧Ｖout)が２Ｖ以下では、参照電圧ＶＲＥＦとして１／２×ＶＤＤが選択されるものとする。また、図９(b)に示されるように、例えば、電源電圧ＶＤＤが２Ｖよりも高くなると、参照電圧ＶＲＥＦとして３／４×ＶＤＤが選択されるものとする。
図９(a)と図９(b)の比較から明らかなように、図９(a)のＶＲＥＦ＝１／２×ＶＤＤの場合に比べて、図９(b)のＶＲＥＦ＝３／４×ＶＤＤの場合の方が、パルス信号ＰＵＬＳＥのオン時間を入力電圧Ｖinの最大電圧(ピーク)に近づけることができるのが分かる。すなわち、ＶＤＤ(Ｖout)が所定レベル以上になったらＶＲＥＦを高くすることで、コンパレータ３は、Ｖinのピークに近づけて信号ＳＳ１を出力することができ、出力電圧Ｖout(ＶＤＤ)をより高い電圧にすることが可能になる。
なお、図８および図９を参照して説明した参照電圧発生器１は、参照電圧ＶＲＥＦを、１／２×ＶＤＤと３／４×ＶＤＤの２つの電圧レベルに切り替え可能となっているが、これに限定されるものではない。すなわち、例えば、ＶＲＥＦを、ＶＤＤの電圧レベルに基づいて、１／２×ＶＤＤ，５／８×ＶＤＤ，３／４×ＶＤＤおよび７／８×ＶＤＤといった４つの電圧レベルに切り替えることもできる。
図１０は、図３に示す整流回路におけるタイミング制御回路の一例を示す回路図である。図１０に示されるように、タイミング制御回路６は、制御信号ＳＳin(アンドゲートＡＮＤ１の出力)を受け取って、遅延信号ＤＥＬＡＹ，容量制御用信号ＣＴＬおよび昇圧用信号ＢＳＴを生成する３つの遅延回路６１〜６３を含む。遅延回路６１は、インバータ６１１，６１２，６１６，６１７、抵抗６１３、ダイオード６１４および容量６１５を含む。遅延回路６２は、インバータ６２１，６２２，６２６，６２７、抵抗６２３および容量６２５を含む。遅延回路６３は、インバータ６３１，６３６，６３７，６３８、抵抗６３３、ダイオード６３４および容量６３５を含む。
遅延回路６１〜６３は、それぞれ抵抗６１３，６２３，６３３および容量６１５、６２５、６３５でフィルタを形成し、そのフィルタの時定数により遅延時間を調整するようになっている。ここで、遅延回路６１および６３において、抵抗６１３および６３３と並列にダイオード６１４および６３４が接続されているが、これは、遅延信号ＤＥＬＡＹおよび昇圧用信号ＢＳＴでは、立ち上りのみ遅延させるためである。また、遅延回路６２において、容量制御用信号ＣＴＬは、立ち上りおよび立下りの両方を遅延させるように、それぞれ所望の遅延時間となるように、抵抗６２３および容量６２５の値を設定する。なお、タイミング制御回路６の構成も、図１０に示すものに限定されないのはいうまでもない。
図１１は、整流回路の一実施例が適用される電子装置の一例を示すブロック図であり、ＲＦＩＤタグの一例を示すものである。図１１に示されるように、ＲＦＩＤタグ１５０は、アンテナ(コイル)１５１、上述した実施例の整流回路１００、シャント回路１５２、復調回路１５３、変調回路１５４、クロック生成回路１５５、ロジック回路１５６およびメモリ回路１５７を含む。ここで、ＲＦＩＤタグ１５０は、例えば、温度センサや湿度センサを始めとする様々なセンサを有し、そのセンサからのデータをメモリ回路１５７に格納しておき、リーダライタ(リーダ)からの要求に応じて送信するものであってもよい。
ＲＦＩＤタグ１５０は、例えば、リーダライタが発する高周波(ＲＦ)信号をアンテナ１５１で受け、アンテナ１５１の端子ＲＦ＋，ＲＦ−からの交流信号(入力電圧Ｖin)を整流回路１００に入力する。すなわち、入力電圧Ｖinは、リーダ(リーダライタ)が発する電波に基づく電圧である。整流回路１００では、上述したように、交流の入力電圧Ｖinを直流電圧(出力電圧Ｖout，電源電圧ＶＤＤ)に変換し、シャント回路(シャントレギュレータ)１５２で、電源電圧ＶＤＤを一定レベルに制御する。
シャント回路１５２で安定化された電源電圧ＶＤＤは、例えば、復調回路１５３、変調回路１５４、クロック生成回路１５５、ロジック回路１５６およびメモリ回路１５７等に与えられ、それぞれ所定の動作を行うことになる。すなわち、復調回路１５３は、アンテナ１５１(ＲＦ＋，ＲＦ−)からの受信信号を復調し、クロック生成回路１５５で生成したクロックにより、ロジック回路１５６を動作させ、また、メモリ回路１５７の読み出し／書き込みを行う。また、変調回路１５４は、例えば、メモリ回路１５７に保持されたデータ等を変調し、アンテナ１５１を介してリーダライタにデータを返信するために使用される。
なお、本実施例の整流回路１００は、図１１に示すＲＦＩＤタグ１５０への適用に限定されるものではなく、例えば、非接触ＩＣカードを始めとする、低消費電力が求められる様々な電子装置に対して幅広く適用することができる。
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
１ 参照電圧発生器
２ オシレータ
３ コンパレータ
４ デジタルタイマ
５ パルス発生器
６ タイミング制御回路
７ 昇圧回路
８ 切り替え回路
１００，２００，３００ 整流回路
１５０ ＲＦＩＤタグ
１５１ アンテナ
１５２ シャント回路
１５３ 復調回路
１５４ 変調回路
１５５ クロック生成回路
１５６ ロジック回路
１５７ メモリ回路
５００ 制御信号生成部
Ｃ１，Ｃ２，Ｃ１０ 容量
Ｍ０，Ｍ１，Ｍ２，Ｑ２ ｐチャネル型ＭＯＳ(ｐＭＯＳ)トランジスタ
Ｑ１ ｎチャネル型ＭＯＳ(ｎＭＯＳ)トランジスタ
ＶＤＤ 電源電圧
Ｖin 入力電圧
Ｖout，Ｖout' 出力電圧

Claims (13)

  1. 交流の入力電圧の接続および遮断をスイッチ素子により制御して出力電圧を生成する整流回路であって、
    前記スイッチ素子は、ｎチャネル型ＭＯＳトランジスタであり、
    前記整流回路は、さらに、
    前記ｎチャネル型ＭＯＳトランジスタのしきい値電圧よりも高い電圧のゲート制御信号を生成し、前記ｎチャネル型ＭＯＳトランジスタのゲートに印加する昇圧回路と、
    前記ｎチャネル型ＭＯＳトランジスタの接続および遮断を制御する制御信号を生成して、前記昇圧回路に出力する制御信号生成部と、を有し、
    前記入力電圧のピーク部分で前記スイッチ素子の接続を行い、
    前記制御信号生成部は、
    アナログパルスを発生するパルス発生器と、
    クロックを発生するオシレータと、
    前記クロックに基づいてデジタル信号を生成するデジタルタイマと、を有する、
    ことを特徴とする整流回路。
  2. 前記制御信号生成部は、さらに、
    前記出力電圧および前記制御信号を受け取り、前記制御信号を遅延した信号を生成して前記昇圧回路に出力するタイミング制御回路を有する、
    ことを特徴とする請求項１に記載の整流回路。
  3. 前記制御信号生成部は、さらに、
    参照電圧を発生する参照電圧発生器と、
    前記入力電圧と前記参照電圧を比較するコンパレータと、を有し、
    前記パルス発生器は、前記出力電圧および前記コンパレータの出力信号に基づいて前記アナログパルスを発生し、
    前記デジタルタイマは、前記クロックと共に、前記出力電圧および前記コンパレータの出力信号に基づいて前記デジタル信号を生成する、
    ことを特徴とする請求項１または請求項２に記載の整流回路。
  4. 前記デジタルタイマは、さらに、
    前記制御信号の生成を、前記アナログパルスに基づいて行うか、或いは、前記デジタル信号に基づいて行うかを規定するイネーブル信号を生成する、
    ことを特徴とする請求項３に記載の整流回路。
  5. 前記制御信号生成部は、さらに、
    前記イネーブル信号に基づいて、電源の立ち上がり直後では、前記アナログパルスに基づいて前記制御信号を生成し、前記オシレータの発振周波数が安定した後では、前記デジタル信号に基づいて前記制御信号を生成するように切り替える切り替え回路を有する、
    ことを特徴とする請求項４に記載の整流回路。
  6. 前記デジタル信号に基づくデジタル制御は、前記アナログパルスに基づくアナログ制御よりも、前記入力電圧のピークに近い部分で前記ｎチャネル型ＭＯＳトランジスタを接続する、
    ことを特徴とする請求項５に記載の整流回路。
  7. 前記デジタルタイマは、
    前記オシレータで発生した前記クロックをカウントするカウンタを有し、
    前記カウンタによるカウント値に基づいて、前記デジタル信号を生成する、
    ことを特徴とする請求項６に記載の整流回路。
  8. 前記参照電圧発生器は、複数の電圧レベルに切り替えて前記参照電圧を発生する、
    ことを特徴とする請求項３乃至請求項７のいずれか１項に記載の整流回路。
  9. 前記参照電圧発生器は、前記出力電圧の上昇に伴って、前記出力電圧に近い電圧レベルに切り替えて前記参照電圧を発生する、
    ことを特徴とする請求項８に記載の整流回路。
  10. 前記昇圧回路は、
    前記出力電圧および前記制御信号を遅延した信号に基づいて、前記ゲート制御信号を生成する、
    ことを特徴とする請求項１乃至請求項９のいずれか１項に記載の整流回路。
  11. さらに、
    前記出力電圧を平滑化する容量を有する、
    ことを特徴とする請求項１乃至請求項１０のいずれか１項に記載の整流回路。
  12. 請求項１乃至請求項１１のいずれか１項に記載の整流回路を有する、
    ことを特徴とする電子装置。
  13. 前記電子装置は、ＲＦＩＤタグであり、
    前記入力電圧は、リーダが発する電波に基づく電圧である、
    ことを特徴とする請求項１２に記載の電子装置。
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