JP6797041B2

JP6797041B2 - 低雑音増幅器

Info

Publication number: JP6797041B2
Application number: JP2017015920A
Authority: JP
Inventors: 中原　和彦; 和彦中原
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2017-01-31
Filing date: 2017-01-31
Publication date: 2020-12-09
Anticipated expiration: 2037-01-31
Also published as: JP2018125681A

Description

本発明は、高周波（ＲａｄｉｏＦｒｅｑｕｅｎｃｙ：ＲＦ）信号の増幅に用いる低雑音増幅器に関する。

ＲＦ信号の増幅に用いる低雑音増幅器の実施例が、下記特許文献１に示されている。特許文献１に示される低雑音増幅器では、一端が接地されるＰＩＮダイオード（Ｐ−Ｉｎｔｒｉｎｓｉｃ−ＮＤｉｏｄｅ）と、入力ＲＦ信号波長の１／４の長さを有し、当該ＰＩＮダイオードの他端に接続される線路とからなる直列接続回路を２組備え、当該２組の直列接続回路のそれぞれを、入力整合回路を成す主線路の一端と他端とに接続し、当該一端と他端との間隔が入力ＲＦ信号波長の１／４の長さに設定される構成が開示されている。

特開平８−３４０２２６号公報

上記の通り、特許文献１に代表される従来の低雑音増幅器では、入力電力の通過又は遮断を制御するためのスイッチが装荷されたショートスタブを２組有し、且つ、これら２組のショートスタブの主線路における接続点を入力ＲＦ信号波長の１／４の長さだけ離間させる必要があった。このため、従来の低雑音増幅器は、回路が大型化し、コストが増大するという課題があった。

本発明は、上記に鑑みてなされたものであって、入力電力の通過又は遮断を制御するための機能を、ショートスタブを使用せずに構成し、回路の大型化及びコストの増大を抑制した低雑音増幅器を得ることを目的とする。

上述した課題を解決し、目的を達成するために、本発明に係る低雑音増幅器は、直流を遮断する直列キャパシタを含む入力整合回路と、入力整合回路に接続される増幅素子と、増幅素子に接続される出力整合回路と、を備える。低雑音増幅器の入力整合回路は、一方の端子側が増幅素子のゲートに電気的に接続され、他方の端子側には、接地されるスイッチング素子を備える。

本発明によれば、入力電力の通過又は遮断を制御するための機能を、1/4波長線路とその両端にショートスタブを装荷せずに構成でき、回路の大型化及びコストの増大を抑制することができる、という効果を奏する。

本実施の形態に係る低雑音増幅器の構成例を示す回路図ＦＥＴ３をオフ動作させたときの図１の回路の等価回路図ＦＥＴ３をオン動作させたときの図１の回路の等価回路図

以下に、本発明の実施の形態に係る低雑音増幅器を図面に基づいて詳細に説明する。なお、以下の実施の形態により、本発明が限定されるものではない。また、以下の説明における素子間の接続は電気的接続であり、接続される素子の間に他の素子が含まれていてもよい。

実施の形態．
図１は、本実施の形態に係る低雑音増幅器１００の構成例を示す回路図である。本実施の形態に係る低雑音増幅器１００は、図１に示すように、増幅素子であるＦＥＴ１１を有する。図１では、ＦＥＴ１１が電界効果トランジスタ（ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ：ＦＥＴ）である場合を例示しているが、ＦＥＴ以外の増幅素子を用いてもよい。以下、ＦＥＴ１１がＦＥＴの場合を想定し、ＦＥＴ１１が有する３つの端子を、それぞれゲート、ドレイン及びソースと呼ぶ。なお、ゲートは制御端子、ドレインは第１端子、ソースは第２端子と言い替えてもよい。

本実施の形態に係る低雑音増幅器１００は、並列接続されたＦＥＴ３、抵抗４及び並列抵抗５と、直列キャパシタ６及び直列インダクタ７と、インダクタ８、キャパシタ９及び抵抗１０で構成されたゲートバイアス回路を兼ねた並列回路と、で構成された入力整合回路３０を備える。このように構成された入力整合回路３０は、一端側が入力端子１に接続され、他端側がＦＥＴ１１のゲートに接続される。また、抵抗４の一端はＦＥＴ３のゲートに接続され、抵抗４の他端は、ＦＥＴ３へのゲートバイアス電圧が印加されるゲートバイアス端子２１に接続される。また、抵抗１０の一端は、インダクタ８とキャパシタ９との接続点に接続され、抵抗１０の他端は、ＦＥＴ１１へのゲートバイアス電圧が印加されるゲートバイアス端子２０に接続される。

また、本実施の形態に係る低雑音増幅器１００は、一端側がＦＥＴ１１のソースに接続され、他端側が接地されるインダクタ１２、抵抗１３及びキャパシタ１４で構成される回路４０を備える。

更に、本実施の形態に係る低雑音増幅器１００は、ＦＥＴ１１のドレインと出力端子間に接続される直列インダクタ１５、インダクタ１６及びキャパシタ１７で構成されたドレインバイアス回路を兼ねた並列回路と、直列キャパシタ１８とで構成された出力整合回路５０を備える。このように構成された出力整合回路５０は、一端側が出力端子２に接続され、他端側がＦＥＴ１１のドレインに接続される。また、インダクタ１６とキャパシタ１７との接続点は引き出されてＦＥＴ１１へのドレインバイアス電圧が印加されるドレインバイアス端子１９に接続される。

上記のように、本実施の形態に係る低雑音増幅器１００は、直流を遮断する直列キャパシタ６を含み、一方の端子側がＦＥＴ１１のゲートに電気的に接続され、他方の端子側には、接地されるＦＥＴ３を備えた入力整合回路３０と、入力整合回路３０に接続されるＦＥＴ１１と、ＦＥＴ１１に接続される出力整合回路５０と、を備えて構成される。

ＦＥＴ３は、スイッチング素子として動作する。なお、後述のように、オフ状態となるときに容量性を示し、オン状態となるときに低抵抗性を示すスイッチング素子であれば、ＦＥＴ以外のスイッチング素子を用いてもよい。

図１は、１段の回路構成を示しているが、複数の増幅素子を用いて多段に構成してもよい。なお、多段に構成する場合、又は、次段の入力回路が直流遮断用のキャパシタを有している場合、直列キャパシタ１８を省略してもよい。

次に、本実施の形態に係る低雑音増幅器１００の動作について、図２及び図３の回路図を用いて説明する。図２は、ＦＥＴ３をオフ動作させたときの図１の回路の等価回路図である。図３は、ＦＥＴ３をオン動作させたときの図１の回路の等価回路図である。

ゲートバイアス端子２１によりＦＥＴ３をオフさせることで図２に示すようにＦＥＴ３は並列容量２２として動作し、入力整合回路３０の並列容量となり信号が通過するため、低雑音増幅器として動作する。

一方、ゲートバイアス端子２１によりＦＥＴ３をオンさせることでＦＥＴ３は図３に示すように、並列抵抗２３として動作し入力整合回路３０への信号を遮断するため入力整合回路３０がＦＥＴ１１から見て不整合となり、入力端子１からの入力信号がＦＥＴ１１のゲートに印加されるのを抑止することができる。

以上のように、ＦＥＴ３の動作状態を切り替えることにより、低雑音増幅器１００の増幅機能の動作及び非動作を切り替えることができる。上述のように、ＦＥＴ３をオフ状態とすることにより、ＦＥＴ１１への入力電力を通過させることができる。また、ＦＥＴ３をオン状態とすることにより、ＦＥＴ１１への入力電力を遮断することができる。

特許文献１に代表される従来の低雑音増幅器では、入力電力の通過又は遮断を制御するためのスイッチが装荷されたショートスタブを２組有し、且つ、これら２組のショートスタブの主線路における接続点を入力ＲＦ信号波長の１／４の長さだけ離間させる必要があり、回路が大型化し、コストも増大していた。これに対し、本実施の形態にかかる低雑音増幅器１００では、増幅素子であるＦＥＴ１１への入力電力の通過又は遮断を制御するための機能を、１／４波長線路とその両端にショートスタブを装荷せずに構成できるので、回路の大型化及びコストの増大を抑制した低雑音増幅器を構成できるという効果が得られる。

なお、本実施の形態に係る低雑音増幅器１００は、マイクロ波受信機に用いることができる。最近の技術動向として、低雑音増幅器には、小型化及び低コスト化の要請と共に、入力電力に対する高耐電力化が求められている。低雑音増幅器を高耐電力化する際には、低雑音増幅器の前段に高耐電力スイッチ、リミッタ、サーキュレータといった回路部品が設けられることが多い。低雑音増幅器の増幅系においても、入力電力に耐えられるように、初段のＦＥＴのサイズを増加したり、バランス型の構成にしたりして、入力電力に対する耐性を高めているのが現状である。特に、レーダ装置に用いられる低雑音増幅器では、送信系の出力電力の回り込みによって初段のＦＥＴが損傷しないように、入力電力を減衰させる必要がある。このような要請に対し、本実施の形態に係る低雑音増幅器１００では、ＦＥＴ３をオン状態とすることで入力端子１からの入力電力を遮断することができるので、初段のＦＥＴであるＦＥＴ１１の保護が可能となる。

また、本実施の形態に係る低雑音増幅器１００によれば、増幅素子であるＦＥＴ１１のサイズの増加、及びＦＥＴ１１を含む増幅系の回路構成が複雑化するのを抑止することができるので、低雑音増幅器１００の小型化、低損失化、低価格化を図ることができる。

なお、以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。

１入力端子、２出力端子、３，１１ＦＥＴ、４，１０，１３抵抗、５，２３並列抵抗、６，１８直列キャパシタ、９，１４，１７キャパシタ、７，１５直列インダクタ、８，１２，１６インダクタ、１９ドレインバイアス端子、２０，２１ゲートバイアス端子、２２並列容量、３０入力整合回路、４０回路、５０出力整合回路、１００低雑音増幅器。

Claims

一端が接地されるスイッチング素子と、直流を遮断する直列キャパシタとを含む入力整合回路と、前記入力整合回路に接続される増幅素子と、前記増幅素子に接続される出力整合回路と、を備えた低雑音増幅器であって、
前記直列キャパシタは、一方の端子側が前記増幅素子のゲートに電気的に接続され、他方の端子側が前記スイッチング素子の他端に接続され、
前記スイッチング素子の前記他端は、前記低雑音増幅器の入力端子に接続され、
前記増幅素子への入力電力を通過させるときは、前記スイッチング素子をオフ状態に制御し、前記増幅素子への入力電力を遮断するときは、前記スイッチング素子をオン状態に制御し、
前記スイッチング素子は、オフ状態に制御されるときは前記入力整合回路の並列容量として動作し、オン状態に制御されるときは前記入力整合回路の並列抵抗として動作する
ことを特徴とする低雑音増幅器。