JP6790372B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6790372B2
JP6790372B2 JP2016020743A JP2016020743A JP6790372B2 JP 6790372 B2 JP6790372 B2 JP 6790372B2 JP 2016020743 A JP2016020743 A JP 2016020743A JP 2016020743 A JP2016020743 A JP 2016020743A JP 6790372 B2 JP6790372 B2 JP 6790372B2
Authority
JP
Japan
Prior art keywords
circuit pattern
semiconductor device
lead frame
case
semiconductor element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016020743A
Other languages
English (en)
Other versions
JP2017139406A (ja
Inventor
尚 香月
尚 香月
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2016020743A priority Critical patent/JP6790372B2/ja
Priority to CN201611232698.5A priority patent/CN107046009B/zh
Priority to US15/397,692 priority patent/US10461024B2/en
Publication of JP2017139406A publication Critical patent/JP2017139406A/ja
Application granted granted Critical
Publication of JP6790372B2 publication Critical patent/JP6790372B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/057—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/049—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body the other leads being perpendicular to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

本発明は、半導体装置に関する。
半導体装置は、パワー半導体素子を含み、電力変換装置、または、スイッチング装置として利用されている。例えば、半導体装置は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等を含む半導体素子が接続されて、スイッチング装置として機能することができる。
このような半導体装置では、おもて面に主回路配線パターンが、裏面に金属板がそれぞれ形成された絶縁層を備える主回路基板と、主回路配線パターン上にはんだを介して設けられた半導体素子とを有する（例えば、特許文献１参照）。半導体素子から発生される熱が金属板から放熱される。
また、半導体装置では、主回路配線パターンは、半導体素子からの発熱を十分確保するために、その厚さを大きくして、許容できる熱容量を増加させることが望まれる。
しかしながら、半導体装置では、主回路配線パターンの厚さを大きくすると、当該主回路配線パターンの形成のエッチングのため、また、沿面距離を要することから主回路配線パターン間にはある程度の幅を設ける必要がある。このため、結果として、半導体装置の大型化を招いてしまう。
特開２０１３−２５８３２１号公報
半導体装置では、大型化を抑制するために、例えば、主回路配線パターンの厚さを制限すると、既述の通り、主回路配線パターンの半導体素子の発熱を許容できる熱容量も制限されてしまう。このため、半導体装置は、半導体素子を動作させるとすぐに温度が上昇して動作温度範囲を超えてしまい、故障、誤動作が生じてしまうおそれがあるという問題点があった。
本発明はこのような点を鑑みてなされたものであり、大型化を抑制しつつ、半導体素子からの発熱を許容できる熱容量が確保された半導体装置を提供することを目的とする。
本発明の一観点によれば、絶縁板と、前記絶縁板の主面に設けられた、第１回路パターン及び第２回路パターンを含む回路板とを有する積層基板と、前記積層基板の外周縁に設けられた、前記外周縁を取り囲むケースと、他方が前記第１回路パターンに接続され、一方が前記ケースから外部に設けられ、前記第２回路パターン上を前記第２回路パターンに対して間隙を空けて通過する第１リードフレームと、前記第２回路パターンを埋設して、前記第２回路パターンと前記第１リードフレームとの前記間隙に設けられた絶縁層と、前記ケース内の前記第１リードフレーム上に設けられた半導体素子と、を有する半導体装置が提供される。
開示の技術によれば、大型化を抑制しつつ、半導体装置の信頼性の低下を抑制することができる。
実施の形態の半導体装置の断面図である。 実施の形態の半導体装置の上面図である。 参考例の半導体装置の断面図である。 参考例の半導体装置の上面図である。 実施の形態の半導体装置の製造方法を説明するための図（その１）である。 実施の形態の半導体装置の製造方法を説明するための図（その２）である。 実施の形態の半導体装置の別の製造方法を説明するための図である。
以下、実施の形態について図面を用いて説明する。
実施の形態の半導体装置について、図１及び図２を用いて説明する。
図１は、実施の形態の半導体装置の断面図であり、図２は、実施の形態の半導体装置の上面図である。
なお、図１は、図２における一点鎖線Ｘ−Ｘにおける断面図である。また、図２では、図１に関する構成に符号を付している。
半導体装置１００は、セラミックス等で構成される絶縁板１１１と、絶縁板１１１のおもて面に形成され、導電性の回路パターン１１２ａ〜１１２ｄを含む回路板１１２とを有する積層基板１１０と、絶縁板１１１の裏面に形成された、アルミニウム等の金属で構成された放熱板１２０とを有する。
リードフレーム１５１の一端部が、回路板１１２の回路パターン１１２ｃ上にはんだ１４１を介して接続され、リードフレーム１５１の他端部が後述するケース１６０から外側に絶縁板１１１のおもて面と平行に延出している。同様に、リードフレーム１５２の一端部が、回路板１１２の回路パターン１１２ｄ上にはんだ１４２を介して接続され、リードフレーム１５２の他端部が後述するケース１６０から外側に絶縁板１１１のおもて面と平行に延出している。リードフレーム１５２の一端が回路パターン１１２ｄ上にはんだ１４２を介して接続することで、半導体素子１８０からワイヤ１９０に伝わる熱を回路基板１１２の裏面に放熱しやすくなる。
絶縁性を有する樹脂で構成された絶縁層１３１，１３２が、回路板１１２のうちリードフレーム１５１の下部の絶縁板１１１上の回路パターン１１２ａ，１１２ｂをそれぞれ埋設している。また、このような絶縁層１３１，１３２は、図２（一点鎖線で囲まれた斜線部）に示されるように、回路パターン１１２ａ，１１２ｂのリードフレーム１５１に覆われる箇所のみを埋設している。したがって、回路パターン１１２ａ，１１２ｂとリードフレーム１５１とは絶縁性が保たれている。なお、絶縁層１３１，１３２間は樹脂で埋設することも可能である。
また、仮に、絶縁層１３２が回路パターン１１２ｃまたははんだ１４１のどちらか一方の表面に接触してしまうと、半導体素子１８０の発熱の伝導経路が塞がれてしまい、熱伝導性が低下してしまう。このため、絶縁層１３２が、回路パターン１１２ｃまたははんだ１４１のどちらか一方の表面に接触しないようにするために隙間１３３を設けることが望まれる。
半導体素子１８０は、リードフレーム１５１の回路パターン１１２ｃ上の領域にはんだ１７０を介して設けられている。また、半導体素子１８０は、リードフレーム１５２とワイヤ１９０により電気的に接続されている。
ケース１６０は、積層基板１１０、リードフレーム１５１，１５２、半導体素子１８０、ワイヤ１９０を内部に収納して、積層基板１１０の外周縁に設けられている。さらに、封止樹脂２００がケース１６０内に充填されて、ケース１６０内の積層基板１１０、リードフレーム１５１，１５２、半導体素子１８０、ワイヤ１９０が封止される。
なお、隙間１３３は、空洞の状態より、封止樹脂２００が充填されている方が熱の伝わりがよくなるため、封止樹脂２００が充填されているのが望ましい。
半導体装置１００は、このような構成を成している。
ここで、実施の形態の半導体装置１００に対する参考例として、リードフレームが回路パターンに接続されておらず、ケースに取り付けられて、半導体素子が回路パターンに設けられている半導体装置について、図３及び図４を用いて説明する。
図３は、参考例の半導体装置の断面図であり、図４は、参考例の半導体装置の上面図である。
なお、図３は、図４における一点鎖線Ｘ−Ｘにおける断面図である。また、図４では、図３に関する構成に符号を付している。
半導体装置５００は、セラミックス等で構成される絶縁板５１１と、絶縁板５１１のおもて面に形成され、導電性の回路パターン５１２ａ〜５１２ｃを含む回路板５１２とを有する積層基板５１０と、絶縁板５１１の裏面に形成された、アルミニウム等の金属で構成される放熱板５２０とを有する。
半導体素子５４０が、はんだ５３０を介して回路板５１２の回路パターン５１２ｃ上に設けられている。
ケース５６０が積層基板５１０の外周縁に取り付けられて、積層基板５１０と、半導体素子５４０と、後述するワイヤ５７１，５７２を内部に収納する。
リードフレーム５５１，５５２は、その一端部がケース５６０上に配置され、その他端部がケース５６０の外部に延出している。
ワイヤ５７１が、半導体素子５４０とリードフレーム５５２とを電気的に接続し、ワイヤ５７２が、リードフレーム５５１と回路パターン５１２ｃとを電気的に接続している。
封止樹脂５８０がケース５６０内に充填されて、積層基板５１０と、半導体素子５４０と、リードフレーム５５１，５５２（の一端部）と、ワイヤ５７１，５７２とを封止する。
このような半導体装置５００では、半導体素子５４０の動作時の発熱がはんだ５３０を通じて回路パターン５１２ｃに伝導する。そして、当該発熱が回路パターン５１２ｃに保持されるようになる。
ところで、半導体装置５００では、大型化を抑制するために、その厚さを薄くすることが図られる。例えば、回路板５１２の回路パターン５１２ａ〜５１２ｃの厚さを薄くすることが望まれる。回路パターン５１２ａ〜５１２ｃは、その厚さを薄くすると、半導体素子５４０からの発熱を許容できる熱容量が減少してしまう。このため、半導体装置５００は、半導体素子５４０を動作させるとすぐに温度が上昇して動作温度範囲を超えてしまい、故障、誤動作が生じてしまうおそれがある。
そこで、実施の形態の半導体装置１００は、絶縁板１１１と、絶縁板１１１のおもて面に形成され、回路パターン１１２ａ〜１１２ｄで構成された回路板１１２とを有する積層基板１１０と、絶縁板１１１の裏面に形成された、放熱板１２０とを有し、積層基板１１０の外周縁にケース１６０が取り付けられている。半導体装置１００は、リードフレーム１５１が、その一端部がはんだ１４１を介して回路パターン１１２ｃに接続されて、その他端部がケース１６０から外側に延出している。同様に、リードフレーム１５２が、その一端部がはんだ１４２を介して回路パターン１１２ｄに接続されて、その他端部がケース１６０から外側に延出している。この際、リードフレーム１５１に覆われている回路パターン１１２ａ，１１２ｂはそれぞれ絶縁層１３１，１３２で埋設されている。さらに、半導体素子１８０が、リードフレーム１５１の回路パターン１１２ｃ上の領域にはんだ１７０を介して設けられている。ワイヤ１９０が、半導体素子１８０と、リードフレーム１５２の回路パターン１１２ｄ上の領域とを電気的に接続している。
このような半導体装置１００では、半導体素子１８０の発熱は、はんだ１７０、リードフレーム１５１、はんだ１４１、回路パターン１１２ｃを伝導する。特に、リードフレーム１５１は回路パターン１１２ｃよりも厚いために、例えば、図３及び図４の半導体装置５００の場合と比較して、半導体素子１８０からの、許容される熱容量が増加することになる。このため、半導体装置１００は、半導体素子１８０の発熱を許容できる熱容量を十分確保することができる。したがって、半導体装置１００は、半導体素子１８０を動作させても、すぐに温度が上昇することがなく、温度が動作温度範囲内に収まり、故障、誤動作の発生が抑制されて、半導体装置１００の信頼性の低下が防止されるようになる。
半導体素子１８０とリードフレーム１５２の回路パターン１１２ｄ上の領域とを接続するワイヤ１９０も、上記と同様のことが言える。すなわち、半導体素子１８０の発熱がワイヤ１９０を伝導すると、リードフレーム１５２、はんだ１４２、回路パターン１１２ｄを伝導する。この場合でも、半導体装置１００は、半導体素子１８０の発熱を許容できる熱容量を十分確保することができる。
また、半導体装置１００は、リードフレーム１５１の一端部を積層基板１１０の回路パターン１１２ｃに接続させ、その他端部をケース１６０の外側に延出し、また、リードフレーム１５２の一端部を積層基板１１０の回路パターン１１２ｄに接続させ、その他端部をケース１６０の外側に延出している。このため、半導体装置１００は、図３及び図４の半導体装置５００の場合と比較して、平面視の面積を小さくすることができる。例えば、図３に示す半導体装置５００の幅は、４０ｍｍ〜５０ｍｍ程度であった。一方、図１に示す半導体装置１００の幅は２５ｍｍ〜３５ｍｍ程度であって、半導体装置５００よりも小さくなっている。
次に、このような半導体装置１００の製造方向について図５及び図６を用いて説明する。
図５及び図６は、実施の形態の半導体装置の製造方法を説明するための図である。
まず、絶縁板１１１上に金属板を形成する。当該金属板を所望のパターンにエッチングして、絶縁板１１１上に、回路パターン１１２ａ〜１１２ｄで構成される回路板１１２を形成することで積層基板１１０が構成される。
次いで、積層基板１１０（絶縁板１１１）の裏面に、アルミニウム等で構成される放熱板１２０を形成する（図５（Ａ））。
次いで、積層基板１１０の回路板１１２の回路パターン１１２ａ，１１２ｂの所定の領域上に、絶縁性を備える、例えば、エポキシ樹脂等で構成される絶縁層１３１，１３２をそれぞれ塗布する。絶縁層１３１，１３２はディスペンサー等を用いて塗布してもよく、スクリーン印刷を用いて塗布してもよい。
次いで、積層基板１１０の回路板１１２の回路パターン１１２ｃ，１１２ｄ上に、はんだ１４１，１４２をそれぞれ塗布する（図５（Ｂ））。
なお、この場合、はんだ１４１，１４２に代わって、導電性接着剤を用いることも可能である。
次いで、リードフレーム１５１，１５２がインサート成形によって予め取り付けられたケース１６０を用意する。このようなケース１６０を積層基板１１０の外周縁に取り付けて、リードフレーム１５１の一端部をはんだ１４１上に、リードフレーム１５２の一端部をはんだ１４２上にそれぞれ配置する。そして、所定の温度で加熱して、はんだ１４１，１４２を溶融させた後に凝固させる。これにより、リードフレーム１５１の一端部とはんだ１４１とが接続し、リードフレーム１５２の一端部とはんだ１４２とが接続する（図６（Ａ））。
なお、ケース１６０は積層基板１１０に接着剤を介して取り付けられる。
次いで、半導体素子１８０を、リードフレーム１５１の回路パターン１１２ｃ上の領域にはんだ１７０を介して配置する。なお、はんだ１７０の融点は、はんだ１４１，１４２の融点よりも低いものを用いる。この場合、例えば、はんだ１４１，１４２は、錫−アンチモン系が、はんだ１７０は、錫−銀系がそれぞれ用いられる。そして、はんだ１４１，１４２の融点よりも低い温度で加熱して、はんだ１７０を溶融させた後に凝固させる。これにより、半導体素子１８０がはんだ１７０を介してリードフレーム１５１の回路パターン１１２ｃ上の領域に接続する。
次いで、半導体素子１８０と、リードフレーム１５２の回路パターン１１２ｄ上の領域とをワイヤ１９０で電気的に接続する（図６（Ｂ））。
次いで、ケース１６０内に封止樹脂２００を充填して、ケース１６０内の積層基板１１０、リードフレーム１５１，１５２、半導体素子１８０、ワイヤ１９０を封止する。
これにより、図１に示される半導体装置１００が形成される。
また、このような半導体装置１００の製造方法としては、図５（Ｂ）の後、例えば、図７で示される工程を行うことも可能である。
図７は、実施の形態の半導体装置の別の製造方法を説明するための図である。
リードフレーム１５１，１５２が予め取り付けられたケース１６０を用意する。リードフレーム１５１の所定領域にはんだ１７０を介して半導体素子１８０を配置する。そして、所定の温度で加熱して、はんだ１７０を溶融させた後に凝固させる。これにより、リードフレーム１５１の一端部と半導体素子１８０とが接続する（図７（Ａ））。
次いで、図５（Ｂ）の積層基板１１０に、図７（Ａ）のケース１６０を取り付けて、リードフレーム１５１の一端部を回路パターン１１２ｃ上のはんだ１４１上にセットし、リードフレーム１５２の一端部を回路パターン１１２ｄ上のはんだ１４２上にセットする。なお、ケース１６０は積層基板１１０に接着剤を介して取り付けられる。また、この場合、はんだ１４１，１４２の融点は、はんだ１７０の融点よりも低いものを用いる。例えば、はんだ１４１，１４２は、錫−銀系が、はんだ１７０は、錫−アンチモン系がそれぞれ用いられる。そして、はんだ１７０の融点によりも低い温度で加熱して、はんだ１４１，１４２を溶融させた後、凝固させる。これにより、リードフレーム１５１，１５２の一端部がはんだ１４１，１４２を介して回路パターン１１２ｃ，１１２ｄにそれぞれ接続する（図７（Ｂ））。
次いで、半導体素子１８０と、リードフレーム１５２の回路パターン１１２ｄ上の領域とをワイヤ１９０で電気的に接続する。
次いで、ケース１６０内に封止樹脂２００を充填して、ケース１６０内の積層基板１１０、リードフレーム１５１，１５２、半導体素子１８０、ワイヤ１９０を封止する。
これにより、図１に示される半導体装置１００が形成される。
図３及び図４の半導体装置５００では、半導体素子５４０の裏面電極と、リードフレーム５５１とをワイヤ５７２で電気的に接続するようにしている。一方、半導体装置１００では、半導体素子１８０の裏面電極と、リードフレーム１５１とが直接電気的に接続されている。このため、半導体装置１００では、半導体装置５００と比べてワイヤボンディング工程を減らすことができ、製造コストが削減される。
１００ 半導体装置
１１０ 積層基板
１１１ 絶縁板
１１２ 回路板
１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ 回路パターン
１２０ 放熱板
１３１，１３２ 絶縁層
１３３ 隙間
１４１，１４２，１７０ はんだ
１５１，１５２ リードフレーム
１６０ ケース
１８０ 半導体素子
１９０ ワイヤ
２００ 封止樹脂

Claims (7)

  1. 絶縁板と、前記絶縁板の主面に設けられた、第１回路パターン及び第２回路パターンを含む回路板とを有する積層基板と、
    前記積層基板の外周縁に設けられた、前記外周縁を取り囲むケースと、
    他方が前記第１回路パターンに接続され、一方が前記ケースから外部に設けられ、前記第２回路パターン上を前記第２回路パターンに対して間隙を空けて通過する第１リードフレームと、
    前記第２回路パターンを埋設して、前記第２回路パターンと前記第１リードフレームとの前記間隙に設けられた絶縁層と、
    前記ケース内の前記第１リードフレーム上に設けられた半導体素子と、
    を有する半導体装置。
  2. 前記半導体素子は、
    前記第１リードフレームの前記第１回路パターン上に対する領域に設けられている、
    請求項１記載の半導体装置。
  3. 前記絶縁層と、前記第１回路パターンの側部との間に隙間が設けられている、
    請求項１記載の半導体装置。
  4. 前記第１リードフレームは、前記第１回路パターンよりも厚い、
    請求項１乃至３のいずれかに記載の半導体装置。
  5. 前記回路板に含まれて、前記絶縁板の主面に設けられ、前記第１回路パターンを挟んで前記第２回路パターンの反対側に配置された第３回路パターンと、
    前記第３回路パターンに他方が接続され、一方が前記ケースから外部に設けられた第２リードフレームと、
    前記半導体素子と、前記第２リードフレームの前記第３回路パターン上に対する領域とを接続するワイヤと、
    を有する請求項１乃至４のいずれかに記載の半導体装置。
  6. 前記第２リードフレームは、前記第３回路パターンよりも厚い、
    請求項５記載の半導体装置。
  7. 前記第２リードフレームと前記第３回路パターンは、はんだまたは導電性接着剤によって接続されている、
    請求項５記載の半導体装置。
JP2016020743A 2016-02-05 2016-02-05 半導体装置 Active JP6790372B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2016020743A JP6790372B2 (ja) 2016-02-05 2016-02-05 半導体装置
CN201611232698.5A CN107046009B (zh) 2016-02-05 2016-12-28 半导体装置
US15/397,692 US10461024B2 (en) 2016-02-05 2017-01-03 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016020743A JP6790372B2 (ja) 2016-02-05 2016-02-05 半導体装置

Publications (2)

Publication Number Publication Date
JP2017139406A JP2017139406A (ja) 2017-08-10
JP6790372B2 true JP6790372B2 (ja) 2020-11-25

Family

ID=59498360

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016020743A Active JP6790372B2 (ja) 2016-02-05 2016-02-05 半導体装置

Country Status (3)

Country Link
US (1) US10461024B2 (ja)
JP (1) JP6790372B2 (ja)
CN (1) CN107046009B (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2018305075A1 (en) 2017-07-18 2019-11-14 Komatsu Ltd. Parameter identifying device, simulation device, and parameter identifying method
WO2019235097A1 (ja) * 2018-06-06 2019-12-12 富士電機株式会社 半導体装置
JP7247574B2 (ja) * 2018-12-19 2023-03-29 富士電機株式会社 半導体装置
JP7338204B2 (ja) * 2019-04-01 2023-09-05 富士電機株式会社 半導体装置
JP7494521B2 (ja) * 2020-03-30 2024-06-04 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP2022037739A (ja) 2020-08-25 2022-03-09 富士電機株式会社 半導体装置及び半導体装置の製造方法
DE112021000290T5 (de) 2020-08-28 2022-11-03 Fuji Electric Co., Ltd. Halbleitervorrichtung

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5559374A (en) * 1993-03-25 1996-09-24 Sanyo Electric Co., Ltd. Hybrid integrated circuit
JP3429921B2 (ja) * 1995-10-26 2003-07-28 三菱電機株式会社 半導体装置
CN100440500C (zh) * 2003-03-11 2008-12-03 古河电气工业株式会社 印刷配线基板、其制造方法、引线框封装件以及光模块
JP2005064479A (ja) * 2003-07-31 2005-03-10 Sanyo Electric Co Ltd 回路モジュール
US7440286B2 (en) * 2005-04-21 2008-10-21 Super Talent Electronics, Inc. Extended USB dual-personality card reader
KR20110124372A (ko) 2004-04-05 2011-11-16 미쓰비시 마테리알 가부시키가이샤 Ａｌ／ＡｌＮ 접합체, 전력 모듈용 기판 및 전력 모듈, 그리고 Ａｌ／ＡｌＮ 접합체의 제조 방법
JP4492257B2 (ja) 2004-08-26 2010-06-30 富士電機システムズ株式会社 半導体モジュールおよびその製造方法
KR20080031446A (ko) * 2005-08-31 2008-04-08 산요덴키가부시키가이샤 회로 장치 및 그 제조 방법
US7723860B2 (en) * 2005-09-30 2010-05-25 Hydro-Industries Tynat Ltd Pipeline deployed hydroelectric generator
US7957158B2 (en) * 2006-10-31 2011-06-07 Sanyo Electric Co., Ltd. Circuit device
KR101489325B1 (ko) * 2007-03-12 2015-02-06 페어차일드코리아반도체 주식회사 플립-칩 방식의 적층형 파워 모듈 및 그 파워 모듈의제조방법
JP4934559B2 (ja) * 2007-09-27 2012-05-16 オンセミコンダクター・トレーディング・リミテッド 回路装置およびその製造方法
JP5749468B2 (ja) * 2010-09-24 2015-07-15 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 回路装置およびその製造方法
JP2012209469A (ja) 2011-03-30 2012-10-25 Mitsubishi Electric Corp 電力用半導体装置
JP5682511B2 (ja) * 2011-08-31 2015-03-11 サンケン電気株式会社 半導体モジュール
JP2013138087A (ja) 2011-12-28 2013-07-11 Sanken Electric Co Ltd 半導体モジュール及びその製造方法
JP2013258321A (ja) 2012-06-13 2013-12-26 Fuji Electric Co Ltd 半導体装置
CN104465603A (zh) * 2013-09-23 2015-03-25 台达电子企业管理（上海）有限公司 功率模块

Also Published As

Publication number Publication date
US10461024B2 (en) 2019-10-29
CN107046009B (zh) 2022-03-15
US20170229389A1 (en) 2017-08-10
JP2017139406A (ja) 2017-08-10
CN107046009A (zh) 2017-08-15

Similar Documents

Publication Publication Date Title
JP6790372B2 (ja) 半導体装置
JP3868777B2 (ja) 半導体装置
US20150008570A1 (en) Semiconductor device
JP6813259B2 (ja) 半導体装置
US20120306086A1 (en) Semiconductor device and wiring substrate
JPH09260550A (ja) 半導体装置
JP2005191071A (ja) 半導体装置
JP7238330B2 (ja) 半導体装置及び半導体装置の製造方法
JP6129355B2 (ja) 電力半導体装置
JP6602981B2 (ja) 半導体装置
JP2005167075A (ja) 半導体装置
JP2016163024A (ja) パワーモジュール
JP6860334B2 (ja) 半導体装置
JP6095303B2 (ja) 半導体装置および半導体装置の製造方法
JP5341339B2 (ja) 回路装置
JP2006190728A (ja) 電力用半導体装置
JP2005116963A (ja) 半導体装置
JP2005347327A (ja) 半導体装置
JP7019809B2 (ja) 電力用半導体装置
JP5682511B2 (ja) 半導体モジュール
JP7050487B2 (ja) 電子デバイス
JP5741526B2 (ja) 半導体装置及びその製造方法
JP2008172120A (ja) パワーモジュール
JP6527777B2 (ja) 半導体装置及びそれを有する実装基板
JP2022045170A (ja) 半導体装置および半導体モジュール

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190111

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190924

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191029

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20191212

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20191212

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200106

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200616

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200813

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20201006

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20201019

R150 Certificate of patent or registration of utility model

Ref document number: 6790372

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250