JP6781810B2 - 半導体装置 - Google Patents
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- H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
-
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Description
ン、マニュファクチャ、または、組成物(コンポジション・オブ・マター)に関する。特
に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それら
の駆動方法、または、それらの製造方法に関する。
装置全般を指す。トランジスタ、半導体回路は、半導体装置の一態様である。また、演算
装置、記憶装置、撮像装置、電気光学装置、発電装置(薄膜太陽電池、有機薄膜太陽電池
等を含む)、及び電子機器は半導体装置を有している場合がある。
集積回路(IC)や画像表示装置(単に表示装置とも表記する)のような電子デバイスに
広く応用されている。トランジスタに適用可能な半導体材料としてシリコン系半導体材料
が広く知られているが、その他の材料として酸化物半導体が注目されている。
てトランジスタを作製する技術が開示されている(特許文献1及び特許文献2参照)。
ンジスタなどの半導体素子を高密度に集積した集積回路の要求が高まっている。
する。
性の高い半導体装置を提供することを課題の一とする。または、新規な構成の半導体装置
を提供することを課題の一とする。
一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課
題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、
図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
絶縁体の上の第1のバリア膜と、当該第1のバリア膜の上の第1の導電体と、当該第1の
導電体の上の第2のバリア膜と、当該第2のバリア膜の上の第2の絶縁体と、当該第2の
絶縁体の上の半導体と、を有し、当該第1の導電体は、当該第1のバリア膜と当該第2の
バリア膜に囲われている半導体装置である。
当該第1の絶縁体の上の第1のバリア膜と、当該第1のバリア膜の上の第1の導電体と、
当該第1の導電体の上の第2のバリア膜と、当該第2のバリア膜の上の第2の絶縁体と、
当該第2の絶縁体の上の半導体と、を有し、当該第1の絶縁体は、溝又は開口を有し、当
該第1の導電体の少なくとも一部は、当該溝又は開口に設けられ、当該第1の導電体は、
当該第1のバリア膜と当該第2のバリア膜に囲われている半導体装置である。
該半導体及び当該第1の導電体に設けられた開口に設けられた第2の導電体と、を有する
半導体装置である。
当該第1の絶縁体の上の第1のバリア膜と、当該第1のバリア膜の上の第1の導電体と、
当該第1の導電体の上の第2のバリア膜と、当該第2のバリア膜の上の第2の絶縁体と、
当該第2の絶縁体の上の半導体と、当該半導体の上に接する第2の導電体と、当該半導体
及び当該第2の導電体に設けられた開口に設けられた当該第1の素子と電気的に接続する
第3の導電体と、を有する半導体装置である。
当該第1の絶縁体の上の第1のバリア膜と、当該第1のバリア膜の上の第1の導電体と、
当該第1の導電体の上の第2のバリア膜と、当該第2のバリア膜の上の第2の絶縁体と、
当該第2の絶縁体の上の半導体と、当該半導体の上に接する第2の導電体と、当該半導体
及び当該第2の導電体の上の第3の絶縁体と、当該半導体と当該第3の絶縁体を介して重
なる第3の導電体と、を有し、当該第1の絶縁体は溝又は開口を有し、当該第1の導電体
の少なくとも一部は、当該溝又は開口に設けられ、当該第1の導電体は、当該第1のバリ
ア膜と当該第2のバリア膜に囲われ、当該半導体及び当該第2の導電体に設けられた開口
に設けられた当該第1の素子と電気的に接続する第4の導電体と、を有する半導体装置で
ある。
当該第1の絶縁体の上の第1のバリア膜と、当該第1のバリア膜の上の第1の導電体と、
当該第1の導電体の上の第2のバリア膜と、当該第2のバリア膜の上の第2の絶縁体と、
当該第2の絶縁体の上の半導体と、当該半導体の上に接する第2の導電体と、当該半導体
及び当該第2の導電体の上の第3の絶縁体と、当該半導体と当該第3の絶縁体を介して重
なる第3の導電体と、当該第3の導電体の上の第3のバリア膜と、当該第3のバリア膜の
上の第2の素子と、を有し、当該第1の導電体は、当該第1のバリア膜と当該第2のバリ
ア膜に囲われ、当該半導体及び当該第2の導電体に設けられた開口に設けられた当該第1
の素子及び当該第2の素子と電気的に接続する第4の導電体と、を有する半導体装置であ
る。
当該第1の絶縁体の上の第1のバリア膜と、当該第1のバリア膜の上の第1の導電体と、
当該第1の導電体の上の第2のバリア膜と、当該第2のバリア膜の上の第2の絶縁体と、
当該第2の絶縁体の上の半導体と、当該半導体の上に接する第2の導電体と、当該半導体
及び当該第2の導電体の上の第3の絶縁体と、当該半導体と当該第3の絶縁体を介して重
なる第3の導電体と、当該第3の導電体の上の第3のバリア膜と、当該第3のバリア膜の
上の第2の素子と、を有し、当該第1の絶縁体は、溝又は開口を有し、当該第1の導電体
の少なくとも一部は、当該溝又は開口に設けられ、当該第1の導電体は、当該第1のバリ
ア膜と当該第2のバリア膜に囲われ、当該半導体及び当該第2の導電体に設けられた開口
に設けられた当該第1の素子及び当該第2の素子と電気的に接続する第4の導電体と、を
有する半導体装置である。
コン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸
化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウムのうち、
少なくとも一を含むことが好ましい。
酸窒化物半導体膜、In−Ga系酸窒化物半導体膜、In−Zn系酸窒化物半導体膜、S
n系酸窒化物半導体膜、In系酸窒化物半導体膜、金属窒化膜(InN、ZnN等)等を
用いることができ、これらの材料の内、少なくとも一、若しくは、複数の材料の積層であ
ってもよい。
膜は、化学量論的組成を満たす酸素よりも多くの酸素を含む領域を有することが好ましい
。
cm3未満の領域を有することが好ましい。
領域を有することが好ましい。
絶縁膜であり、そのゲート絶縁膜は、含有する水素の濃度が、5×1018atoms/
cm3未満の領域を有することが好ましい。
、100mV/dec.以下であることが好ましい。
半導体装置を提供することができる。または、新規な構成の半導体装置等を提供すること
ができる。なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、
本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以
外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明
細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更
し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態
の記載内容に限定して解釈されるものではない。
同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様
の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されな
い。
ために付すものであり、数的に限定するものではない。
もよい。すなわち、配線の一部が電極として機能する場合や、電極の一部が配線として機
能する場合もある。
御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは
、IGFET(Insulated Gate Field Effect Trans
istor)や薄膜トランジスタ(TFT:Thin Film Transistor
)を含む。
されている状態をいう。したがって、−5°以上5°以下の場合も含まれる。また、「略
平行」とは、二つの直線が−30°以上30°以下の角度で配置されている状態をいう。
また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態
をいう。したがって、85°以上95°以下の場合も含まれる。また、「略垂直」とは、
二つの直線が60°以上120°以下の角度で配置されている状態をいう。
す。
[積層構造の構成例]
以下では、本発明の一態様の半導体装置に適用することのできる、トランジスタ100
を含む積層体10の例について説明する。図1は、以下で示す積層体10の断面概略図で
ある。
は、積層体20の上に積層体10、積層体10の上に積層体30を積層した例を示した。
例えば、積層体20として単結晶シリコン半導体を形成した上に、積層体10を形成し、
さらに上に積層体30として容量などの素子を形成することも可能である。
れた溝、又は、開口と、当該溝、又は、開口の内側と絶縁体102の上面とに接するバリ
ア膜103と、絶縁体102の溝、又は、開口内にバリア膜103を介して設けられた導
電体104aと、導電体104aの上面に接するバリア膜105aと、バリア膜103の
上面とバリア膜105aの上面とに接する絶縁体106と、絶縁体106の上面に接する
半導体107aと、半導体107aの上面に接する半導体108aと、半導体108aの
上面に接し、半導体108aと重なる領域で離間する導電体109b及び導電体109c
と、少なくとも導電体109b、導電体109c、半導体108a、及び半導体107a
に設けられた開口内に設けられた複数のプラグ120a、120bと、半導体108aの
上面に接する半導体113と、半導体113の上面に接する絶縁体114と、絶縁体11
4の上面に接する導電体115と、少なくとも半導体107a、半導体108a、半導体
113を覆うバリア膜116とが設けられている。
104aは、第2のゲート電極としての機能を有する。
導電体104aの酸化を防ぐことが出来る。
極として機能する。また、プラグ120a、120bは、少なくとも側面が半導体108
aと接するため、プラグ120a、120bの一方がソース電極として機能し、他方がド
レイン電極として機能する。なお、プラグ120aは導電体111b及び112aからな
り、プラグ120bは導電体111c及び112bからなる。
半導体107aに設けられた開口に形成されるため、半導体装置を微細化することが出来
る。
て機能する。
を有する。
15などが含まれる。
た、絶縁体102には、150nm程度の厚さを有する、TEOS(Tetra−Eth
yl−Ortho−Silicate)を用いて成膜した酸化シリコンを用いると好まし
い。
絶縁体101及び絶縁体102のそれぞれは、例えば酸化シリコン、酸化窒化シリコン、
窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化
アルミニウム、窒化アルミニウムなどを用いることもでき、積層または単層でもよい。
化層として機能する。絶縁体102の上面は、その上面の平坦性を高めるためにCMP(
Chemical Mechanical Polishing)法等を用いた平坦化処
理により平坦化されていてもよい。
、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒
化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフ
ニウムなどが挙げられる。特に、酸化アルミニウムは水や水素に対するバリア性に優れて
いるため好ましい。
絶縁材料を含む層を積層させて用いてもよい。例えば、酸化シリコンまたは酸化窒化シリ
コンを含む層、金属酸化物を含む層などを積層させて用いてもよい。
ガスを抑制させておくことが好ましい。水素や水は酸化物半導体にとって電気特性の変動
を引き起こす要因となりうる。またバリア膜103を介して下層から上層へ拡散する水素
や水は、バリア膜103により抑制することができる。
は、脱ガスを抑制させるため、バリア膜103を形成する前、またはバリア膜103にプ
ラグ120a、120bを形成するための開口を形成した直後に、バリア膜103よりも
下層に含まれる水素や水を除去するための加熱処理を施すことが好ましい。半導体装置を
構成する導電膜などの耐熱性や、トランジスタの電気特性が劣化しない程度であれば、加
熱処理の温度は高いほど好ましい。具体的には、例えば450℃以上、好ましくは490
℃以上、より好ましくは530℃以上の温度とすればよいが、650℃以上で行ってもよ
い。不活性ガス雰囲気下または減圧雰囲気下で1時間以上、好ましくは5時間以上、より
好ましくは10時間以上の加熱処理を行うことが好ましい。また加熱処理の温度は半導体
装置に含まれる配線、電極またはプラグの材料の耐熱性を考慮して決定すればよいが、例
えば当該材料の耐熱性が低い場合には、550℃以下、または600℃以下、または65
0℃以下、または800℃以下の温度で行えばよい。またこのような加熱処理は、少なく
とも1回以上行えばよいが、複数回行うとより好ましい。
好ましい。上述した材料は、水素、水に加え酸素に対してもバリア性に優れた材料である
。このような材料を用いることで、絶縁体106を加熱した時に放出される酸素がバリア
膜103よりも下層に、また、バリア膜116よりも上層に拡散することを抑制すること
ができる。その結果、絶縁体106から放出され、半導体107a、半導体108a、半
導体113に供給されうる酸素の量を増大させることができる。
少する、または水素や水を除去し、さらにバリア膜103により水素や水が半導体107
a、半導体108a、半導体113へ拡散することを抑制する。そのため、半導体107
a、半導体108a、半導体113の各層における水素及び水の含有量を、極めて低いも
のとすることができる。例えば、半導体107a、半導体108a、半導体113、また
は絶縁体114に含まれる水素濃度を5×1018atoms/cm3未満、好ましくは
1×1018atoms/cm3未満、さらに好ましくは3×1017atoms/cm
3未満にまで低減することができる。
オブ等から選択された金属、またはこれらの金属を主成分とする合金材料若しくは化合物
材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いる
ことができる。また、金属窒化物膜と上記の金属膜の積層構造を用いてもよい。金属窒化
物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金
属窒化物膜を設けることにより、金属膜の密着性を向上させることができ、剥離を防止す
ることができる。
化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化
物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加
したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、
上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。
該一層目の上の二層目として窒化チタン、当該二層目の上の三層目としてタングステンと
いう積層構造としても良い。
物半導体膜、In−Ga系酸窒化物半導体膜、In−Zn系酸窒化物半導体膜、Sn系酸
窒化物半導体膜、In系酸窒化物半導体膜、金属窒化膜(InN、ZnN等)等を設ける
ことが出来る。これらの膜は5eV以上、好ましくは5.5eV以上の仕事関数を有し、
酸化物半導体の電子親和力よりも大きい値であるため、酸化物半導体を用いたトランジス
タのしきい値電圧をプラスにシフトすることができ、所謂ノーマリーオフ特性のスイッチ
ング素子を実現できる。例えば、In−Ga−Zn系酸窒化物半導体膜を用いる場合、少
なくとも半導体107aより高い窒素濃度、具体的には7原子%以上の窒素を含むIn−
Ga−Zn系酸窒化物半導体膜を用いる。
導電体104aの酸化を防ぐことができ、導電体104aの抵抗値の増加を防ぐことが出
来る。
。
の酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの
酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。化学量論的組成を満たす酸素
よりも多くの酸素を含む酸化物膜は、昇温脱離ガス分光法(TDS:Thermal D
esorption Spectroscopy)分析にて、酸素原子に換算しての酸素
の脱離量が1.0×1018atoms/cm3以上、好ましくは3.0×1020at
oms/cm3以上である酸化物膜である。なお、上記TDS分析時における膜の表面温
度としては100℃以上700℃以下、または100℃以上500℃以下の範囲が好まし
い。
ることが好ましい。または、金属酸化物を用いることもできる。当該金属酸化物としては
、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イ
ットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。な
お、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有
量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量
が多い材料を示す。半導体材料として酸化物半導体を用いた場合、絶縁体106から脱離
した酸素が酸化物半導体に供給され、酸化物半導体中の酸素欠損を低減することが可能と
なる。その結果、トランジスタの電気特性の変動を抑制し、信頼性を高めることができる
。
段差がない構造にすれば、絶縁体106を薄く形成することが可能になる。
体を含んでいてもよい。特に、半導体108aは、シリコンよりもバンドギャップの大き
な半導体を含むことが好ましい。好適には、半導体108aは酸化物半導体を含んで構成
される。シリコンよりもバンドギャップが広く、且つキャリア密度の小さい半導体材料を
用いると、トランジスタのオフ状態における電流を低減できるため好ましい。
)を含むことが好ましい。より好ましくは、In−M−Zn系酸化物(MはAl、Ti、
Ga、Ge、Y、Zr、Sn、La、CeまたはHf等の金属)で表記される酸化物を含
む。
たは半導体の上面に対し垂直に配向し、且つ隣接する結晶部間には粒界を有さない酸化物
半導体膜を用いることが好ましい。
いトランジスタを実現できる。
の実施の形態で詳細に説明する。
間に、酸化物半導体を構成する金属元素のうち、少なくとも一の金属元素を構成元素とし
て含む酸化物を有することが好ましい。これにより、酸化物半導体と、該酸化物半導体と
重なる絶縁体との界面にトラップ準位が形成されることを抑制することができる。
面および底面が、酸化物半導体の界面準位形成防止のためのバリア膜として機能する酸化
物に接する構成とすることが好ましい。このような構成とすることにより、酸化物半導体
中および界面においてキャリアの生成要因となる酸素欠損の生成および不純物の混入を抑
制することが可能となるため、酸化物半導体を高純度真性化することができる。高純度真
性化とは、酸化物半導体を真性または実質的に真性にすることをいう。よって、当該酸化
物半導体を含むトランジスタの電気特性の変動を抑制し、信頼性の高い半導体装置を提供
することが可能となる。
1×1017/cm3未満、1×1015/cm3未満、または1×1013/cm3未
満である。酸化物半導体を高純度真性化することで、トランジスタに安定した電気特性を
付与することができる。
けられている。
以上含む酸化物を含むことが好ましい。
境界は不明瞭である場合がある。
、In−Ga系酸化物、In−Zn系酸化物、In−M−Zn系酸化物(MはAl、Ti
、Ga、Y、Zr、La、Ce、NdまたはHf)であり、且つ半導体108aよりも伝
導帯の下端のエネルギーが真空準位に近い材料を用いる。代表的には、半導体107aま
たは半導体113の伝導帯の下端のエネルギーと、半導体108aの伝導帯の下端のエネ
ルギーとの差が、0.05eV以上、0.07eV以上、0.1eV以上、または0.1
5eV以上、且つ2eV以下、1eV以下、0.5eV以下、または0.4eV以下とす
ることが好ましい。また、半導体113には、酸化ガリウムなどを用いることができる。
なお、場合によって半導体113は、ゲート絶縁膜の一部として機能する場合がある。
108aに比べてスタビライザとして機能するGaの含有量の多い酸化物を用いることに
より、半導体108aからの酸素の放出を抑制することができる。
数比のIn−Ga−Zn系酸化物を用いた場合、半導体107aまたは半導体113とし
て、例えばIn:Ga:Zn=1:3:2、1:3:4、1:3:6、1:6:4、1:
6:8、1:6:10、または1:9:6などの原子数比のIn−Ga−Zn系酸化物を
用いることができる。なお、半導体108a、半導体107aおよび半導体113の原子
数比はそれぞれ、誤差として上記の原子数比のプラスマイナス20%の変動を含む。また
、半導体107aと半導体113は、組成の同じ材料を用いてもよいし、異なる組成の材
料を用いてもよい。
なる半導体膜を成膜するために用いるターゲットは、該ターゲットが含有する金属元素の
原子数比をIn:M:Zn=x1:y1:z1としたときに、x1/y1の値が1/3以
上6以下、好ましくは1以上6以下であり、z1/y1が1/3以上6以下、好ましくは
1以上6以下の原子数比の酸化物を用いることが好ましい。なお、z1/y1を6以下と
することで、後述するCAAC−OS膜が形成されやすくなる。ターゲットの金属元素の
原子数比の代表例としては、In:M:Zn=1:1:1、3:1:2などがある。
導体107a、半導体113となる酸化物膜を成膜するために用いるターゲットは、該タ
ーゲットが含有する金属元素の原子数比をIn:M:Zn=x2:y2:z2としたとき
に、x2/y2<x1/y1であり、z2/y2の値が1/3以上6以下、好ましくは1
以上6以下の原子数比の酸化物を用いることが好ましい。なお、z2/y2を6以下とす
ることで、後述するCAAC−OS膜が形成されやすくなる。ターゲットの金属元素の原
子数比の代表例としては、In:M:Zn=1:3:4、1:3:6、1:3:8などが
ある。
エネルギーが真空準位に近い材料を用いることにより、半導体108aに主としてチャネ
ルが形成され、半導体108aが主な電流経路となる。このように、チャネルが形成され
る半導体108aを、同じ金属元素を含む半導体107aおよび半導体113で挟持する
ことにより、これらの界面準位の生成が抑制され、トランジスタの電気特性における信頼
性が向上する。
移動度、しきい値電圧等)に応じて適切な組成のものを用いればよい。また、必要とする
トランジスタの半導体特性を得るために、半導体108a、半導体107a、半導体11
3のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密
度等を適切なものとすることが好ましい。
aとの混合領域を有する場合がある。また、半導体108aと半導体113との間には、
半導体108aと半導体113との混合領域を有する場合がある。混合領域は、界面準位
密度が低くなる。そのため、半導体107a、半導体108aおよび半導体113の積層
体は、それぞれの界面近傍において、エネルギーが連続的に変化する(連続接合ともいう
。)バンド構造となる。
を容易にするため絶縁体106、半導体107a、半導体108a、半導体113および
ゲート絶縁膜として機能する絶縁体114の伝導帯下端のエネルギー(Ec)を示す。
113において、伝導帯下端のエネルギーが連続的に変化する。これは、半導体107a
、半導体108a、半導体113を構成する元素が共通することにより、酸素が相互に拡
散しやすい点からも理解される。したがって、半導体107a、半導体108a、半導体
113は組成が異なる層の積層体ではあるが、物性的に連続であるということもできる。
合(ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するU字型の井戸構
造)が形成されるように作製する。すなわち、各層の界面にトラップ中心や再結合中心の
ような欠陥準位を形成するような不純物が存在しないように積層構造を形成する。仮に、
積層された多層膜の層間に不純物が混在していると、エネルギーバンドの連続性が失われ
、界面でキャリアがトラップあるいは再結合により消滅してしまう。
いて示したが、それぞれが異なっていてもよい。例えば、半導体107aよりも半導体1
13のEcが高いエネルギーを有する場合、バンド構造の一部は、図29(B)のように
示される。
が半導体108aに形成されることがわかる。なお、半導体107a、半導体108a、
半導体113は伝導帯下端のエネルギーが連続的に変化しているため、U字型井戸(U
Shape Well)とも呼ぶことができる。また、このような構成で形成されたチャ
ネルを埋め込みチャネルということもできる。
傍には、不純物や欠陥に起因したトラップ準位が形成され得る。半導体107aおよび半
導体113があることにより、半導体108aと当該トラップ準位とを遠ざけることがで
きる。ただし、半導体107aまたは半導体113のEcと、半導体108aのEcとの
エネルギー差が小さい場合、半導体108aの電子が該エネルギー差を越えてトラップ準
位に達することがある。トラップ準位に電子が捕獲されることで、絶縁膜界面にマイナス
の固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
び半導体113のEcと、半導体108aとの間にエネルギー差を設けることが必要とな
る。それぞれの当該エネルギー差は、0.1eV以上が好ましく、0.15eV以上がよ
り好ましい。
好ましい。特にc軸に配向した結晶を用いることでトランジスタに安定した電気特性を付
与することができる。
108aとゲート絶縁膜として機能する絶縁体114の間にIn−Ga系酸化物(たとえ
ば、原子数比でIn:Ga=7:93)を設けてもよい。
物を用いる。例えば、半導体108aとして、半導体107aおよび半導体113よりも
電子親和力の0.07eV以上1.3eV以下、好ましくは0.1eV以上0.7eV以
下、さらに好ましくは0.15eV以上0.4eV以下の酸化物を用いる。なお、電子親
和力は、真空準位と伝導帯下端のエネルギーとの差である。
が好ましい。半導体108aが厚いほど、トランジスタのオン電流を高めることができる
。また、半導体107aは、半導体108aの界面準位の生成を抑制する効果が失われな
い程度の厚さであればよい。例えば、半導体108aの厚さは、半導体107aの厚さに
対して、1倍よりも大きく、好ましくは2倍以上、より好ましくは4倍以上、より好まし
くは6倍以上とすればよい。なお、トランジスタのオン電流を高める必要のない場合には
その限りではなく、半導体107aの厚さを半導体108aの厚さ以上としてもよい。
制する効果が失われない程度の厚さであればよい。例えば、半導体107aと同等または
それ以下の厚さとすればよい。半導体113が厚いと、ゲート電極として機能する導電体
115による電界が半導体108aに届きにくくなる恐れがあるため、半導体113は薄
く形成することが好ましい。例えば、半導体108aの厚さよりも薄くすればよい。なお
これに限られず、半導体113の厚さはゲート絶縁膜として機能する絶縁体114の耐圧
を考慮して、トランジスタを駆動させる電圧に応じて適宜設定すればよい。
含む絶縁体など)と接する場合、これらの界面に界面準位が形成され、該界面準位はチャ
ネルを形成することがある。このような場合、しきい値電圧の異なるトランジスタが出現
し、トランジスタの見かけ上のしきい値電圧が変動することがある。しかしながら、本構
成のトランジスタにおいては、半導体108aを構成する金属元素を一種以上含んで半導
体107aを有しているため、半導体107aと半導体108aとの界面に界面準位を形
成しにくくなる。よって半導体107aを設けることにより、トランジスタのしきい値電
圧などの電気特性のばらつきや変動を低減することができる。
が形成される場合、該界面で界面散乱がおこり、トランジスタの電界効果移動度が低下す
る場合がある。しかしながら、本構成のトランジスタにおいては、半導体108aを構成
する金属元素を一種以上含んで半導体113を有しているため、半導体108aと半導体
113との界面ではキャリアの散乱が起こりにくく、トランジスタの電界効果移動度を高
くすることができる。
、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからな
る単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例
えば、シリコンを含むアルミニウム膜の単層構造、チタン膜上にアルミニウム膜を積層す
る二層構造、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム
−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構
造、タングステン膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、その
チタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその
上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデ
ン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜
を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等が
ある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい
。
ルミニウム、酸化ハフニウム、酸化ガリウムまたはGa−Zn系金属酸化物、窒化シリコ
ンなどを用いればよく、積層または単層で設ける。
たハフニウムシリケート(HfSixOyNz)、窒素が添加されたハフニウムアルミネ
ート(HfAlxOyNz)、酸化イットリウムなどのhigh−k材料を用いてもよい
。
化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウ
ム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁
膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの
窒化物絶縁膜、またはこれらの混合材料を用いてもよい。
も多くの酸素を含む酸化物絶縁膜を用いることが好ましい。
せしめて、しきい値電圧を増大させることもできる。例えば、酸化シリコンと酸化ハフニ
ウムの積層膜のように、ゲート絶縁膜の一部に酸化ハフニウム、酸化アルミニウム、酸化
タンタルのような電子捕獲準位の多い材料を用い、より高い温度(半導体装置の使用温度
あるいは保管温度よりも高い温度、あるいは、125℃以上450℃以下、代表的には1
50℃以上300℃以下)の下で、ゲート電極の電位をソース電極やドレイン電極の電位
より高い状態を、1秒以上、代表的には1分以上維持することで、半導体層からゲート電
極に向かって、電子が移動し、そのうちのいくらかは電子捕獲準位に捕獲される。
がプラス側にシフトする。ゲート電極の電圧の制御によって電子の捕獲する量を制御する
ことができ、それに伴ってしきい値電圧を制御することができる。また、電子を捕獲せし
める処理は、トランジスタの作製過程におこなえばよい。
後、あるいは、前工程(ウェハー処理)の終了後、あるいは、ウェハーダイシング工程後
、パッケージ後等、工場出荷前のいずれかの段階で行うとよい。いずれの場合にも、その
後に125℃以上の温度に1時間以上さらされないことが好ましい。
タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属
を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムの
いずれか一または複数から選択された金属を用いてもよい。また、リン等の不純物元素を
ドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイド
を用いてもよい。また、導電体115は、単層構造でも、二層以上の積層構造としてもよ
い。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を
積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタ
ングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタング
ステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、
さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、
タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一
または複数の金属を組み合わせた合金膜を用いてもよい。
物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物
、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加し
たインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上
記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。
タルナイトライド、タングステン、窒化タングステン、ルテニウム、N型多結晶シリコン
、P型多結晶シリコン等を用いることも出来る。例えば、トランジスタ100をノーマリ
ーオフ化させるために、仕事関数の高い材料を用いると良い。仕事関数の高い材料として
は、タングステン、窒化タングステン、ルテニウムなどがある。
In−Sn系酸窒化物半導体膜、In−Ga系酸窒化物半導体膜、In−Zn系酸窒化物
半導体膜、Sn系酸窒化物半導体膜、In系酸窒化物半導体膜、金属窒化膜(InN、Z
nN等)等を設けてもよい。これらの膜は5eV以上、好ましくは5.5eV以上の仕事
関数を有し、酸化物半導体の電子親和力よりも大きい値であるため、酸化物半導体を用い
たトランジスタのしきい値電圧をプラスにシフトすることができ、所謂ノーマリーオフ特
性のスイッチング素子を実現できる。例えば、In−Ga−Zn系酸窒化物半導体膜を用
いる場合、少なくとも半導体108aより高い窒素濃度、具体的には7原子%以上のIn
−Ga−Zn系酸窒化物半導体膜を用いる。
由に、組み合わせ、適用、置き換えて実施することができる。
[作製方法例]
以下では、上記構成例で示した半導体装置の作製方法の一例について、図3乃至図6を
用いて説明する。
厚さを有する窒化シリコンを用いると好ましい。また、当該絶縁体102には、150n
m程度の厚さを有する、TEOS(Tetra−Ethyl−Ortho−Silica
te)を用いて成膜した酸化シリコンを用いると好ましい。
、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸
化アルミニウム、窒化アルミニウムなどを用いることもでき、積層または単層でもよい。
al Vapor Deposition)法(熱CVD法、PECVD(Plasma
Enhanced CVD)法等を含む)、MOCVD(Metal Organic
CVD)法、MBE(Molecular Beam Epitaxy)法、ALD(
Atomic Layer Deposition)法、PLD(Pulsed Las
er Deposition)法、HDP(High density plasma)
−CVD法、減圧CVD法(LP−CVD:low pressure CVD)、常圧
CVD法(AP−CVD:atmospheric pressure CVD)、コリ
メートスパッタリング法、またはロングスロースパッタリング法等で成膜することにより
形成してもよい。
込み性を向上させることができるため好ましい。またプラズマによるダメージを減らすに
は、熱CVD法、MOCVD法あるいはALD法が好ましい。
または減圧雰囲気下にて、例えば490℃以上基板の歪み点未満で行うことができる。
素等、絶縁体102よりも上に形成される半導体に悪影響を及ぼす物質を脱離あるいは脱
ガスを抑制させる。なお、当該加熱処理は、行った方が好ましいが、特に必要が無ければ
省略することも可能である。また、次に説明する、絶縁体に開口又は溝を形成する工程が
終了したあとに行ってもよい。
設ける際には、当該絶縁体102は当該絶縁体101とエッチングの選択比が大きい材料
の組み合わせを選択することが望ましい。
とができる。当該絶縁体102上に、レジストマスクを形成し、当該絶縁体102の不要
な部分を除去する。その後、レジストマスクを除去することにより、当該絶縁体102に
開口又は溝を形成することができる。(図3(a))
様々な微細加工技術を用いることができる。例えば、フォトリソグラフィ法等で形成した
レジストマスクに対してスリミング処理を施す方法を用いてもよい。また、フォトリソグ
ラフィ法等でダミーパターンを形成し、当該ダミーパターンにサイドウォールを形成した
後にダミーパターンを除去し、残存したサイドウォールをマスクとして用いて、被加工膜
をエッチングしてもよい。また被加工膜のエッチングとして、高いアスペクト比を実現す
るために、異方性のドライエッチングを用いることが好ましい。また、無機膜または金属
膜からなるハードマスクを用いてもよい。
6nm)、h線(波長405nm)、またはこれらを混合させた光を用いることができる
。そのほか、紫外線やKrFレーザ光、またはArFレーザ光等を用いることもできる。
また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外
光(EUV:Extreme Ultra−violet)やX線を用いてもよい。また
、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、X線または
電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビーム
などのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
着性を改善する機能を有する有機樹脂膜を形成してもよい。当該有機樹脂膜は、例えばス
ピンコート法などにより、その下層の段差を被覆して表面を平坦化するように形成するこ
とができ、当該有機樹脂膜の上層に設けられるレジストマスクの厚さのばらつきを低減で
きる。また特に微細な加工を行う場合には、当該有機樹脂膜として、露光に用いる光に対
する反射防止膜として機能する材料を用いることが好ましい。このような機能を有する有
機樹脂膜としては、例えばBARC(Bottom Anti−Reflection
Coating)膜などがある。当該有機樹脂膜は、レジストマスクの除去と同時に除去
するか、レジストマスクを除去した後に除去すればよい。
ア膜103としては、50nm程度の厚みを有する酸化アルミニウムを用いると好ましい
。(図3(b))
ともよぶ)によって測定される、基板表面温度が400℃での水素分子の脱離量が、30
0℃で水素分子の脱離量の130%以下、好ましくは110%以下であることが好ましい
。または、TDS分析によって基板表面温度が450℃での水素分子の脱離量が、350
℃での脱離量の130%以下、好ましくは110%以下であることが好ましい。
能を有する層である。なお、バリア膜103はこの上方に設けられる電極または配線と、
下方に設けられる電極または配線とを電気的に接続するための開口やプラグを有していて
もよい。
、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イ
ットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウムなどが挙げら
れる。特に、酸化アルミニウムは水や水素や酸素に対するバリア性に優れているため好ま
しい。
積層させて用いてもよい。例えば、酸化シリコンまたは酸化窒化シリコンを含む層、金属
酸化物を含む層などを積層させて用いてもよい。
材料は、水素、水に加え酸素に対してもバリア性に優れた材料である。このような材料を
用いることで、後に設けられる絶縁体106を加熱した時に放出される酸素がバリア膜1
03よりも下層に拡散することを抑制することができる。その結果、絶縁体106から放
出され、半導体107、108、113に供給されうる酸素の量を増大させることができ
る。
ばバリア膜103として、TDS分析によって基板表面温度が20℃から600℃の範囲
における水素分子(M/z=2)の脱離量が、2×1015個/cm2未満、好ましくは
1×1015個/cm2未満、より好ましくは5×1014個/cm2未満である材料を
バリア膜103に用いることが好ましい。または、TDS分析によって基板表面温度が2
0℃から600℃の範囲における水分子(M/z=18)の脱離量が、1×1016個/
cm2未満、好ましくは5×1015個/cm2未満、より好ましくは2×1012個/
cm2未満である材料をバリア膜103に用いることが好ましい。
ブ等から選択された金属、またはこれらの金属を主成分とする合金材料若しくは化合物材
料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いるこ
とができる。また、金属窒化物膜と上記の金属膜の積層構造を用いてもよい。金属窒化物
としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属
窒化物膜を設けることにより、金属膜の密着性を向上させることができ、剥離を防止する
ことができる。
物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物
、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加し
たインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上
記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。
PECVD法等を含む)などにより成膜することができる。またプラズマによるダメージ
を減らすには、熱CVD法、MOCVD法あるいはALD法が好ましい。
hing)法等を用いた平坦化処理により平坦化されていてもよい。
ア膜103の上面と、導電体104の上面との高さが揃うまで、CMP法により削っても
よいし、途中で止めてもよい。
aの上面は、絶縁体102の開口又は溝の設けられていない領域上のバリア膜103の上
面と比べ、低くなることが好ましく、特に、50nm程度低いことが好ましい。(図3(
d))
))
半導体膜、In−Ga系酸窒化物半導体膜、In−Zn系酸窒化物半導体膜、Sn系酸窒
化物半導体膜、In系酸窒化物半導体膜、金属窒化膜(InN、ZnN等)等を設けるこ
とが出来る。これらの膜は5eV以上、好ましくは5.5eV以上の仕事関数を有し、酸
化物半導体の電子親和力よりも大きい値であるため、酸化物半導体を用いたトランジスタ
のしきい値電圧をプラスにシフトすることができ、所謂ノーマリーオフ特性のスイッチン
グ素子を実現できる。例えば、In−Ga−Zn系酸窒化物半導体膜を用いる場合、少な
くとも半導体108aより高い窒素濃度、具体的には7原子%以上のIn−Ga−Zn系
酸窒化物半導体膜を用いる。
電体104aの酸化を防ぐことができ、導電体104aの抵抗値の増加を防ぐことが出来
る。また、バリア膜105には、バリア膜103と同様の材質、成膜方法等を用いること
が出来る。
ア膜103の上面と、バリア膜105の上面との高さが揃うまで、CMP法により削り、
バリア膜105aを得る(図4(b))。なお、図4(b)では、CMP法により削り、
バリア膜105aを得る例を示すが、バリア膜105を削らなくてもよい。
。放出される酸素は、酸化物半導体の酸素欠損を低減するために利用され、トランジスタ
の電気特性や信頼性を向上させることができる。一方で積層体10の下側に単結晶シリコ
ンを用いた半導体素子などが形成される場合、放出される酸素が単結晶シリコンに達する
と、半導体素子の電気特性や信頼性を劣化させる場合がある。上述した酸化アルミニウム
膜は、積層体10の下側に位置する素子への酸素の混入を防ぐ機能を有する。そのため、
過剰酸素を有する酸化窒化シリコン膜を設けても、電気特性や信頼性を高い素子(例えば
、単結晶シリコンを用いたトランジスタ)を作製することができる。
含む)、MOCVD法、MBE法、ALD法またはPLD法などを用いて形成することが
できる。特に、当該絶縁体をCVD法、好ましくはプラズマCVD法によって成膜すると
、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らす
には、熱CVD法、MOCVD法あるいはALD法が好ましい。
6の成膜を行えばよい。または、成膜後の絶縁体106に酸素を導入して酸素を過剰に含
有する領域を形成してもよく、双方の手段を組み合わせてもよい。
ンのいずれかを含む)を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法
としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プ
ラズマ処理などを用いることができる。
酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。
また、酸素導入処理において、酸素を含むガスに希ガス又は/及び水素を含ませてもよい
。例えば、二酸化炭素と水素とアルゴンの混合ガスを用いることも出来る。
た平坦化処理を行ってもよい。
うことで、段差が生じにくいようにすることが好ましい。つまり、絶縁体106の被形成
面に段差が生じないようにすることで、絶縁体106の厚みを薄く形成することが出来る
。ここでは、厚みを100nmで形成したが、さらに薄く形成することもできる。
nmの酸化物半導体を、半導体108は、厚さが20nmから40nmの酸化物半導体を
用いる。これらの半導体の成膜には、スパッタリング法を用いることが好ましい。その際
、半導体107の酸化物半導体の成膜には、In:Ga:Zn=1:3:4[原子数比]
であるターゲットを用いる。また、半導体108の酸化物半導体の成膜には、In:Ga
:Zn=1:1:1[原子数比]であるターゲットを用いる。
とが好ましい。
処理は、250℃以上650℃以下、好ましくは300℃以上500℃以下の温度で、不
活性ガス雰囲気、酸化性ガスを10ppm以上含む雰囲気、または減圧状態で行えばよい
。また、加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補
うために酸化性ガスを10ppm以上含む雰囲気で行ってもよい。加熱処理は、半導体を
成膜した直後に行ってもよいし、半導体を加工して島状の半導体を形成した後に行っても
よい。加熱処理により、絶縁体106などから半導体107及び108に酸素が供給され
、半導体膜中の酸素欠損を低減することができる。
ステンを用いることが好ましい。この導電体109の成膜には、スパッタリンク法を用い
ることが出来る。
MOCVD法、PECVD法等を含む)、MBE法、ALD法またはPLD法などを用い
て形成することができる。特に、当該導電体をCVD法、好ましくはプラズマCVD法に
よって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによる
ダメージを減らすには、熱CVD法、MOCVD法あるいはALD法が好ましい。
102及び絶縁体101に開口を形成する。その際、フォトリソグラフィ法等を用いるこ
とができる。導電体109上に、レジストマスクを形成し、導電体109の不要な部分を
除去する。その後、レジストマスクを除去し、導電体109をマスクとして、半導体10
8、半導体107、絶縁体106、バリア膜103に開口を形成する。このようにして、
開口110が形成される。(図4(d))
する。導電体111及び導電体112の形成は、例えばスパッタリング法、CVD法(熱
CVD法、MOCVD法、PECVD法等を含む)、MBE法、ALD法またはPLD法
などを用いて形成することができる。(図5(a))
デン、クロム、ニオブ等から選択された金属、またはこれらの金属を主成分とする合金材
料若しくは化合物材料を用いることが好ましい。また、リン等の不純物を添加した多結晶
シリコンを用いることができる。また、金属窒化物膜と上記の金属膜の積層構造を用いて
もよい。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いる
ことができる。金属窒化物膜を設けることにより、金属膜の密着性を向上させることがで
き、剥離を防止することができる。
導電体112を、導電体112の上面が、導電体111の上面と高さが揃うまでCMP法
により削ってもよいし、途中で止めてもよい。また、ウェットエッチング法などにより、
導電体112をエッチングしてもよい。このようにして、導電体112a及び112bを
得る。(図5(b))
法等を用いてレジストマスクを形成する。当該レジストマスクを用いて、導電体111の
不要な部分を除去し、導電体111aを得る。その後、レジストマスクを除去し、導電体
111aをマスクとして、導電体109、半導体108、半導体107、をエッチングす
る。このようにして、導電体109a、半導体108a、半導体107aを得る。ここで
、導電体109a、半導体108a、半導体107aをエッチングする際、絶縁体106
の一部がエッチングされることがある。したがって、エッチングされる深さを考慮して予
め厚く絶縁体106を形成しておくと好ましい。(図5(c))
電体111cを得る。ここで、プラグ120a、120bが形成される。そして、導電体
109aの一部をエッチングし、導電体109b及び導電体109cを得る。この際、フ
ォトリソグラフィ法等を用いることができる。ここで、導電体109aのエッチングし、
導電体109b及び、導電体109cを得る際に、半導体108aの一部がエッチングさ
れ、導電体109b及び導電体109cと重ならない部分が薄膜化することがある。した
がって、半導体108となる半導体厚さを、エッチングされる深さを考慮して予め厚く形
成しておくことが好ましい。(図6(a))
cに形成された開口に設けられるため素子の微細化が図られる。
線を形成してもよい。
にレジストマスクを形成し、当該導電体の不要な部分を除去する。その後レジストマスク
を除去することにより、導電体115を形成することができる。その際、当該レジストマ
スクを除去せずに、当該絶縁体、当該半導体の不要な部分を除去して、絶縁体114、半
導体113を形成してもよい。また、当該レジストマスクを除去した後に、導電体115
をマスクとして、当該絶縁体、当該半導体の不要な部分を除去して、絶縁体114、半導
体113を形成してもよい。
は、スパッタリング法を用いることが好ましい。その際、酸化物半導体の成膜には、In
:Ga:Zn=1:3:2[原子数比]であるターゲットを用いる。
く連続して成膜することが好ましい。(図6(b))
材質、成膜方法等を用いることが可能である。(図6(c))
06等から半導体107a、108a、113に対して酸素を供給され、半導体107a
、108a、113中の酸素欠損を低減することができる。またこのとき、絶縁体106
から脱離した酸素は、バリア膜103及びバリア膜116によってブロックされ、バリア
膜103よりも下層及びバリア膜116よりも上層には拡散しないため、当該酸素を効果
的に閉じ込めることができる。そのため半導体107a、108a、113に供給しうる
酸素の量を損なうことなく供給でき、半導体107a、半導体108a、半導体113中
の酸素欠損を効果的に低減することができる。
由に、組み合わせ、適用、置き換えて実施することができる。
積層体10に含まれるトランジスタ100に適用可能なトランジスタの他の構成例につ
いて示す。
9(A)の切断線A1−A2、B1−B2で切断したときの断面概略図である。なお、図
9(B)はトランジスタのチャネル長方向の断面に相当し、図9(C)はトランジスタの
チャネル幅方向の断面に相当する。
b、導電体109cと半導体108aとの間に設けられ、かつ、半導体113は、半導体
108aの上面形状と概略一致するように、同一のフォトマスクを用いて加工する例を示
している。
、図10(A)の切断線A1−A2、B1−B2で切断したときの断面概略図である。な
お、図10(B)はトランジスタのチャネル長方向の断面に相当し、図10(C)はトラ
ンジスタのチャネル幅方向の断面に相当する。
4及び導電体115が、導電体109b、導電体109cと重ならないように、半導体1
13、絶縁体114及び導電体115の上面形状が概略一致するように、同一のフォトマ
スクを用いて加工する例を示している。
、図 11(A)の切断線A1−A2、B1−B2で切断したときの断面概略図である。
なお、図11(B)はトランジスタのチャネル長方向の断面に相当し、図11(C)はト
ランジスタのチャネル幅方向の断面に相当する。
09b、導電体109cと重ならないように加工する例を示している。
、図12(A)の切断線A1−A2、B1−B2で切断したときの断面概略図である。な
お、図12(B)はトランジスタのチャネル長方向の断面に相当し、図12(C)はトラ
ンジスタのチャネル幅方向の断面に相当する。
109cが設けられておらず、半導体113、絶縁体114及び導電体115の上面形状
と概略一致するように、同一のフォトマスクを用いて加工する例を示している。
、図13の切断線A1−A2、B1−B2で切断したときの断面概略図である。なお、図
13(B)はトランジスタのチャネル長方向の断面に相当し、図13(C)はトランジス
タのチャネル幅方向の断面に相当する。
01と接し、導電体104aの上と絶縁体102の上とにバリア膜103を設けた例を示
す。
1に水素を含む窒化シリコンを用いると好ましい。酸化物半導体と水素を含む窒化シリコ
ンが接することにより酸化物半導体層の導電性が高められる。
及び導電体109cと重ならない半導体113、半導体108a、半導体107aの各領
域には、各半導体に不純物を添加し低抵抗化すると好ましい。半導体に添加する不純物と
しては、アルゴン、リン、ホウ素、窒素、アルミニウム、水素、タングステン、クロム、
マンガン、バナジウム、チタン、マグネシウム、カルシウムなどを用いることが出来る。
なお、不純物を半導体に添加する方法としては、プラズマ処理、イオン注入法などを用い
ることが出来る。
くとも輪郭の一部が重なることをいう。例えば、上層と下層とが、同一のマスクパターン
、または一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪
郭が重なり合わず、上層が下層の内側に位置することや、上層が下層の外側に位置するこ
ともあり、この場合も「上面形状が概略一致」という。
ト電極として機能する導電体115が半導体108aの上面及び側面に面して設けられる
ことで、半導体108aの上面近傍だけでなく側面近傍にまでチャネルが形成され、実効
的なチャネル幅が増大し、オン状態における電流(オン電流)を高めることができる。特
に、半導体108aの幅が極めて小さい(例えば50nm以下、好ましくは30nm以下
、より好ましくは20nm以下)場合には、半導体108aの内部にまでチャネルが形成
される領域が広がるため、微細化するほどオン電流に対する寄与が高まる。
ンジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極とが重なる領
域、またはチャネルが形成される領域における、ソース(ソース領域またはソース電極)
とドレイン(ドレイン領域またはドレイン電極)との間の距離をいう。なお、一つのトラ
ンジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つの
トランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書で
は、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小
値または平均値とする。
で電流の流れる部分)とゲート電極とが重なる領域、またはチャネルが形成される領域に
おける、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトラン
ジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つの
トランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書で
は、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小
値または平均値とする。
ネル幅(以下、実効的なチャネル幅と呼ぶ。)と、トランジスタの上面図において示され
るチャネル幅(以下、見かけ上のチャネル幅と呼ぶ。)と、が異なる場合がある。例えば
、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面
図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくな
る場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面
に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割
合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅
よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見
積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形
状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である
。
る領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチ
ャネル幅を、「囲い込みチャネル幅(SCW:Surrounded Channel
Width)」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合
には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明
細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。
なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込み
チャネル幅などは、断面TEM像などを取得して、その画像を解析することなどによって
、値を決定することができる。
める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチ
ャネル幅を用いて計算する場合とは異なる値をとる場合がある。
由に、組み合わせ、適用、置き換えて実施することができる。
[構成例]
図7(A)は、本発明の一態様の半導体装置の回路図の一例である。図7(A)に示す
半導体装置は、トランジスタ200と、トランジスタ100と、容量130と、配線BL
と、配線WLと、配線CLと、配線BGとを有する。
層体20として単結晶シリコン半導体を用い、積層体20上に積層体10を重ね、さらに
上に積層体30として容量を重ねた例について示す。
方が配線SLと電気的に接続し、ゲートがトランジスタ100のソースまたはドレインの
一方及び容量130の一方の電極と電気的に接続する。トランジスタ100は、ソースま
たはドレインの他方が配線BLと電気的に接続し、ゲートが配線WLと電気的に接続する
。容量130は、他方の電極が配線CLと電気的に接続する。また配線BGはトランジス
タ100の第2のゲートと電気的に接続する。なお、トランジスタ200のゲートと、ト
ランジスタ100のソースまたはドレインの一方と、容量130の一方の電極の間のノー
ドをノードFNと呼ぶ。
線BLの電位に応じた電位を、ノードFNに与える。また、トランジスタ100が非導通
状態(オフ状態)のときに、ノードFNの電位を保持する機能を有する。すなわち、図7
(A)に示す半導体装置は、記憶装置のメモリセルとしての機能を有する。なお、ノード
FNと電気的に接続する液晶素子や有機EL(Electroluminescence
)素子などの表示素子を有する場合、図7(A)の半導体装置は表示装置の画素として機
能させることもできる。
る電位によって制御することができる。また配線WLまたは配線BGに与える電位によっ
てトランジスタ100のしきい値電圧を制御することができる。トランジスタ100とし
て、オフ電流の小さいトランジスタを用いることによって、非導通状態におけるノードF
Nの電位を長期間に渡って保持することができる。したがって、半導体装置のリフレッシ
ュ頻度を低減することができるため、消費電力の小さい半導体装置を実現することができ
る。なお、オフ電流の小さいトランジスタの一例として、酸化物半導体を用いたトランジ
スタが挙げられる。
れる。このとき、ノードFNの電位によって、トランジスタ100の見かけ上のしきい値
電圧が変動する。見かけ上のしきい値電圧の変動により、トランジスタ200の導通状態
、非導通状態が変化することを利用し、ノードFNに保持された電位の情報をデータとし
て読み出すことができる。
保持するためには、容量1fFあたり、トランジスタのチャネル幅1μmあたりのオフ電
流の値が4.3yA(ヨクトアンペア:1yAは10−24A)未満であることが好まし
い。このとき、許容されるノードFNの電位の変動が0.5V以内であることが好ましい
。または、95℃において、上記オフ電流が1.5yA未満であることが好ましい。本発
明の一態様の半導体装置は、バリア膜よりも下層の水素濃度が十分に低減されているため
、その結果、その上層の酸化物半導体を用いたトランジスタは、このように極めて低いオ
フ電流を実現することができる。
、66mV/dec.以上、好ましくは60mV/dec.以上、より好ましくは50m
V/dec.以上であり、200mV/dec.以下、好ましくは150mV/dec.
以下、より好ましくは100mV/dec.以下、さらに好ましくは80mV/dec.
以下であることが好ましい。S値が小さいほど、トランジスタをオフする特定の電圧にお
けるオフ電流を小さくすることができる。
アレイ)を構成することができる。
す。
トランジスタ100はトランジスタ200の上に設けられ、トランジスタ200とトラン
ジスタ100の間にはバリア膜103が設けられている。
なる半導体712、ゲート絶縁膜714、ゲート電極715、及びソース領域またはドレ
イン領域として機能する低抵抗領域713a及び低抵抗領域713bを有する。
駆動方法に応じて適切なトランジスタを用いればよい。
イン領域となる低抵抗領域713a及び低抵抗領域713b等において、シリコン系半導
体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、
Ge(ゲルマニウム)、SiGe(シリコンゲルマニウム)、GaAs(ガリウムヒ素)
、GaAlAs(ガリウムアルミニウムヒ素)などを有する材料で形成してもよい。結晶
格子に歪みを有するシリコンを用いた構成としてもよい。またはGaAsとAlGaAs
等を用いることで、トランジスタ200をHEMT(High Electron Mo
bility Transistor)としてもよい。
に加え、リンなどのn型の導電性を付与する元素、またはホウ素などのp型の導電性を付
与する元素を含む。
型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、また
は金属酸化物材料などの導電性材料を用いることができる。特に、耐熱性と導電性を両立
するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングス
テンを用いることが好ましい。
する。
よい。図8の左側にトランジスタ180のチャネル長方向の断面を、右側にチャネル幅方
向の断面を示す。図8に示すトランジスタ180はチャネルが形成される半導体812(
半導体基板の一部)が凸形状を有し、その側面及び上面に沿ってゲート絶縁膜814及び
ゲート電極815が設けられている。このようなトランジスタ180は半導体基板の凸部
を利用していることからFIN型トランジスタとも呼ばれる。なお、凸部の上部に接して
、凸部を形成するためのマスクとして機能する絶縁膜を有していてもよい。また、ここで
は半導体基板の一部を加工して凸部を形成する場合を示したが、SOI基板を加工して凸
形状を有する半導体を形成してもよい。
体724が順に積層して設けられている。
13bに添加された導電性を付与する元素の活性化の際の保護膜として機能する。絶縁体
721は不要であれば設けなくてもよい。
料を含むことが好ましい。水素を含む絶縁体722をトランジスタ200上に設け、加熱
処理を行うことで絶縁体722中の水素により半導体712中のダングリングボンドが終
端され、トランジスタ200の信頼性を向上させることができる。
体722から脱離する水素を上層への拡散させないようにするバリア膜としての機能も有
する。
坦化する平坦化層として機能する。絶縁体724の上面は、その上面の平坦性を高めるた
めにCMP(Chemical Mechanical Polishing)法等を用
いた平坦化処理により平坦化されていてもよい。
(Undoped Silicate Glass)膜を用いてもよい。また、BPSG
(Borophosphosilicate Glass)膜や、BSG(Borosi
licate Glass)を用いてもよい。例えば、シランガス、TEOSガス、オゾ
ンガス、酸素ガス、ホスフィン(Phosphine)、ジボラン(diborane)
、ホウ酸トリエチル、ホウ酸トリメチル、リン酸トリエチル、リン酸トリメチル、亜リン
酸トリメチルなど用いて、BSG膜や、BPSG膜をCVD法により成膜してもよい。U
SG膜、BPSG膜、BSG膜などは熱処理によるリフローや、CMP法を用いることに
より平坦性を高めてもよい。
3aや低抵抗領域713b等と電気的に接続するプラグ761、763、トランジスタ2
00のゲート電極715と電気的に接続するプラグ762等が埋め込まれていてもよい。
る。
的に接続する。また、配線733はプラグ763と電気的に接続する。
たは金属酸化物材料などの導電性材料を用いることができる。特に、耐熱性と導電性を両
立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタング
ステンを用いることが好ましい。
に設けられ、絶縁体725と配線731、配線732、及び配線733等の各々の上面は
平坦化することが好ましい。
縁体726は、その下層の凹凸形状を被覆する平坦化層として機能する。また絶縁体70
8は、絶縁体726を成膜する際の保護膜としての機能を有していてもよい。絶縁体70
8は不要であれば設けなくてもよい。
するプラグ764、導電体115と電気的に接続するプラグ765、ゲート電極715及
び導電体109cと電気的に接続するプラグ766と、トランジスタ200の低抵抗領域
713bと電気的に接続するプラグ767等が埋め込まれている。
電気的に接続する配線752、プラグ766と電気的に接続する配線753と、プラグ7
67と電気的に接続する配線754等が設けられている。
まれるように設けられ、配線751、配線752、配線753、配線754、絶縁体72
7等の各々の上面は平坦化することが好ましい。
と電気的に接続するプラグ768、配線753と電気的に接続するプラグ769、配線7
54と電気的に接続するプラグ770等が設けられている。
電気的に接続する電極781、プラグ770と電気的に接続する配線756等が設けられ
る。なお、電極781は、その一部が配線としても機能する。
設けられ、配線755、配線756、電極781、絶縁体729等の各々の上面は平坦化
することが好ましい。
接して設けられる。電極781、絶縁体782、電極783は容量130を構成する。な
お、電極783は、その一部が配線としても機能する。
ている。また、絶縁体730には、配線755と電気的に接続するプラグ771、配線7
56と電気的に接続するプラグ772等が設けられる。
気的に接続する配線758等が設けられる。
線757、配線758、絶縁体741等の各々の上面は平坦化することが好ましい。
8に電気的に接続するプラグ773等が設けられる。
体743等の各々の上面は平坦化することが好ましい。
様に配線752が配線WLに相当し、電極783が配線CLに相当し、導電体104a及
びバリア膜105aが配線BGに相当する。またトランジスタ200のゲート電極715
、容量130の電極781、及びトランジスタ100の導電体109cを含むノードが、
図7(A)に示すノードFNに相当する。
位置するトランジスタ100と、トランジスタ100の上方に位置する容量130とを有
するため、これらを積層して設けることにより素子の占有面積を縮小することができる。
さらに、トランジスタ200とトランジスタ100との間に設けられたバリア膜103に
より、これよりも下層に存在する水や水素等の不純物がトランジスタ100側に拡散する
ことを抑制できる。
容量130を別の位置に配置してもよい。例えば、トランジスタ200とトランジスタ1
00の間に配置してもよい。また、容量130の電極は、金属を用いてもよいが、半導体
材料を用いてもよい。半導体材料としては、不純物が添加された多結晶シリコンを用いる
とよい。
由に、組み合わせ、適用、置き換えて実施することができる。
本実施の形態では、本発明の一態様の半導体装置の半導体に好適に用いることのできる
酸化物半導体について説明する。
な条件で加工し、そのキャリア密度を十分に低減して得られた酸化物半導体膜が適用され
たトランジスタにおいては、オフ状態でのソースとドレイン間のリーク電流(オフ電流)
を、従来のシリコンを用いたトランジスタと比較して極めて低いものとすることができる
。
)を含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体
を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザとして、それら
に加えてガリウム(Ga)、スズ(Sn)、ハフニウム(Hf)、ジルコニウム(Zr)
、チタン(Ti)、スカンジウム(Sc)、イットリウム(Y)、ランタノイド(例えば
、セリウム(Ce)、ネオジム(Nd)、ガドリニウム(Gd))から選ばれた一種、ま
たは複数種が含まれていることが好ましい。
化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸
化物、In−Mg系酸化物、In−Ga系酸化物、In−Ga−Zn系酸化物(IGZO
とも表記する)、In−Al−Zn系酸化物、In−Sn−Zn系酸化物、Sn−Ga−
Zn系酸化物、Al−Ga−Zn系酸化物、Sn−Al−Zn系酸化物、In−Hf−Z
n系酸化物、In−Zr−Zn系酸化物、In−Ti−Zn系酸化物、In−Sc−Zn
系酸化物、In−Y−Zn系酸化物、In−La−Zn系酸化物、In−Ce−Zn系酸
化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Zn系酸化
物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化物
、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物、
In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系酸化物、I
n−Sn−Ga−Zn系酸化物、In−Hf−Ga−Zn系酸化物、In−Al−Ga−
Zn系酸化物、In−Sn−Al−Zn系酸化物、In−Sn−Hf−Zn系酸化物、I
n−Hf−Al−Zn系酸化物を用いることができる。
物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外
の金属元素が入っていてもよい。
>0、且つ、mは整数でない)で表記される材料を用いてもよい。なお、Mは、Ga、F
e、Mn及びCoから選ばれた一の金属元素または複数の金属元素、若しくは上記のスタ
ビライザとしての元素を示す。また、酸化物半導体として、In2SnO5(ZnO)n
(n>0、且つ、nは整数)で表記される材料を用いてもよい。
:Zn=1:3:4、In:Ga:Zn=1:3:6、In:Ga:Zn=3:1:2あ
るいはIn:Ga:Zn=2:1:3の原子数比のIn−Ga−Zn系酸化物やその組成
の近傍の酸化物を用いるとよい。
素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジス
タのしきい値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成
後において、脱水化処理(脱水素化処理)を行い酸化物半導体膜から、水素、又は水分を
除去して不純物が極力含まれないように高純度化することが好ましい。
酸素も同時に減少してしまうことがある。よって、酸化物半導体膜への脱水化処理(脱水
素化処理)によって増加した酸素欠損を補填するために酸素を酸化物半導体に加える処理
を行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、
加酸素化処理と記す場合がある、または酸化物半導体膜に含まれる酸素を化学量論的組成
よりも多くする場合を過酸素化処理と記す場合がある。
が除去され、加酸素化処理により酸素欠損を補填することによって、i型(真性)化また
はi型に限りなく近く実質的にi型(真性)である酸化物半導体膜とすることができる。
なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく
(ゼロに近く)、キャリア密度が1×1017/cm3以下、1×1016/cm3以下
、1×1015/cm3以下、1×1014/cm3以下、1×1013/cm3以下で
あることをいう。
、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジス
タがオフ状態のときのドレイン電流を、室温(25℃程度)にて1×10−18A以下、
好ましくは1×10−21A以下、さらに好ましくは1×10−24A以下、または85
℃にて1×10−15A以下、好ましくは1×10−18A以下、さらに好ましくは1×
10−21A以下とすることができる。なお、トランジスタがオフ状態とは、nチャネル
型のトランジスタの場合、ゲート電圧がしきい値電圧よりも十分小さい状態をいう。具体
的には、ゲート電圧がしきい値電圧よりも1V以上、2V以上または3V以上小さければ
、トランジスタはオフ状態となる。
以下では、酸化物半導体の構造について説明する。
る。非単結晶酸化物半導体としては、CAAC−OS(C Axis Aligned
Crystalline Oxide Semiconductor)、多結晶酸化物半
導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。
導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、CAAC−O
S、多結晶酸化物半導体、微結晶酸化物半導体などがある。
まずは、CAAC−OSについて説明する。なお、CAAC−OSを、CANC(C−A
xis Aligned nanocrystals)を有する酸化物半導体と呼ぶこと
もできる。
導体の一つである。
scope)によって、CAAC−OSの明視野像と回折パターンとの複合解析像(高分
解能TEM像ともいう。)を観察すると、複数のペレットを確認することができる。一方
、高分解能TEM像ではペレット同士の境界、即ち結晶粒界(グレインバウンダリーとも
いう。)を明確に確認することができない。そのため、CAAC−OSは、結晶粒界に起
因する電子移動度の低下が起こりにくいといえる。
試料面と略平行な方向から観察したCAAC−OSの断面の高分解能TEM像を示す。高
分解能TEM像の観察には、球面収差補正(Spherical Aberration
Corrector)機能を用いた。球面収差補正機能を用いた高分解能TEM像を、
特にCs補正高分解能TEM像と呼ぶ。Cs補正高分解能TEM像の取得は、例えば、日
本電子株式会社製原子分解能分析電子顕微鏡JEM−ARM200Fなどによって行うこ
とができる。
図14(B)より、ペレットにおいて、金属原子が層状に配列していることを確認できる
。金属原子の各層の配列は、CAAC−OSの膜を形成する面(被形成面ともいう。)ま
たは上面の凹凸を反映しており、CAAC−OSの被形成面または上面と平行となる。
は、特徴的な原子配列を、補助線で示したものである。図14(B)および図14(C)
より、ペレット一つの大きさは1nm以上3nm以下程度であり、ペレットとペレットと
の傾きにより生じる隙間の大きさは0.8nm程度であることがわかる。したがって、ペ
レットを、ナノ結晶(nc:nanocrystal)と呼ぶこともできる。
ト5100の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造と
なる(図14(D)参照。)。図14(C)で観察されたペレットとペレットとの間で傾
きが生じている箇所は、図14(D)に示す領域5161に相当する。
補正高分解能TEM像を示す。図15(A)の領域(1)、領域(2)および領域(3)
を拡大したCs補正高分解能TEM像を、それぞれ図15(B)、図15(C)および図
15(D)に示す。図15(B)、図15(C)および図15(D)より、ペレットは、
金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかし
ながら、異なるペレット間で、金属原子の配列に規則性は見られない。
AC−OSについて説明する。例えば、InGaZnO4の結晶を有するCAAC−OS
に対し、out−of−plane法による構造解析を行うと、図16(A)に示すよう
に回折角(2θ)が31°近傍にピークが現れる場合がある。このピークは、InGaZ
nO4の結晶の(009)面に帰属されることから、CAAC−OSの結晶がc軸配向性
を有し、c軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
近傍のピークの他に、2θが36°近傍にもピークが現れる場合がある。2θが36°近
傍のピークは、CAAC−OS中の一部に、c軸配向性を有さない結晶が含まれることを
示している。より好ましいCAAC−OSは、out−of−plane法による構造解
析では、2θが31°近傍にピークを示し、2θが36°近傍にピークを示さない。
e法による構造解析を行うと、2θが56°近傍にピークが現れる。このピークは、In
GaZnO4の結晶の(110)面に帰属される。CAAC−OSの場合は、2θを56
°近傍に固定し、試料面の法線ベクトルを軸(φ軸)として試料を回転させながら分析(
φスキャン)を行っても、図16(B)に示すように明瞭なピークは現れない。これに対
し、InGaZnO4の単結晶酸化物半導体であれば、2θを56°近傍に固定してφス
キャンした場合、図16(C)に示すように(110)面と等価な結晶面に帰属されるピ
ークが6本観察される。したがって、XRDを用いた構造解析から、CAAC−OSは、
a軸およびb軸の配向が不規則であることが確認できる。
nO4の結晶を有するCAAC−OSに対し、試料面に平行にプローブ径が300nmの
電子線を入射させると、図17(A)に示すような回折パターン(制限視野透過電子回折
パターンともいう。)が現れる場合がある。この回折パターンには、InGaZnO4の
結晶の(009)面に起因するスポットが含まれる。したがって、電子回折によっても、
CAAC−OSに含まれるペレットがc軸配向性を有し、c軸が被形成面または上面に略
垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ
径が300nmの電子線を入射させたときの回折パターンを図17(B)に示す。図17
(B)より、リング状の回折パターンが確認される。したがって、電子回折によっても、
CAAC−OSに含まれるペレットのa軸およびb軸は配向性を有さないことがわかる。
なお、図17(B)における第1リングは、InGaZnO4の結晶の(010)面およ
び(100)面などに起因すると考えられる。また、図17(B)における第2リングは
(110)面などに起因すると考えられる。
としては、例えば、不純物に起因する欠陥や、酸素欠損などがある。したがって、CAA
C−OSは、不純物濃度の低い酸化物半導体ということもできる。また、CAAC−OS
は、酸素欠損の少ない酸化物半導体ということもできる。
る場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水
素を捕獲することによってキャリア発生源となる場合がある。
元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素
との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二
酸化炭素などは、原子半径(または分子半径)が大きいため、酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。
ることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸
化物半導体と呼ぶ。CAAC−OSは、不純物濃度が低く、欠陥準位密度が低い。即ち、
高純度真性または実質的に高純度真性な酸化物半導体となりやすい。したがって、CAA
C−OSを用いたトランジスタは、しきい値電圧がマイナスとなる電気特性(ノーマリー
オンともいう。)になることが少ない。また、高純度真性または実質的に高純度真性な酸
化物半導体は、キャリアトラップが少ない。酸化物半導体のキャリアトラップに捕獲され
た電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことが
ある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体を用いたトランジ
スタは、電気特性が不安定となる場合がある。一方、CAAC−OSを用いたトランジス
タは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
リアが、欠陥準位に捕獲されることが少ない。したがって、CAAC−OSを用いたトラ
ンジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体について説明する。
と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体に含
まれる結晶部は、1nm以上100nm以下、または1nm以上10nm以下の大きさで
あることが多い。特に、1nm以上10nm以下、または1nm以上3nm以下の微結晶
であるナノ結晶を有する酸化物半導体を、nc−OS(nanocrystalline
Oxide Semiconductor)と呼ぶ。nc−OSは、例えば、高分解能
TEM像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、CAAC
−OSにおけるペレットと起源を同じくする可能性がある。そのため、以下ではnc−O
Sの結晶部をペレットと呼ぶ場合がある。
nm以下の領域)において原子配列に周期性を有する。また、nc−OSは、異なるペレ
ット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。した
がって、nc−OSは、分析方法によっては、非晶質酸化物半導体と区別が付かない場合
がある。例えば、nc−OSに対し、ペレットよりも大きい径のX線を用いるXRD装置
を用いて構造解析を行うと、out−of−plane法による解析では、結晶面を示す
ピークが検出されない。また、nc−OSに対し、ペレットよりも大きいプローブ径(例
えば50nm以上)の電子線を用いる電子回折(制限視野電子回折ともいう。)を行うと
、ハローパターンのような回折パターンが観測される。一方、nc−OSに対し、ペレッ
トの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折
を行うと、スポットが観測される。また、nc−OSに対しナノビーム電子回折を行うと
、円を描くように(リング状に)輝度の高い領域が観測される場合がある。さらに、リン
グ状の領域内に複数のスポットが観測される場合がある。
OSを、RANC(Random Aligned nanocrystals)を有す
る酸化物半導体、またはNANC(Non−Aligned nanocrystals
)を有する酸化物半導体と呼ぶこともできる。
nc−OSは、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、nc−OS
は、異なるペレット間で結晶方位に規則性が見られない。そのため、nc−OSは、CA
AC−OSと比べて欠陥準位密度が高くなる。
次に、非晶質酸化物半導体について説明する。
半導体である。石英のような無定形状態を有する酸化物半導体が一例である。
ane法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導
体に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体
に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンのみが観
測される。
さない構造を完全な非晶質構造(completely amorphous stru
cture)と呼ぶ場合がある。また、最近接原子間距離または第2近接原子間距離まで
秩序性を有し、かつ長距離秩序性を有さない構造を非晶質構造と呼ぶ場合もある。したが
って、最も厳格な定義によれば、僅かでも原子配列に秩序性を有する酸化物半導体を非晶
質酸化物半導体と呼ぶことはできない。また、少なくとも、長距離秩序性を有する酸化物
半導体を非晶質酸化物半導体と呼ぶことはできない。よって、結晶部を有することから、
例えば、CAAC−OSおよびnc−OSを、非晶質酸化物半導体または完全な非晶質酸
化物半導体と呼ぶことはできない。
なお、酸化物半導体は、nc−OSと非晶質酸化物半導体との間の構造を有する場合があ
る。そのような構造を有する酸化物半導体を、特に非晶質ライク酸化物半導体(a−li
ke OS:amorphous−like Oxide Semiconductor
)と呼ぶ。
場合がある。また、高分解能TEM像において、明確に結晶部を確認することのできる領
域と、結晶部を確認することのできない領域と、を有する。
OSが、CAAC−OSおよびnc−OSと比べて不安定な構造であることを示すため
、電子照射による構造の変化を示す。
料Bと表記する)およびCAAC−OS(試料Cと表記する)を準備する。いずれの試料
もIn−Ga−Zn酸化物である。
は、いずれも結晶部を有することがわかる。
InGaZnO4の結晶の単位格子は、In−O層を3層有し、またGa−Zn−O層を
6層有する、計9層がc軸方向に層状に重なった構造を有することが知られている。これ
らの近接する層同士の間隔は、(009)面の格子面間隔(d値ともいう。)と同程度で
あり、結晶構造解析からその値は0.29nmと求められている。したがって、格子縞の
間隔が0.28nm以上0.30nm以下である箇所を、InGaZnO4の結晶部と見
なすことができる。なお、格子縞は、InGaZnO4の結晶のa−b面に対応する。
。ただし、上述した格子縞の長さを結晶部の大きさとしている。図18より、a−lik
e OSは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的
には、図18中に(1)で示すように、TEMによる観察初期においては1.2nm程度
の大きさだった結晶部(初期核ともいう。)が、累積照射量が4.2×108e−/nm
2においては2.6nm程度の大きさまで成長していることがわかる。一方、nc−OS
およびCAAC−OSは、電子照射開始時から電子の累積照射量が4.2×108e−/
nm2までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図
18中の(2)および(3)で示すように、電子の累積照射量によらず、nc−OSおよ
びCAAC−OSの結晶部の大きさは、それぞれ1.4nm程度および2.1nm程度で
あることがわかる。
る。一方、nc−OSおよびCAAC−OSは、電子照射による結晶部の成長がほとんど
見られないことがわかる。即ち、a−like OSは、nc−OSおよびCAAC−O
Sと比べて、不安定な構造であることがわかる。
て密度の低い構造である。具体的には、a−like OSの密度は、同じ組成の単結晶
の密度の78.6%以上92.3%未満となる。また、nc−OSの密度およびCAAC
−OSの密度は、同じ組成の単結晶の密度の92.3%以上100%未満となる。単結晶
の密度の78%未満となる酸化物半導体は、成膜すること自体が困難である。
面体晶構造を有する単結晶InGaZnO4の密度は6.357g/cm3となる。よっ
て、例えば、In:Ga:Zn=1:1:1[原子数比]を満たす酸化物半導体において
、a−like OSの密度は5.0g/cm3以上5.9g/cm3未満となる。また
、例えば、In:Ga:Zn=1:1:1[原子数比]を満たす酸化物半導体において、
nc−OSの密度およびCAAC−OSの密度は5.9g/cm3以上6.3g/cm3
未満となる。
単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もる
ことができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせ
る割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない
種類の単結晶を組み合わせて見積もることが好ましい。
お、酸化物半導体は、例えば、非晶質酸化物半導体、a−like OS、微結晶酸化物
半導体、CAAC−OSのうち、二種以上を有する積層膜であってもよい。
以下では、CAAC−OSおよびnc−OSの成膜モデルの一例について説明する。
室内の模式図である。
してターゲット5130と向かい合う位置には、複数のマグネットが配置される。該複数
のマグネットによって磁場が生じている。マグネットの磁場を利用して成膜速度を高める
スパッタリング法は、マグネトロンスパッタリング法と呼ばれる。
ーゲット−基板間距離(T−S間距離)ともいう。)は0.01m以上1m以下、好まし
くは0.02m以上0.5m以下とする。成膜室内は、ほとんどが成膜ガス(例えば、酸
素、アルゴン、または酸素を5体積%以上の割合で含む混合ガス)で満たされ、0.01
Pa以上100Pa以下、好ましくは0.1Pa以上10Pa以下に制御される。ここで
、ターゲット5130に一定以上の電圧を印加することで、放電が始まり、プラズマが確
認される。なお、ターゲット5130の近傍には磁場によって、高密度プラズマ領域が形
成される。高密度プラズマ領域では、成膜ガスがイオン化することで、イオン5101が
生じる。イオン5101は、例えば、酸素の陽イオン(O+)やアルゴンの陽イオン(A
r+)などである。
晶粒には劈開面が含まれる。図20(A)に、一例として、ターゲット5130に含まれ
るInGaZnO4の結晶の構造を示す。なお、図20(A)は、b軸に平行な方向から
InGaZnO4の結晶を観察した場合の構造である。図20(A)より、近接する二つ
のGa−Zn−O層において、それぞれの層における酸素原子同士が近距離に配置されて
いることがわかる。そして、酸素原子が負の電荷を有することにより、近接する二つのG
a−Zn−O層の間には斥力が生じる。その結果、InGaZnO4の結晶は、近接する
二つのGa−Zn−O層の間に劈開面を有する。
速され、やがてターゲット5130と衝突する。このとき、劈開面から平板状またはペレ
ット状のスパッタ粒子であるペレット5100aおよびペレット5100bが剥離し、叩
き出される。なお、ペレット5100aおよびペレット5100bは、イオン5101の
衝突の衝撃によって、構造に歪みが生じる場合がある。
のスパッタ粒子である。また、ペレット5100bは、六角形、例えば正六角形の平面を
有する平板状またはペレット状のスパッタ粒子である。なお、ペレット5100aおよび
ペレット5100bなどの平板状またはペレット状のスパッタ粒子を総称してペレット5
100と呼ぶ。ペレット5100の平面の形状は、三角形、六角形に限定されない、例え
ば、三角形が複数個合わさった形状となる場合がある。例えば、三角形(例えば、正三角
形)が2個合わさった四角形(例えば、ひし形)となる場合もある。
ペレット5100の厚さは、均一にすることが好ましい。また、スパッタ粒子は厚みのな
いペレット状である方が、厚みのあるサイコロ状であるよりも好ましい。例えば、ペレッ
ト5100は、厚さを0.4nm以上1nm以下、好ましくは0.6nm以上0.8nm
以下とする。また、例えば、ペレット5100は、幅を1nm以上3nm以下、好ましく
は1.2nm以上2.5nm以下とする。ペレット5100は、上述の図18中の(1)
で説明した初期核に相当する。例えば、In−Ga−Zn酸化物を有するターゲット51
30にイオン5101を衝突させると、図20(B)に示すように、Ga−Zn−O層、
In−O層およびGa−Zn−O層の3層を有するペレット5100が剥離する。図20
(C)に、剥離したペレット5100をc軸に平行な方向から観察した構造を示す。ペレ
ット5100は、二つのGa−Zn−O層(パン)と、In−O層(具)と、を有するナ
ノサイズのサンドイッチ構造と呼ぶこともできる。
。ペレット5100は、例えば、側面に位置する酸素原子が負に帯電する可能性がある。
側面が同じ極性の電荷を有することにより、電荷同士の反発が起こり、平板状またはペレ
ット状の形状を維持することが可能となる。なお、CAAC−OSが、In−Ga−Zn
酸化物である場合、インジウム原子と結合した酸素原子が負に帯電する可能性がある。ま
たは、インジウム原子、ガリウム原子または亜鉛原子と結合した酸素原子が負に帯電する
可能性がある。また、ペレット5100は、プラズマを通過する際に、プラズマ中のイン
ジウム原子、ガリウム原子、亜鉛原子および酸素原子などと結合することで成長する場合
がある。上述の図18中の(2)と(1)の大きさの違いが、プラズマ中での成長分に相
当する。ここで、基板5120が室温程度である場合、基板5120上におけるペレット
5100の成長が起こりにくいためnc−OSとなる(図19(B)参照。)。室温程度
で成膜できることから、基板5120が大面積である場合でもnc−OSの成膜が可能で
ある。なお、ペレット5100をプラズマ中で成長させるためには、スパッタリング法に
おける成膜電力を高くすることが有効である。成膜電力を高くすることで、ペレット51
00の構造を安定にすることができる。
中を凧のように飛翔し、ひらひらと基板5120上まで舞い上がっていく。ペレット51
00は電荷を帯びているため、ほかのペレット5100が既に堆積している領域が近づく
と、斥力が生じる。ここで、基板5120の上面では、基板5120の上面に平行な向き
の磁場(水平磁場ともいう。)が生じている。また、基板5120およびターゲット51
30間には、電位差が与えられるため、基板5120からターゲット5130に向かう方
向に電流が流れる。したがって、ペレット5100は、基板5120の上面において、磁
場および電流の作用によって、力(ローレンツ力)を受ける。このことは、フレミングの
左手の法則によって理解できる。
を移動するためには何らかの力を外部から印加することが重要となる。その力の一つが磁
場および電流の作用で生じる力である可能性がある。なお、ペレット5100に、基板5
120の上面を移動するために十分な力を与えるには、基板5120の上面において、基
板5120の上面に平行な向きの磁場が10G以上、好ましくは20G以上、さらに好ま
しくは30G以上、より好ましくは50G以上となる領域を設けるとよい。または、基板
5120の上面において、基板5120の上面に平行な向きの磁場が、基板5120の上
面に垂直な向きの磁場の1.5倍以上、好ましくは2倍以上、さらに好ましくは3倍以上
、より好ましくは5倍以上となる領域を設けるとよい。
よって、基板5120の上面における水平磁場の向きは変化し続ける。したがって、基板
5120の上面において、ペレット5100は、様々な方向から力を受け、様々な方向へ
移動することができる。
と基板5120との間で摩擦などによる抵抗が小さい状態となっている。その結果、ペレ
ット5100は、基板5120の上面を滑空するように移動する。ペレット5100の移
動は、平板面を基板5120に向けた状態で起こる。その後、既に堆積しているほかのペ
レット5100の側面まで到達すると、側面同士が結合する。このとき、ペレット510
0の側面にある酸素原子が脱離する。脱離した酸素原子によって、CAAC−OS中の酸
素欠損が埋まる場合があるため、欠陥準位密度の低いCAAC−OSとなる。なお、基板
5120の上面の温度は、例えば、100℃以上500℃未満、150℃以上450℃未
満、または170℃以上400℃未満とすればよい。したがって、基板5120が大面積
である場合でもCAAC−OSの成膜は可能である。
イオン5101の衝突で生じた構造の歪みが緩和される。歪みの緩和されたペレット51
00は、ほとんど単結晶となる。ペレット5100がほとんど単結晶となることにより、
ペレット5100同士が結合した後に加熱されたとしても、ペレット5100自体の伸縮
はほとんど起こり得ない。したがって、ペレット5100間の隙間が広がることで結晶粒
界などの欠陥を形成し、クレバス化することがない。
ペレット5100(ナノ結晶)の集合体がレンガまたはブロックが積み重なったような配
列をしている。また、ペレット5100同士の間には結晶粒界を有さない。そのため、成
膜時の加熱、成膜後の加熱または曲げなどで、CAAC−OSに縮みなどの変形が生じた
場合でも、局部応力を緩和する、または歪みを逃がすことが可能である。したがって、可
とう性を有する半導体装置に用いることに適した構造である。なお、nc−OSは、ペレ
ット5100(ナノ結晶)が無秩序に積み重なったような配列となる。
、酸化亜鉛などが剥離する場合がある。酸化亜鉛はペレット5100よりも軽量であるた
め、先に基板5120の上面に到達する。そして、0.1nm以上10nm以下、0.2
nm以上5nm以下、または0.5nm以上2nm以下の酸化亜鉛層5102を形成する
。図21に断面模式図を示す。
5105bと、が堆積する。ここで、ペレット5105aとペレット5105bとは、互
いに側面が接するように配置している。また、ペレット5105cは、ペレット5105
b上に堆積した後、ペレット5105b上を滑るように移動する。また、ペレット510
5aの別の側面において、酸化亜鉛とともにターゲットから剥離した複数の粒子5103
が、基板5120からの加熱により結晶化し、領域5105a1を形成する。なお、複数
の粒子5103は、酸素、亜鉛、インジウムおよびガリウムなどを含む可能性がある。
し、ペレット5105a2となる。また、ペレット5105cは、その側面がペレット5
105bの別の側面と接するように配置する。
およびペレット5105b上に堆積した後、ペレット5105a2上およびペレット51
05b上を滑るように移動する。また、ペレット5105cの別の側面に向けて、さらに
ペレット5105eが酸化亜鉛層5102上を滑るように移動する。
5a2の側面と接するように配置する。また、ペレット5105eは、その側面がペレッ
ト5105cの別の側面と接するように配置する。また、ペレット5105dの別の側面
において、酸化亜鉛とともにターゲット5130から剥離した複数の粒子5103が基板
5120からの加熱により結晶化し、領域5105d1を形成する。
長が起こることで、基板5120上にCAAC−OSが形成される。したがって、CAA
C−OSは、nc−OSよりも一つ一つのペレットが大きくなる。上述の図18中の(3
)と(2)の大きさの違いが、堆積後の成長分に相当する。
る場合がある。一つの大きなペレットは、単結晶構造を有する。例えば、ペレットの大き
さが、上面から見て10nm以上200nm以下、15nm以上100nm以下、または
20nm以上50nm以下となる場合がある。このとき、微細なトランジスタに用いる酸
化物半導体において、チャネル形成領域が一つの大きなペレットに収まる場合がある。即
ち、単結晶構造を有する領域をチャネル形成領域として用いることができる。また、ペレ
ットが大きくなることで、単結晶構造を有する領域をトランジスタのチャネル形成領域、
ソース領域およびドレイン領域として用いることができる場合がある。
れることによって、トランジスタの周波数特性を高くすることができる場合がある。
れる。被形成面が結晶構造を有さない場合においても、CAAC−OSの成膜が可能であ
ることから、エピタキシャル成長とは異なる成長機構であることがわかる。また、CAA
C−OSは、レーザ結晶化が不要であり、大面積のガラス基板などであっても均一な成膜
が可能である。例えば、基板5120の上面(被形成面)の構造が非晶質構造(例えば非
晶質酸化シリコン)であっても、CAAC−OSを成膜することは可能である。
の形状に沿ってペレット5100が配列することがわかる。例えば、基板5120の上面
が原子レベルで平坦な場合、ペレット5100はa−b面と平行な平面である平板面を下
に向けて並置する。ペレット5100の厚さが均一である場合、厚さが均一で平坦、かつ
高い結晶性を有する層が形成される。そして、当該層がn段(nは自然数。)積み重なる
ことで、CAAC−OSを得ることができる。
0が凹凸に沿って並置した層がn段(nは自然数。)積み重なった構造となる。基板51
20が凹凸を有するため、CAAC−OSは、ペレット5100間に隙間が生じやすい場
合がある。ただし、この場合でも、ペレット5100間で分子間力が働き、凹凸があって
もペレット間の隙間はなるべく小さくなるように配列する。したがって、凹凸があっても
高い結晶性を有するCAAC−OSとすることができる。
ペレット状である方が好ましい。なお、スパッタ粒子が厚みのあるサイコロ状である場合
、基板5120上に向ける面が一定とならず、厚さや結晶の配向を均一にできない場合が
ある。
を有するCAAC−OSを得ることができる。
み合わせて実施することができる。
本実施の形態では、本発明の一態様のトランジスタを利用した回路の一例について図面
を参照して説明する。
上記実施の形態に示した構成において、トランジスタや配線、電極の接続構成を異なら
せることにより、様々な回路を構成することができる。以下では、本発明の一態様の半導
体装置を用いることにより実現できる回路構成の例を説明する。
図22(A)に示す回路図は、pチャネル型のトランジスタ1701とnチャネル型の
トランジスタ1700を直列に接続し、且つそれぞれのゲートを接続した、いわゆるCM
OS回路の構成を示している。なお図中、半導体に酸化物半導体が適用されたトランジス
タには「OS」の記号を付して示している。
また図22(B)に示す回路図は、トランジスタ1700とトランジスタ1701のそ
れぞれのソースとドレインを接続した構成を示している。このような構成とすることで、
いわゆるアナログスイッチとして機能させることができる。
本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の
保持が可能で、且つ、書き込み回数にも制限が無い半導体装置(記憶装置)の一例を図2
2(C)に示す。
半導体に酸化物半導体を用いたトランジスタ3300、及び容量素子3400を有してい
る。なお、トランジスタ3300としては、上記実施の形態で例示したトランジスタを用
いることができる。
ジスタである。トランジスタ3300は、オフ電流が小さいため、これを用いることによ
り長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要
としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが
可能となるため、消費電力を十分に低減することができる。
気的に接続され、第2の配線3002はトランジスタ3200のドレイン電極と電気的に
接続される。また、第3の配線3003はトランジスタ3300のソース電極またはドレ
イン電極の一方と電気的に接続され、第4の配線3004はトランジスタ3300のゲー
ト電極と電気的に接続される。そして、トランジスタ3200のゲート電極、およびトラ
ンジスタ3300のソース電極またはドレイン電極の他方は、容量素子3400の電極の
一方と電気的に接続され、第5の配線3005は容量素子3400の電極の他方と電気的
に接続される。
可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能で
ある。
ランジスタ3300がオン状態となる電位にして、トランジスタ3300をオン状態とす
る。これにより、第3の配線3003の電位が、トランジスタ3200のゲート電極、お
よび容量素子3400に与えられる。すなわち、トランジスタ3200のゲート電極には
、所定の電荷が与えられる(書き込み)。ここでは、異なる二つの電位レベルを与える電
荷(以下Lowレベル電荷、Highレベル電荷という)のいずれかが与えられるものと
する。その後、第4の配線3004の電位を、トランジスタ3300がオフ状態となる電
位にして、トランジスタ3300をオフ状態とすることにより、トランジスタ3200の
ゲート電極に与えられた電荷が保持される(保持)。
電極の電荷は長時間にわたって保持される。
与えた状態で、第5の配線3005に適切な電位(読み出し電位)を与えると、トランジ
スタ3200のゲート電極に保持された電荷量に応じて、第2の配線3002は異なる電
位をとる。一般に、トランジスタ3200をnチャネル型とすると、トランジスタ320
0のゲート電極にHighレベル電荷が与えられている場合の見かけのしきい値Vth_
Hは、トランジスタ3200のゲート電極にLowレベル電荷が与えられている場合の見
かけのしきい値Vth_Lより低くなるためである。ここで、見かけのしきい値電圧とは
、トランジスタ3200を「オン状態」とするために必要な第5の配線3005の電位を
いうものとする。したがって、第5の配線3005の電位をVth_HとVth_Lの間
の電位V0とすることにより、トランジスタ3200のゲート電極に与えられた電荷を判
別できる。例えば、書き込みにおいて、Highレベル電荷が与えられていた場合には、
第5の配線3005の電位がV0(>Vth_H)となれば、トランジスタ3200は「
オン状態」となる。Lowレベル電荷が与えられていた場合には、第5の配線3005の
電位がV0(<Vth_L)となっても、トランジスタ3200は「オフ状態」のままで
ある。このため、第2の配線3002の電位を判別することで、保持されている情報を読
み出すことができる。
み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態
にかかわらずトランジスタ3200が「オフ状態」となるような電位、つまり、Vth_
Hより小さい電位を第5の配線3005に与えればよい。または、ゲート電極の状態にか
かわらずトランジスタ3200が「オン状態」となるような電位、つまり、Vth_Lよ
り大きい電位を第5の配線3005に与えればよい。
2(C)と相違している。この場合も上記と同様の動作により情報の書き込み及び保持動
作が可能である。
浮遊状態である第3の配線3003と容量素子3400とが導通し、第3の配線3003
と容量素子3400の間で電荷が再分配される。その結果、第3の配線3003の電位が
変化する。第3の配線3003の電位の変化量は、容量素子3400の第1の電極の電位
(あるいは容量素子3400に蓄積された電荷)によって、異なる値をとる。
3の配線3003が有する容量成分をCB、電荷が再分配される前の第3の配線3003
の電位をVB0とすると、電荷が再分配された後の第3の配線3003の電位は、(CB
×VB0+C×V)/(CB+C)となる。したがって、メモリセルの状態として、容量
素子3400の第1の電極の電位がV1とV0(V1>V0)の2状態をとるとすると、
電位V1を保持している場合の第3の配線3003の電位(=(CB×VB0+C×V1
)/(CB+C))は、電位V0を保持している場合の第3の配線3003の電位(=(
CB×VB0+C×V0)/(CB+C))よりも高くなることがわかる。
とができる。
たトランジスタを用い、トランジスタ3300として半導体に酸化物半導体が適用された
トランジスタを駆動回路上に積層して設ける構成とすればよい。
流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持す
ることが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ
動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することがで
きる。また、電力の供給がない場合(ただし、電位は固定されていることが望ましい)で
あっても、長期にわたって記憶内容を保持することが可能である。
素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲー
トへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため
、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導
体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、
信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報
の書き込みが行われるため、高速な動作も容易に実現しうる。
み合わせて実施することができる。
本実施の形態では、上記実施の形態で例示したトランジスタ、または記憶装置を含むR
Fデバイスについて、図23を用いて説明する。
を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。こ
のような特徴から、RFデバイスは、物品などの個体情報を読み取ることにより物品の識
別を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いる
ためには極めて高い信頼性が要求される。
例を示すブロック図である。
どともいう)に接続されたアンテナ802から送信される無線信号803を受信するアン
テナ804を有する。またRFデバイス800は、整流回路805、定電圧回路806、
復調回路807、変調回路808、論理回路809、記憶回路810、ROM811を有
している。なお、復調回路807に含まれる整流作用を示すトランジスタに逆方向電流を
十分に抑制することが可能な材料、例えば、酸化物半導体、が用いられた構成としてもよ
い。これにより、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和
することを防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけ
ることができる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によ
って交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用し
て交信する電波方式の3つに大別される。本実施の形態に示すRFデバイス800は、そ
のいずれの方式に用いることも可能である。
ンテナ802との間で無線信号803の送受信を行うためのものである。また、整流回路
805は、アンテナ804で無線信号を受信することにより生成される入力交流信号を整
流、例えば、半波2倍圧整流し、後段に設けられた容量素子により、整流された信号を平
滑化することで入力電位を生成するための回路である。なお、整流回路805の入力側ま
たは出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅
が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しない
ように制御するための回路である。
の回路である。なお、定電圧回路806は、内部にリセット信号生成回路を有していても
よい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路8
09のリセット信号を生成するための回路である。
するための回路である。また、変調回路808は、アンテナ804より出力するデータに
応じて変調をおこなうための回路である。
、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域など
を有する。また、ROM811は、固有番号(ID)などを格納し、処理に応じて出力を
行うための回路である。
。本発明の一態様の記憶回路は、電源が遮断された状態であっても情報を保持できるため
、RFデバイスに好適に用いることができる。さらに本発明の一態様の記憶回路は、デー
タの書き込みに必要な電力(電圧)が従来の不揮発性メモリに比べて著しく小さいため、
データの読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さ
らに、データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制す
ることができる。
ため、ROM811に適用することもできる。その場合には、生産者がROM811にデ
ータを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないようにし
ておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷すること
で、作製したRFデバイスすべてについて固有番号を付与するのではなく、出荷する良品
にのみ固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になる
ことがなく出荷後の製品に対応した顧客管理が容易となる。
み合わせて実施することができる。
本実施の形態では、少なくとも実施の形態で説明したトランジスタを用いることができ
、先の実施の形態で説明した記憶装置を含むCPUについて説明する。
一例の構成を示すブロック図である。
tic logic unit、演算回路)、ALUコントローラ1192、インストラ
クションデコーダ1193、インタラプトコントローラ1194、タイミングコントロー
ラ1195、レジスタ1196、レジスタコントローラ1197、バスインターフェース
1198(Bus I/F)、書き換え可能なROM1199、およびROMインターフ
ェース1189(ROM I/F)を有している。基板1190は、半導体基板、SOI
基板、ガラス基板などを用いる。ROM1199およびROMインターフェース1189
は、別チップに設けてもよい。もちろん、図24に示すCPUは、その構成を簡略化して
示した一例にすぎず、実際のCPUはその用途によって多種多様な構成を有している。例
えば、図24に示すCPUまたは演算回路を含む構成を一つのコアとし、当該コアを複数
含み、それぞれのコアが並列で動作するような構成としてもよい。また、CPUが内部演
算回路やデータバスで扱えるビット数は、例えば8ビット、16ビット、32ビット、6
4ビットなどとすることができる。
ンデコーダ1193に入力され、デコードされた後、ALUコントローラ1192、イン
タラプトコントローラ1194、レジスタコントローラ1197、タイミングコントロー
ラ1195に入力される。
ーラ1197、タイミングコントローラ1195は、デコードされた命令に基づき、各種
制御を行なう。具体的にALUコントローラ1192は、ALU1191の動作を制御す
るための信号を生成する。また、インタラプトコントローラ1194は、CPUのプログ
ラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマス
ク状態から判断し、処理する。レジスタコントローラ1197は、レジスタ1196のア
ドレスを生成し、CPUの状態に応じてレジスタ1196の読み出しや書き込みを行なう
。
92、インストラクションデコーダ1193、インタラプトコントローラ1194、およ
びレジスタコントローラ1197の動作のタイミングを制御する信号を生成する。例えば
タイミングコントローラ1195は、基準クロック信号CLK1を元に、内部クロック信
号CLK2を生成する内部クロック生成部を備えており、内部クロック信号CLK2を上
記各種回路に供給する。
タ1196のメモリセルとして、先の実施の形態に示したトランジスタを用いることがで
きる。
の指示に従い、レジスタ1196における保持動作の選択を行う。すなわち、レジスタ1
196が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容
量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持
が選択されている場合、レジスタ1196内のメモリセルへの、電源電圧の供給が行われ
る。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換
えが行われ、レジスタ1196内のメモリセルへの電源電圧の供給を停止することができ
る。
。記憶素子1200は、電源遮断で記憶データが揮発する回路1201と、電源遮断で記
憶データが揮発しない回路1202と、スイッチ1203と、スイッチ1204と、論理
素子1206と、容量素子1207と、選択機能を有する回路1220と、を有する。回
路1202は、容量素子1208と、トランジスタ1209と、トランジスタ1210と
、を有する。なお、記憶素子1200は、必要に応じて、ダイオード、抵抗素子、インダ
クタなどのその他の素子をさらに有していても良い。
。記憶素子1200への電源電圧の供給が停止した際、回路1202のトランジスタ12
09のゲートには接地電位(0V)、またはトランジスタ1209がオフする電位が入力
され続ける構成とする。例えば、トランジスタ1209のゲートが抵抗等の負荷を介して
接地される構成とする。
いて構成され、スイッチ1204は、一導電型とは逆の導電型(例えば、pチャネル型)
のトランジスタ1214を用いて構成した例を示す。ここで、スイッチ1203の第1の
端子はトランジスタ1213のソースとドレインの一方に対応し、スイッチ1203の第
2の端子はトランジスタ1213のソースとドレインの他方に対応し、スイッチ1203
はトランジスタ1213のゲートに入力される制御信号RDによって、第1の端子と第2
の端子の間の導通または非導通(つまり、トランジスタ1213のオン状態またはオフ状
態)が選択される。スイッチ1204の第1の端子はトランジスタ1214のソースとド
レインの一方に対応し、スイッチ1204の第2の端子はトランジスタ1214のソース
とドレインの他方に対応し、スイッチ1204はトランジスタ1214のゲートに入力さ
れる制御信号RDによって、第1の端子と第2の端子の間の導通または非導通(つまり、
トランジスタ1214のオン状態またはオフ状態)が選択される。
うちの一方、およびトランジスタ1210のゲートと電気的に接続される。ここで、接続
部分をノードM2とする。トランジスタ1210のソースとドレインの一方は、低電源電
位を供給することのできる配線(例えばGND線)に電気的に接続され、他方は、スイッ
チ1203の第1の端子(トランジスタ1213のソースとドレインの一方)と電気的に
接続される。スイッチ1203の第2の端子(トランジスタ1213のソースとドレイン
の他方)はスイッチ1204の第1の端子(トランジスタ1214のソースとドレインの
一方)と電気的に接続される。スイッチ1204の第2の端子(トランジスタ1214の
ソースとドレインの他方)は電源電位VDDを供給することのできる配線と電気的に接続
される。スイッチ1203の第2の端子(トランジスタ1213のソースとドレインの他
方)と、スイッチ1204の第1の端子(トランジスタ1214のソースとドレインの一
方)と、論理素子1206の入力端子と、容量素子1207の一対の電極のうちの一方と
、は電気的に接続される。ここで、接続部分をノードM1とする。容量素子1207の一
対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低
電源電位(GND等)または高電源電位(VDD等)が入力される構成とすることができ
る。容量素子1207の一対の電極のうちの他方は、低電源電位を供給することのできる
配線(例えばGND線)と電気的に接続される。容量素子1208の一対の電極のうちの
他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位(GND
等)または高電源電位(VDD等)が入力される構成とすることができる。容量素子12
08の一対の電極のうちの他方は、低電源電位を供給することのできる配線(例えばGN
D線)と電気的に接続される。
を積極的に利用することによって省略することも可能である。
れる。スイッチ1203およびスイッチ1204は、制御信号WEとは異なる制御信号R
Dによって第1の端子と第2の端子の間の導通状態または非導通状態を選択され、一方の
スイッチの第1の端子と第2の端子の間が導通状態のとき他方のスイッチの第1の端子と
第2の端子の間は非導通状態となる。
タに対応する信号が入力される。図25では、回路1201から出力された信号が、トラ
ンジスタ1209のソースとドレインの他方に入力される例を示した。スイッチ1203
の第2の端子(トランジスタ1213のソースとドレインの他方)から出力される信号は
、論理素子1206によってその論理値が反転された反転信号となり、回路1220を介
して回路1201に入力される。
ドレインの他方)から出力される信号は、論理素子1206および回路1220を介して
回路1201に入力する例を示したがこれに限定されない。スイッチ1203の第2の端
子(トランジスタ1213のソースとドレインの他方)から出力される信号が、論理値を
反転させられることなく、回路1201に入力されてもよい。例えば、回路1201内に
、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場
合に、スイッチ1203の第2の端子(トランジスタ1213のソースとドレインの他方
)から出力される信号を当該ノードに入力することができる。
スタ1209以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板11
90にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層また
はシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素
子1200に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるト
ランジスタとすることもできる。または、記憶素子1200は、トランジスタ1209以
外にも、チャネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残り
のトランジスタは酸化物半導体以外の半導体でなる層または基板1190にチャネルが形
成されるトランジスタとすることもできる。
。また、論理素子1206としては、例えばインバータやクロックドインバータ等を用い
ることができる。
間は、回路1201に記憶されていたデータを、回路1202に設けられた容量素子12
08によって保持することができる。
。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を
有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そ
のため、当該トランジスタをトランジスタ1209として用いることによって、記憶素子
1200に電源電圧が供給されない間も容量素子1208に保持された信号は長期間にわ
たり保たれる。こうして、記憶素子1200は電源電圧の供給が停止した間も記憶内容(
データ)を保持することが可能である。
動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路1201
が元のデータを保持しなおすまでの時間を短くすることができる。
タ1210のゲートに入力される。そのため、記憶素子1200への電源電圧の供給が再
開された後、容量素子1208によって保持された信号を、トランジスタ1210の状態
(オン状態、またはオフ状態)に変換して、回路1202から読み出すことができる。そ
れ故、容量素子1208に保持された信号に対応する電位が多少変動していても、元の信
号を正確に読み出すことが可能である。
の記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐ
ことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復
帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、ま
たは複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力
を抑えることができる。
1200は、DSP(Digital Signal Processor)、カスタム
LSI、PLD(Programmable Logic Device)等のLSI、
RF−ID(Radio Frequency Identification)にも応
用可能である。
み合わせて実施することができる。
本実施の形態では、本発明の一態様の表示パネルの構成例について説明する。
図26(A)は、本発明の一態様の表示パネルの上面図であり、図26(B)は、本発
明の一態様の表示パネルの画素に液晶素子を適用する場合に用いることができる画素回路
を説明するための回路図である。また、図26(C)は、本発明の一態様の表示パネルの
画素に有機EL素子を適用する場合に用いることができる画素回路を説明するための回路
図である。
た、当該トランジスタはnチャネル型とすることが容易なので、駆動回路のうち、nチャ
ネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同
一基板上に形成する。このように、画素部や駆動回路に上記実施の形態に示すトランジス
タを用いることにより、信頼性の高い表示装置を提供することができる。
の基板2100上には、画素部2101、第1の走査線駆動回路2102、第2の走査線
駆動回路2103、信号線駆動回路2104を有する。画素部2101には、複数の信号
線が信号線駆動回路2104から延伸して配置され、複数の走査線が第1の走査線駆動回
路2102、及び第2の走査線駆動回路2103から延伸して配置される。なお走査線と
信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に設けられている
。また、表示装置の基板2100はFPC(Flexible Printed Cir
cuit)等の接続部を介して、タイミング制御回路(コントローラ、制御ICともいう
)に接続される。
信号線駆動回路2104は、画素部2101と同じ基板2100上に形成される。そのた
め、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。
また、基板2100外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間
の接続数が増える。同じ基板2100上に駆動回路を設けた場合、その配線間の接続数を
減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
また、画素の回路構成の一例を図26(B)に示す。ここでは、VA型液晶表示パネル
の画素に適用することができる画素回路を示す。
の画素電極層は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆
動できるように構成される。これにより、マルチドメイン設計された画素の個々の画素電
極層に印加する信号を、独立して制御できる。
113には、異なるゲート信号を与えることができるように分離される。一方、データ線
として機能するソース電極層又はドレイン電極層2114は、トランジスタ2116とト
ランジスタ2117で共通に用いられている。トランジスタ2116とトランジスタ21
17は上記実施の形態で説明するトランジスタを適宜用いることができる。これにより、
信頼性の高い液晶表示パネルを提供することができる。
と電気的に接続する第2の画素電極層の形状について説明する。第1の画素電極層と第2
の画素電極層の形状は、スリットによって分離される。第1の画素電極層はV字型に広が
る形状を有し、第2の画素電極層は第1の画素電極層の外側を囲むように形成される。
117のゲート電極はゲート配線2113と接続される。ゲート配線2112とゲート配
線2113に異なるゲート信号を与えてトランジスタ2116とトランジスタ2117の
動作タイミングを異ならせ、液晶の配向を制御できる。
または第2の画素電極層と電気的に接続する容量電極とで保持容量を形成してもよい。
備える。第1の液晶素子2118は第1の画素電極層と対向電極層とその間の液晶層とで
構成され、第2の液晶素子2119は第2の画素電極層と対向電極層とその間の液晶層と
で構成される。
示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路
などを追加してもよい。
画素の回路構成の他の一例を図26(C)に示す。ここでは、有機EL素子を用いた表
示パネルの画素構造を示す。
、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そし
て、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、
その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発
光素子は、電流励起型の発光素子と呼ばれる。
トランジスタを1つの画素に2つ用いる例を示す。なお、本発明の一態様の金属酸化物膜
は、nチャネル型のトランジスタのチャネル形成領域に用いることができる。また、当該
画素回路は、デジタル時間階調駆動を適用することができる。
いて説明する。
、発光素子2124及び容量素子2123を有している。スイッチング用トランジスタ2
121は、ゲート電極層が走査線2126に接続され、第1電極(ソース電極層及びドレ
イン電極層の一方)が信号線2125に接続され、第2電極(ソース電極層及びドレイン
電極層の他方)が駆動用トランジスタ2122のゲート電極層に接続される。駆動用トラ
ンジスタ2122は、ゲート電極層が容量素子2123を介して電源線2127に接続さ
れ、第1電極が電源線2127に接続され、第2電極が発光素子2124の第1電極(画
素電極)に接続される。発光素子2124の第2電極は共通電極2128に相当する。共
通電極2128は、同一基板上に形成される共通電位線と電気的に接続される。
形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い有機
EL表示パネルを提供することができる。
お、低電源電位とは、電源線2127に供給される高電源電位より低い電位であり、例え
ばGND、0Vなどを低電源電位として設定することができる。発光素子2124の順方
向のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光
素子2124に印加することにより、発光素子2124に電流を流して発光させる。なお
、発光素子2124の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少な
くとも順方向しきい値電圧を含む。
より省略できる。駆動用トランジスタ2122のゲート容量については、チャネル形成領
域とゲート電極層との間で容量が形成されていてもよい。
動方式の場合、駆動用トランジスタ2122が十分にオンするか、オフするかの二つの状
態となるようなビデオ信号を、駆動用トランジスタ2122に入力する。なお、駆動用ト
ランジスタ2122を線形領域で動作させるために、電源線2127の電圧よりも高い電
圧を駆動用トランジスタ2122のゲート電極層にかける。また、信号線2125には、
電源線電圧に駆動用トランジスタ2122の閾値電圧Vthを加えた値以上の電圧をかけ
る。
2124の順方向電圧に駆動用トランジスタ2122の閾値電圧Vthを加えた値以上の
電圧をかける。なお、駆動用トランジスタ2122が飽和領域で動作するようにビデオ信
号を入力し、発光素子2124に電流を流す。また、駆動用トランジスタ2122を飽和
領域で動作させるために、電源線2127の電位を、駆動用トランジスタ2122のゲー
ト電位より高くする。ビデオ信号をアナログとすることで、発光素子2124にビデオ信
号に応じた電流を流し、アナログ階調駆動を行うことができる。
6(C)に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタ又は論
理回路などを追加してもよい。
位側にソース電極(第1の電極)、高電位側にドレイン電極(第2の電極)がそれぞれ電
気的に接続される構成とする。さらに、制御回路等により第1のゲート電極の電位を制御
し、第2のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位
など、上記で例示した電位を入力可能な構成とすればよい。
み合わせて実施することができる。
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を
備えた画像再生装置(代表的にはDVD:Digital Versatile Dis
c等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用いるこ
とができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器
として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍、ビデオカメラ、
デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレ
イ)、ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーディオプ
レイヤー等)、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払
い機(ATM)、自動販売機などが挙げられる。これら電子機器の具体例を図27に示す
。
部904、マイクロフォン905、スピーカー906、操作キー907、スタイラス90
8等を有する。なお、図27(A)に示した携帯型ゲーム機は、2つの表示部903と表
示部904とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されな
い。
913、第2表示部914、接続部915、操作キー916等を有する。第1表示部91
3は第1筐体911に設けられており、第2表示部914は第2筐体912に設けられて
いる。そして、第1筐体911と第2筐体912とは、接続部915により接続されてお
り、第1筐体911と第2筐体912の間の角度は、接続部915により変更が可能であ
る。第1表示部913における映像を、接続部915における第1筐体911と第2筐体
912との間の角度に従って、切り替える構成としても良い。また、第1表示部913お
よび第2表示部914の少なくとも一方に、位置入力装置としての機能が付加された表示
装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチ
パネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フ
ォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加するこ
とができる。
キーボード923、ポインティングデバイス924等を有する。
33等を有する。
、操作キー944、レンズ945、接続部946等を有する。操作キー944およびレン
ズ945は第1筐体941に設けられており、表示部943は第2筐体942に設けられ
ている。そして、第1筐体941と第2筐体942とは、接続部946により接続されて
おり、第1筐体941と第2筐体942の間の角度は、接続部946により変更が可能で
ある。表示部943における映像を、接続部946における第1筐体941と第2筐体9
42との間の角度に従って切り替える構成としても良い。
ライト954等を有する。
み合わせて実施することができる。
本実施の形態では、本発明の一態様に係るRFデバイスの使用例について図28を用い
ながら説明する。RFデバイスの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券
類、無記名債券類、証書類(運転免許証や住民票等、図28(A)参照)、包装用容器類
(包装紙やボトル等、図28(C)参照)、記録媒体(DVDやビデオテープ等、図28
(B)参照)、乗り物類(自転車等、図28(D)参照)、身の回り品(鞄や眼鏡等)、
食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電
子機器(液晶表示装置、EL表示装置、テレビジョン装置、または携帯電話)等の物品、
若しくは各物品に取り付ける荷札(図28(E)、図28(F)参照)等に設けて使用す
ることができる。
り、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージ
であれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るR
Fデバイス4000は、小型、薄型、軽量を実現するため、物品に固定した後もその物品
自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、
または証書類等に本発明の一態様に係るRFデバイス4000を設けることにより、認証
機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。ま
た、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器
等に本発明の一態様に係るRFデバイスを取り付けることにより、検品システム等のシス
テムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るR
Fデバイスを取り付けることにより、盗難などに対するセキュリティ性を高めることがで
きる。
用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信
距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて
長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いるこ
とができる。
み合わせて実施することができる。
本実施の形態では、積層体10に適用可能なトランジスタを含む積層体の作成方法及び
、構成の一例について図30乃至図34に示す。尚、図中a1−a2断面は、トランジス
タを含む断面を示し、b1−b2断面は、配線部を示す。
に示した絶縁体101と同様の材質、成膜方法等を用いると良い。また、絶縁体2502
には、実施の形態2に示した絶縁体2402と同様の材質、成膜方法を用いるとよい。(
図30(a))
際には、絶縁体2502と絶縁体2501のエッチングの選択比が大きい材料の組み合わ
せを選択することが望ましい。
が出来る。絶縁体2502上にレジストマスクを形成し、絶縁体2502の不要な部分を
除去する。その後、レジストマスクを除去することにより、絶縁体2502に開口又は溝
を形成することが出来る。
を用いることが出来る。
ア膜2503としては、50nm程度の厚みを有する酸化アルミニウムを用いると好まし
い。(図30(b))
する機能を有する層である。尚、バリア膜2503は、この上方に設けられる電極又は配
線と、下方に設けられる電極又は配線とを電気的に接続するための開口やプラグを有して
いてもよい。
等を用いることが出来る。
用いることが出来る。
shing)法等を用いた平坦化処理により平坦化されていてもよい。
リア膜2503の上面と、導電体2504の上面との高さが揃うまで、CMP法により削
ってもよいし、途中で止めてもよい。
2504をエッチングし、導電体2504aを得る。ここでは、導電体2504aの上面
は、絶縁体2502の開口又は溝の設けられていない領域上のバリア膜2503の上面と
比べ、低くなることが好ましく、特に、50nm程度低いことが好ましい。
31(a))なお、バリア膜2601を成膜後、CMP法により表面を平坦化してもよい
。また、本実施の形態では、バリア膜2601を設ける例を示したが、場合によっては設
けなくてもよい。
様の材質、成膜方法等を用いることが出来る。
用いることが出来る。場合によっては、絶縁体2602をCMP法により平坦化させても
よい。
用いることが出来る。また、半導体2604には、実施の形態2で示した半導体108と
同様の材質、成膜方法等を用いることが出来る。
ングステンを用いることが好ましい。この導電体2605の成膜には、スパッタリング法
を用いることが出来る。
用いることが出来る。
酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム
、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを、積層または
単層で用いることができる。(図31(b))
602、バリア膜2601、バリア膜2503、絶縁体2502、絶縁体2501等に開
口を形成する。その際、フォトリソグラフィ法等を用いることができる。絶縁体2606
上にレジストマスクを形成し、絶縁体2606及び導電体2605の不要な部分を除去す
る。その後、レジストマスク等を除去し、導電体2605をマスクとして、半導体260
4、半導体2603、絶縁体2602、バリア膜2601、バリア膜2503、絶縁体2
502、絶縁体2501等に開口を形成する。このようにして開口2607a、2607
bが形成される。(図31(c))
、絶縁体2502、2501などをエッチングする際、導電体2605がエッチングされ
ることを低減し、導電体2605に形成されている開口の広がりを抑えることが可能とな
る。
マスクを導電体2605上に形成してから、開口2607a、2607bを形成してもよ
い。
スクを形成してから、開口2607a、2607bを形成してもよい。また、導電体26
05上に反射防止膜又は密着性向上膜を形成し、その上にレジストマスクを形成してから
開口2607a、2607bを形成してもよい。
が反射されることを低減する機能を有する。光の反射を低減することにより、レジストマ
スクの加工精度が向上し、より微細な加工が可能となる。
レジストマスクとの密着性を改善することにより、より微細な加工が可能となる。
形成する。(図32(a))
質、成膜方法等を用いることが出来る。
た、ウェットエッチングなどで導電体2701の表面をエッチングしてもよい。
、導電体2701の不要な部分を除去し、導電体2701a、2701b、2701cを
形成する。その後、レジストマスクを除去する。(図32(b))
クを形成する。当該レジストマスクを用いて、導電体2605、半導体2604、半導体
2603、の不要な部分を除去し、導電体2605a、2605bを得る。その際、絶縁
体2602の一部が除去されることがある。したがって、一部が除去される深さを考慮し
て予め絶縁体2602の膜厚を厚く形成しておくと好ましい。(図33(a))
を除去し、導電体2605c、2605dを得る。(図33(b))
マスクを形成し、当該導電体の不要な部分を除去する。その後レジストマスクを除去し、
導電体2903aを得る。さらに導電体2903aをマスクとして、絶縁体、半導体の不
要な部分を除去して、絶縁体2902a、半導体2901aを得る。絶縁体2902a、
半導体2901aを得る際、導電体2903aを得るために用いたレジストマスクを除去
せずに残したまま、絶縁体、半導体の不要な部分を除去して絶縁体2902a、半導体2
901aを得てもよい。(図34(a))
2a、半導体2901aを得る例を示したが、不要な部分を除去しなくてもよい。
法を用いることが出来る。なお、半導体2901aは、ゲート絶縁膜の一部として機能す
る場合もある。
リア膜103と同様の材質、成膜方法を用いることが出来る。(図34(b))
由に、組み合わせ、適用、置き換えて実施することが出来る。
図35は、本発明の一態様の半導体装置の一例である。本実施の形態では、図2に示し
た積層構造の一実施の形態を示す。本実施の形態では積層体20として単結晶シリコン半
導体を用い、積層体20上に積層体10を重ねた例について示す。
スタ3500は、トランジスタ3600の上に設けられ、トランジスタ3500の半導体
とトランジスタ3600の間にはバリア膜が設けられる。
3012、導電体3013及び、低抵抗領域3014、低抵抗領域3015を有する。絶
縁体3012はトランジスタのゲート絶縁膜として機能する領域を有する。また、低抵抗
領域3014及び低抵抗領域3015は、ソース領域またはドレイン領域として機能する
領域を有する。
や駆動方法に応じて適切なトランジスタを用いればよい。
低抵抗領域3015等としては、実施の形態4に示した、半導体712、低抵抗領域71
3a、低抵抗領域713bと同様な材質、形成方法を用いることが出来る。
もよい。
体3019を順に積層して設ける。絶縁体3016には、実施の形態4に示した絶縁体7
21と同様な材質、形成方法を用いることが出来る。絶縁体3017には、実施の形態4
に示した絶縁体722と同様な材質、形成方法を用いることが出来る。絶縁体3018に
は、実施の形態4に示した絶縁体723と同様な材質、形成方法を設けることが出来る。
絶縁体3019には、実施の形態4に示した絶縁体724と同様な材質、形成方法を設け
ることが出来る。
域3014、低抵抗領域3015等と電気的に接続するプラグ3020、プラグ3021
等が埋め込まれてもよい。必要に応じて導電体3013と電気的に接続するプラグを形成
してもよい。
021と電気的に接続する。
配線733と同様な材質、形成方法を用いることが出来る。
4を形成し、絶縁体3024に開口又は溝を形成した後に導電体を成膜し、当該導電体に
CMP処理などを施し、絶縁体3024に形成された開口又は溝に残った導電体を、配線
3022、配線3023などに用いてもよい。
合、デュアルダマシン法などを用いてもよい。
含む。積層体10の一部またはすべての積層の一例として、図34(b)などを用いるこ
とが出来る。
。バリア膜2904上に、絶縁体3025を設けられている。
cと電気的に接続するプラグ3026、プラグ3027、プラグ3028が設けられてい
る。
続される配線3029、配線3030、配線3031が設けられている。
タ3500を含む積層体を有するため、半導体装置の面積を縮小することが出来る。また
、トランジスタ等の半導体素子の集積度を向上することが出来る。また、トランジスタ3
600とトランジスタ3500との間に設けられたバリア膜により、これよりも下層に存
在する水や水素等の不純物がトランジスタ3500側に拡散することを抑制できる。
タ3500をn型トランジスタとすれば、CMOSのインバータ回路を構成することがで
きる。このように、単位回路を構成するトランジスタを重ねて配置することでレイアウト
の自由度が向上し、集積度を向上することが出来る。
由に、組み合わせ、適用、置き換えて実施することができる。
図36は、本発明の一態様の半導体装置の一例である。本実施の形態では、図2に示し
た積層構造の一実施の形態を示す。本実施の形態では積層体20の一部に単結晶シリコン
半導体を用い、積層体20上に積層体10を重ねた例について示す。
が出来る。
る例を示す。具体的には、図34(b)における導電体2701a、2701b、270
1cを形成しない構造を適用する。
体3025には、配線3022と電気的に接続するプラグ3126、配線3023と電気
的に接続するプラグ3128を形成する。また、導電体2605dと電気的に接続するプ
ラグ3127を形成する。
続される配線3129、配線3130、配線3131が設けられている。
タ3101を含む積層体を有するため、半導体装置の面積を縮小することが出来る。また
、トランジスタ等の半導体素子の集積度を向上することが出来る。また、トランジスタ3
600とトランジスタ3101との間に設けられたバリア膜により、これよりも下層に存
在する水や水素等の不純物がトランジスタ3101側に拡散することを抑制できる。
タ3101をn型トランジスタとすれば、CMOSのインバータ回路を構成することがで
きる。このように、単位回路を構成するトランジスタを重ねて配置することでレイアウト
の自由度が向上し、集積度を向上することが出来る。
由に、組み合わせ、適用、置き換えて実施することができる。
図37は、本発明の一態様の半導体装置の一例である。本実施の形態では、図2に示し
た積層構造の一実施の形態を示す。本実施の形態では積層体20として単結晶シリコン半
導体を用い、積層体20上に積層体10を重ねた例について示す。
が出来る。
る例を示す。具体的には、バリア膜2601を形成した後に、配線3022と電気的に接
続するプラグ3232及び配線3233、配線3023と電気的に接続するプラグ313
4及び配線3235を形成し、図34(b)における導電体2701a、2701b、2
701cを形成しない構造を適用する。
体3225には、配線3233と電気的に接続するプラグ3226、配線3235と電気
的に接続するプラグ3228を形成する。また、導電体2605dと電気的に接続するプ
ラグ3227を形成する。
続される配線3229、配線3230、配線3231が設けられている。
タ3201を含む積層体を有するため、半導体装置の面積を縮小することが出来る。また
、トランジスタ等の半導体素子の集積度を向上することが出来る。また、トランジスタ3
600とトランジスタ3201との間に設けられたバリア膜により、これよりも下層に存
在する水や水素等の不純物がトランジスタ3201側に拡散することを抑制できる。
タ3201をn型トランジスタとすれば、CMOSのインバータ回路を構成することがで
きる。このように、単位回路を構成するトランジスタを重ねて配置することでレイアウト
の自由度が向上し、集積度を向上することが出来る。
由に、組み合わせ、適用、置き換えて実施することができる。
20 積層体
30 積層体
100 トランジスタ
101 絶縁体
102 絶縁体
103 バリア膜
104 導電体
104a 導電体
105 バリア膜
105a バリア膜
106 絶縁体
107 半導体
107a 半導体
108 半導体
108a 半導体
109 導電体
109a 導電体
109b 導電体
109c 導電体
110 開口
111 導電体
111a 導電体
111b 導電体
111c 導電体
112 導電体
112a 導電体
112b 導電体
113 半導体
114 絶縁体
115 導電体
116 バリア膜
120a プラグ
120b プラグ
130 容量
180 トランジスタ
200 トランジスタ
708 絶縁体
711 半導体基板
712 半導体
713a 低抵抗領域
713b 低抵抗領域
714 ゲート絶縁膜
715 ゲート電極
721 絶縁体
722 絶縁体
723 絶縁体
724 絶縁体
725 絶縁体
726 絶縁体
727 絶縁体
728 絶縁体
729 絶縁体
730 絶縁体
731 配線
732 配線
733 配線
741 絶縁体
742 絶縁体
743 絶縁体
744 絶縁体
751 配線
752 配線
753 配線
754 配線
755 配線
756 配線
757 配線
758 配線
759 配線
761 プラグ
762 プラグ
763 プラグ
764 プラグ
765 プラグ
766 プラグ
767 プラグ
768 プラグ
769 プラグ
770 プラグ
771 プラグ
772 プラグ
773 プラグ
781 電極
782 絶縁体
783 電極
800 RFデバイス
801 通信器
802 アンテナ
803 無線信号
804 アンテナ
805 整流回路
806 定電圧回路
807 復調回路
808 変調回路
809 論理回路
810 記憶回路
811 ROM
812 半導体
814 ゲート絶縁膜
815 ゲート電極
901 筐体
902 筐体
903 表示部
904 表示部
905 マイクロフォン
906 スピーカー
907 操作キー
908 スタイラス
911 筐体
912 筐体
913 表示部
914 表示部
915 接続部
916 操作キー
921 筐体
922 表示部
923 キーボード
924 ポインティングデバイス
931 筐体
932 冷蔵室用扉
933 冷凍室用扉
941 筐体
942 筐体
943 表示部
944 操作キー
945 レンズ
946 接続部
951 車体
952 車輪
953 ダッシュボード
954 ライト
1189 ROMインターフェース
1190 基板
1191 ALU
1192 ALUコントローラ
1193 インストラクションデコーダ
1194 インタラプトコントローラ
1195 タイミングコントローラ
1196 レジスタ
1197 レジスタコントローラ
1198 バスインターフェース
1199 ROM
1200 記憶素子
1201 回路
1202 回路
1203 スイッチ
1204 スイッチ
1206 論理素子
1207 容量素子
1208 容量素子
1209 トランジスタ
1210 トランジスタ
1213 トランジスタ
1214 トランジスタ
1220 回路
1700 トランジスタ
1701 トランジスタ
2100 基板
2101 画素部
2102 走査線駆動回路
2103 走査線駆動回路
2104 信号線駆動回路
2110 容量配線
2112 ゲート配線
2113 ゲート配線
2114 ドレイン電極層
2116 トランジスタ
2117 トランジスタ
2118 液晶素子
2119 液晶素子
2120 画素
2121 スイッチング用トランジスタ
2122 駆動用トランジスタ
2123 容量素子
2124 発光素子
2125 信号線
2126 走査線
2127 電源線
2128 共通電極
2402 絶縁体
2501 絶縁体
2502 絶縁体
2503 バリア膜
2504 導電体
2504a 導電体
2601 バリア膜
2602 絶縁体
2603 半導体
2604 半導体
2605 導電体
2605a 導電体
2605b 導電体
2605c 導電体
2605d 導電体
2606 絶縁体
2607a 開口
2607b 開口
2701 導電体
2701a 導電体
2701b 導電体
2701c 導電体
2901a 半導体
2902a 絶縁体
2903a 導電体
2904 バリア膜
3001 配線
3002 配線
3003 配線
3004 配線
3005 配線
3010 半導体基板
3011 半導体
3012 絶縁体
3013 導電体
3014 低抵抗領域
3015 低抵抗領域
3016 絶縁体
3017 絶縁体
3018 絶縁体
3019 絶縁体
3020 プラグ
3021 プラグ
3022 配線
3023 配線
3024 絶縁体
3025 絶縁体
3026 プラグ
3027 プラグ
3028 プラグ
3029 配線
3030 配線
3031 配線
3101 トランジスタ
3126 プラグ
3127 プラグ
3128 プラグ
3129 配線
3130 配線
3131 配線
3134 プラグ
3200 トランジスタ
3201 トランジスタ
3225 絶縁体
3226 プラグ
3227 プラグ
3228 プラグ
3229 配線
3230 配線
3231 配線
3232 プラグ
3233 配線
3235 配線
3300 トランジスタ
3400 容量素子
3500 トランジスタ
3600 トランジスタ
4000 RFデバイス
5100 ペレット
5100a ペレット
5100b ペレット
5101 イオン
5102 酸化亜鉛層
5103 粒子
5105a ペレット
5105a1 領域
5105a2 ペレット
5105b ペレット
5105c ペレット
5105d ペレット
5105d1 領域
5105e ペレット
5120 基板
5130 ターゲット
5161 領域
Claims (3)
- 第1の導電層と、
前記第1の導電層と重なる領域と、第1のトランジスタのチャネル形成領域と、を有する半導体と、
接続電極と、
前記第1のトランジスタの下方の絶縁層と、
前記絶縁層の下方の第2のトランジスタと、を有し、
前記接続電極は、第2の導電層と、第3の導電層と、を有し、
前記第2の導電層は、前記半導体の開口部の側面と接する領域と、前記第1の導電層の側面と接する領域と、を有し、
前記第2の導電層は、金属窒化物を有する半導体装置。 - 第1の導電層と、
前記第1の導電層と重なる領域と、第1のトランジスタのチャネル形成領域と、を有する半導体と、
接続電極と、
前記第1のトランジスタの下方の絶縁層と、
前記絶縁層の下方の第2のトランジスタと、を有し、
前記接続電極は、第2の導電層と、第3の導電層と、を有し、
前記第2の導電層は、前記半導体の開口部の側面と接する領域と、前記第1の導電層の側面と接する領域と、を有し、
前記第3の導電層は、前記半導体の開口部の側面と接する領域を有さず、
前記第3の導電層は、前記第1の導電層の側面と接する領域を有さず、
前記第2の導電層は、金属窒化物を有する半導体装置。 - 第1の導電層と、
前記第1の導電層と重なる領域と、第1のトランジスタのチャネル形成領域と、を有する半導体と、
接続電極と、
前記第1のトランジスタの下方の絶縁層と、
前記絶縁層の下方の第2のトランジスタと、を有し、
前記接続電極は、第2の導電層と、第3の導電層と、を有し、
前記第2の導電層は、前記半導体の開口部の側面と接する領域と、前記第1の導電層の側面と接する領域と、を有し、
前記第3の導電層は、前記半導体の開口部の側面と接する領域を有さず、
前記第3の導電層は、前記第1の導電層の側面と接する領域を有さず、
前記第3の導電層は、タンタル、タングステン、チタン、モリブデン、クロム、又はニオブのいずれかの金属を有し、
前記第2の導電層は、窒化タングステン、窒化モリブデン、又は窒化チタンを有する半導体装置。
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