JP6780903B2 - リードフレーム - Google Patents

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Description

本発明は、リードフレームに関し、QFN型パッケージ(Quad Flat Non-leaded Package)の製造に際し、特に半導体素子をフリップチップ接続するためのリードフレームに関する。
近年、半導体素子と基板の端子とをワイヤボンディングにより接続を行うタイプの半導体装置に代わり、実装面積を小さくでき、配線が短いために電気的特性が良いフリップチップ接続を行うタイプの半導体装置が増えてきている。
フリップチップ接続方法には、例えば、特許文献1に記載されているようにQFN型パッケージ製造用基板の端子に半田を介して、半導体素子を搭載し、リフローにより半田を溶融させることで半導体素子と基板の端子とを接続する方法がある。
このフリップチップ接続方法は、小型化、薄型化、高周波化、高速化が進む次世代半導体装置に適合した実装技術である。
特開2013−138261号公報
ところで、フリップチップ接続方法として、基板の端子に半田を形成し、半導体素子を搭載してリフローにより半田を溶融させることで半導体素子と基板の端子とを接続する方法には、半導体装置の組立てにおいて、溶融した半田を制御することが難しく、隣接する端子とのショート(短絡)の問題がある。
例えば、特許文献1に記載のようなQFN型パッケージ製造用基板の端子に、接続用の半田を介して半導体素子をフリップチップ実装した場合、接続用の半田が溶融したときにブリードし易く、ブリードした半田が隣接する端子と接触することで配線ショートを起こす虞がある。
本発明は、このような問題に鑑みてなされたものであり、基板の端子に半田を形成し、半導体素子を搭載してリフローにより半田を溶融させることで半導体素子と基板の端子とを接続する半導体装置の組立てにおいて、溶融した半田を制御し易く、半田ブリードによる隣接する端子とのショート(短絡)を防止可能なQFN型パッケージ製造用のリードフレームを提供することを目的とする。
上記目的を達成するため、本発明によるリードフレームは、金属板より形成されたエッチング加工面からなる側面を有する複数のリードが側面を第1の樹脂によって固定され、前記リードの内部接続部となる面は前記第1の樹脂の一方の側の面から露出して構成されたリードフレームであって、前記第1の樹脂の一方の側の面の上に前記内部接続部となる面を露出させた開口部を有する第2の樹脂が前記内部接続部となる面より高い位置まで形成されていることを特徴としている。
また、本発明の他の態様によるリードフレームは、金属板の一方の側に形成されたエッチング加工面からなる凹部により複数のリード部が区画され、前記複数のリード部は側面を第1の樹脂によって固定され、前記リード部の内部接続部となる面は前記第1の樹脂の一方の側の面から露出して構成されたリードフレームであって、前記第1の樹脂の一方の側の面の上に前記内部接続部となる面を露出させた開口部を有する第2の樹脂が前記内部接続部となる面より高い位置まで形成されている。
また、本発明のリードフレームにおいては、前記第2の樹脂の開口部は、前記内部接続部となる面が全て露出する大きさ又は前記内部接続部となる面の一部が露出する大きさに形成されているのが好ましい。
また、本発明のリードフレームにおいては、前記リードの一方の側の面は、該リードの他方の側の面よりも大きいのが好ましい。
また、本発明のリードフレームにおいては、前記リードの内部接続部となる面と外部接続部となる面の少なくとも一方には、めっき層が形成されているのが好ましい。
本発明によれば、基板の端子に半田を形成し、半導体素子を搭載してリフローにより半田を溶融させることで半導体素子と基板の端子とを接続する半導体装置の組立てにおいて、溶融した半田を制御し易く、半田ブリードによる隣接する端子とのショート(短絡)を防止可能なQFN型パッケージ製造用のリードフレームが得られる。
本発明の第1実施形態にかかるリードフレームの構成を示す図で、(a)は多列型リードフレームの平面図、(b)は(a)の多列型リードフレームに備わる個々のリードフレームの一方の側から見た平面図、(c)は(b)のA−A断面図、(d)は(b)のB−B断面図、(e)は(c)の部分拡大図である。 第1実施形態の多列型リードフレームの製造工程を示す説明図である。 図2に示す製造工程を経て製造された第1実施形態の多列型リードフレームを用いて半導体素子を実装した状態を示す断面図である。 第1実施形態の多列型リードフレームの変形例を示す図で、(a)はその一例を示す断面図、(b)は他の例を示す断面図、(c)はさらに他の例を示す断面図、(d)はさらに他の例を示す断面図、(e)はさらに他の例を示す断面図である。
実施形態の説明に先立ち、本発明の作用効果について説明する。
本発明のリードフレームは、金属板より形成されたエッチング加工面からなる側面を有する複数のリードが側面を第1の樹脂によって固定され、リードの内部接続部となる面は第1の樹脂の一方の側の面から露出して構成されたリードフレームであって、第1の樹脂の一方の側の面の上に内部接続部となる面を露出させた開口部を有する第2の樹脂が内部接続部となる面より高い位置まで形成されている。
また、本発明の他の態様によるリードフレームは、金属板の一方の側に形成されたエッチング加工面からなる凹部により複数のリード部が区画され、複数のリード部は側面を第1の樹脂によって固定され、リード部の内部接続部となる面は第1の樹脂の一方の側の面から露出して構成されたリードフレームであって、第1の樹脂の一方の側の面の上に内部接続部となる面を露出させた開口部を有する第2の樹脂が内部接続部となる面より高い位置まで形成されている。
本発明のリードフレームのように、第2の樹脂が内部接続部となる面より高い位置まで形成された構成にすると、第2の樹脂の開口部の側面とリードの内部接続部となる面の露出面とで凹部が形成される。ここで、凹部の底面を構成するリードの内部接続部となる面は、接続用の半田を介して半導体素子をフリップチップ実装する際の接続用の半田と接続する面であるが、凹部の側面を構成する開口部の側面で周囲を囲まれている。このため、接続用の半田を溶融させたときに、溶融した半田は、凹部の側面によって、水平方向への流れを阻止される。また、凹部が容積を有することにより、溶融した半田の溢れ出しも阻止できる。
このため、本発明のリードフレームによれば、溶融した半田が制御し易くなり、半田ブリードを防止でき、ブリードした半田が隣接する端子と接触することで生じる配線ショートを防止できる。
また、本発明のリードフレームにおいては、好ましくは、第2の樹脂の開口部は、内部接続部となる面が全て露出する大きさか或いは内部接続部となる面の一部が露出する大きさに形成されている。
第2の樹脂の開口部を内部接続部となる面の一部が露出する大きさに形成すれば、半田を介した半導体素子をフリップチップ接続に必要な面積を十分確保できる。なお、第2の樹脂の開口部を内部接続部となる面が全て露出する大きさに形成してもよい。
また、本発明のリードフレームにおいては、好ましくは、リードの一方の側の面は、リードの他方の側の面よりも大きい。
リードの一方の側の面を、リードの他方の側の面よりも大きく形成すれば、リードの側面形状が、略L字形状又は略T字形状となり、第1の樹脂との密着性が向上し、リードの第1の樹脂からの抜けを防止できる。
また、本発明のリードフレームにおいては、好ましくは、リードの内部接続部となる面と外部接続部となる面の少なくとも一方には、めっき層が形成されている。
なお、上述した本発明のリードフレームは、例えば、金属板の一方の側に内部接続部となる第1のめっき層を形成するための開口部を有する第1のレジストマスクを形成するとともに、金属板の他方の側に外部接続部となる第2のめっき層を形成するための開口部を有する第2のレジストマスクを形成する工程と、金属板の一方の側の前記第1のレジストマスクの開口部に内部接続部となる第1のめっき層を形成するとともに、他方の側の第1のレジストマスクの開口部に外部接続部となる第2のめっき層を形成する工程と、第1のレジストマスクを除去する工程と、金属板の一方の側に第1のめっき層を覆いその他の部位を開口する開口部を有する第2のレジストマスクを形成するとともに、他の側に全面を覆う第2のレジストマスクを形成する工程と、第2のレジストマスクをエッチングマスクとして用いて、金属板の一方の側から所定の深さでハーフエッチングを施し、第1の凹部を形成する工程と、第1の凹部に、固定用樹脂を形成する工程と、第2のレジストマスクを除去する工程と、第2のめっき層をエッチングマスクとして用いて、金属板の第2のめっき層が形成されている側から固定用樹脂を露出させるエッチングを施し、固定用樹脂を底面とする第2の凹部を形成する工程と、第2の凹部に、固定用樹脂と一体的に接続する補強用樹脂を形成して第1の樹脂を完成させる工程と、第1の樹脂の一方の側の面の上に内部接続部となる面を露出させた開口部を有する第2の樹脂を形成する工程とを有することによって製造できる。
また、本発明の他の態様によるリードフレームは、例えば、金属板の一方の側に内部接続部となる第1のめっき層を形成するための開口部を有する第1のレジストマスクを形成するとともに、金属板の他方の側に外部接続部となる第2のめっき層を形成するための開口部を有する第2のレジストマスクを形成する工程と、金属板の一方の側の前記第1のレジストマスクの開口部に内部接続部となる第1のめっき層を形成するとともに、他方の側の第1のレジストマスクの開口部に外部接続部となる第2のめっき層を形成する工程と、第1のレジストマスクを除去する工程と、金属板の一方の側に第1のめっき層を覆いその他の部位を開口する開口部を有する第2のレジストマスクを形成するとともに、他の側に全面を覆う第2のレジストマスクを形成する工程と、第2のレジストマスクをエッチングマスクとして用いて、金属板の一方の側から所定の深さでハーフエッチングを施し、第1の凹部を形成する工程と、第1の凹部に、固定用樹脂を形成して第1の樹脂を完成させる工程と、第1の樹脂の一方の側の面の上に内部接続部となる面を露出させた開口部を有する第2の樹脂を形成する工程とを有することによって製造できる。
従って、本発明によれば、基板の端子に半田を形成し、半導体素子を搭載してリフローにより半田を溶融させることで半導体素子と基板の端子とを接続する半導体装置の組立てにおいて、溶融した半田を制御し易く、半田ブリードによる隣接する端子とのショート(短絡)を防止可能なQFN型パッケージ製造用のリードフレームが得られる。
以下、本発明の実施形態について、図面を用いて説明する。
第1実施形態
図1は本発明の第1実施形態にかかるリードフレームの構成を示す図で、(a)は多列型リードフレームの平面図、(b)は(a)の多列型リードフレームに備わる個々のリードフレームの一方の側から見た平面図、(c)は(b)のA−A断面図、(d)は(b)のB−B断面図、(e)は(c)の部分拡大図である。図2は第1実施形態の多列型リードフレームの製造工程を示す説明図である。図3は図2に示す製造工程を経て製造された第1実施形態の多列型リードフレームを用いて半導体素子を実装した状態を示す断面図である。
第1実施形態の多列型リードフレームは、図1(a)に示すように、マトリックス状に配列されたリードフレーム10n(但し、nは1からXまでの整数。Xは2以上の整数。)の集合体からなる。
個々のリードフレーム10nは、図1(b)に示すように、複数のリード13m(但し、mは1からYまでの整数。Yは2以上の整数。)と、第1の樹脂15と、第2の樹脂15’とを備えて構成されている。
各リード13mは、図1(c)に示すように、内部接続部となる第1のめっき層11が形成され、外部接続部となる第2のめっき層12が形成されている。
また、リード13mは、一方の側(図1(c)に示す半導体装置用配線部材10nにおける上面側)の面が他方の側(図1(c)に示す半導体装置用配線部材10nにおける下面側)の面に比べて大きい所定形状に形成されている。
第1のめっき層11は、リード13mの一方の側の面に順に形成された、金属めっき層と貴金属めっき層とで構成されている。
第2のめっき層12は、リード13mの他方の側の面に順に形成された、金属めっき層と貴金属めっき層とで構成されている。
第1の樹脂15は、固定用樹脂15−1と補強用樹脂15−2とを一体接合してなり、各リード13mにおける内部接続部となる面を一方の側の面15cから露出させるとともに、外部接続部となる面を他方の側の面15dから露出させ、且つ、隣り合うリード13m同士を固定している。
固定用樹脂15−1、補強用樹脂15−2は、モールド樹脂又はポッティング樹脂で構成されている。
第2の樹脂15’は、永久レジスト、モールド樹脂、ポリイミドテープ又はポッティング樹脂で構成され、第1の樹脂15の一方の側の面15cの上に内部接続部となる第1のめっき層11の一方の側の面11aを露出させた開口部15’aを有して形成されている。
開口部15’aは、内部接続部となる第1のめっき層11における一方の側の面11aの一部が露出する大きさに形成されている。なお、内部接続部となる第1のめっき層11における一方の側の面11aが全て露出する大きさに形成されていてもよい。
ここで、本実施形態の多列型リードフレームでは、図1(c)、図1(e)に示すように、第2の樹脂15’の一方の側の面15’cは、内部接続部となる第1のめっき層11の一方の側の面11aより0.05mm〜0.1mm程度高い位置に形成され、第2の樹脂15’の一方の側の開口部15’aの側面と第1のめっき層11の一方の側の面11aとで凹部19が形成されている。
なお、第1の樹脂15の他方の側の面15dは、外部接続部となる第2のめっき層11の他方の側の面12aと略面一に形成されている。
このように構成される第1実施形態の多列型リードフレームは、例えば、次のようにして製造できる。なお、製造の各工程において実施される、薬液洗浄や水洗浄等を含む前処理・後処理等は、便宜上説明を省略する。
まず、金属板1として板厚0.1mm〜0.25mmの銅材を用意する。
次に、基板となる金属板1の両面に第1のレジストマスク用のドライフィルムレジストをラミネートする。このとき、後工程で形成する一方の側(図2(a)に示す金属板1における上面側)の第1のレジストマスク30が、後工程で形成する第1のめっき層11の厚さよりも厚くなり、また、後工程で形成する他方の側(図2(a)に示す金属板1における下面側)の第1のレジストマスク30が、後工程で形成する第2のめっき層12の厚さよりも厚くなるように、金属板1の両面のそれぞれにラミネートするドライフィルムレジストは、所定厚さ以上の厚みを有するものを用いる。
次に、一方の側のドライフィルムレジストに対しては、所定位置に、内部接続部となる第1のめっき層11に相当する部位のみを覆い、それ以外の部位を開口させたパターン(ここでは、パターンAとする。)が形成されたガラスマスクを用いて、露光・現像するとともに、他方の側のドライフィルムレジストに対しては、所定位置に、外部接続部となる第2のめっき層12に相当する部位のみを覆い、それ以外の部位を開口させたパターン(ここでは、パターンBとする。)が形成されたガラスマスクを用いて、露光・現像する。そして、一方の側の面にはパターンAの開口を有する第1のレジストマスク30を形成し、他方の側の面にはパターンBの開口を有する第1のレジストマスク30を形成する。
なお、露光・現像は従来公知の方法により行う。例えば、ガラスマスクで覆った状態で紫外線を照射し、ガラスマスクを通過した紫外線が照射されたドライフィルムレジストの部位の現像液に対する溶解性を低下させて、それ以外の部分を除去することで、レジストマスクを形成する。なお、ここでは、レジストとしてネガ型のドライフィルムレジストを用いたが、レジストマスクの形成には、ネガ型の液状レジストを用いてもよい。さらには、ポジ型のドライフィルムレジスト又は液状レジストを用いて、ガラスマスクを通過した紫外線が照射されたレジストの部分の現像液に対する溶解性を増大させて、その部分を除去することでレジストマスクを形成するようにしてもよい。
次に、パターンAの開口を有する第1のレジストマスク30から露出している金属板1の部位に、第1のめっき層11を形成するとともに、パターンBの開口を有する第1のレジストマスク30から露出している金属板1の部位に、第2のめっき層12を形成する(図2(a)参照)。
第1のめっき層11は、金属めっき層、貴金属めっき層の順に形成する。例えば、Niめっき層、Pdめっき層、Auめっき層の順で夫々所定の厚さとなり、且つ、最上層のめっき層(Auめっき層)の面が、パターンAの開口を有する第1のレジストマスク30の面の高さ以下となるように、Niめっきを施し、さらに、Pdめっき、Auめっきを夫々順に施す。
第2のめっき層12は、金属めっき層、貴金属めっき層の順に形成する。例えば、Niめっき層、Pdめっき層、Auめっき層の順で夫々所定の厚さとなり、且つ、最上層のめっき層(Auめっき層)の面がパターンBの開口を有する第2のレジストマスク31の面の高さ以下となるように、Niめっきを施し、さらに、Pdめっき、Auめっきを夫々順に施す。なお、Niめっき層を設けずに、Pdめっき層、Auめっき層の順で夫々所定の厚さとなるように、Pdめっき、Auめっきを夫々施してもよい。また、第2のめっき層12における外部端子接合面となるめっき層を構成する金属は、Ni、Pd、Au、Sn等から、外部基材と半田接合可能な種類を適宜選択できる。
次に、金属板1の両面に形成した第1のレジストマスク30を除去する(図2(b)参照)。
次に、金属板1の両面に再びドライフィルムレジストをラミネートする。
次に、一方の側のドライフィルムレジストに対し、第1のめっき層11の面と比べて、面の形状及び大きさが同一、または面の大きさが僅かに大きい部位のみを覆い、それ以外の部位を開口させたパターン(ここではパターンCとする)が形成されたガラスマスクを用いて、一方の側を露光・現像し、パターンCの開口を有する第2のレジストマスク31を形成するとともに、他方の側のドライフィルムレジストを露光・現像し、全面を覆う第2のレジストマスク31を形成する。
次に、第2のレジストマスク31をエッチングマスクとして用いて、金属板1を構成する銅材の一方の側から、所定の深さでハーフエッチングを施し、第1の凹部1aを形成する(図2(c)参照)。
次に、第1の凹部1aに、固定用樹脂15−1を形成する(図2(d)参照)。
ここで、固定用樹脂15−1をモールド樹脂で形成する場合は、金型を用いて成型し、乾燥させる。
また、固定用樹脂15−1をポッティング樹脂で形成する場合は、第1の凹部1aにポッティング樹脂を塗布し、乾燥させる。
次に、金属板1の両面に形成した第2のレジストマスク31を除去する(図2(e)参照)。
次に、第2のめっき層12をエッチングマスクとして用いて、金属板1の第2のめっき層12が形成されている側から固定用樹脂15−1を露出させるエッチングを施し、固定用樹脂15−1を底面とする第2の凹部1bを形成する(図2(f)参照)。
次に、第2の凹部1bに、固定用樹脂15−1と一体的に接続する補強用樹脂15−2を形成して第1の樹脂15を完成させる(図2(g)参照)。
ここで、補強用樹脂15−2をモールド樹脂で形成する場合は、金型を用いて成型し、乾燥させる。
また、補強用樹脂15−2をポッティング樹脂で形成する場合は、第2の凹部1bにポッティング樹脂を塗布し、乾燥させる。
次に、第1の樹脂15の一方の側の面15cの上に内部接続部となる第1のめっき層11における一方の側の面11aの一部を露出させた開口部15’aを有する第2の樹脂15’を形成する(図2(h)参照)。
ここで、第2の樹脂15’を永久レジストで形成する場合は、金属板1の一方の側に、0.05mm〜0.1mm程度の厚さを有する永久レジストをラミネートし、開口部15’aに相当する部位のみを覆い又は開口させ、それ以外の部位を開口させ又は覆うパターン(ここでは、パターンDとする。)が形成されたガラスマスクを用いて、露光・現像する。
また、第2の樹脂15’をモールド樹脂で形成する場合は、金型を用いて成型し、乾燥させる。
また、第2の樹脂15’をポリイミドテープで形成する場合は、0.05mm〜0.1mm程度の厚さを有し、開口部15’aに相当する部位を穴あけ加工済みのポリイミドテープを準備し、穴あけ加工済みのポリイミドテープを金属板1の一方の側に貼付ける。または、穴あけ未加工のポリイミドテープを金属板1の一方の側に貼付けた後に、レーザを開口部15’aに相当する部位に照射して穴あけ加工する。
また、第2の樹脂15’をポッティング樹脂で形成する場合は、金属板1の一方の側にポッティング樹脂を0.05mm〜0.1mm程度の厚さで塗布し、乾燥させた後に、レーザを開口部15’aに相当する部位に照射して穴あけ加工する。
これにより、本実施形態の多列型リードフレームが完成する。
完成した個々のリードフレーム10nは、第2の樹脂15’の開口部15’aから内部接続部となる第1のめっき層11における一方の側の面11aの一部が露出し、第1の樹脂15の他方の側の面15dから外部接続部となる第2のめっき層12の他方の側の面12aが露出する。ここで、第2の樹脂15’の一方の側の面15’cは、内部接続部となる第1のめっき層11の一方の側の面11aよりも高い位置に形成される。なお、第1の樹脂15の他方の側の面15dは、外部接続部となる第2のめっき層12の他方の側の面12aと略面一に形成される。
このようにして製造された第1実施形態のリードフレームを用いた半導体装置の製造は次のようにして行う。図3は図2に示す製造工程を経て製造された第1実施形態の多列型リードフレームを用いて半導体素子を実装した状態を示す断面図である。
図2(h)に示すリードフレーム10nの内部接続部となる第1のめっき層11の面11aにおける露出面と半導体素子20の電極との間に接続用の半田14を挟んだ態様で、リードフレームに半導体素子20を搭載し、次に、熱を加えて接続用の半田14を溶融させることで、内部接続部となる第1のめっき層11と半導体素子20の電極とをフリップチップ接続させる(図3参照)。
ここで、凹部19の底面を構成する第1のめっき層11の一方の側の面11aは、接続用の半田14を介して半導体素子20をフリップチップ実装する際の接続用の半田14と接続する面であるが、第1実施形態の多列型リードフレームによれば、第2の樹脂15’の一方の側の面15’cを、内部接続部となる第1のめっき層11の一方の側の面11aよりも高い位置に形成された構成にしたので、第2の樹脂15’の一方の側の開口部15’aの側面と第1のめっき層11の一方の側の面11aとで凹部19が形成され、凹部19の側面を構成する開口部15’aの側面で周囲を囲まれている。このため、接続用の半田14を溶融させたときに、溶融した半田14は、凹部19の側面によって、水平方向への流れが阻止される。また、凹部19が容積を有することにより、凹部19からの溶融した半田14の溢れ出しも阻止できる。
このため、第1実施形態のリードフレームによれば、溶融した半田14が制御し易くなり、半田ブリードを防止でき、ブリードした半田が隣接する端子と接触することで生じる配線ショートを防止できる。
また、第1実施形態のリードフレームによれば、リード13mを、一方の側の面が、他方の側の面よりも大きい所定形状に形成したので、リード13mの側面形状が、略L字形状又は略T字形状となり、第1の樹脂15との密着性が向上し、リード13mの第1の樹脂15からの抜けを防止できる。
従って、第1実施形態のリードフレームによれば、基板の端子に半田を形成し、半導体素子を搭載してリフローにより半田を溶融させることで半導体素子と基板の端子とを接続する半導体装置の組立てにおいて、溶融した半田を制御し易く、半田ブリードによる隣接する端子とのショート(短絡)を防止できる、
実施例
次に、本発明の実施例にかかる多列型リードフレーム及びその製造方法を説明する。
なお、各工程には、薬液洗浄や水洗浄等を含む前処理・後処理を実施するが一般的な処理であるので記載を省略する。
まず、金属板1として、リードフレーム材としても使用されている板厚0.2mmの銅材を用意した。
次に、銅材の両面に、厚さ25μmのドライフィルムレジストをラミネートし、銅材の一方の側の所定の位置に内部接続部となる第1のめっき層11を形成するためのパターンAが形成されたガラスマスクを用いて、一方の側のドライフィルムレジストに対して露光を行い、他方の側のドライフィルムレジストに対しては、所定位置に、外部接続部となる第2のめっき層12を作成するためのパターンBが形成されたガラスマスクを用いて露光し、現像を行い、一方の側は第1のめっき層を形成する部位が開口したパターンAの開口を有する第1のレジストマスク30を形成するとともに、他方の側は第2のめっき層を形成する部位が開口したパターンBの開口を有する第1のレジストマスク30を形成した。
次に、一方の側に形成したパターンAの開口を有する第1のレジストマスク30から露出している銅材の部位に一般的なめっき前処理を行なった後、順に、Niめっき層が4μm以上、更にAuめっき層が0.003μm以上、Pdめっき層が0.01μm以上となるように、めっきを施して第1のめっき層11を形成するとともに、他方の側に形成したパターンBの開口を有する第1のレジストマスク30から露出している銅材の部位に一般的なめっき前処理を行なった後、順に、Niを4μm以上、Pdを0.01μm以上、Auを0.003μm以上となるようにめっきを施し、第2のめっき層12を形成した(図2(a)参照)。
次に、両面の第1のレジストマスク30を剥離し(図2(b)参照)、剥離した両面に再びドライフィルムレジストをラミネートした。
そして、先に形成した第1のめっき層11の面と比べて、面の形状及び大きさが同一、または面の大きさが僅かに大きい部位を覆い、それ以外の部位を開口させたパターンCが形成されたガラスマスクを用いて露光・現像を行い、パターンCの開口を有する第2のレジストマスク31を形成した。また、他方の側には、全体を覆う第2のレジストマスク31を形成した。
次に、第2のレジストマスク31をエッチングマスクとして用いて、金属板1を構成する銅材の一方の側から、所定の深さでハーフエッチングを施し、第1の凹部1aを形成した(図2(c)参照)。
次に、第1の凹部1aに、モールド樹脂を金型成型し、乾燥させることで、固定用樹脂15−1を形成した(図2(d)参照)。
次に、金属板1の両面に形成した第2のレジストマスク31を除去した(図2(e)参照)。
次に、第2のめっき層12をエッチングマスクとして用いて、金属板1を構成する銅材の他方の側から固定用樹脂15−1を露出させるエッチングを施し、固定用樹脂15−1を底面とする第2の凹部1bを形成した(図2(f)参照)。
次に、第2の凹部1bに、モールド樹脂を金型成型し、乾燥させることで、固定用樹脂15−1と一体的に接続する補強用樹脂15−2を形成して第1の樹脂15を完成させた。(図2(g)参照)。
次に、金属板1の一方の側に0.05mmの厚さを有する永久レジストをラミネートし、開口部15’aに相当する部位のみを覆い又は開口させ、それ以外の部位を開口させ又は覆うパターンパターンDが形成されたガラスマスクを用いて、露光・現像することで、第1の樹脂15の一方の側の面15cの上に、内部接続部となる第1のめっき層11における一方の側の面11aの一部を露出させた開口部15’aを有する第2の樹脂15’を形成し、図2(f)に示す多列型リードフレームを得た。
完成した個々のリードフレーム10nは、第2の樹脂15’の開口部15’aから内部接続部となる第1のめっき層11における一方の側の面11aの一部が露出し、第1の樹脂15の他方の側の面15dから外部接続部となる第2のめっき層12の他方の側の面12aが露出した。ここで、第2の樹脂15’の一方の側の面15’cは、内部接続部となる第1のめっき層11の一方の側の面11aよりも高い位置に形成され、第1の樹脂15の他方の側の面15dは、外部接続部となる第2のめっき層12の他方の側の面12aと略面一に形成されたリードフレームとなった。
この半導体装置用基板を用いて半導体素子20をフリップチップ接続により接続する際、図3に示したように、内部接続部となる第1のめっき層11と半導体素子20の電極が半田14によって接続されるが、溶融した半田14は、凹部19の側面によって、水平方向への流れが阻止された。また、凹部19が容積を有することにより、溶融した半田の溢れ出しも阻止できた。
以上、本発明の多列型リードフレームの実施形態及び実施例について説明したが、本発明の多列型リードフレームは、上記実施形態及び実施例の構成に限定されるものではない。
例えば、第1実施形態の多列型リードフレームでは、第1のめっき層にAu、Pd、Ni、第2のめっき層にNi、Pd、Auを用いたが、本発明の多列型リードフレームにおける第1のめっき層、第2のめっき層の形成に用いるめっきの組み合わせは、これに限定されるものではなく、変形例として、次の表1に示すようなめっきを施した第1のめっき層、第2のめっき層を組み合わせて、本発明の多列型リードフレームを構成してもよい。なお表1では、めっきが各変形例において欄の上から順に施されるものとして示してある。
Figure 0006780903
リードフレームを構成するめっきの組合せ
また、例えば、第1実施形態及び実施例の多列型リードフレームでは、リード13mの内部接続部となる面と外部接続部となる面の両面にめっき層(第1のめっき層11、第2のめっき層12)が形成された構成としたが、図4(a)に示すように、めっき層を、リードの内部接続部となる面と外部接続部となる面のいずれか一方(図4(a)の例では、めっき層をリードの内部接続部となる面)に形成した構成であってもよい。
また、例えば、第1実施形態及び実施例の多列型リードフレームでは、第1の樹脂15を、固定用樹脂15−1と補強用樹脂15−2とを一体接合した構成としたが、図4(b)に示すように、第1の樹脂15を、固定用樹脂15−1のみで構成してもよい。
図4(b)に示す例の多列型リードフレームは、図2に示した多列型リードフレームの製造工程において、図2(f)に示した第2の凹部1bを形成後、第2の凹部1bに補強用樹脂15−2を形成する工程(図2(g)参照)を省いて、第2の樹脂15’を形成することで作製できる。
また、例えば、第1実施形態及び実施例の多列型リードフレームでは、リード13mを、一方の側(図1(c)に示す半導体装置用配線部材10nにおける上面側)の面が他方の側(図1(c)に示す半導体装置用配線部材10nにおける下面側)の面に比べて大きい所定形状に形成された構成としたが、図4(c)に示すように、リード13mを、両面が略同じ大きさの所定形状に形成された構成としてもよい。
また、例えば、図4(d)に示すように、リード13mを、両面が略同じ大きさの所定形状に形成された構成とするとともに、第1の樹脂15を、固定用樹脂15−1のみで構成してもよい。
また、例えば、第1実施形態及び実施例の多列型リードフレームでは、金属板1の一方の側から第1の凹部1aを形成し、第1の凹部1aに固定用樹脂15−1を形成するとともに、金属板1の他方の側から固定用樹脂15−1を底面とする第2の凹部1bを形成し、第2の凹部1bに固定用樹脂15−1と一体的に接続する補強用樹脂15−2を形成することで、リード13mの内部接続部となる面が第1の樹脂15の一方の側の面から露出するとともに、リード13mの外部接続部となる面が第1の樹脂15の他方の側の面から露出した構成としたが、図4(e)に示すように、第2の凹部1b及び補強用樹脂15−2は形成しないで、第1の凹部1b及び固定用樹脂15−1のみを形成し、金属板1の一方の側に第1の凹部1bにより複数のリード部13mが区画され、複数のリード部13mが側面を固定用樹脂15−1のみで構成された第1の樹脂15によって固定された構成としてもよい。
図4(e)に示す例のリードフレームは、図2に示した多列型リードフレームの製造工程において、図2(d)に示した固定用樹脂15−1を形成し、図2(e)に示した第2のレジストマスク31を除去後、第2の凹部1bの形成工程(図2(f)参照)及び補強用樹脂15−2を形成する工程(図2(g)参照)を省いて、第2の樹脂15’を形成することで作製できる。
そして、図4(e)に示す例の多列型リードフレームを用いた半導体装置の製造において、図3に示した内部接続部となる第1のめっき層11と半導体素子20の電極とのフリップチップ接続後、半導体素子搭載側を封止樹脂で封止し、その後、第2のめっき層12をエッチングマスクとして用いて、固定用樹脂15−1を底面とする第2の凹部1bを形成することで、リード13mを完成させることができる。なお、形成した第2の凹部1bに補強用樹脂15−2を形成して固定用樹脂15−1と一体的に接続するようにしてもよい。
本発明の多列型リードフレームは、半導体素子をフリップチップ接続する表面実装型の封止樹脂型半導体装置を組み立てることが必要とされる分野に有用である。
1 金属板(基材)
1a 第1の凹部
1b 第2の凹部
10 リードフレーム
11 第1のめっき層
11a 第1のめっき層の一方の側の面
12 第2のめっき層
12a 第2のめっき能の他方の側の面
13m リード(リード部)
14 接続用の半田
15 第1の樹脂
15c 第1の樹脂の一方の側の面
15d 第1の樹脂の他方の側の面
15−1 固定用樹脂
15−2 補強用樹脂
15’ 第2の樹脂
15’a 第2の樹脂の開口部
15’c 第2の樹脂の一方の側の面
19 凹部
20 半導体素子
30 第1のレジストマスク
31 第2のレジストマスク
32 第3のレジストマスク

Claims (6)

  1. 金属板より形成されたエッチング加工面からなる側面を有する複数のリードが側面を第1の樹脂によって固定され、前記リードの内部接続部となる面は前記第1の樹脂の一方の側の面から露出して構成されたリードフレームであって、
    前記第1の樹脂の一方の側の面の上に前記内部接続部となる面を露出させた開口部を有する第2の樹脂が前記内部接続部となる面より高い位置まで形成されていることを特徴とするリードフレーム。
  2. 前記第2の樹脂の開口部は、前記内部接続部となる面が全て露出する大きさ又は前記内部接続部となる面の一部が露出する大きさに形成されていることを特徴とする請求項1に記載のリードフレーム。
  3. 前記リードの一方の側の面は、該リードの他方の側の面よりも大きいことを特徴とする請求項1又は2に記載のリードフレーム。
  4. 前記リードの内部接続部となる面と外部接続部となる面の少なくとも一方には、めっき層が形成されていることを特徴とする請求項1又は2に記載のリードフレーム。
  5. 金属板の一方の側に形成されたエッチング加工面からなる凹部により複数のリード部が区画され、前記複数のリード部は側面を第1の樹脂によって固定され、前記リード部の内部接続部となる面は前記第1の樹脂の一方の側の面から露出して構成されたリードフレームであって、
    前記第1の樹脂の一方の側の面の上に前記内部接続部となる面を露出させた開口部を有する第2の樹脂が前記内部接続部となる面より高い位置まで形成されていることを特徴とするリードフレーム。
  6. 前記第2の樹脂の開口部は、前記内部接続部となる面が全て露出する大きさ又は前記内部接続部となる面の一部が露出する大きさに形成されていることを特徴とする請求項5に記載のリードフレーム。
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* Cited by examiner, † Cited by third party
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US20210074621A1 (en) * 2019-09-10 2021-03-11 Amazing Microelectronic Corp. Semiconductor package

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07283275A (ja) * 1994-04-08 1995-10-27 Toshiba Corp ボンディングテ−プ、そのボンディングテ−プを用いた半導体装置及びその製造方法
KR100583494B1 (ko) * 2000-03-25 2006-05-24 앰코 테크놀로지 코리아 주식회사 반도체패키지
JP4357728B2 (ja) * 2000-09-29 2009-11-04 大日本印刷株式会社 樹脂封止型半導体装置
TWI236721B (en) * 2004-06-29 2005-07-21 Advanced Semiconductor Eng Leadframe for leadless flip-chip package and method for manufacturing the same
US7795079B2 (en) * 2005-07-21 2010-09-14 Chipmos Technologies Inc. Manufacturing process for a quad flat non-leaded chip package structure
US7232755B1 (en) * 2005-08-02 2007-06-19 Asat Ltd. Process for fabricating pad frame and integrated circuit package
KR101089449B1 (ko) * 2005-08-10 2011-12-07 가부시키가이샤 미츠이하이테크 반도체 장치 및 그 제조 방법
US20090189296A1 (en) * 2008-01-30 2009-07-30 Chipmos Technologies Inc. Flip chip quad flat non-leaded package structure and manufacturing method thereof and chip package structure
JP5271949B2 (ja) * 2009-09-29 2013-08-21 ルネサスエレクトロニクス株式会社 半導体装置
US8519518B2 (en) * 2010-09-24 2013-08-27 Stats Chippac Ltd. Integrated circuit packaging system with lead encapsulation and method of manufacture thereof
US8338924B2 (en) * 2010-12-09 2012-12-25 Qpl Limited Substrate for integrated circuit package with selective exposure of bonding compound and method of making thereof
US20120261689A1 (en) * 2011-04-13 2012-10-18 Bernd Karl Appelt Semiconductor device packages and related methods
US9324584B2 (en) * 2012-12-14 2016-04-26 Stats Chippac Ltd. Integrated circuit packaging system with transferable trace lead frame
US9331003B1 (en) * 2014-03-28 2016-05-03 Stats Chippac Ltd. Integrated circuit packaging system with pre-molded leadframe and method of manufacture thereof
CN104282637B (zh) * 2014-10-31 2017-09-29 通富微电子股份有限公司 倒装芯片半导体封装结构

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