JP6778715B2 - 発振回路、発振器、電子機器および移動体 - Google Patents
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Description
本適用例に係る発振回路は、発振素子を発振させて発振信号を生成する発振回路であって、少なくとも周波数を含む前記発振信号の特性を制御する特性制御データが入力されるとともに、前記発振信号の出力を制御する第1の出力制御信号が入力される第1の端子を備えている。
上記適用例に係る発振回路において、前記発振信号の出力を制御する第2の出力制御信号が入力される第2の端子を備えていてもよい。
上記適用例に係る発振回路において、前記特性制御データおよび前記第1の出力制御信号が記憶される記憶部を含んでもよい。
上記適用例に係る発振回路において、前記記憶部に記憶された前記特性制御データおよび前記第1の出力制御信号に基づいて、前記発振信号の特性および前記発振信号の出力が制御されてもよい。
御するプログラムを簡略化することができる。
上記適用例に係る発振回路において、前記発振信号を生成する発振部と、前記発振部から前記発振信号が入力される出力バッファーと、を含み、前記第1の端子に前記発振信号の出力の停止を指示する前記第1の出力制御信号が入力されて、前記出力バッファーからの出力を停止させて、前記発振信号の出力を停止してもよい。
上記適用例に係る発振回路において、前記発振信号を生成する発振部と、前記発振部から前記発振信号が入力される出力バッファーと、を含み、前記第1の端子に前記発振信号の出力の停止を指示する前記第1の出力制御信号が入力されて、前記発振部の動作を停止させて、前記発振信号の出力を停止してもよい。
上記適用例に係る発振回路において、前記発振信号を出力する複数の出力端子を備え、前記第1の出力制御信号は、複数ビットの値のデータであり、前記複数ビットの値のそれぞれの値により、前記複数の出力端子からの前記発振信号の出力を独立に制御してもよい。
本適用例に係る発振器は、前記適用例に係る発振回路と、前記発振素子と、を含む。
本適用例に係る電子機器は、前記適用例に係る発振回路、または前記適用例に係る発振器を含む。
本適用例に係る移動体は、前記適用例に係る発振回路、または前記適用例に係る発振器
を含む。
1.1.第1実施形態
1.1.1.全体構成について
図1は、第1実施形態の発振回路12を含む発振器200のブロック図である。発振回路12は、発振素子を発振させて発振信号124を生成する発振部220と、発振部220から発振信号124が入力されて所定の出力形式に変換して出力する出力制御部221と、外部からシリアルデータが入力される通信部222と、入力されたシリアルデータによって外部からデータ内容が更新可能なレジスターを含む記憶部223と、を含む。なお、記憶部223は外部からデータ内容が更新可能なものであれば、例えば、EEPROM(Electrically Erasable Programmable Read-Only Memory)やフラッシュメモリーなどの書き換え可能な種々の公知の不揮発性メモリーで構成されていてもよいし、不揮発性メモリーとレジスターとを含んで構成されていてもよい。
ure compensated crystal oscillator:温度補償型発振器)、VCXO(voltage-controlled crystal oscillator:電圧制御型発振器)、OCXO(oven-controlled crystal oscillator:恒温型発振器)といった圧電発振器(水晶発振器等)や、SAW発振器、シリコン発振器、原子発振器等が挙げられる。本実施形態では、発振回路12が、特に温度補償等を行わない水晶発振器であるSPXO(Simple Packaged Crystal Oscillator)の一部を構成するとして説明する。このとき、発振器200と発振回路12の構成要素の違いは水晶振動子26だけであるため、以下では特に断ることなく、発振器200についての説明をもって、発振回路12の説明とすることがある。
発振部220は、水晶振動子26を発振させて基発振信号122(発振信号124の基となる信号)を生成するメイン回路部と、フラクショナルN−PLL(図1のfpll)と、デルタシグマ変調器1220と、フラクショナルN−PLLから受け取った信号を分周して発振信号124として出力する出力分周器ODを含む。
上記のように、発振信号124の周波数FOは、式(2)のパラメーターであるNINT、NFRAC、ODIVによって変化させることができる。このことは、発振回路12で様々な周波数の発振信号124を生成することを可能にし、ユーザーにとって使い勝手のよい発振回路12を提供する。ここで、端子の数を大きく増加させることなく、これらのパラメーターを更新するために、本実施形態の発振回路12ではシリアルインターフェースの方式として2線式のシリアル通信であるI2Cを用いる。
部223には、NINT、NFRAC、ODIVのそれぞれを記憶するレジスターが含まれており、そのレジスターの値を更新することがパラメーターを更新することになる。
出力制御部221は、発振信号124を出力バッファーOBUFによって差動信号に変換して出力する。本実施形態の発振回路12は、端子T3から非反転出力信号OUTPを、端子T4から反転出力信号OUTNを出力する。そして、非反転出力信号OUTPおよび反転出力信号OUTNを出力するか否かは、出力イネーブル信号OEFで制御される。本実施形態の発振回路12では、出力イネーブル信号OEFがハイレベル(“1”)の場合に非反転出力信号OUTPおよび反転出力信号OUTNを出力し、出力イネーブル信号OEFがローレベル(“0”)の場合に非反転出力信号OUTPおよび反転出力信号OUTNを出力しない。例えば、発振信号124の振幅が十分に大きくなっておらず不安定な状態では、出力イネーブル信号OEFを“0”にして、非反転出力信号OUTPおよび反転出力信号OUTNが出力されない、すなわち非反転出力信号OUTPおよび反転出力信号OUTNの出力を停止させるように制御することができる。
の出力制御信号OE2)とNINT、NFRAC、ODIVといったパラメーターとは互いに無関係に設定される。そのため、例えば、NFRACを更新し、更新したNFRACに従う周波数の非反転出力信号OUTPおよび反転出力信号OUTNを出力したい場合、第2の出力制御信号OE2を“0”から“1”へと変化させるタイミングをNFRACの更新に合わせて調整する(遅延させる)必要がある。例えば、NFRACの更新と、第2の出力制御信号OE2の“0”から“1”への変化を同時に行った場合、更新前のNFRACに従った周波数の非反転出力信号OUTPおよび反転出力信号OUTNが出力されてしまう可能性があるからである。しかし、第2の出力制御信号OE2と特性制御データは、入力される端子も異なり、制御プログラム自体が別々であることが予想される。そのため、これらを関連づけてタイミングを合わせることは一般に困難である。また、NINT、NFRAC、ODIVといったパラメーターの更新がない場合には第2の出力制御信号OE2が変化するタイミングを遅延させなくてもよい。そのため、従来例の第2の出力制御信号OE2の制御は、常に特性制御データの更新状況を把握して場合分けを行う必要があり、制御が複雑になるとの問題がある。
発振器1200の内部で出力イネーブル信号OEFとして使用される第2の出力制御信号OE2を、1番の端子から入力する必要がある。なお、発振回路1012の端子T1、T2は水晶振動子26と接続されており、発振器1200の内部に閉じている。
図3は、第2実施形態の発振回路12を含む発振器200のブロック図である。図1と同じ要素については同じ符号を付しており説明を省略する。本実施形態の発振回路12は、第1実施形態の発振回路12と異なり、第1の出力制御信号OE1によって、水晶振動子26を発振させて基発振信号122を生成するメイン回路部の動作を制御する。図3では出力イネーブル信号OEF(図1参照)の表記を省略しているが、本実施形態の発振回路12の出力バッファーOBUFはイネーブル状態である。なお、出力バッファーOBUFについて、イネーブル状態とは非反転出力信号OUTPおよび反転出力信号OUTNが出力される状態であり、ディスエーブル状態とは非反転出力信号OUTPおよび反転出力信号OUTNが出力されない状態である。
ので消費電力を低減することが可能である。本実施形態の発振回路12は、基発振信号122とレジスターに記憶された第1の出力制御信号OE1とが入力される2入力のAND回路a1を含む。そして、PFD1211は、基準信号としてAND回路a1の出力を受け取る。AND回路a1を含むことで、第1の出力制御信号OE1を記憶する記憶部223のレジスターの値が“0”の場合でも、PFD1211の入力が不定になることを防止できる。また、本実施形態の発振回路12は、発振信号124とレジスターに記憶された第1の出力制御信号OE1とが入力される2入力のAND回路a2を含む。そして、出力バッファーOBUFはAND回路a2の出力を差動出力に変換する。AND回路a2を含むことで、第1の出力制御信号OE1を記憶する記憶部223のレジスターの値が“0”の場合でも、非反転出力信号OUTPおよび反転出力信号OUTNの値が一意に決まるのでユーザーにとって扱いやすい発振回路12となる。なお、別の実施形態として、第1の出力制御信号OE1を出力イネーブル信号OEFとして併用してもよい。つまり、第1の出力制御信号OE1が“0”の場合に、メイン回路部を停止するとともに、出力バッファーOBUFをディスエーブル状態にしてもよい。
、第1の出力制御信号OE1に基づく非反転出力信号OUTPおよび反転出力信号OUTNの出力のタイミングの前後関係を容易に関連付けることが可能である。また、第2の出力制御信号OE2を用いないため、その端子を省略すれば小型化が可能であり、その端子を他の用途に割り当てれば性能や使い勝手を向上させることができる。
図5は、第3実施形態の発振回路12を含む発振器200のブロック図である。図1、図3と同じ要素については同じ符号を付しており説明を省略する。本実施形態の発振回路12は、第1実施形態の発振回路12と異なり、独立に制御可能な複数の出力バッファーOBUF1、OBUF2を含む。このとき、従来例の発振回路1012(図8参照)のように、第2の出力制御信号OE2によって複数の出力バッファーOBUF1、OBUF2を独立に制御しようとすると、複数の端子が必要になる。しかし、本実施形態の発振回路12は、第1の出力制御信号OE1を用いることで、端子数を増やさずに、複数の出力バッファーOBUF1、OBUF2を独立に制御できる。
ン(図2(B)参照)と合わせて2つの端子を他の用途に割り当てることが可能である。そこで、1番の端子と2番の端子を、2つめの出力バッファーOBUF2からの差動出力信号(反転出力信号OUTN2、非反転出力信号OUTP2)に割り当てて、8ピンのパッケージで2組の差動出力を行う発振器200を実現できる。
第1〜第3実施形態の発振回路12、および発振回路12を含む発振器200では、2線式のシリアルインターフェース(具体的にはI2C)を用いていたが、これを1線式のシリアルインターフェースにすることで、さらに1端子を削減して小型化が可能になる。1線式のシリアルインターフェースとしては、例えば1−WIRE(登録商標)を用いることが可能である。
本実施形態の電子機器300について、図9〜図10を用いて説明する。なお、図1〜図8と同じ要素については同じ番号、符号を付しており説明を省略する。
ジングされた発振器であってもよい。
2を含むことで、スイッチで排他的な切り替え制御をすることをせずに、第1の出力制御信号OE1に基づいて出力イネーブルの制御を実現できる。また、特性制御データによる発振信号124の特性の変更と、第1の出力制御信号OE1に基づく発振信号124の出力のタイミングの前後関係を容易に関連付けることが可能であり、制御プログラムを簡略化することができる。
本実施形態の移動体400について、図11を用いて説明する。図11は、本実施形態の移動体400の一例を示す図(上面図)である。図11に示す移動体400は、発振回路410、エンジンシステム、ブレーキシステム、キーレスエントリーシステム等の各種の制御を行うコントローラー420、430、440、バッテリー450、バックアップ用バッテリー460を含んで構成されている。なお、本実施形態の移動体400は、図11の構成要素(各部)の一部を省略又は変更してもよいし、他の構成要素を付加した構成としてもよい。
本発明は、上記の実施形態で説明した構成と実質的に同一の構成(例えば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成)を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。
的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。
発振信号、126 内部信号、127 内部信号、200 発振器、220 発振部、221 出力制御部、222 通信部、223 記憶部、300 電子機器、320 CPU、330 操作部、340 ROM、350 RAM、360 通信部、370 表示部、380 音出力部、400 移動体、410 発振回路、420 コントローラー、430 コントローラー、440 コントローラー、450 バッテリー、460 バックアップ用バッテリー、1012 発振回路、1200 発振器、1211 PFD、1212 CP、1213 LPF、1214 VCO、1215 分周器、1215A
分周器、1220 デルタシグマ変調器、a1 AND回路、a2 AND回路、GND 接地電圧、OBUF 出力バッファー、OBUF1 出力バッファー、OBUF2 出力バッファー、OD 出力分周器、OE1 第1の出力制御信号、OE2 第2の出力制御信号、OEF 出力イネーブル信号、OEF1 出力イネーブル信号、OEF2 出力イネーブル信号、OUT シングルエンド出力、OUTN 反転出力信号、OUTN1
反転出力信号、OUTN2 反転出力信号、OUTP 非反転出力信号、OUTP1 非反転出力信号、OUTP2 非反転出力信号、SCL シリアルクロック、SDA シリアルデータ、T1〜T9 端子、VC 制御電圧、VCC 電源電圧、Vreg レギュレーター電圧
Claims (8)
- 発振素子を発振させて発振信号を生成する発振回路であって、
前記発振信号が出力される第3の端子と、
少なくとも周波数を含む前記発振信号の特性を制御する特性制御データが入力されるとともに、前記第3の端子からの前記発振信号の出力を制御する第1の出力制御信号が入力される第1の端子と、
前記第3の端子からの前記発振信号の出力を制御する第2の出力制御信号が入力される第2の端子と、を備え、
前記第1の出力制御信号及び前記第2の出力制御信号がともに前記発振信号の出力の停止を指示する場合に、前記第3の端子からの前記発振信号の出力を停止する、発振回路。 - 前記特性制御データおよび前記第1の出力制御信号が記憶される記憶部を含む、請求項1に記載の発振回路。
- 前記記憶部に記憶された前記特性制御データおよび前記第1の出力制御信号に基づいて、前記発振信号の特性および前記発振信号の出力が制御される、請求項2に記載の発振回路。
- 前記発振信号を生成する発振部と、
前記発振部から前記発振信号が入力される出力バッファーと、を含み、
前記第1の出力制御信号及び前記第2の出力制御信号がともに前記発振信号の出力の停止を指示する場合、前記出力バッファーからの出力を停止させて、前記発振信号の出力を停止する、請求項1から3のいずれか1項に記載の発振回路。 - 前記発振信号を出力する複数の出力端子を備え、
前記第1の出力制御信号は、複数ビットの値のデータであり、
前記複数ビットの値のそれぞれの値により、前記複数の出力端子からの前記発振信号の出力を独立に制御する、請求項1から4のいずれか1項に記載の発振回路。 - 請求項1から5のいずれか1項に記載の発振回路と、
前記発振素子と、
を含む発振器。 - 請求項1から5のいずれか1項に記載の発振回路、または請求項6に記載の発振器
を含む電子機器。 - 請求項1から5のいずれか1項に記載の発振回路、または請求項6に記載の発振器
を含む移動体。
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