JP6761872B2 - 半導体リレー - Google Patents
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Description
リレーは、外部から受けた信号に従って電気回路のオン状態とオフ状態を切り替える部品である。リレーは、機械的に電気回路の接点を開閉するメカニカルリレーと、半導体が用いられた半導体リレーに大きく分類することができる。リレーは、家電などの民生機器、産業用機器、及び医療用機器などに広範に用いられている。
[構成]
まず、実施の形態1に係る半導体リレーの構成について説明する。図3は、実施の形態1に係る半導体リレーの模式断面図である。
続いて、半導体層32の詳細構成について説明する。半導体層32(半絶縁性のInAlGaN層)には、深いアクセプター準位を形成するアクセプター型の第1不純物と、ドナー型の第2不純物とがドープされている。アクセプター型の第1不純物は、例えば、Fe(鉄)またはC(炭素)であり、ドナー型の第2不純物は、例えば、Si(ケイ素)またはO(酸素)などである。
次に、半導体リレー10の動作について説明する。入力端子41及び入力端子42の間の電圧が0V、つまり、入力端子41及び入力端子42の間に電圧が印加されない場合、発光素子20は、発光しない状態(消灯状態)となる。この状態においては、半導体層32は、非常に高抵抗であり、出力端子51及び出力端子52の間には電流は流れにくい。
以上説明したように、半導体リレー10が備える受光素子30は、半導体層32の導電率が、半導体層32のバンドギャップ以上のエネルギーを有する光が照射されることにより変化する。
次に、実施の形態1の変形例1に係る半導体リレーの構成について説明する。図4は、実施の形態1の変形例1に係る半導体リレーの模式断面図である。なお、以下では、半導体リレー10との相違点を中心に説明が行われる。
次に、実施の形態1の変形例2に係る半導体リレーの構成について説明する。図5は、実施の形態1の変形例2に係る半導体リレーの模式断面図である。なお、以下では、半導体リレー10aとの相違点を中心に説明が行われる。
次に、実施の形態2に係る半導体リレーの構成について説明する。図6は、実施の形態2に係る半導体リレーの模式断面図である。なお、以下では、半導体リレー10との相違点を中心に説明が行われる。
次に、実施の形態2の変形例1に係る半導体リレーの構成について説明する。図7は、実施の形態2の変形例1に係る半導体リレーの模式断面図である。なお、以下では、半導体リレー10cとの相違点を中心に説明が行われる。
次に、実施の形態2の変形例2に係る半導体リレーの構成について説明する。図8は、実施の形態2の変形例2に係る半導体リレーの模式断面図である。なお、以下では、半導体リレー10dとの相違点を中心に説明が行われる。
本開示の一態様に係る半導体リレーは、発光素子と、前記発光素子に対向して配置された受光素子とを備え、前記受光素子は、基板と、前記基板上に形成された、半絶縁性を有する直接遷移型の半導体層と、前記半導体層に電気的に接続された第1の電極であって、少なくとも一部が前記半導体層に接して形成された第1の電極と、前記半導体層に電気的に接続された第2の電極であって、前記第1の電極から離れた位置に、少なくとも一部が前記半導体層及び前記基板のいずれかと接して形成された第2の電極とを有し、前記半導体層は、前記発光素子からの光を吸収することで低抵抗化する。
[構成]
まず、実施の形態3に係る半導体リレーの構成について説明する。図9は、実施の形態3に係る半導体リレーの模式断面図である。
次に、半導体リレー110の動作について説明する。第3の電極123及び第4の電極124の間にpn接合に対して順バイアスとなる電圧が印加されると、発光素子120は、発光(点灯)する。
次に、半導体リレー110の製造方法について説明する。図10は、半導体リレー110の製造方法のフローチャートである。図11A及び図11Bは、半導体リレー110の製造方法を説明するための模式断面図である。
一般的な半導体リレーは、発光素子、光電変換素子、及び、スイッチング素子の少なくとも3つの素子を備え、素子数が多いことから小型化が難しい。また、一般的な半導体リレーでは、各素子間において絶縁性を保たなければならないため、素子を離間して配置したり、素子間へ絶縁体を挿入したりする必要がある。
[構成]
以下、実施の形態3の変形例1に係る半導体リレーについて説明する。図12は、実施の形態3の変形例1に係る半導体リレーの構成を示す模式断面図である。なお、変形例1では、半導体リレー110との相違点を中心に説明が行われ、半導体リレー110と実質的に同一の機能を有する構成要素については形状等が異なる場合も同一の符号が付される場合がある。
次に、半導体リレー110aの製造方法について説明する。半導体リレー110aの製造においては、基板131上に半導体層132が形成された後、半導体層132の上面(表面)の一部がエッチングされることにより凹部が形成される。
半導体リレー110aのように、受光素子130aが備える半導体層132に凹部が形成されることで、発光素子120aからの光を受ける受光領域の面積が拡大するため、効率が向上する。また、第1の電極133と第2の電極134との間の実質的な距離が長くなるため、半導体リレー110aの耐圧が向上する。高い耐圧を有する半導体リレーを作製する際には、半導体リレー110aのような構造が採用されることにより、半導体リレーのサイズを縮小することが可能となる。
[構成]
以下、実施の形態3の変形例2に係る半導体リレーについて説明する。図13は、実施の形態3の変形例2に係る半導体リレーの構成を示す模式断面図である。なお、変形例2では、半導体リレー110との相違点を中心に説明が行われ、半導体リレー110と実質的に同一の機能を有する構成要素については形状等が異なる場合も同一の符号が付される場合がある。
次に、半導体リレー110bの製造方法について説明する。半導体リレー110bの製造においては、基板131上に半導体層132が形成され、基板131の下面に絶縁層140が形成され、絶縁層140の下面にn−GaN層122が形成され、n−GaN層122の下面にp−GaN層121が形成される。
半導体リレー110のように、発光素子120が、第1の電極133及び第2の電極134と同一の面(半導体層132の上面)に形成される場合、発光素子120の寸法、及び、発光素子と電極との間隔など、設計にある程度の制限が生じる場合がある。
[構成]
以下、実施の形態3の変形例3に係る半導体リレーについて説明する。図14は、実施の形態3の変形例3に係る半導体リレーの構成を示す模式断面図である。なお、変形例3では、半導体リレー110bとの相違点を中心に説明が行われ、半導体リレー110bと実質的に同一の機能を有する構成要素については形状等が異なる場合も同一の符号が付される場合がある。
半導体リレー110cのように、受光素子130cが備える半導体層132に凹部135cが形成されることで、第1の電極133と第2の電極134との間の実質的な距離が長くなる。これにより、半導体リレー110cは、半導体リレー110bよりも耐圧が向上されている。高い耐圧を有する半導体リレーを作製する際には、半導体リレー110cのような構造が採用されることにより、半導体リレーのサイズを縮小することが可能となる。
[構成]
以下、実施の形態4に係る半導体リレーについて説明する。図15は、実施の形態4に係る半導体リレーの構成を示す模式断面図である。なお、実施の形態4では、半導体リレー110との相違点を中心に説明が行われ、半導体リレー110と実質的に同一の機能を有する構成要素については形状等が異なる場合も同一の符号が付される場合がある。
次に、半導体リレー110dの製造方法について説明する。半導体リレー110dの製造においては、基板131上に半導体層132が形成され、半導体層132上に絶縁層140が形成され、絶縁層140上にn−GaN層122が形成され、n−GaN層122上にp−GaN層121が形成される。
半導体リレー110dにおいては、受光素子130dにおいて電流が基板131の厚み方向に流れる。このため、半導体リレー110dは、高耐圧化を図ること、及び、大電流化を図ることが容易となる。受光素子130dのような、いわゆる縦型デバイスにおいては、耐圧は、半導体層132の厚みによって決まる。このため、半導体リレー110dは、同じ耐圧を有する横型デバイス構造の半導体リレー110に比べて寸法を小さくすることができる。
[構成]
以下、実施の形態4の変形例に係る半導体リレーについて説明する。図16は、実施の形態4の変形例に係る半導体リレーの構成を示す模式断面図である。なお、変形例では、半導体リレー110dとの相違点を中心に説明が行われ、半導体リレー110dと実質的に同一の機能を有する構成要素については形状等が異なる場合も同一の符号が付される場合がある。
次に、半導体リレー110eの製造方法について説明する。半導体リレー110eの製造においては、基板131上に半導体層132が形成され、形成された半導体層132が凸部136eを有する形状に加工される。加工された半導体層132上に絶縁層140が形成され、絶縁層140上にn−GaN層122が形成され、n−GaN層122上にp−GaN層121が形成される。
半導体リレー110eにおいて、発光素子120eは、第1の電極133の直下の領域(凸部136e)に効率よく光を照射することができる。
[構成]
以下、実施の形態5に係る半導体リレーについて説明する。図17は、実施の形態5に係る半導体リレーの構成を示す模式断面図である。なお、実施の形態5では、半導体リレー110との相違点を中心に説明が行われ、半導体リレー110と実質的に同一の機能を有する構成要素については形状等が異なる場合も同一の符号が付される場合がある。
次に、半導体リレー110fの製造方法について説明する。半導体リレー110fの製造においては、基板131上に半導体層132が形成され、半導体層132上に絶縁層140が形成され、絶縁層140上にn−GaN層122が形成され、n−GaN層122上にp−GaN層121が形成される。
半導体リレー110fにおいては、受光素子130fにおいて電流が基板131の厚み方向に流れる。このため、半導体リレー110fは、高耐圧化を図ること、及び、大電流化を図ることが容易となる。なお、耐圧は、半導体層132の厚みを大きくすることによって向上される。
なお、上記実施の形態3〜5で説明された半導体リレーのうち、特に、半導体層132上に第1の電極133及び第2の電極134の少なくとも一方の電極が形成されている半導体リレーにおいては、電極によって発光素子からの光が遮られるために、半導体層132のうち、電極と接触する部分が低抵抗化しにくい場合がある。つまり、接触抵抗(コンタクト抵抗)が大きくなってしまう場合がある。
本開示の一態様に係る半導体リレーは、発光素子と、前記発光素子に積層された受光素子とを備え、前記受光素子は、基板と、前記基板上に形成された、半絶縁性を有する半導体層と、前記半導体層と電気的に接続された2つの電極とを有し、前記半導体層は、前記発光素子からの光を吸収することによって絶縁性から導電性に切り替わる。
[構成]
まず、実施の形態7に係る半導体リレーの構成について説明する。図18は、実施の形態7に係る半導体リレーの構成を示す模式断面図である。
さらに、受光素子230の半導体層232に、例えばバンドギャップエネルギーの大きなGaNを用いる場合、発光素子220の活性層222のバンドギャップエネルギーはGaNよりも大きくする必要がある。言い換えると、発光素子220を駆動させる電圧を大きくする必要があり、消費電力が大きくなってしまう。
[構成]
以下、実施の形態8に係る半導体リレーについて説明する。図19は、実施の形態8に係る半導体リレーの構成を示す模式断面図である。なお、実施の形態8では、半導体リレー210との相違点を中心に説明が行われ、半導体リレー210と実質的に同一の機能を有する構成要素については形状等が異なる場合も同一の符号が付される場合がある。まず、実施の形態8に係る半導体リレーの構成について説明する。図19は、実施の形態8に係る半導体リレーの模式断面図である。
半導体リレー310においては、受光素子330において電流が基板331の厚み方向に流れる。このため、半導体リレー310は、高耐圧化を図ること、及び、大電流化を図ることが容易となる。受光素子330のような、いわゆる縦型デバイスにおいては、耐圧は、半導体層332の厚みによって決まる。このため、半導体リレー310は、同じ耐圧を有する横型デバイス構造の半導体リレー210に比べて寸法を小さくすることができる。
本開示の一態様に係る半導体リレーは、活性層を有する発光素子と、前記発光素子に積層された受光素子とを備え、前記受光素子は、基板と、前記基板上に形成された、半絶縁性を有する半導体層と、前記半導体層と電気的に接続された2つの電極とを有し、前記半導体層は、前記発光素子からの光を吸収することによって絶縁性から導電性に切り替わる。
[構成]
まず、実施の形態9に係る半導体リレーの構成について説明する。図20は、実施の形態9に係る半導体リレーの模式断面図である。図21は、実施の形態9に係る半導体リレーが備える受光素子の上面図である。なお、図21では、複数のp型半導体部37(第1p型半導体層36)の形状及び配置を示すために、複数のp型半導体部37を覆う第1の電極33が破線で図示されている。
次に、第1p型半導体層36によって得られる効果について説明する。半導体リレー410においては、発光素子20が消灯しているとき(受光素子430のオフ状態)には第1p型半導体層36と半導体層32のpn接合に対して逆方向電圧が印加され、第1p型半導体層36から空乏層が広がる。これにより、第1の電極33にかかる電界、及び、第2の電極34にかかる電界を緩和することができる。このため、受光素子430の耐圧を向上させることができる。また、上記空乏層によって、リーク電流を低減させることができる。
[実施の形態10に係る第1p型半導体層の形状]
上記実施の形態9において、第1p型半導体層36は、複数のp型半導体部37がマトリクス状に配置されることによって形成された。しかしながら、第1p型半導体層36の形状(複数のp型半導体部37の配置)については、特に限定されない。
なお、ガードリング37aに囲まれる領域における、複数のp型半導体部37の形状及び配置については、様々なバリエーションが考えられる。図24〜図27は、複数のp型半導体部の形状及び配置の他のバリエーションを示す図である。なお、図24〜図27は、受光素子の上面図である。
上述した受光素子430、430a〜430eは、さらに、半導体層32上に、第1の電極33と離れた状態で第1の電極33を囲む、p型半導体によって形成されたフローティングガードリングを有してもよい。図28は、フローティングガードリングを有する受光素子の上面図である。
次に、リーク電流を抑制するための他の構造について説明する。図29は、リーク電流を抑制するための他の構造を有する受光素子の模式断面図である。
上記実施の形態9及び10では、第1の電極33の下部にのみp型半導体層が配置されたが、p型半導体層は、第2の電極34の下部にも配置されてもよい。図30は、実施の形態10の変形例に係る半導体リレーの模式断面図である。
上記実施の形態9または10で説明された半導体リレーにおける、具体的な部品レイアウトの例について説明する。図31は、実施の形態9または10に係る半導体リレーの部品レイアウトの具体例を示す上面図である。なお、図31では、第1の電極33、第2の電極34、第1の配線層433、第2の配線層434、出力パッド138、及び、出力パッド139が図示され、基板31、半導体層32、及び、第1p型半導体層の図示は省略されている。半導体層32のうち、第1の電極33及び第2の電極34などが形成されるデバイス領域32aについては、一点鎖線で図示されている。
次に、実施の形態11に係る半導体リレーの構成について説明する。図32は、実施の形態11に係る半導体リレーの模式断面図である。図33は、実施の形態11に係る半導体リレーが備える受光素子の上面図である。なお、以下では、半導体リレー410との相違点を中心に説明が行われる。なお、図33では、第1p型半導体層36iの形状及び配置を示すために、第1p型半導体層36iを覆う第1の電極33が破線で図示されている。
実施の形態10と同様に、受光素子430iが有する第1p型半導体層36iの形状及び配置についても、様々なバリエーションが考えられる。また、受光素子430iは、第1p型半導体層36iに加えて、フローティングガードリングを有してもよい。図34A〜図34Fは、受光素子430iの半導体層32上に形成されるp型半導体(第1p型半導体層36i及びフローティングガードリング)の形状及び配置の他のバリエーションを示す図である。
受光素子430iのような縦型デバイスとして構成された受光素子に、p型半導体以外のリーク電流を抑制するための構造が適用されてもよい。図35は、リーク電流を抑制するための他の構造を有する、縦型デバイスとして構成された受光素子の模式断面図である。
上記実施の形態11に係る半導体リレーの具体的な部品レイアウトについて説明する。図36は、実施の形態11に係る半導体リレーの部品レイアウトの具体例を示す上面図である。なお、図36では、半導体層32、第1の電極33、第1の配線層433、及び、出力パッド138が図示され、基板31、第2の電極34、及び、第1p型半導体層等の図示は省略されている。
本開示の一態様に係る半導体リレーは、発光素子と、前記発光素子に対向して配置された受光素子とを備え、前記受光素子は、基板と、前記基板上に形成された、半絶縁性を有する直接遷移型の半導体層と、前記半導体層上に形成された第1p型半導体層と、前記半導体層に電気的に接続された第1の電極であって、前記半導体層及び前記第1p型半導体層に接して形成された第1の電極と、前記半導体層に電気的に接続された第2の電極であって、前記第1の電極から離れた位置に、少なくとも一部が前記半導体層及び前記基板のいずれかと接して形成された第2の電極とを有し、前記半導体層は、前記発光素子からの光を吸収することで低抵抗化する。
半導体リレーが縦型デバイスである場合、リーク電流は、半導体層内の不純物濃度を縦方向(言い換えれば、積層方向)において片寄らせることによっても抑制可能である。実施の形態12では、このような半導体層を備える半導体リレーについて説明する。図37は、実施の形態12に係る半導体リレーの第1構成を示す模式断面図である。なお、以下の実施の形態12では、実施の形態2に係る半導体リレー10cとの相違点を中心に説明が行われ、既出事項の説明については適宜省略される。
以上、一つまたは複数の態様に係る半導体リレーについて、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。
20、120、120a、120b、120c、120d、120e、120f、220、320、1103 発光素子
30、30a、30b、30c、30d、30e、130、130a、130b、130c、130d、130e、130f、230、330、430、430a、430b、430c、430d、430e、430f、430g、430h、430i、430j、530、530a 受光素子
31、131、231、331、1102 基板
32、32g、32j、132、232、332、532、532c 半導体層
32a デバイス領域
33、33z、133、233、333 第1の電極
33a 第1のビアホール
33b、433b 一端部
33c、433c 他端部
34、34z、134、234、334 第2の電極
34a 第2のビアホール
35、35b、35c、35e、35i 受光領域
36、36a、36b、36c、36d、36e、36i 第1p型半導体層
36x、36y、36z p型の半導体層
37、37b、37c、37d、37e、37i1、137 p型半導体部
37a、37i2、137a ガードリング
38、38i フローティングガードリング
39、39j メサ構造
41、42 入力端子
51、52、2151、2152 出力端子
121、224、324 p−GaN層
122 n−GaN層
123、225、325 第3の電極
124、226、326 第4の電極
135c 凹部
136a 第2p型半導体層
136e 凸部
137e 第1の面
138、139 出力パッド
138e 第2の面
139e 傾斜面
140、240、340 絶縁層
221、321 n−AlGaN層
222、322 活性層
223、323 p−AlGaN層
431 絶縁層
433 第1の配線層
434 第2の配線層
532a 第1半導体層
532b 第2半導体層
1103a、1104a アノード電極
1103b、1104b カソード電極
1104 光電変換素子
1105 スイッチング素子
1105a ゲート電極
1105b ソース電極
1105c ドレイン電極
2101 発光ダイオード
2102 フォトダイオードアレイ
2103 制御回路
2111 電流制限回路
2141、2142 MOSFET
Claims (48)
- 発光素子と、
前記発光素子に対向して配置された受光素子とを備え、
前記受光素子は、
基板と、
前記基板上に形成された、半絶縁性を有する直接遷移型の半導体層と、
前記半導体層に電気的に接続された第1の電極であって、少なくとも一部が前記半導体層に接して形成された第1の電極と、
前記半導体層に電気的に接続された第2の電極であって、前記第1の電極から離れた位置に、少なくとも一部が前記半導体層及び前記基板のいずれかと接して形成された第2の電極とを有し、
前記半導体層は、
アクセプター型の第1不純物と、濃度が前記第1不純物よりも低いドナー型の第2不純物とを含む窒化物半導体によって形成され、
前記発光素子からの光を吸収することで低抵抗化する
半導体リレー。 - 前記発光素子は、窒化物半導体によって形成される
請求項1に記載の半導体リレー。 - 前記発光素子及び前記半導体層は、前記窒化物半導体であるInAlGaNによって形成される
請求項2に記載の半導体リレー。 - 前記第2不純物のイオン化エネルギーは、前記第1不純物のイオン化エネルギーよりも小さく、
前記半導体層には、前記第1不純物のイオン化エネルギーと前記第2不純物のイオン化エネルギーの和よりも大きな活性化エネルギーを有するトラップ準位が形成されている
請求項1〜3のいずれか1項に記載の半導体リレー。 - 前記第1不純物の濃度から前記第2不純物の濃度を差し引いた濃度は、1E16cm−3以上1E18cm−3以下である
請求項4に記載の半導体リレー。 - 前記半導体層は、前記発光素子からの光を受ける受光領域を有し、
前記受光領域は、凹凸構造を有する
請求項1〜5のいずれか1項に記載の半導体リレー。 - 前記第1の電極は、前記半導体層上に、少なくとも一部が前記半導体層に接して形成され、
前記第2の電極は、前記半導体層上の前記第1の電極から離れた位置に、少なくとも一部が前記半導体層に接して形成される
請求項1〜6のいずれか1項に記載の半導体リレー。 - 前記第1の電極は、前記半導体層上に、少なくとも一部が前記半導体層に接して形成され、
前記第2の電極は、前記基板の下面に、少なくとも一部が前記基板に接して形成される
請求項1〜6のいずれか1項に記載の半導体リレー。 - 前記受光素子は、前記発光素子に積層される
請求項1〜5のいずれか1項に記載の半導体リレー。 - さらに、前記発光素子と前記受光素子との間に形成された、透光性を有する絶縁層を備える
請求項9に記載の半導体リレー。 - 前記絶縁層は、1E17cm−3以上のC濃度を有する窒化物半導体によって形成されている
請求項10に記載の半導体リレー。 - 前記絶縁層は、p型半導体層及びn型半導体が交互に少なくとも3層以上積層された構造を有する
請求項10または11に記載の半導体リレー。 - 前記第1の電極及び前記第2の電極は、前記半導体層上に形成され、
前記発光素子は、前記半導体層の上方に形成されている
請求項9〜12のいずれか1項に記載の半導体リレー。 - 前記第1の電極及び前記第2の電極は、前記半導体層上に形成され、
前記発光素子は、前記半導体層の下方に形成され、
前記絶縁層は、前記基板の下面と、前記発光素子との間に形成されている
請求項10〜12のいずれか1項に記載の半導体リレー。 - 前記基板は、透光性及び絶縁性を有する
請求項14に記載の半導体リレー。 - 前記第1の電極及び前記第2の電極は、前記半導体層上に形成され、
前記半導体層の、平面視における前記第1の電極及び前記第2の電極の間の領域には、凹部が形成されている
請求項9〜15のいずれか1項に記載の半導体リレー。 - 前記半導体層の、平面視における前記第1の電極及び前記第2の電極の間の領域には、凹部が形成されており、
前記発光素子は、前記凹部に形成され、前記凹部に沿う形状を有する
請求項13に記載の半導体リレー。 - 前記第1の電極は、前記半導体層上に形成され、
前記第2の電極は、前記基板の下面に形成され、
前記発光素子は、前記絶縁層上に形成されている
請求項10〜12のいずれか1項に記載の半導体リレー。 - 前記半導体層の上面は、第1の面と、前記第1の面よりも上方に位置する第2の面と、前記第1の面及び前記第2の面の間の傾斜面とを含み、
前記第1の電極は、前記第2の面に形成され、
前記発光素子及び前記絶縁層は、前記傾斜面に沿って形成されている
請求項18に記載の半導体リレー。 - 前記半導体層、及び、前記第1の電極は、前記基板上に形成され、
前記第2の電極は、前記半導体層上に形成されている
請求項9〜12のいずれか1項に記載の半導体リレー。 - 前記半導体層は、窒化物半導体によって形成されている
請求項9〜20のいずれか1項に記載の半導体リレー。 - 前記半導体層は、前記窒化物半導体であるAlGaNによって形成されている
請求項21に記載の半導体リレー。 - 前記第1の電極及び前記第2の電極の少なくとも一方の電極は、前記半導体層上に形成され、
前記半導体層において、前記少なくとも一方の電極の下方の領域には、他の領域よりも高い濃度のキャリアがドープされている
請求項9〜22のいずれか1項に記載の半導体リレー。 - 前記第1の電極及び前記第2の電極の少なくとも一方の電極は、透明電極である
請求項9〜23のいずれか1項に記載の半導体リレー。 - 前記発光素子は、p型の窒化物半導体とn型の窒化物半導体との接合によって形成され、
前記半導体リレーは、さらに、
前記p型の窒化物半導体に電気的に接続された第3の電極と、
前記n型の窒化物半導体に電気的に接続された第4の電極とを備える
請求項9〜24のいずれか1項に記載の半導体リレー。 - 前記基板は、窒化物半導体によって形成されている
請求項9〜25のいずれか1項に記載の半導体リレー。 - 前記発光素子は、活性層を有する
請求項9に記載の半導体リレー。 - 前記活性層のバンドギャップエネルギーは、前記半導体層のバンドギャップエネルギー よりも大きい
請求項27に記載の半導体リレー。 - 前記活性層は、InGaNによって形成されている
請求項27または28に記載の半導体リレー。 - 前記半導体層は、InGaNによって形成されている
請求項27〜29のいずれか1項に記載の半導体リレー。 - さらに、前記発光素子と前記受光素子との間に形成された、透光性を有する絶縁層を備える
請求項27〜30のいずれか1項に記載の半導体リレー。 - 前記第1の電極、及び、前記絶縁層は、前記半導体層上に形成され、
前記第2の電極は、前記基板の下面に形成され、
前記発光素子は、前記絶縁層上に形成されている
請求項31に記載の半導体リレー。 - 前記絶縁層は、少なくともAlを含む窒化物半導体によって形成されている
請求項31または32に記載の半導体リレー。 - 発光素子と、
前記発光素子に対向して配置された受光素子とを備え、
前記受光素子は、
基板と、
前記基板上に形成された、半絶縁性を有する直接遷移型の半導体層と、
前記半導体層に電気的に接続された第1の電極であって、少なくとも一部が前記半導体層に接して形成された第1の電極と、
前記半導体層に電気的に接続された第2の電極であって、前記第1の電極から離れた位置に、少なくとも一部が前記半導体層及び前記基板のいずれかと接して形成された第2の電極と、
前記半導体層上に形成された第1p型半導体層を有し、
前記第1の電極は、前記半導体層及び前記第1p型半導体層に接して形成され、
前記半導体層は、前記発光素子からの光を吸収することで低抵抗化する
半導体リレー。 - 前記第1p型半導体層は、複数のp型半導体部に分かれて形成され、
前記複数のp型半導体部には、前記第1の電極に覆われているp型半導体部と、前記第1の電極の端部から一部が露出しているp型半導体部とが含まれる
請求項34に記載の半導体リレー。 - 前記受光素子は、さらに、前記半導体層上に、前記第1の電極と離れた状態で前記第1の電極を囲む、p型半導体によって形成されたガードリングを有する
請求項34または35に記載の半導体リレー。 - 前記第1の電極、及び、前記第2の電極は、前記半導体層上に形成され、
前記第1p型半導体層の少なくとも一部は、前記第1の電極に覆われ、
前記第1の電極及び前記第1の電極に覆われた前記第1p型半導体層によって構成される第1電極部における、前記第1p型半導体層の密度は、前記第2の電極に近い部分ほど低くなる
請求項34〜36のいずれか1項に記載の半導体リレー。 - 前記受光素子は、さらに、前記半導体層上に形成された第2p型半導体層を備え、
前記第2の電極は、前記半導体層及び前記第2p型半導体層に接して形成される
請求項34〜37のいずれか1項に記載の半導体リレー。 - 前記第2p型半導体層は、複数のp型半導体部に分かれて形成され、
前記複数のp型半導体部には、前記第2の電極に覆われているp型半導体部と、前記第2の電極の端部から一部が露出しているp型半導体部とが含まれる
請求項38に記載の半導体リレー。 - 前記第1の電極、及び、前記第2の電極は、前記半導体層上に形成され、
前記半導体層は、平面視において前記第1の電極、及び、前記第2の電極を囲むメサ構造を有する
請求項34〜39のいずれか1項に記載の半導体リレー。 - 前記第1の電極、及び、前記第2の電極は、前記半導体層上に形成され、
前記受光素子は、
前記第1の電極及び第2の電極の上方に形成された絶縁層と、
前記絶縁層上に形成された第1の配線層及び第2の配線層と、
前記絶縁層を貫通し、前記第1の電極及び前記第1の配線層とを電気的に接続する第1のビアホールと、
前記絶縁層を貫通し、前記第2の電極及び前記第2の配線層とを電気的に接続する第2のビアホールとを有し、
平面視において、前記第1の配線層の端部は、前記第1の電極の端部よりも外側に位置し、かつ、前記第2の配線層の端部は、前記第2の電極の端部よりも外側に位置する
請求項34〜40のいずれか1項に記載の半導体リレー。 - 前記第1の電極は、前記第2の電極寄りの一端部及び当該一端部と異なる他端部を有し、
前記第2の電極は、前記第1の電極寄りの一端部及び当該一端部と異なる他端部を有し、
前記第1の配線層は、前記第2の電極寄りの一端部及び当該一端部と異なる他端部を有し、
前記第2の配線層は、前記第1の電極寄りの一端部及び当該一端部と異なる他端部を有し、
平面視において、前記第1の電極の一端部から前記第1の配線層の一端部までの距離は、前記第1の電極の他端部から前記第1の配線層の他端部までの距離よりも短く、
平面視において、前記第2の電極の一端部から前記第2の配線層の一端部までの距離は、前記第2の電極の他端部から前記第2の配線層の他端部までの距離よりも短い
請求項41に記載の半導体リレー。 - 前記半導体層は、平面視において前記第1の電極、及び、前記第2の電極を囲むメサ構造を有し、
前記第1の配線層は、前記第2の電極寄りの一端部及び当該一端部と異なる他端部を有し、
前記第2の配線層は、前記第1の電極寄りの一端部及び当該一端部と異なる他端部を有し、
平面視において、前記第1の配線層の他端部、及び、前記第2の配線層の他端部は、前記メサ構造よりも外側に位置する
請求項41に記載の半導体リレー。 - 前記第2の電極は、前記基板の下面に形成され、
前記第1p型半導体層の少なくとも一部は前記第1の電極に覆われ、
前記第1の電極及び前記第1の電極に覆われた前記第1p型半導体層によって構成される第1電極部における、前記第1p型半導体層の密度は、前記第1の電極の端部に近いほど低くなる
請求項34〜36のいずれか1項に記載の半導体リレー。 - 前記第2の電極は、前記基板の下面に形成され、
前記半導体層は、平面視において前記第1の電極を囲むメサ構造を有する
請求項34〜36のいずれか1項に記載の半導体リレー。 - 前記第2の電極は、前記基板の下面に形成され、
前記受光素子は、
前記第1の電極の上方に形成された絶縁層と、
前記絶縁層上に形成された配線と、
前記絶縁層を貫通し、前記第1の電極及び前記配線とを電気的に接続するビアホールとを有し、
平面視において、前記配線の端部は、前記第1の電極の端部よりも外側に位置する
請求項34〜36のいずれか1項に記載の半導体リレー。 - 前記第2の電極は、前記基板の下面に形成され、
前記半導体層は、平面視において前記第1の電極を囲むメサ構造を有し、
前記第1の電極の上方に形成された絶縁層と、
前記絶縁層上に形成された配線層と、
前記絶縁層を貫通し、前記第1の電極及び前記配線層とを電気的に接続するビアホールとを備え、
平面視において、前記配線層の端部は、前記メサ構造よりも外側に位置する
請求項34〜36のいずれか1項に記載の半導体リレー。 - 前記第1の電極及び前記第2の電極は、透明電極である
請求項34〜46のいずれか1項に記載の半導体リレー。
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