JP6761872B2 - 半導体リレー - Google Patents

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Description

本開示は、入力端子と出力端子とが光結合によって絶縁された半導体リレーに関する。
従来、入力端子と出力端子とが光結合によって絶縁された半導体リレーが知られている例えば、特許文献１には、簡易なプロセスで作製できる構造を備えた半導体リレーが開示されている。特許文献２には、半導体リレーの回路構成が開示されている。
特開２０１３−１９１７０５号公報 特開平８−７９０４１号公報
半導体リレーは、例えば、発光ダイオード、フォトダイオードアレイ、制御回路、ＭＯＳＦＥＴ等の多数の部品から構成される。したがって、例えば、半導体リレーをパッケージ化するような場合には、パッケージ化された素子のサイズが大きくなり、コストが高くなるという課題がある。
本開示は、小型化が容易な半導体リレーを提供する。
本開示の一態様に係る半導体リレーは、発光素子と、前記発光素子に対向して配置された受光素子とを備え、前記受光素子は、基板と、前記基板上に形成された、半絶縁性を有する直接遷移型の半導体層と、前記半導体層に電気的に接続された第１の電極であって、少なくとも一部が前記半導体層に接して形成された第１の電極と、前記半導体層に電気的に接続された第２の電極であって、前記第１の電極から離れた位置に、少なくとも一部が前記半導体層及び前記基板のいずれかと接して形成された第２の電極とを有し、前記半導体層は、前記発光素子からの光を吸収することで低抵抗化する。
本開示の半導体リレーは、小型化が容易である。
図１は、一般的な半導体リレーの構造を示す模式断面図である。 図２は、一般的な半導体リレーの回路構成を示す図である。 図３は、実施の形態１に係る半導体リレーの模式断面図である。 図４は、実施の形態１の変形例１に係る半導体リレーの模式断面図である。 図５は、実施の形態１の変形例２に係る半導体リレーの模式断面図である。 図６は、実施の形態２に係る半導体リレーの模式断面図である。 図７は、実施の形態２の変形例１に係る半導体リレーの模式断面図である。 図８は、実施の形態２の変形例２に係る半導体リレーの模式断面図である。 図９は、実施の形態３に係る半導体リレーの模式断面図である。 図１０は、実施の形態３に係る半導体リレーの製造方法のフローチャートである。 図１１Ａは、実施の形態３に係る半導体リレーの製造方法を説明するための第１の模式断面図である。 図１１Ｂは、実施の形態３に係る半導体リレーの製造方法を説明するための第２の模式断面図である。 図１２は、実施の形態３の変形例１に係る半導体リレーの構成を示す模式断面図である。 図１３は、実施の形態３の変形例２に係る半導体リレーの構成を示す模式断面図である。 図１４は、実施の形態３の変形例３に係る半導体リレーの構成を示す模式断面図である。 図１５は、実施の形態４に係る半導体リレーの構成を示す模式断面図である。 図１６は、実施の形態４の変形例に係る半導体リレーの構成を示す模式断面図である。 図１７は、実施の形態５に係る半導体リレーの構成を示す模式断面図である。 図１８は、実施の形態７に係る半導体リレーの構成を示す模式断面図である。 図１９は、実施の形態８に係る半導体リレーの構成を示す模式断面図である。 図２０は、実施の形態９に係る半導体リレーの模式断面図である。 図２１は、実施の形態９に係る半導体リレーが備える受光素子の上面図である。 図２２は、実施の形態１０に係る半導体リレーの模式断面図である。 図２３は、実施の形態１０に係る半導体リレーが備える受光素子の上面図である。 図２４は、複数のｐ型半導体部の形状及び配置の第１のバリエーションを示す図である。 図２５は、複数のｐ型半導体部の形状及び配置の第２のバリエーションを示す図である。 図２６は、複数のｐ型半導体部の形状及び配置の第３のバリエーションを示す図である。 図２７は、複数のｐ型半導体部の形状及び配置の第４のバリエーションを示す図である。 図２８は、フローティングガードリングを有する受光素子の上面図である。 図２９は、リーク電流を抑制するための他の構造を有する受光素子の模式断面図である。 図３０は、実施の形態１０の変形例に係る半導体リレーの模式断面図である。 図３１は、実施の形態９または１０に係る半導体リレーの部品レイアウトの具体例を示す上面図である。 図３２は、実施の形態１１に係る半導体リレーの模式断面図である。 図３３は、実施の形態１１に係る半導体リレーが備える受光素子の上面図である。 図３４Ａは、実施の形態１１に係る受光素子の半導体層上に形成されるｐ型半導体の形状及び配置の他のバリエーションを示す第１の図である。 図３４Ｂは、実施の形態１１に係る受光素子の半導体層上に形成されるｐ型半導体の形状及び配置の他のバリエーションを示す第２の図である。 図３４Ｃは、実施の形態１１に係る受光素子の半導体層上に形成されるｐ型半導体の形状及び配置の他のバリエーションを示す第３の図である。 図３４Ｄは、実施の形態１１に係る受光素子の半導体層上に形成されるｐ型半導体の形状及び配置の他のバリエーションを示す第４の図である。 図３４Ｅは、実施の形態１１に係る受光素子の半導体層上に形成されるｐ型半導体の形状及び配置の他のバリエーションを示す第５の図である。 図３４Ｆは、実施の形態１１に係る受光素子の半導体層上に形成されるｐ型半導体の形状及び配置の他のバリエーションを示す第６の図である。 図３５は、リーク電流を抑制するための他の構造を有する、縦型デバイスとして構成された受光素子の模式断面図である。 図３６は、実施の形態１１に係る半導体リレーの部品レイアウトの具体例を示す上面図である。 図３７は、実施の形態１２に係る半導体リレーの第１構成を示す模式断面図である。 図３８は、実施の形態１２に係る半導体リレーの第２構成を示す模式断面図である。
（本開示の基礎となった知見）
リレーは、外部から受けた信号に従って電気回路のオン状態とオフ状態を切り替える部品である。リレーは、機械的に電気回路の接点を開閉するメカニカルリレーと、半導体が用いられた半導体リレーに大きく分類することができる。リレーは、家電などの民生機器、産業用機器、及び医療用機器などに広範に用いられている。
特に、半導体リレーは、信頼性が高いこと、長寿命であること、小型であること、動作速度が速いこと、動作音が小さいことなどの優れた特性を持つことから、精密機器や小型デバイスなどに活用されている。図１は、一般的な半導体リレーの構造を示す模式断面図である。
図１に示されるように、半導体リレー１１０１は、基板１１０２上に形成された発光素子１１０３及びスイッチング素子１１０５と、発光素子１１０３上に形成された光電変換素子１１０４とを備える。発光素子１１０３は、具体的には、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）であり、光電変換素子１１０４は、具体的には、フォトダイオードであり、スイッチング素子１１０５は、具体的には、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。
発光素子１１０３は、アノード電極１１０３ａ及びカソード電極１１０３ｂ間に電力が供給されると発光する。発光素子１１０３からの光は、発光素子１１０３の上に配置された光電変換素子１１０４に照射される。光を受けた光電変換素子１１０４は、光を電圧に変換し、当該電圧をアノード電極１１０４ａ及びカソード電極１１０４ｂを介してスイッチング素子１１０５のゲート電極１１０５ａに出力する。アノード電極１１０４ａ及びカソード電極１１０４ｂとゲート電極１１０５ａとの電気的な接続には、例えば、ボンディングワイヤ（図示せず）が用いられる。ゲート電極１１０５ａのゲート電圧が設定電圧に達すると、スイッチング素子１１０５のソース電極１１０５ｂ及びドレイン電極１１０５ｃ間が導通する。
また、図２は、一般的な半導体リレーの回路構成を示す図である。図２に示されるように、半導体リレー２１００は、発光ダイオード２１０１と、フォトダイオードアレイ２１０２と、制御回路２１０３と、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）２１４１と、ＭＯＳＦＥＴ２１４２と、出力端子２１５１と、出力端子２１５２と、電流制限回路２１１１とを備える。発光ダイオード２１０１と、フォトダイオードアレイ２１０２とは、電気的に絶縁されている。フォトダイオードアレイ２１０２は、制御回路２１０３を介してＭＯＳＦＥＴ２１４１及びＭＯＳＦＥＴ２１４２のそれぞれのゲートに接続されている。
半導体リレー２１００において、発光ダイオード２１０１の両端は、入力端子となっている。発光ダイオード２１０１の両端に電圧が印加されることで発光ダイオード２１０１は発光する。
フォトダイオードアレイ２１０２は、発光ダイオード２１０１が発する光を受光して電流及び電圧を発生させる。フォトダイオードアレイ２１０２が発生させた電流及び電圧（電力）により、ＭＯＳＦＥＴ２１４１のゲート及びＭＯＳＦＥＴ２１４２のゲートに電荷がチャージされると、ＭＯＳＦＥＴ２１４１及びＭＯＳＦＥＴ２１４２は、オン状態となる。そうすると、出力端子２１５１と出力端子２１５２とが導通して出力電流が流れる。
一方、発光ダイオード２１０１の両端に印加されている電圧がオフされると、発光ダイオード２１０１は消灯し、フォトダイオードアレイ２１０２からＭＯＳＦＥＴ２１４１のゲート及びＭＯＳＦＥＴ２１４２のゲートに電荷が供給されなくなる。このため、ＭＯＳＦＥＴ２１４１及びＭＯＳＦＥＴ２１４２がオフ状態となり出力電流が流れなくなる。
このように、半導体リレー２１００は、光結合によって入出力間が絶縁されたまま、スイッチング制御が可能である。
ところで、上記のような一般的な半導体リレーは、発光素子、受光素子、及び、スイッチング素子の少なくとも３つの素子を備え、素子数が多いことから小型化が難しい。
以下、実施の形態について、図面を参照しながら具体的に説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
また、各図は、模式図であり、必ずしも厳密に図示されたものではない。なお、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化される場合がある。
また、以下の実施の形態で説明に用いられる図面においては座標軸が示される場合がある。Ｚ軸方向は、縦方向または積層方向と表現され、Ｚ軸＋側は、上側（上方）と表現され、Ｚ軸−側は、下側（下方）と表現される場合がある。また、Ｘ軸方向及びＹ軸方向は、Ｚ軸方向に垂直な平面上において、互いに直交する方向である。Ｘ軸方向は、横方向と表現される場合がある。以下の実施の形態において、平面視形状とは、Ｚ軸方向から見た形状を意味する。
（実施の形態１）
［構成］
まず、実施の形態１に係る半導体リレーの構成について説明する。図３は、実施の形態１に係る半導体リレーの模式断面図である。
図３に示されるように、実施の形態１に係る半導体リレー１０は、発光素子２０と、発光素子２０に対向して配置された受光素子３０とを備える。また、半導体リレー１０は、入力端子４１、入力端子４２、出力端子５１、及び、出力端子５２の４つの端子を備える。つまり、半導体リレー１０は、４端子の素子である。半導体リレー１０は、スイッチとして動作する。
発光素子２０は、例えば、窒化物半導体によって形成される。発光素子２０は、より具体的には、例えば、ｐ型のＩｎＡｌＧａＮ及びｎ型のＩｎＡｌＧａＮのｐｎ接合によって形成される発光ダイオードである。ｎ型層には入力端子４１が電気的に接続され、ｐ型層には入力端子４２が電気的に接続されている。
ｐ型ＩｎＡｌＧａＮとしては、例えば、Ｍｇのような不純物がドープされ、かつ、キャリア濃度が１Ｅ１８ｃｍ−３以上１Ｅ２０ｃｍ−３以下のｐ型ＩｎＡｌＧａＮが用いられる。また、ｎ型ＩｎＡｌＧａＮとしては、ＳｉまたはＯのような不純物がドープされ、かつ、不純物濃度が１Ｅ１６ｃｍ−３以上１Ｅ１８ｃｍ−３以下のｎ型ＩｎＡｌＧａＮが用いられる。
なお、発光素子２０は、ＩｎＡｌＧａＮ以外の直接遷移型の半導体材料によって形成されてもよい。例えば、発光素子２０は、ＧａＡｓまたはＺｎＳｅなどの材料によって形成されてもよい。
入力端子４１及び入力端子４２の間に、入力端子４２が入力端子４１よりも高い電位となるように、ｐｎ接合のビルトイン電圧以上の電圧が印加されると、発光素子２０に電流が流れ、発光素子２０は発光する。
受光素子３０は、基板３１と、半導体層３２と、第１の電極３３と、第２の電極３４とを備える。
基板３１は、半導体層３２が形成される板材である、基板３１の平面視形状は、例えば矩形であるが、円形などであってもよく、特に限定されない。基板３１は、例えば、ＧａＮによって形成されたＧａＮ基板である。なお、基板３１は、Ｓｉ、サファイア、ＳｉＣ、または、ＧａＡｓなどの材料によって形成されてもよい。
半導体層３２は、基板３１上に形成された、半絶縁性を有する直接遷移型の半導体層である。半導体層３２は、例えば、窒化物半導体によって形成される。半導体層３２は、より具体的には、例えば、ＩｎＡｌＧａＮによって形成される。半導体層３２の厚みは、例えば、２μｍ以上２０μｍ以下（例えば、５μｍ）である。半導体層３２の厚みは、例えば、２μｍ以上１０μｍ以下であってもよい。なお、半導体層３２は、ＩｎＡｌＧａＮ以外の直接遷移型の他の半導体、例えばＡｌＮ、ＡｌＧａＮ等を用いて形成されてもよい。あるいは、半導体層３２は、ＩｎＡｌＧａＮと上記他の半導体とが積層された構成であってもよい。なお、半絶縁性とは、絶縁性を有する状態から導電性を有する状態に変化する特性を有し、半導体層３２は、光を吸収することにより導電性を有する状態に変化する。
第１の電極３３は、半導体層３２に電気的に接続された電極である。第１の電極３３は、具体的には、少なくとも一部が半導体層３２に接して形成される。第１の電極３３は、半導体層３２の上面の一部を覆うように形成される。第１の電極３３は、出力端子５１に電気的に接続される。第１の電極３３は、具体的には、Ｔｉ／Ａｌ系の材料によって形成されるが、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）によって形成された透明電極であってもよい。
第２の電極３４は、半導体層３２に電気的に接続された電極である。第２の電極３４は、第１の電極３３から離れた位置に、少なくとも一部が半導体層３２と接して形成される。第２の電極３４は、半導体層３２の上面の一部を覆うように形成される。第２の電極３４は、横方向（Ｘ軸方向）において、例えば、５μｍ以上１５μｍ以下程度（例えば、１０μｍ程度）離れて形成される。第２の電極３４は、具体的には、Ｔｉ／Ａｌ系の材料によって形成されるが、ＩＴＯによって形成された透明電極であってもよい。
受光素子３０の最大使用可能電圧（以下、耐圧と記載する）は、第１の電極３３及び第２の電極３４の電極間距離によって決定される。この電極間距離が長いほど、受光素子３０の耐圧は増加する。
半導体層３２のうち、平面視において第１の電極３３と第２の電極３４の間に位置する領域は、受光領域３５である。受光領域３５は、発光素子２０に対向し、発光素子２０からの光を受ける。半導体層３２は、受光領域３５を通じて発光素子２０からの光を吸収することで低抵抗化する。より詳細には、半導体層３２は、受光領域３５に発光素子２０から光が照射されている間、受光領域３５に発光素子２０から光が照射されていないときよりも低抵抗化する。
これにより、半導体層３２は、第１の電極３３（出力端子５１）と第２の電極３４（出力端子５２）とを導通させる。このとき、第１の電極３３と第２の電極３４とは横方向に並んでいるため、電流は横方向に流れる。つまり、半導体リレー１０は、横型デバイスである。
［半導体層の詳細構成］
続いて、半導体層３２の詳細構成について説明する。半導体層３２（半絶縁性のＩｎＡｌＧａＮ層）には、深いアクセプター準位を形成するアクセプター型の第１不純物と、ドナー型の第２不純物とがドープされている。アクセプター型の第１不純物は、例えば、Ｆｅ（鉄）またはＣ（炭素）であり、ドナー型の第２不純物は、例えば、Ｓｉ（ケイ素）またはＯ（酸素）などである。
ここで、深いアクセプター準位を形成する、Ｃのような元素（アクセプター型の第１不純物）は、ドナー型の第２不純物であるＳｉを補償することが分かっている。つまり、Ｃのような元素が不純物として用いられることによって、Ｃ濃度分のＳｉ濃度が補償される。
半導体層３２の半絶縁性を実現するためには、深いアクセプター準位を形成するアクセプター型の第１不純物の濃度Ｎａをドナー型の第２不純物の濃度Ｎｄよりも高くしてキャリアを深い準位にトラップする必要がある。つまり、半導体層３２は、窒化物半導体に、イオン化エネルギーＥａを有し、濃度Ｎａであるアクセプター型の第１不純物と、イオン化エネルギーＥａより小さいイオン化エネルギーＥｄを有し、濃度Ｎａより小さい濃度Ｎｄであるドナー型の第２不純物とを添加することで得られる。なお、窒化物半導体は、例えば、ＩｎＡｌＧａＮであり、イオン化エネルギーＥａは、例えば、０．８ｅＶであり、イオン化エネルギーＥｄは、例えば、０．０３ｅＶである。
第１不純物及び第２不純物によって、イオン化エネルギーＥａとイオン化エネルギーＥｄの和（例えば０．８３ｅＶ）よりも大きな活性化エネルギー（例えば２．３ｅＶ）を有するトラップ準位が形成される。この深いトラップ準位により、半導体層３２の比抵抗は、受光領域３５が光を受けていない状態では、例えば、１×１０５Ωｃｍ以上となる。受光領域３５が発光素子２０からの光を受けているときには、半導体層３２の比抵抗は、受光領域３５が光を受けていないときよりも低抵抗化する。入射光強度が十分に大きい場合には、半導体層３２の比抵抗は０．０１Ωｃｍ以上１Ωｃｍ以下程度まで低下する。つまり、半導体層３２は、発光素子２０からの光を吸収することによって絶縁性から導電性に切り替わる。
なお、半導体層３２を形成する窒化物半導体には、例えば、アクセプター型の第１不純物の濃度Ｎａからドナー型の第２不純物の濃度Ｎｄを差し引いた濃度（濃度Ｎａ−濃度Ｎｄ）が０．５Ｅ１６ｃｍ−３以上１Ｅ１９ｃｍ−３以下の範囲になるように不純物がドープされればよい。また、半導体層３２を形成する窒化物半導体に、１Ｅ１６ｃｍ−３以上１Ｅ１８ｃｍ−３以下の範囲になるように不純物がドープされることにより、特性がより向上される。
なお、上記ＩｎＡｌＧａＮとは、４元混晶ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（ｘ、ｙは、０≦ｘ≦１、０≦ｙ≦１を満たす任意の値）のことを表す。以下、多元混晶はそれぞれの構成元素記号の配列によって略記される。つまり、添え字の記載は省略される。
［動作］
次に、半導体リレー１０の動作について説明する。入力端子４１及び入力端子４２の間の電圧が０Ｖ、つまり、入力端子４１及び入力端子４２の間に電圧が印加されない場合、発光素子２０は、発光しない状態（消灯状態）となる。この状態においては、半導体層３２は、非常に高抵抗であり、出力端子５１及び出力端子５２の間には電流は流れにくい。
一方、入力端子４１及び入力端子４２の間にｐｎ接合に対して順バイアスとなる電圧が印加されると、発光素子２０は、発光（点灯）する。この状態においては、半導体層３２が受光領域３５を介して光を吸収することにより、半導体層３２内で電子−正孔対が発生する。つまり、半導体層３２内で電子−正孔対が励起される。発生した電子−正孔対は、キャリアとして働くため半導体層３２は低抵抗化する。したがって、出力端子５１及び出力端子５２間には電流が増加する。なお、半導体リレー１０は、双方向性を有しており、出力端子５１から出力端子５２、及び、出力端子５２から出力端子５１のどちらの方向にも電流を流すことが可能である。
なお、発光素子２０が発する光の波長は、半導体層３２（受光領域３５）の光の吸収波長以下でなければならない。発光素子２０が発する光の波長が、半導体層３２の光の吸収波長よりも長いと、光の吸収が起きないからである。
［効果等］
以上説明したように、半導体リレー１０が備える受光素子３０は、半導体層３２の導電率が、半導体層３２のバンドギャップ以上のエネルギーを有する光が照射されることにより変化する。
一般的な半導体リレーでは、発光素子２０が発する光によって直接のＭＯＳＦＥＴを駆動することはできないため、フォトダイオードアレイのような光を電圧に変換する素子が必要となる。
これに対し、受光素子３０において、半導体層３２は、一般的な半導体リレーにおけるフォトダイオードアレイの役割とＭＯＳＦＥＴとの役割を単体で担うことができる。このため、半導体リレー１０において部品点数が削減されるため、半導体リレー１０は、小型化及び低コスト化が容易になる。
また、一般的な半導体リレーでは、発光ダイオードに電圧を印加して発光させるステップと、フォトダイオードアレイが発光ダイオードからの光を電圧に変換するステップと、フォトダイオードアレイから出力される電圧によってＭＯＳＦＥＴのゲートに電荷をチャージするステップとによってスイッチング動作を実現している。このように、一般的な半導体リレーにおけるスイッチング動作は、上記の３つのステップが必ず必要となるため、高速動作が困難となる。特に、フォトダイオードアレイから出力される電圧によってＭＯＳＦＥＴのゲートに電荷をチャージする時間がかかるため、ｎｓ〜μｓオーダーの高速スイッチング動作は困難である。
これに対し、半導体リレー１０は、フォトダイオードアレイが発光ダイオードからの光を電圧に変換するステップ（フォトダイオードアレイを介したリレー動作）が必要ないため、スイッチング動作の高速化が可能である。
また、上述のように、半導体層３２を形成する、ＩｎＡｌＧａＮを含む直接遷移型のワイドバンドギャップを有する半導体材料は、一般的な半導体リレーに用いられているＳｉに比べて絶縁破壊電界強度が高い。半導体層３２が直接遷移型のワイドバンドギャップを有する半導体材料によって形成されることにより、半導体リレー１０の高電圧動作が実現できる。
（実施の形態１の変形例１）
次に、実施の形態１の変形例１に係る半導体リレーの構成について説明する。図４は、実施の形態１の変形例１に係る半導体リレーの模式断面図である。なお、以下では、半導体リレー１０との相違点を中心に説明が行われる。
図４に示される半導体リレー１０ａが備える受光素子３０ａにおいては、第１の電極３３は、受光領域３５側（第２の電極３４側）において半導体層３２と接していない。積層方向（Ｚ軸方向）において第１の電極３３と半導体層３２との間には、ｐ型の半導体層３６ｘが形成されている。つまり、半導体層３２上には、さらに、ｐ型の半導体層３６ｘが部分的に形成され、第１の電極３３は、半導体層３２とｐ型の半導体層３６ｘとにまたがって形成されている。ｐ型の半導体層３６ｘは、具体的には、例えば、ｐ型のＩｎＡｌＧａＮによって形成される。
同様に、受光素子３０ａにおいては、第２の電極３４は、受光領域３５側（第１の電極３３側）において半導体層３２と接していない。積層方向において第２の電極３４と半導体層３２との間には、ｐ型の半導体層３６ｙが形成されている。つまり、半導体層３２上には、さらに、ｐ型の半導体層３６ｙが部分的に形成され、第２の電極３４は、半導体層３２とｐ型の半導体層３６ｙとにまたがって形成されている。ｐ型の半導体層３６ｙは、具体的には、例えば、ｐ型のＩｎＡｌＧａＮによって形成される。
このようなｐ型の半導体層３６ｘ及びｐ型の半導体層３６ｙによれば、ｐ型の半導体層３６ｘ及びｐ型の半導体層３６ｙから空乏層が伸びることで、特に、半導体層３２が高抵抗である状態（オフ状態）において、第１の電極３３の端部にかかる電界、及び、第２の電極３４の端部にかかる電界を緩和することができる。このため、受光素子３０ａの耐圧を向上させることができる。また、上記空乏層によって、リーク電流を低減させることができる。
さらに、第１の電極３３及び第２の電極３４と、半導体層３２との間で直接接する箇所を設け、当該箇所において、オーミックコンタクトを形成することが望ましい。このような構成とすることにより、特に半導体層３２が低抵抗化している状態（オン状態）において、電流のロスを低減することができる。
（実施の形態１の変形例２）
次に、実施の形態１の変形例２に係る半導体リレーの構成について説明する。図５は、実施の形態１の変形例２に係る半導体リレーの模式断面図である。なお、以下では、半導体リレー１０ａとの相違点を中心に説明が行われる。
図５に示される半導体リレー１０ｂが備える受光素子３０ｂにおいては、受光領域３５ｂが凹凸構造を有している。つまり、半導体層３２の、発光素子２０と対向する表面に凹凸構造が設けられている。これにより、受光素子３０ｂは、発光素子２０が発する光を効率的に半導体層３２内に取り込むことが可能である。言い換えれば、凹凸構造は、受光素子３０ｂの光の吸収効率を向上させることができる。
なお、図５において、凹凸構造は模式的に図示されている、凹凸構造の具体的な形状及び大きさ等は、経験的または実験的に定められればよく、特に限定されない。
（実施の形態２）
次に、実施の形態２に係る半導体リレーの構成について説明する。図６は、実施の形態２に係る半導体リレーの模式断面図である。なお、以下では、半導体リレー１０との相違点を中心に説明が行われる。
図６に示されるように、実施の形態２に係る半導体リレー１０ｃは、発光素子２０と、発光素子２０に対向して配置された受光素子３０ｃとを備える。また、半導体リレー１０ｃは、入力端子４１、入力端子４２、出力端子５１、及び、出力端子５２の４つの端子を備える。つまり、半導体リレー１０ｃは、４端子の素子である。
半導体リレー１０ｃは、受光素子３０ｃにおける第１の電極３３ｚ及び第２の電極３４ｚの配置が半導体リレー１０と異なる。
第１の電極３３ｚは、半導体層３２（半絶縁性ＩｎＡｌＧａＮ層）上に、当該半導体層３２に接して形成される。第１の電極３３ｚは、半導体層３２の上面に部分的に形成される。一方、第２の電極３４ｚは、基板３１の下面（裏面）に、当該基板３１に接して形成される。第２の電極３４ｚは、半導体層３２の下面の全面にわたって形成される。
このように、半導体層３２は、縦方向において、第１の電極３３ｚ及び第２の電極３４ｚによって挟まれている。なお、半導体リレー１０ｃにおいては、基板３１は、導電性を有する材料によって形成される。
実施の形態２では、半導体層３２の受光領域３５ｃが光を吸収し低抵抗化すると、第１の電極３３ｚと第２の電極３４ｚとが導通する。このとき、第１の電極３３ｚと第２の電極３４ｚとは縦方向に並んでいるため、電流は縦方向に流れる。つまり、半導体リレー１０ｃは、縦型デバイスである。
縦型デバイスにおいては、第１の電極３３ｚ及び第２の電極３４ｚの間の耐圧は、半導体層３２の厚みに応じたものとなる。横型デバイスとして構成された半導体リレーは、高耐圧が必要な場合、チップ面積が大きくなってしまうが、縦型デバイスとして構成された半導体リレー１０ｃはチップ面積を大きくすることなく、耐圧を向上させることができる。
第１の電極３３ｚ及び第２の電極３４ｚは、例えば、Ｔｉ／Ａｌ系の材料によって形成されるが、ＩＴＯによって形成された透明電極であってもよい。半導体リレー１０ｃにおいては、受光領域３５ｃの一部が第１の電極３３ｚによって遮られてしまうため、第１の電極３３ｚが透明電極であれば、受光領域３５ｃの実効面積を増加させる効果が得られる。
（実施の形態２の変形例１）
次に、実施の形態２の変形例１に係る半導体リレーの構成について説明する。図７は、実施の形態２の変形例１に係る半導体リレーの模式断面図である。なお、以下では、半導体リレー１０ｃとの相違点を中心に説明が行われる。
図７に示される半導体リレー１０ｄが備える受光素子３０ｄにおいては、第１の電極３３ｚは、周縁部において半導体層３２と接していない。積層方向（Ｚ軸方向）における第１の電極３３ｚの周縁部と半導体層３２との間には、ｐ型の半導体層３６ｚが形成されている。つまり、半導体層３２上には、さらに、ｐ型の半導体層３６ｚが部分的に形成され、第１の電極３３ｚは、半導体層３２とｐ型の半導体層３６ｚとにまたがって形成されている。ｐ型の半導体層３６ｚは、具体的には、ｐ型の、例えば、ＩｎＡｌＧａＮによって形成される。
このようなｐ型の半導体層３６ｚによれば、第１の電極３３ｚの周縁部（端部）にかかる電界を緩和することができるため、受光素子３０ｄの耐圧を向上させることができる。また、リーク電流を低減させることができる。
さらに、第１の電極３３ｚと、半導体層３２との間で直接接する箇所を設け、当該箇所において、オーミックコンタクトを形成することが望ましい。このような構成とすることにより、特に半導体層３２が低抵抗化している状態（オン状態）において、電流のロスを低減することができる。
（実施の形態２の変形例２）
次に、実施の形態２の変形例２に係る半導体リレーの構成について説明する。図８は、実施の形態２の変形例２に係る半導体リレーの模式断面図である。なお、以下では、半導体リレー１０ｄとの相違点を中心に説明が行われる。
図８に示される半導体リレー１０ｅが備える受光素子３０ｅにおいては、受光領域３５ｅが凹凸構造を有している。つまり、半導体層３２の表面に凹凸構造が設けられている。これにより、受光素子３０ｅは、発光素子２０が発する光を効率的に半導体層３２内に取り込むことが可能である。言い換えれば、凹凸構造は、受光素子３０ｅの光の吸収効率を向上させることができる。
なお、図８において、凹凸構造は模式的に図示されている、凹凸構造の具体的な形状及び大きさ等は、経験的または実験的に定められればよく、特に限定されない。
（実施の形態１及び２のまとめ）
本開示の一態様に係る半導体リレーは、発光素子と、前記発光素子に対向して配置された受光素子とを備え、前記受光素子は、基板と、前記基板上に形成された、半絶縁性を有する直接遷移型の半導体層と、前記半導体層に電気的に接続された第１の電極であって、少なくとも一部が前記半導体層に接して形成された第１の電極と、前記半導体層に電気的に接続された第２の電極であって、前記第１の電極から離れた位置に、少なくとも一部が前記半導体層及び前記基板のいずれかと接して形成された第２の電極とを有し、前記半導体層は、前記発光素子からの光を吸収することで低抵抗化する。
これにより、半導体層が一般的な半導体リレーにおけるフォトダイオードアレイの役割とＭＯＳＦＥＴとの役割を単体で担うことができるため、半導体リレーの小型化が容易になる。
例えば、前記発光素子及び前記半導体層は、窒化物半導体によって形成される。
このような半導体リレーは、一般的な半導体リレーに用いられるＳｉに比べて大きなバンドギャップを有する窒化物半導体が半導体層に用いられるため、高電圧動作が可能となる。
例えば、前記発光素子及び前記半導体層は、前記窒化物半導体であるＩｎＡｌＧａＮによって形成される。
このような半導体リレーは、一般的な半導体リレーに用いられるＳｉに比べて大きなバンドギャップを有するＩｎＡｌＧａＮが半導体層に用いられるため、高電圧動作が可能となる。
例えば、前記半導体層は、アクセプター型の第１不純物と、イオン化エネルギーが前記第１不純物よりも小さく、かつ、濃度が前記第１不純物よりも低いドナー型の第２不純物とを含み、前記半導体層には、前記第１不純物のイオン化エネルギーと前記第２不純物のイオン化エネルギーの和よりも大きな活性化エネルギーを有するトラップ準位が形成されている。
このように、半導体層においてトラップ準位が形成されることにより、半導体層は、発光素子からの光を受けているときに低抵抗化することができる。
例えば、前記第１不純物の濃度から前記第２不純物の濃度を差し引いた濃度は、１Ｅ１６ｃｍ−３以上１Ｅ１８ｃｍ−３以下である。
このような範囲の不純物濃度によれば、半導体リレーは、効果的かつ効率的なリレー動作を行うことができる。
例えば、前記半導体層上には、さらに、ｐ型の半導体層が部分的に形成され、前記第１の電極は、前記半導体層と前記ｐ型の半導体層とにまたがって形成される。
このようなｐ型の半導体層によれば、第１の電極にかかる電界を緩和することができるため、受光素子の耐圧を向上させることができる。
例えば、前記半導体層は、前記発光素子からの光を受ける受光領域を有し、前記受光領域は、凹凸構造を有する。
このような凹凸構造によれば、受光素子は、発光素子が発する光を効率的に半導体層内に取り込むことができる。
例えば、前記第１の電極は、前記半導体層上に、少なくとも一部が前記半導体層に接して形成され、前記第２の電極は、前記半導体層上の前記第１の電極から離れた位置に、少なくとも一部が前記半導体層に接して形成される。
これにより、半導体リレーは、横型デバイスとして形成される。
例えば、前記第１の電極は、前記半導体層上に、少なくとも一部が前記半導体層に接して形成され、前記第２の電極は、前記基板の下面に、少なくとも一部が前記基板に接して形成される。
これにより、半導体リレーは、縦型デバイスとして形成される。
（実施の形態３）
［構成］
まず、実施の形態３に係る半導体リレーの構成について説明する。図９は、実施の形態３に係る半導体リレーの模式断面図である。
図９に示されるように、実施の形態３に係る半導体リレー１１０は、発光素子１２０と、発光素子１２０と積層された受光素子１３０と、発光素子１２０と受光素子１３０との間に形成された絶縁層１４０とを備える。半導体リレー１１０は、スイッチとして機能する。
まず、発光素子１２０について説明する。発光素子１２０は、ｐ−ＧａＮ層１２１と、ｎ−ＧａＮ層１２２と、第３の電極１２３と、第４の電極１２４とを備える。
ｎ−ＧａＮ層１２２は、ｎ型の窒化物半導体の一例であり、絶縁層１４０上に形成されている。ｎ−ＧａＮ層１２２は、例えば、ｎ型のＡｌＧａＮによって形成される。ｐ−ＧａＮ層１２１は、ｐ型の窒化物半導体の一例であり、ｎ−ＧａＮ層１２２上に部分的に形成される。ｐ−ＧａＮ層１２１は、例えば、ｐ型のＡｌＧａＮによって形成される。このように、発光素子１２０は、ｐ−ＧａＮ層１２１とｎ−ＧａＮ層１２２との接合によって形成されている。
第３の電極１２３は、ｐ−ＧａＮ層１２１上に部分的に形成されている。第３の電極１２３は、ｐ−ＧａＮ層１２１に電気的に接続されている。第３の電極１２３は、言い換えれば、アノード電極である。第３の電極１２３は、例えば、Ｔｉ／Ａｌ系の材料によって形成されている。
第４の電極１２４は、ｎ−ＧａＮ層１２２上に部分的に形成される。第４の電極１２４は、ｎ−ＧａＮ層１２２の上面のうち、ｐ−ＧａＮ層１２１が除去された領域に形成されている。第４の電極１２４は、ｎ−ＧａＮ層１２２に電気的に接続されている。第４の電極１２４は、言い換えれば、カソード電極である。第４の電極１２４は、例えば、Ｔｉ／Ａｌ系の材料によって形成されている。
このように、発光素子１２０は、例えば、窒化物半導体（ＧａＮ）によって形成されている。なお、発光素子１２０は、ＧａＡｓまたはＺｎＳｅなどの窒化物半導体以外の材料によって形成されてもよい。発光素子１２０は、異種半導体間におけるキャリアの相互作用によって発光現象を誘発することが可能であれば、他の材料の組み合わせによって形成されてもよいし、他の構造を有してもよい。
次に、受光素子１３０について説明する。受光素子１３０は、基板１３１と、半導体層１３２と、第１の電極１３３と、第２の電極１３４とを備える。
基板１３１は、上面に半導体層１３２が形成される板材である、基板１３１の平面視形状は、例えば矩形であるが、円形などであってもよく、特に限定されない。基板１３１は、例えば、ＧａＮによって形成されたＧａＮ基板である。つまり、基板１３１は、例えば、窒化物半導体によって形成される。なお、基板１３１は、Ｓｉ基板、ＳｉＣ基板、ＧａＡｓ基板、ＧａＰ基板、またはサファイア基板などであってもよい。
半導体層１３２は、基板１３１上に形成された、半絶縁性を有する半導体層である。半導体層１３２は、例えば、窒化物半導体によって形成される。半導体層１３２は、より具体的には、例えば、ＧａＮによって形成される。半導体層１３２は、さらに具体的には、例えば、ＩｎＡｌＧａＮによって形成される。なお、半導体層１３２は、ＧａＡｓまたはＺｎＳｅなどの材料によって形成されてもよい。半導体層１３２は、ＩｎＡｌＧａＮ以外の直接遷移型の他の半導体、例えばＡｌＮ、ＡｌＧａＮ等によって形成されてもよい。半導体層は、ＩｎＡｌＧａＮと他の半導体とが積層された構成であってもよい。半導体層１３２の詳細構成については、半導体層３２と同様である。
第１の電極１３３及び第２の電極１３４は、半導体層１３２と電気的に接続された２つの電極である。第１の電極１３３及び第２の電極１３４は、半導体層１３２上に離間して形成されている。第１の電極１３３及び第２の電極１３４は、具体的には、Ｔｉ／Ａｌ系の材料によって形成されるが、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）などの材料によって形成された透明電極であってもよい。半導体層１３２の上面のうち、平面視における第１の電極１３３と第２の電極１３４との間には、絶縁層１４０が形成されている。つまり、絶縁層１４０は、半導体層１３２（受光素子１３０）上の、第１の電極１３３及び第２の電極１３４が形成されていない領域に形成されている。
次に、絶縁層１４０について説明する。絶縁層１４０は、積層方向において発光素子１２０と受光素子１３０との間に形成された、透光性を有する高抵抗の絶縁層である。絶縁層１４０は、発光素子１２０からの光を透過させ受光素子に照射することできる。絶縁層１４０は、例えば、窒化物半導体によって形成される。絶縁層１４０は、より具体的には、例えば、ＧａＮによって形成される。絶縁層１４０は、発光素子１２０から発せられる光を吸収しないバンドギャップを有する半導体であればよく、例えば、ＡｌＧａＮなど窒化物半導体の多元混晶でもよい。
絶縁層１４０には、１Ｅ１７ｃｍ−３以上の高不純物濃度の炭素がドープされている。これにより、発光素子１２０と受光素子１３０との間の絶縁性が保たれる。絶縁層１４０は、ｐ型半導体とｎ型半導体とが交互に少なくとも３層以上積層された構造でもよい。このような構造によれば、絶縁層１４０の絶縁性が向上される。
［動作］
次に、半導体リレー１１０の動作について説明する。第３の電極１２３及び第４の電極１２４の間にｐｎ接合に対して順バイアスとなる電圧が印加されると、発光素子１２０は、発光（点灯）する。
ここで、積層方向において、発光素子１２０と受光素子１３０との間には、絶縁層１４０が形成されているが、絶縁層１４０は、透光性を有するため、受光素子１３０は、発光素子１２０からの光を受けることができる。
発光素子１２０が発する光の波長は、受光素子１３０が備える半導体層１３２が有するバンドギャップに相当する光の波長よりも短波長である。このため、発光素子１２０が発する光が受光素子１３０に照射されると、半導体層１３２内で多数のキャリアが励起され、半導体層１３２が絶縁性から導電性に変わる。すると、半導体層１３２上に形成された第１の電極１３３及び第２の電極１３４の間は導通状態となる。つまり、受光素子１３０がＯＮ状態となる。
一方で、第３の電極１２３及び第４の電極１２４の間の電圧が０Ｖ、つまり、第３の電極１２３及び第４の電極１２４の間に電圧が印加されなくなると、発光素子１２０は、発光しない状態（消灯状態）となる。この状態においては、半導体層１３２内でキャリアが励起されなくなるため、半導体層１３２は、導電性から絶縁性に戻る。これにより、受光素子１３０は、第１の電極１３３及び第２の電極１３４の間に電流が流れないＯＦＦ状態となる。
［製造方法］
次に、半導体リレー１１０の製造方法について説明する。図１０は、半導体リレー１１０の製造方法のフローチャートである。図１１Ａ及び図１１Ｂは、半導体リレー１１０の製造方法を説明するための模式断面図である。
半導体リレー１１０の製造においては、基板１３１上に半導体層１３２が形成され（Ｓ１１）、半導体層１３２上に絶縁層１４０が形成され（Ｓ１２）、絶縁層１４０上にｎ−ＧａＮ層１２２が形成され（Ｓ１３）、ｎ−ＧａＮ層１２２上にｐ−ＧａＮ層１２１が形成される（Ｓ１４）。この結果、図１１Ａに示されるような積層構造体が得られる。
次に、半導体層１３２が少なくとも２箇所露出するように、図１１Ａに示される積層構造体のうち、ｐ−ＧａＮ層１２１、ｎ−ＧａＮ層１２２、及び、絶縁層１４０がエッチング等によって除去される（Ｓ１５）。そして、露出した半導体層１３２上に第１の電極１３３及び第２の電極１３４が形成される（Ｓ１６）。この結果、図１１Ｂに示されるような積層構造体が得られる。
次に、ｎ−ＧａＮ層１２２が露出するようにｐ−ＧａＮ層１２１の一部がエッチング等によって除去される（Ｓ１７）。そして、ｐ−ＧａＮ層１２１上に第３の電極１２３が形成され、露出したｎ−ＧａＮ層１２２上に第４の電極１２４が形成される（Ｓ１８）。この結果、図９に示される半導体リレー１１０が得られる。
なお、上記の半導体リレー１１０の製造方法におけるステップの順序は一例である。複数のステップの順序は、変更されてもよいし、複数のステップは、並行して実行されてもよい。
［効果等］
一般的な半導体リレーは、発光素子、光電変換素子、及び、スイッチング素子の少なくとも３つの素子を備え、素子数が多いことから小型化が難しい。また、一般的な半導体リレーでは、各素子間において絶縁性を保たなければならないため、素子を離間して配置したり、素子間へ絶縁体を挿入したりする必要がある。
これに対し、半導体リレー１１０は、一般的な半導体リレーの光電変換素子及びスイッチング素子の機能が、１つの受光素子１３０によって実現されている。つまり、半導体リレー１１０は、部品点数が少なくなるため小型化が容易である。また、半導体リレー１１０においては、発光素子１２０と受光素子１３０とが積層される。つまり、半導体リレー１１０は、発光素子１２０と受光素子１３０とを１チップに集積しやすいため、小型化が容易である。
また、一般的な半導体リレーにおいては、光電変換素子とスイッチング素子とをワイヤボンディングによって電気的に接続する必要がある。また、一般的な半導体リレーにおいては、発光素子からの光を、光電変換素子に確実に照射するために、位置及び結晶面方位の高精度な規定が求められる。
これに対し、半導体リレー１１０は、主として積層構造体をエッチングすることにより作製可能である。つまり、半導体リレー１１０は、主としてエッチングの深さ制御によって作製が可能である。また、半導体リレー１１０の製造においては、素子間のワイヤボンディング工程も簡易化できる。つまり、半導体リレー１１０は、簡易なプロセスで製造が可能であり、生産性の向上及び生産コストの低減が実現できる。
さらに、一般的な半導体リレーにおいては、光電変換素子によって光が電圧に変換されることによって遅延時間が発生してしまう。
これに対し、半導体リレー１１０においては、光を電圧に変換する必要がないため、遅延時間を大幅に改善できる。また、発光素子１２０と受光素子１３０との間に絶縁層１４０が形成されることにより、半導体リレー１１０の耐圧が向上される。
（実施の形態３の変形例１）
［構成］
以下、実施の形態３の変形例１に係る半導体リレーについて説明する。図１２は、実施の形態３の変形例１に係る半導体リレーの構成を示す模式断面図である。なお、変形例１では、半導体リレー１１０との相違点を中心に説明が行われ、半導体リレー１１０と実質的に同一の機能を有する構成要素については形状等が異なる場合も同一の符号が付される場合がある。
図１２に示されるように、実施の形態３の変形例１に係る半導体リレー１１０ａは、発光素子１２０ａと、受光素子１３０ａと、絶縁層１４０とを備える。
受光素子１３０ａが有する半導体層１３２の、平面視における第１の電極１３３及び第２の電極１３４の間の領域には、下方に向かって凹んだ凹部が形成されている。つまり、受光素子１３０ａは、半導体層１３２の上面に凹部が形成されたリセス構造を有する。絶縁層１４０及び発光素子１２０ａは、上記凹部に形成され、上記凹部に沿う形状を有している。
［製造方法］
次に、半導体リレー１１０ａの製造方法について説明する。半導体リレー１１０ａの製造においては、基板１３１上に半導体層１３２が形成された後、半導体層１３２の上面（表面）の一部がエッチングされることにより凹部が形成される。
次に、上記凹部を被覆するように、絶縁層１４０、ｎ−ＧａＮ層１２２、ｐ−ＧａＮ層１２１がこの順に、再成長によって形成される。
次に、ｐ−ＧａＮ層１２１、ｎ−ＧａＮ層１２２、絶縁層１４０がエッチング等によって除去されることにより、半導体層１３２の上面が少なくとも２箇所、露出される。２箇所の露出された部分は、平面視において凹部を挟むように配置され、２箇所の露出された部分には、第１の電極１３３及び第２の電極１３４が形成される。
次に、ｐ−ＧａＮ層１２１の一部がエッチング等によって除去されることにより、ｎ−ＧａＮ層１２２の一部が露出される。そして、ｐ−ＧａＮ層１２１上に第３の電極１２３が形成され、露出したｎ−ＧａＮ層１２２上に第４の電極１２４が形成される。この結果、図１２に示される半導体リレー１１０ａが得られる。半導体リレー１１０ａの動作は、半導体リレー１１０と同様である。
［効果等］
半導体リレー１１０ａのように、受光素子１３０ａが備える半導体層１３２に凹部が形成されることで、発光素子１２０ａからの光を受ける受光領域の面積が拡大するため、効率が向上する。また、第１の電極１３３と第２の電極１３４との間の実質的な距離が長くなるため、半導体リレー１１０ａの耐圧が向上する。高い耐圧を有する半導体リレーを作製する際には、半導体リレー１１０ａのような構造が採用されることにより、半導体リレーのサイズを縮小することが可能となる。
（実施の形態３の変形例２）
［構成］
以下、実施の形態３の変形例２に係る半導体リレーについて説明する。図１３は、実施の形態３の変形例２に係る半導体リレーの構成を示す模式断面図である。なお、変形例２では、半導体リレー１１０との相違点を中心に説明が行われ、半導体リレー１１０と実質的に同一の機能を有する構成要素については形状等が異なる場合も同一の符号が付される場合がある。
図１３に示されるように、実施の形態３の変形例２に係る半導体リレー１１０ｂは、発光素子１２０ｂと、受光素子１３０ｂと、絶縁層１４０とを備える。半導体リレー１１０ｂにおいては、発光素子１２０ｂは、半導体層１３２（受光素子１３０ｂ）の下方に形成され、絶縁層１４０は、基板１３１の下面と、発光素子１２０ｂとの間に形成されている。
半導体リレー１１０ｂにおいては、基板１３１は、透光性及び絶縁性を有する。基板１３１は、例えば、サファイア基板であるが、ＡｌＮなどの透光性及び絶縁性を有する窒化物半導体基板であってもよいし、他のワイドバンドギャップ半導体によって形成された半導体基板であってもよい。
なお、発光素子１２０ｂは、絶縁層１４０の下面の全面にわたって形成されているが、発光素子１２０ｂは、半導体層１３２の、少なくとも平面視における第１の電極１３３と第２の電極１３４との間の領域に形成され、当該領域に下方から光を照射するとよい。
［製造方法］
次に、半導体リレー１１０ｂの製造方法について説明する。半導体リレー１１０ｂの製造においては、基板１３１上に半導体層１３２が形成され、基板１３１の下面に絶縁層１４０が形成され、絶縁層１４０の下面にｎ−ＧａＮ層１２２が形成され、ｎ−ＧａＮ層１２２の下面にｐ−ＧａＮ層１２１が形成される。
次に、半導体層１３２上に第１の電極１３３及び第２の電極１３４が形成される。また、ｎ−ＧａＮ層１２２が露出するようにｐ−ＧａＮ層１２１の一部がエッチング等によって除去される。そして、ｐ−ＧａＮ層１２１の下面に第３の電極１２３が形成され、露出したｎ−ＧａＮ層１２２の下面に第４の電極１２４が形成される。この結果、図１３に示される半導体リレー１１０ｂが得られる。半導体リレー１１０ｂの動作は、半導体リレー１１０と同様である。
［効果等］
半導体リレー１１０のように、発光素子１２０が、第１の電極１３３及び第２の電極１３４と同一の面（半導体層１３２の上面）に形成される場合、発光素子１２０の寸法、及び、発光素子と電極との間隔など、設計にある程度の制限が生じる場合がある。
これに対し、半導体リレー１１０ｂにおいては、第１の電極１３３及び第２の電極１３４が形成される面と、発光素子１２０ｂが形成される面とが異なるため、発光素子１２０ｂを大きく形成することが可能となる。つまり、設計の制限が緩和され、発光素子１２０ｂの大きさの自由度及び配置の自由度が向上する。
また、半導体リレー１１０ｂにおいては、発光素子１２０ｂは、半導体層１３２の第１の電極１３３の直下の部分、及び、第２の電極１３４の直下の部分に下面側から光を照射することができる。そうすると、半導体層１３２の第１の電極１３３の直下の部分、及び、第２の電極１３４の直下の部分の低抵抗化が促進されるため、第１の電極１３３の直下の部分及び第２の電極１３４の直下の部分の接触抵抗を低減させる効果が得られる。
（実施の形態３の変形例３）
［構成］
以下、実施の形態３の変形例３に係る半導体リレーについて説明する。図１４は、実施の形態３の変形例３に係る半導体リレーの構成を示す模式断面図である。なお、変形例３では、半導体リレー１１０ｂとの相違点を中心に説明が行われ、半導体リレー１１０ｂと実質的に同一の機能を有する構成要素については形状等が異なる場合も同一の符号が付される場合がある。
図１４に示されるように、実施の形態３の変形例３に係る半導体リレー１１０ｃは、発光素子１２０ｃと、受光素子１３０ｃと、絶縁層１４０とを備える。半導体リレー１１０ｃにおいては、受光素子１３０ｃが有する半導体層１３２に、下方に向かって凹んだ凹部１３５ｃが形成されている。つまり、受光素子１３０ｃは、半導体層１３２の上面に凹部が形成されたリセス構造を有する。半導体リレー１１０ｃは、半導体リレー１１０ｂの製造方法において、さらに、凹部１３５ｃが形成される工程が含まれる。半導体リレー１１０ｃの動作は、半導体リレー１１０と同様である。
［効果等］
半導体リレー１１０ｃのように、受光素子１３０ｃが備える半導体層１３２に凹部１３５ｃが形成されることで、第１の電極１３３と第２の電極１３４との間の実質的な距離が長くなる。これにより、半導体リレー１１０ｃは、半導体リレー１１０ｂよりも耐圧が向上されている。高い耐圧を有する半導体リレーを作製する際には、半導体リレー１１０ｃのような構造が採用されることにより、半導体リレーのサイズを縮小することが可能となる。
（実施の形態４）
［構成］
以下、実施の形態４に係る半導体リレーについて説明する。図１５は、実施の形態４に係る半導体リレーの構成を示す模式断面図である。なお、実施の形態４では、半導体リレー１１０との相違点を中心に説明が行われ、半導体リレー１１０と実質的に同一の機能を有する構成要素については形状等が異なる場合も同一の符号が付される場合がある。
図１５に示されるように、実施の形態４に係る半導体リレー１１０ｄは、発光素子１２０ｄと、受光素子１３０ｄと、絶縁層１４０とを備える。半導体リレー１１０ｄにおいては、受光素子１３０ｄが備える２つの電極のうち一方の電極である第１の電極１３３、及び、絶縁層１４０は、半導体層１３２上に形成されている。受光素子１３０ｄが備える２つの電極のうち他方の電極である第２の電極１３４は、基板１３１の下面に形成されている。発光素子１２０ｄは、絶縁層１４０上に形成されている。
半導体リレー１１０ｄにおいては、具体的には、半導体層１３２の上面のうちの端部の領域に第１の電極１３３が形成され、発光素子１２０ｄは、半導体層１３２上に、第１の電極１３３と横方向において並んで配置されている。発光素子１２０ｄは、主として下方に向かって光を発する。
半導体リレー１１０ｄにおいては、第１の電極１３３及び第２の電極１３４が基板１３１の厚み方向に並んで配置されている。このため、受光素子１３０ｄにおいて、電流は、基板１３１の厚み方向に流れる。なお、半導体リレー１１０ｄにおいて、基板１３１は、導電性を有する材料によって形成される。
なお、発光素子１２０ｄは、半導体層１３２上に、平面視において第１の電極１３３の周辺を囲むように形成されてもよい。また、発光素子１２０ｄは、半導体層１３２上に、平面視において第１の電極１３３を挟むように形成されてもよい。例えば、発光素子１２０ｄは、半導体層１３２上に、平面視においてストライプ状に形成された第１の電極１３３を短手方向から挟むように、２箇所に分かれて形成されてもよい。
これにより、半導体層１３２において発光素子１２０ｄからの光が照射される領域が増えるため、効率が向上される。
［製造方法］
次に、半導体リレー１１０ｄの製造方法について説明する。半導体リレー１１０ｄの製造においては、基板１３１上に半導体層１３２が形成され、半導体層１３２上に絶縁層１４０が形成され、絶縁層１４０上にｎ−ＧａＮ層１２２が形成され、ｎ−ＧａＮ層１２２上にｐ−ＧａＮ層１２１が形成される。
次に、半導体層１３２が少なくとも１箇所露出するように、ｐ−ＧａＮ層１２１、ｎ−ＧａＮ層１２２、絶縁層１４０がエッチング等によって除去される。そして、露出した半導体層１３２上に第１の電極１３３が形成される。
次に、ｎ−ＧａＮ層１２２が露出するようにｐ−ＧａＮ層１２１の一部がエッチング等によって除去される。続いて、ｐ−ＧａＮ層１２１上に第３の電極１２３が形成され、露出したｎ−ＧａＮ層１２２上に第４の電極１２４が形成される。
そして、基板１３１の下面に第２の電極１３４が形成される。この結果、図１５に示される半導体リレー１１０ｄが得られる。半導体リレー１１０ｄの動作は、半導体リレー１１０と同様である。
［効果等］
半導体リレー１１０ｄにおいては、受光素子１３０ｄにおいて電流が基板１３１の厚み方向に流れる。このため、半導体リレー１１０ｄは、高耐圧化を図ること、及び、大電流化を図ることが容易となる。受光素子１３０ｄのような、いわゆる縦型デバイスにおいては、耐圧は、半導体層１３２の厚みによって決まる。このため、半導体リレー１１０ｄは、同じ耐圧を有する横型デバイス構造の半導体リレー１１０に比べて寸法を小さくすることができる。
（実施の形態４の変形例）
［構成］
以下、実施の形態４の変形例に係る半導体リレーについて説明する。図１６は、実施の形態４の変形例に係る半導体リレーの構成を示す模式断面図である。なお、変形例では、半導体リレー１１０ｄとの相違点を中心に説明が行われ、半導体リレー１１０ｄと実質的に同一の機能を有する構成要素については形状等が異なる場合も同一の符号が付される場合がある。
図１６に示されるように、実施の形態４の変形例に係る半導体リレー１１０ｅは、発光素子１２０ｅと、受光素子１３０ｅと、絶縁層１４０とを備える。半導体リレー１１０ｅにおいては、受光素子１３０ｅが備える半導体層１３２に、上方に向かって突出した凸部１３６ｅが形成されている。凸部１３６ｅが形成されることにより、半導体層１３２の上面は、第１の面１３７ｅと、第１の面１３７ｅよりも上方に位置する第２の面１３８ｅと、第１の面１３７ｅ及び第２の面１３８ｅの間の傾斜面１３９ｅとを含む。凸部１３６ｅの立体形状は、例えば、Ｙ軸方向を長手方向とするリッジ状であり、第１の面１３７ｅ、第２の面１３８ｅ、及び、傾斜面１３９ｅのそれぞれは、例えば、平面である。
受光素子１３０ｅが備える第３の電極１２３は、第２の面１３８ｅ上に形成されている。受光素子１３０ｅが備える第２の電極１３４は、基板１３１の下面に形成されている。
絶縁層１４０は、第１の面１３７ｅ、傾斜面１３９ｅ、及び、第２の面１３８ｅの傾斜面１３９ｅ側の端部にまたがって形成されている。絶縁層１４０は、傾斜面１３９ｅに沿って形成され、傾斜面１３９ｅに沿う形状を有する。
発光素子１２０ｅは、絶縁層１４０上に形成され、絶縁層１４０と同様に、傾斜面１３９ｅに沿って形成され、傾斜面１３９ｅに沿う形状を有する。発光素子１２０ｅは、半導体層１３２の第１の面１３７ｅ上に、平面視において第１の電極１３３を挟むように形成されている。
このように、発光素子１２０ｅが傾斜面１３９ｅに沿って形成されれば、発光素子１２０ｅは、通常、光の当たりにくい第１の電極１３３の直下の領域（凸部１３６ｅ）に光を照射することができる。
なお、発光素子１２０ｅは、第１の電極１３３の直下の領域（凸部１３６ｅ）に光を照射できればよく、発光素子１２０ｅの配置は特に限定されない。例えば、凸部１３６ｅが基板１３１上の横方向（Ｘ軸方向）の一方の端部に配置され、発光素子１２０ｅは、凸部１３６ｅに基板１３１の他方の端部側から光を照射できるように配置されてもよい。
［製造方法］
次に、半導体リレー１１０ｅの製造方法について説明する。半導体リレー１１０ｅの製造においては、基板１３１上に半導体層１３２が形成され、形成された半導体層１３２が凸部１３６ｅを有する形状に加工される。加工された半導体層１３２上に絶縁層１４０が形成され、絶縁層１４０上にｎ−ＧａＮ層１２２が形成され、ｎ−ＧａＮ層１２２上にｐ−ＧａＮ層１２１が形成される。
次に、凸部１３６ｅの第２の面１３８ｅの少なくとも一部が露出するように、ｐ−ＧａＮ層１２１、ｎ−ＧａＮ層１２２、絶縁層１４０がエッチング等によって除去される。続いて、露出した第２の面１３８ｅ上に第１の電極１３３が形成される。
次に、ｎ−ＧａＮ層１２２が露出するようにｐ−ＧａＮ層１２１の一部がエッチング等によって除去される。続いて、ｐ−ＧａＮ層１２１上に第３の電極１２３が形成され、露出したｎ−ＧａＮ層１２２上に第４の電極１２４が形成される。
そして、基板１３１の下面に第２の電極１３４が形成される。この結果、図１６に示される半導体リレー１１０ｅが得られる。半導体リレー１１０ｅの動作は、半導体リレー１１０と同様である。
［効果等］
半導体リレー１１０ｅにおいて、発光素子１２０ｅは、第１の電極１３３の直下の領域（凸部１３６ｅ）に効率よく光を照射することができる。
（実施の形態５）
［構成］
以下、実施の形態５に係る半導体リレーについて説明する。図１７は、実施の形態５に係る半導体リレーの構成を示す模式断面図である。なお、実施の形態５では、半導体リレー１１０との相違点を中心に説明が行われ、半導体リレー１１０と実質的に同一の機能を有する構成要素については形状等が異なる場合も同一の符号が付される場合がある。
図１７に示されるように、実施の形態５に係る半導体リレー１１０ｆは、発光素子１２０ｆと、受光素子１３０ｆと、絶縁層１４０とを備える。半導体リレー１１０ｆが備える受光素子１３０ｆにおいては、基板１３１上に半導体層１３２が部分的に形成されている。つまり、基板１３１の上面には、半導体層１３２が形成されていない領域が含まれる。
また、受光素子１３０ｆが備える２つの電極のうち第１の電極１３３は、半導体層１３２上に形成されており、第２の電極１３４は、基板１３１の上面のうち半導体層１３２が形成されていない領域に形成されている。
このように、半導体リレー１１０ｆが備える受光素子１３０ｆにおいて、半導体層１３２、及び、第２の電極１３４は、基板１３１上に形成され、第１の電極１３３は、半導体層１３２上に形成されている。半導体リレー１１０ｆにおいては、第１の電極１３３及び第２の電極１３４は、基板１３１の厚み方向における位置が異なる。このため、受光素子１３０ｆにおいて、電流は、基板１３１の厚み方向に流れる。なお、半導体リレー１１０ｆにおいて、基板１３１は、導電性を有する材料によって形成される。
［製造方法］
次に、半導体リレー１１０ｆの製造方法について説明する。半導体リレー１１０ｆの製造においては、基板１３１上に半導体層１３２が形成され、半導体層１３２上に絶縁層１４０が形成され、絶縁層１４０上にｎ−ＧａＮ層１２２が形成され、ｎ−ＧａＮ層１２２上にｐ−ＧａＮ層１２１が形成される。
次に、ｐ−ＧａＮ層１２１が、第３の電極１２３を形成するための領域を残して、エッチング等によって部分的に除去される。これによりｎ−ＧａＮ層１２２が露出する。続いて、露出したｎ−ＧａＮ層１２２が、第４の電極１２４を形成するための領域を残してエッチング等によって部分的に除去される。このとき、絶縁層１４０も合わせて除去される。これにより、半導体層１３２が露出する。
次に、露出した半導体層１３２が、第１の電極１３３を形成するための領域を残して、エッチング等によって部分的に除去される。これにより、基板１３１が露出する。
そして、ｐ−ＧａＮ層１２１上に第３の電極１２３が形成され、露出したｎ−ＧａＮ層１２２上に第４の電極１２４が形成され、露出した半導体層１３２上に第１の電極１３３が形成され、露出した基板１３１上に第２の電極１３４が形成される。この結果、図１７に示される半導体リレー１１０ｆが得られる。半導体リレー１１０ｆの動作は、半導体リレー１１０と同様である。
［効果等］
半導体リレー１１０ｆにおいては、受光素子１３０ｆにおいて電流が基板１３１の厚み方向に流れる。このため、半導体リレー１１０ｆは、高耐圧化を図ること、及び、大電流化を図ることが容易となる。なお、耐圧は、半導体層１３２の厚みを大きくすることによって向上される。
また、半導体リレー１１０ｆにおいては、基板１３１の下面に構成要素を形成する必要が無い。言い換えれば、半導体リレー１１０ｆが備える構成要素は、全て、基板１３１の上面側に形成される。したがって、半導体リレー１１０ｆは、作製プロセスが容易であるという利点を有する。
（実施の形態６）
なお、上記実施の形態３〜５で説明された半導体リレーのうち、特に、半導体層１３２上に第１の電極１３３及び第２の電極１３４の少なくとも一方の電極が形成されている半導体リレーにおいては、電極によって発光素子からの光が遮られるために、半導体層１３２のうち、電極と接触する部分が低抵抗化しにくい場合がある。つまり、接触抵抗（コンタクト抵抗）が大きくなってしまう場合がある。
このような場合、半導体層１３２上に形成された電極は、例えば、透明電極（透光性を有する電極）であるとよい。つまり、第１の電極１３３及び第２の電極１３４の少なくとも一方の電極は、透明電極であってもよい。また、半導体層１３２において、半導体層１３２上に形成された電極の下方の領域には、他の領域よりも高い濃度のキャリアがドープされていてもよい。
これにより、半導体層１３２のうち、電極と接触する部分の低抵抗化が促進される。つまり、接触抵抗（コンタクト抵抗）が低減される。
（実施の形態３〜６のまとめ）
本開示の一態様に係る半導体リレーは、発光素子と、前記発光素子に積層された受光素子とを備え、前記受光素子は、基板と、前記基板上に形成された、半絶縁性を有する半導体層と、前記半導体層と電気的に接続された２つの電極とを有し、前記半導体層は、前記発光素子からの光を吸収することによって絶縁性から導電性に切り替わる。
このような半導体リレーは、一般的な半導体リレーの光電変換素子及びスイッチング素子の機能が、１つの受光素子によって実現されており、部品点数が少なくなるため小型化が容易である。また、このような半導体リレーにおいては、発光素子と受光素子とが積層されており、発光素子と受光素子とを１チップに集積しやすいため、小型化が容易である。
例えば、半導体リレーは、さらに、前記発光素子と前記受光素子との間に形成された、透光性を有する絶縁層を備える。
このような絶縁層によれば、半導体リレーの絶縁耐圧を高めることができる。
例えば、前記絶縁層は、１Ｅ１７ｃｍ−３以上のＣ濃度を有する窒化物半導体によって形成されている。
このような絶縁層によれば、半導体リレーの絶縁耐圧を高めることができる。
例えば、前記絶縁層は、ｐ型半導体層及びｎ型半導体が交互に少なくとも３層以上積層された構造を有する。
このような絶縁層によれば、半導体リレーの絶縁耐圧を高めることができる。
例えば、前記２つの電極は、前記半導体層上に形成され、前記発光素子は、前記半導体層の上方に形成されている。
このような半導体リレーは、受光素子において電流を横方向に流すことができる。つまり、このような半導体リレーは、横型デバイスである。
例えば、前記２つの電極は、前記半導体層上に形成され、前記発光素子は、前記半導体層の下方に形成され、前記絶縁層は、前記基板の下面と、前記発光素子との間に形成されている。
これにより、半導体層の発光素子側に電極が形成されないため、半導体層における受光面積が向上される。
例えば、前記基板は、透光性及び絶縁性を有する。
これにより、半導体層は、基板を介して発光素子からの光を受けることができる。
例えば、前記２つの電極は、前記半導体層上に形成され、前記半導体層の、平面視における前記２つの電極の間の領域には、凹部が形成されている。
これにより、２つの電極間の実質的な距離が長くなるため、受光素子の高耐圧化が実現される。
例えば、前記半導体層の、平面視における前記２つの電極の間の領域には、凹部が形成されており、前記発光素子は、前記凹部に形成され、前記凹部に沿う形状を有する。
これにより、２つの電極間の実質的な距離が長くなるため、受光素子の高耐圧化が実現される。
例えば、前記２つの電極のうち一方の電極、及び、前記絶縁層は、前記半導体層上に形成され、前記２つの電極のうち他方の電極は、前記基板の下面に形成され、前記発光素子は、前記絶縁層上に形成されている。
このような半導体リレーは、受光素子において電流を縦方向（積層方向）に流すことができる。つまり、このような半導体リレーは、縦型デバイスである。したがって、受光素子の高耐圧化、大電流化が実現される。
例えば、前記半導体層の上面は、第１の面と、前記第１の面よりも上方に位置する第２の面と、前記第１の面及び前記第２の面の間の傾斜面とを含み、前記一方の電極は、前記第２の面に形成され、前記発光素子及び前記絶縁層は、前記傾斜面に沿って形成されている。
このような半導体リレーは、発光素子が傾斜面に沿って形成されることにより、半導体層上に形成された電極の直下の部分に発光素子からの光が当たりやすくなりため、受光素子を効率的に動作させることができる。
例えば、前記半導体層、及び、前記２つの電極のうち一方の電極は、前記基板上に形成され、前記２つの電極のうち他方の電極は、前記半導体層上に形成されている。
このような半導体リレーは、受光素子が有する２つの電極がいずれも基板の上方に形成されながら、一方で、受光素子において電流を縦方向（積層方向）に流すことができる。つまり、２つの電極が横型デバイスと同様の配置でありながら、縦型デバイスと同様に、受光素子の高耐圧化を図ることができる。
例えば、前記半導体層は、窒化物半導体によって形成されている。
このように、一般的な半導体リレーに用いられるＳｉに比べて大きなバンドギャップを有する窒化物半導体が半導体層に用いられることで、受光素子が高耐圧化される。
例えば、前記半導体層は、前記窒化物半導体であるＡｌＧａＮによって形成されている。
このように、一般的な半導体リレーに用いられるＳｉに比べて大きなバンドギャップを有するＡｌＧａＮが半導体層に用いられることで、受光素子が高耐圧化される。
例えば、前記半導体層は、アクセプター型の第１不純物と、イオン化エネルギーが前記第１不純物よりも小さく、かつ、濃度が前記第１不純物よりも低いドナー型の第２不純物とを含み、前記半導体層には、前記第１不純物のイオン化エネルギーと前記第２不純物のイオン化エネルギーの和よりも大きな活性化エネルギーを有するトラップ準位が形成されている。
このように、半導体層においてトラップ準位が形成されることにより、半導体層は、発光素子からの光を受けているときに導電性に切り替わることができる。
例えば、前記第１不純物の濃度から前記第２不純物の濃度を差し引いた濃度は、１Ｅ１６ｃｍ−３以上１Ｅ１８ｃｍ−３以下である。
このような範囲の不純物濃度によれば、半導体リレーは、効果的かつ効率的なリレー動作を行うことができる。
例えば、前記２つの電極の少なくとも一方の電極は、前記半導体層上に形成され、前記半導体層において、前記少なくとも一方の電極の下方の領域には、他の領域よりも高い濃度のキャリアがドープされている。
これにより、半導体層のうち電極と接触する部分が低抵抗化しやすくなる。つまり、半導体層と電極とのコンタクト抵抗を低減させることができる。
例えば、前記２つの電極の少なくとも一方の電極は、透明電極である。
これにより、半導体層のうち、電極と接触する部分に光があたりやすくなるため、当該部分の低抵抗化が促進される。つまり、半導体層と電極とのコンタクト抵抗を低減させることができる。
例えば、前記発光素子は、ｐ型の窒化物半導体とｎ型の窒化物半導体との接合によって形成され、前記半導体リレーは、さらに、前記ｐ型の窒化物半導体に電気的に接続された第１の電極と、前記ｎ型の窒化物半導体に電気的に接続された第２の電極とを備える。
これにより、受光素子（基板）が発光素子と同種の窒化物半導体によって形成される場合には、受光素子及び発光素子を、連続的な結晶成長によって形成することができる。このため、プロセスの簡易化、光照射効率向上、及び、動作遅延時間の改善などが実現される。
例えば、前記基板は、窒化物半導体によって形成されている。
これにより、半導体層及び発光素子が窒化物半導体によって形成される場合、受光素子及び発光素子の結晶性を向上させることができる。このため、半導体リレーにおいて発光機能及び受光機能を向上させることができる。
（実施の形態７）
［構成］
まず、実施の形態７に係る半導体リレーの構成について説明する。図１８は、実施の形態７に係る半導体リレーの構成を示す模式断面図である。
図１８に示されるように、実施の形態７に係る半導体リレー２１０は、窒化物半導体からなる発光素子２２０と、窒化物半導体からなる受光素子２３０と、受光素子と発光素子の間に形成された絶縁層２４０から構成される。
まず、発光素子２２０について説明する。発光素子２２０は、ｎ−ＡｌＧａＮ層２２１、活性層２２２、ｐ−ＡｌＧａＮ層２２３、ｐ−ＧａＮ層２２４が順次形成された発光ダイオードである。なお、ｎ−ＡｌＧａＮ層、ｐ−ＡｌＧａＮ層、及び、ｐ−ＧａＮ層のそれぞれは、言い換えれば、ｎ型ＡｌＧａＮ層、ｐ型ＡｌＧａＮ層、及び、ｐ型ＧａＮ層である。ｎ−ＡｌＧａＮ層２２１上には第３の電極２２５、ｐ−ＧａＮ層２２４上には第４の電極２２６が形成される。
ｎ−ＡｌＧａＮ層２２１は、ｎ型窒化物半導体の一例であり、絶縁層２４０上に形成される。ｎ型不純物として、Ｓｉがドーピングされる。
活性層２２２は、窒化物半導体であり、例えばＩｎｘＧａ１−ｘＮ（好ましくは０．０１≦ｘ≦０．２０）である。活性層２２２はｎ−ＡｌＧａＮ層２２１上に形成される。活性層２２２は、単一量子井戸構造に限定されず、例えば、ＩｎＧａＮ量子井戸層、ＧａＮ障壁層からなるＩｎＧａＮ／ＧａＮ多重量子井戸構造、あるいはＩｎＧａＮ量子井戸層、ＡｌＧａＮ障壁層からなるＩｎＧａＮ／ＡｌＧａＮ多重量子井戸構造でもよい。
ｐ−ＡｌＧａＮ層２２３は、ｐ型の窒化物半導体の一例であり、活性層２２２上に形成される。ｐ型不純物として、Ｍｇがドーピングされる。
ｐ−ＧａＮ層２２４は、ｐ型の窒化物半導体の一例であり、ｐ−ＡｌＧａＮ層２２３上に形成される。ｐ型不純物として、Ｍｇがドーピングされる。
第３の電極２２５は、言い換えればカソード電極である。ｎ−ＡｌＧａＮ層２２１上に部分的に形成される。第３の電極２２５は、ｎ−ＡｌＧａＮ層２２１の上面のうち、活性層２２２、ｐ−ＡｌＧａＮ層２２３、ｐ−ＧａＮ層２２４が除去された領域に形成されている。第３の電極２２５は、例えば、Ｔｉ／Ａｌ系の材料によって形成されている。
第４の電極２２６は、言い換えればアノード電極である。ｐ−ＧａＮ層２２４上に部分的に形成される。第４の電極２２６は、例えば、Ｔｉ／Ａｌ系の材料によって形成されている。
第３の電極２２５と第４の電極２２６に電圧を印加することにより、発光素子２２０は発光する。
このように、発光素子２２０は、例えば、窒化物半導体によって形成されている。なお、発光素子２２０は、ＧａＡｓまたはＺｎＳｅなどの窒化物半導体以外の材料を用いて形成されてもよい。発光素子２２０は、異種半導体間におけるキャリアの相互作用によって発光現象を誘発することが可能であれば、他の材料の組み合わせによって形成されてもよいし、他の構造を有してもよい。
発光素子２２０に上記の活性層２２２を用いることで、バンドギャップエネルギーの大きな発光素子、例えばｐ−ＧａＮ層とｎ−ＧａＮ層との接合により発光素子を形成する場合と比べて、発光素子の活性層のバンドギャップエネルギーが小さくて済む。言い換えると、発光素子を駆動させる電圧を小さくできるので、消費電力を小さくできる。
次に、受光素子２３０について説明する。受光素子２３０は、基板２３１と、半導体層２３２と、第１の電極２３３と第２の電極２３４とを備える。
基板２３１は、上面に半導体層２３２が形成される板材である、基板２３１の平面視形状は、例えば矩形であるが、円形などであってもよく、特に限定されない。基板２３１は、例えば、ＧａＮによって形成されたＧａＮ基板である。つまり、基板２３１は、例えば、窒化物半導体によって形成される。なお、基板２３１は、Ｓｉ基板、ＳｉＣ基板、ＧａＡｓ基板、ＧａＰ基板、ＧａＯ基板、またはサファイア基板などであってもよい。
半導体層２３２は、基板２３１上に形成された、半絶縁性を有する半導体層である。半導体層２３２の詳細構成は、半導体層３２及び半導体層１３２等と同様である。
半導体層２３２は、例えばＩｎｙＧａ１−ｙＮ（好ましくは０．２０≦ｙ≦０．４０）をから形成される。なお、半導体層２３２は、単一の層に限定されず、例えば、ＩｎＧａＮ／ＧａＮ、ＩｎＧａＮ／ＡｌＧａＮなどの積層構造でもよい。
ただし、半導体層２３２は、発光素子２２０の活性層２２２が発する光を吸収する必要がある。半導体層２３２と発光素子２２０の活性層２２２の両方にＩｎＧａＮを用いる場合は、半導体層２３２におけるＩｎｙＧａ１−ｙＮと、活性層におけるＩｎｘＧａ１−ｘＮにおいて、ｙ＞ｘの関係を満たすように組成を調整すればよい。このように調整することで、半導体層２３２のバンドギャップエネルギーは、発光素子２２０の活性層２２２のバンドギャップエネルギーよりも小さくなる。すなわち、半導体層２３２は、発光素子２２０の活性層２２２が発する光を吸収して、後述するように低抵抗化することができる。
第１の電極２３３及び第２の電極２３４は、半導体層２３２と電気的に接続された２つの電極である。第１の電極２３３及び第２の電極２３４は、半導体層２３２上に離間して形成されている。第１の電極２３３及び第２の電極２３４は、具体的には、例えば、Ｔｉ／Ａｌ系の材料によって形成されるが、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）などの材料によって形成された透明電極であってもよい。半導体層２３２の上面のうち、平面視における第１の電極２３３と第２の電極２３４との間には、絶縁層２４０が形成されている。つまり、絶縁層２４０は、半導体層２３２上の、第１の電極２３３及び第２の電極２３４が形成されていない領域に形成されている。
次に、絶縁層２４０について説明する。絶縁層２４０は、積層方向において発光素子２２０と受光素子２３０との間に形成された、透光性を有する高抵抗の絶縁層である。絶縁層２４０は、発光素子２２０からの光を透過させ受光素子に照射することができる。絶縁層２４０は、例えば、窒化物半導体によって形成される。絶縁層２４０は、より具体的には、例えば、ＧａＮによって形成される。絶縁層２４０は、発光素子２２０から発せられる光を吸収しないバンドギャップを有する半導体であればよく、例えば、ＡｌＧａＮなど窒化物半導体の多元混晶でもよい。
また、絶縁層２４０には、１Ｅ１７ｃｍ−３以上の不純物濃度のＣ（炭素）がドープされていてもよい。これにより、発光素子２２０と受光素子２３０との間の絶縁性が保たれる。
以上説明した半導体リレー２１０の動作は、半導体リレー１０及び半導体リレー１１０等と同様である。また、半導体リレー２１０の製造方法は、半導体リレー１１０と同様である。
［効果等］
さらに、受光素子２３０の半導体層２３２に、例えばバンドギャップエネルギーの大きなＧａＮを用いる場合、発光素子２２０の活性層２２２のバンドギャップエネルギーはＧａＮよりも大きくする必要がある。言い換えると、発光素子２２０を駆動させる電圧を大きくする必要があり、消費電力が大きくなってしまう。
これに対し、受光素子２３０の半導体層２３２に、ＧａＮと対比してバンドギャップエネルギーが小さい、例えばＩｎＧａＮを用いることで、発光素子２２０の活性層２２２のバンドギャップエネルギーが小さくて済む。言い換えると、発光素子２２０を駆動させる電圧を小さくできるので、消費電力を小さくできる。
（実施の形態８）
［構成］
以下、実施の形態８に係る半導体リレーについて説明する。図１９は、実施の形態８に係る半導体リレーの構成を示す模式断面図である。なお、実施の形態８では、半導体リレー２１０との相違点を中心に説明が行われ、半導体リレー２１０と実質的に同一の機能を有する構成要素については形状等が異なる場合も同一の符号が付される場合がある。まず、実施の形態８に係る半導体リレーの構成について説明する。図１９は、実施の形態８に係る半導体リレーの模式断面図である。
図１９に示されるように、実施の形態８に係る半導体リレー３１０は、窒化物半導体からなる発光素子３２０と、窒化物半導体からなる受光素子３３０と、受光素子３３０と発光素子３２０の間に形成された絶縁層３４０から構成される。つまり、図１９に示されるように、実施の形態８に係る半導体リレー３１０は、発光素子３２０と、受光素子３３０と、絶縁層３４０とを備える。
発光素子３２０は、ｎ−ＡｌＧａＮ層３２１と、活性層３２２と、ｐ−ＡｌＧａＮ層３２３と、ｐ−ＧａＮ層３２４と、第３の電極３２５と、第４の電極３２６とを備える。受光素子３３０は、基板３３１と、半導体層３３２と、第１の電極３３３と、第２の電極３３４とを備える。
半導体リレー３１０においては、受光素子３３０が備える２つの電極のうち一方の電極である第１の電極３３３、及び、絶縁層３４０は、半導体層３３２上に形成されている。受光素子３３０が備える２つの電極のうち他方の電極である第２の電極３３４は、基板３３１の下面に形成されている。発光素子３２０は、絶縁層３４０上に形成されている。
半導体リレー３１０においては、具体的には、半導体層３３２の上面のうちの端部の領域に第１の電極３３３が形成され、発光素子３２０は、半導体層３３２上に、第１の電極３３３と横方向において並んで配置されている。発光素子３２０は、主として下方に向かって光を発する。
半導体リレー３１０においては、第１の電極３３３及び第２の電極３３４が基板３３１の厚み方向に並んで配置されている。このため、受光素子３３０において、電流は、基板３３１の厚み方向に流れる。なお、半導体リレー３１０において、基板３３１は、導電性を有する材料によって形成される。
なお、発光素子３２０は、半導体層３３２上に、平面視において第１の電極３３３の周辺を囲むように形成されてもよい。また、発光素子３２０は、半導体層３３２上に、平面視において第１の電極３３３を挟むように形成されてもよい。例えば、発光素子３２０は、半導体層３３２上に、平面視においてストライプ状に形成された第１の電極３３３を短手方向から挟むように、２箇所に分かれて形成されてもよい。
これにより、半導体層３３２において発光素子３２０からの光が照射される領域が増えるため、効率が向上される。
半導体リレー３１０の動作は、半導体リレー３１０と同様である。
［効果等］
半導体リレー３１０においては、受光素子３３０において電流が基板３３１の厚み方向に流れる。このため、半導体リレー３１０は、高耐圧化を図ること、及び、大電流化を図ることが容易となる。受光素子３３０のような、いわゆる縦型デバイスにおいては、耐圧は、半導体層３３２の厚みによって決まる。このため、半導体リレー３１０は、同じ耐圧を有する横型デバイス構造の半導体リレー２１０に比べて寸法を小さくすることができる。
（実施の形態７及び８のまとめ）
本開示の一態様に係る半導体リレーは、活性層を有する発光素子と、前記発光素子に積層された受光素子とを備え、前記受光素子は、基板と、前記基板上に形成された、半絶縁性を有する半導体層と、前記半導体層と電気的に接続された２つの電極とを有し、前記半導体層は、前記発光素子からの光を吸収することによって絶縁性から導電性に切り替わる。
このような半導体リレーは、一般的な半導体リレーの光電変換素子及びスイッチング素子の機能が、１つの受光素子によって実現されており、部品点数が少なくなるため小型化が容易である。また、このような半導体リレーにおいては、発光素子と受光素子とが積層されており、発光素子と受光素子とを１チップに集積しやすいため、小型化が容易である。
例えば、前記活性層のバンドギャップエネルギーは、前記半導体層のバンドギャップエネルギーよりも大きい。
例えば、前記活性層はＩｎＧａＮである。
例えば、前記半導体層はＩｎＧａＮである。
例えば、前記半導体層は、アクセプター型の第１不純物と、イオン化エネルギーが前記第１不純物よりも小さく、かつ、濃度が前記第１不純物よりも低いドナー型の第２不純物とを含み、前記半導体層には、前記第１不純物のイオン化エネルギーと前記第２不純物のイオン化エネルギーの和よりも大きな活性化エネルギーを有するトラップ準位が形成されている。
例えば、前記第１不純物の濃度から前記第２不純物の濃度を差し引いた濃度は、１Ｅ１６ｃｍ−３以上１Ｅ１８ｃｍ−３以下である。
例えば、前記半導体リレーは、さらに、前記発光素子と前記受光素子との間に形成された、透光性を有する絶縁層を備える。
例えば、前記２つの電極のうち一方の電極、及び、前記絶縁層は、前記半導体層上に形成され、前記２つの電極のうち他方の電極は、前記基板の下面に形成され、前記発光素子は、前記絶縁層上に形成されている。
例えば、前記絶縁層は少なくともＡｌを含む窒化物半導体である。
（実施の形態９）
［構成］
まず、実施の形態９に係る半導体リレーの構成について説明する。図２０は、実施の形態９に係る半導体リレーの模式断面図である。図２１は、実施の形態９に係る半導体リレーが備える受光素子の上面図である。なお、図２１では、複数のｐ型半導体部３７（第１ｐ型半導体層３６）の形状及び配置を示すために、複数のｐ型半導体部３７を覆う第１の電極３３が破線で図示されている。
図２０に示されるように、実施の形態９に係る半導体リレー４１０は、発光素子２０と、発光素子２０に対向して配置された受光素子４３０とを備える。また、半導体リレー４１０は、入力端子４１、入力端子４２、出力端子５１、及び、出力端子５２の４つの端子を備える。つまり、半導体リレー４１０は、４端子の素子である。半導体リレー４１０は、スイッチとして動作する。
受光素子４３０は、基板３１と、半導体層３２と、第１の電極３３と、第２の電極３４と、第１ｐ型半導体層３６とを備える。このように、半導体リレー４１０は、半導体リレー１０と受光素子４３０の構成が異なる。具体的には、受光素子４３０は、受光素子３０に第１ｐ型半導体層３６が追加された構成である。以下、第１ｐ型半導体層３６の構成について詳細に説明する。
第１ｐ型半導体層３６は、半導体層３２上に形成された、ｐ型の半導体層である。第１ｐ型半導体層３６は、例えば、ｐ型の窒化物半導体によって形成される。第１ｐ型半導体層３６は、具体的には、例えば、Ｐ型のＩｎＡｌＧａＮによって形成される。
さらに具体的には、第１ｐ型半導体層３６には、例えば、Ｍｇのような不純物がドープされ、かつ、キャリア濃度が１Ｅ１８ｃｍ−３以上１Ｅ２０ｃｍ−３以下のｐ型ＩｎＡｌＧａＮが用いられる。つまり、第１ｐ型半導体層３６には、発光素子２０に用いられているｐ型半導体と同様の不純物を含み、かつ、発光素子２０に用いられているｐ型半導体と同様のキャリア濃度のｐ型の半導体が用いられる。第１ｐ型半導体層３６の厚みは、例えば、４００ｎｍである。
第１ｐ型半導体層３６は、具体的には、複数のｐ型半導体部３７に分かれて形成されている。言い換えれば、第１ｐ型半導体層３６は、所定形状にパターニングされている。第１ｐ型半導体層３６は、具体的には、複数のｐ型半導体部３７に分かれて形成されている。図２１に示されるように、平面視において、複数のｐ型半導体部３７のそれぞれは、例えば、矩形であり、複数のｐ型半導体部３７は、マトリクス状に配置される。
このような、離散的な第１ｐ型半導体層３６は、以下のようにして形成される。まず、半導体層３２上に連続的なｐ型ＩｎＡｌＧａＮ層が形成される。次に、形成された連続的なｐ型ＩｎＡｌＧａＮ層がドライエッチング等で部分的に除去されることにより、ｐ型ＩｎＡｌＧａＮ層が離散的に残る。この残ったｐ型ＩｎＡｌＧａＮ層が、複数のｐ型半導体部３７であり、第１ｐ型半導体層３６を構成する。
受光素子４３０において、第１の電極３３は、半導体層３２及び第１ｐ型半導体層３６に接して形成される。第１の電極３３は、具体的には、複数のｐ型半導体部３７の全てを覆うように半導体層３２上に形成されている。一方で、第１の電極３３と異なり、第２の電極３４と半導体層３２との間には、ｐ型の半導体層は形成されていない。第２の電極３４は、横方向（Ｘ軸方向）において、例えば、５μｍ以上１５μｍ以下程度（例えば、１０μｍ程度）離れて形成される。第２の電極３４は、具体的には、Ｔｉ／Ａｌ系の材料によって形成されるが、ＩＴＯによって形成された透明電極であってもよい。
［効果等］
次に、第１ｐ型半導体層３６によって得られる効果について説明する。半導体リレー４１０においては、発光素子２０が消灯しているとき（受光素子４３０のオフ状態）には第１ｐ型半導体層３６と半導体層３２のｐｎ接合に対して逆方向電圧が印加され、第１ｐ型半導体層３６から空乏層が広がる。これにより、第１の電極３３にかかる電界、及び、第２の電極３４にかかる電界を緩和することができる。このため、受光素子４３０の耐圧を向上させることができる。また、上記空乏層によって、リーク電流を低減させることができる。
しかしながら、第１の電極３３の下面の全部が第１ｐ型半導体層３６と接し、第１の電極３３が半導体層３２に直接接しない場合、発光素子２０が発光しているとき（受光素子４３０のオン状態）にｐｎ接合のオン電圧が第１の電極３３と第２の電極３４との間に発生する。ｐｎ接合のオン電圧はオーミック接合のオン電圧、または、ショットキー接合のオン電圧に比べて大きい。このため、発光素子２０が発光しているときの消費電力が大きくなる課題がある。
この課題を解決するために、受光素子４３０においては、第１の電極３３の下方に位置する複数のｐ型半導体部３７（第１ｐ型半導体層３６）が離散的に配置され、第１の電極３３が半導体層３２と直接接する部分が設けられている。第１の電極３３と半導体層３２との接合は、ショットキー接合またはオーミック接合である。このため、発光素子２０が発光しているときのｐｎ接合のオン電圧を小さくすることができ、消費電力も低減される。
また、複数のｐ型半導体部３７（第１ｐ型半導体層３６）が離散的に配置される場合であっても、受光素子４３０がオフ状態の間、第１の電極３３と半導体層３２が直接接している領域は、ｐｎ接合の空乏層が延びて覆われる。つまり、ｐｎ接合の空乏層は、第１の電極３３の下面の全部を覆うことができ、これにより、発光素子２０が消灯しているときのリーク電流が抑制される。
（実施の形態１０）
［実施の形態１０に係る第１ｐ型半導体層の形状］
上記実施の形態９において、第１ｐ型半導体層３６は、複数のｐ型半導体部３７がマトリクス状に配置されることによって形成された。しかしながら、第１ｐ型半導体層３６の形状（複数のｐ型半導体部３７の配置）については、特に限定されない。
以下の実施の形態１０では、主として第１ｐ型半導体層３６の構成が異なる半導体リレー（受光素子）について説明する。図２２は、実施の形態１０に係る半導体リレーの模式断面図である。図２３は、実施の形態１０に係る半導体リレーが備える受光素子の上面図である。なお、図２３では、第１ｐ型半導体層３６ａの形状を示すために、第１ｐ型半導体層３６ａを部分的に覆う第１の電極３３が破線で図示されている。また、以下の実施の形態１０では、実施の形態９で既に説明された事項については適宜説明が省略される。
図２２に示されるように、半導体リレー４１０ａは、受光素子４３０ａを備える。受光素子４３０ａは、第１ｐ型半導体層３６ａの平面視形状が受光素子４３０と異なる。
図２３に示されるように、平面視において、第１ｐ型半導体層３６ａは、マトリクス状に配置された複数のｐ型半導体部３７に加えて、複数のｐ型半導体部３７を囲むｐ型半導体部であるガードリング３７ａを含む。
複数のｐ型半導体部３７のそれぞれは、例えば、１μｍ×１μｍの正方形であり、一のｐ型半導体部３７と他のｐ型半導体部３７との間隔は、１μｍ以上２μｍ以下程度である。ｐ型半導体部３７のサイズは、このようなサイズに限定されない。なお、ｐ型半導体部３７のサイズが５μｍ×５μｍである場合は、一のｐ型半導体部３７と他のｐ型半導体部３７との間隔は、５μｍ以上であるとよい。つまり、一のｐ型半導体部３７と他のｐ型半導体部３７との間隔は、ｐ型半導体部３７の一辺の長さ以上であるとよい。また、複数のｐ型半導体部３７の数については、１つのｐ型半導体部３７の大きさ、及び、第１の電極３３の大きさに応じて変更される。つまり、複数のｐ型半導体部３７の数も特に限定されない。
ガードリング３７ａの平面視形状は、例えば、矩形環状である。なお、ガードリング３７ａの平面視形状は第１の電極３３の形状に合わせることが望ましい。具体的には、例えば、第１の電極３３が円形であれば、ガードリング３７ａの形状も円形（円環状）とすることが望ましいが、これに限定されるものではない。ガードリング３７ａの幅は、例えば、３μｍ程度である。ガードリングとｐ型半導体部３７との間隔は、例えば、一のｐ型半導体部３７と他のｐ型半導体部３７との間隔に合わせられる。
複数のｐ型半導体部３７は、第１の電極３３によって覆われるが、ガードリング３７ａは、一部が第１の電極３３から露出している。つまり、第１ｐ型半導体層３６ａを構成する複数のｐ型半導体部には、第１の電極３３に覆われているｐ型半導体部３７と、第１の電極３３の端部から一部が露出しているｐ型半導体部であるガードリング３７ａとが含まれる。具体的には、第１の電極３３の端部は、半導体層３２ではなくガードリング３７ａ上に位置する。平面視において、第１の電極３３とガードリング３７ａとが重なっている部分の幅は、例えば、２μｍ程度である。このように、ガードリング３７ａは、第１の電極３３の端部が半導体層３２と直接接触することを防いでいる。
このようなガードリング３７ａによれば、特に電界集中が発生しやすい第１の電極３３の端部の下方をｐｎ接合とすることで電界緩和させることができ、当該端部におけるリーク電流を抑制することができる。
［第１ｐ型半導体層のバリエーション］
なお、ガードリング３７ａに囲まれる領域における、複数のｐ型半導体部３７の形状及び配置については、様々なバリエーションが考えられる。図２４〜図２７は、複数のｐ型半導体部の形状及び配置の他のバリエーションを示す図である。なお、図２４〜図２７は、受光素子の上面図である。
例えば、図２４に示される受光素子４３０ｂが有する第１ｐ型半導体層３６ｂのように、平面視において、複数のｐ型半導体部３７ｂのそれぞれは、六角形であって、複数のｐ型半導体部３７ｂは、間隔をあけてハニカム状に配置されていてもよい。ｐ型半導体部３７ｂの平面視形状は、例えば、一辺が１μｍの正六角形である。一のｐ型半導体部３７ｂと他のｐ型半導体部３７ｂとの間隔は、例えば、１μｍ以上２μｍ以下程度である。ｐ型半導体部３７ｂの大きさ、及び、一のｐ型半導体部３７ｂと他のｐ型半導体部３７ｂとの間隔は、上記に限定されない。
また、図２５に示される受光素子４３０ｃが有する第１ｐ型半導体層３６ｃのように、平面視において、複数のｐ型半導体部３７ｃのそれぞれは、Ｙ軸方向に延びるライン状であって、複数のｐ型半導体部３７ｃは、Ｘ軸方向に並んで配置されていてもよい。ｐ型半導体部３７ｃのＸ軸方向の幅は、例えば、１μｍであり、一のｐ型半導体部３７ｃと他のｐ型半導体部３７ｃとの間隔は、１μｍ以上２μｍ以下程度である。複数のｐ型半導体部３７ｃは、Ｙ軸方向には並ばない。
なお、ｐ型半導体部３７ｃのＹ方向の端部は、ガードリング３７ａと直接接続されていてもよい。この場合、第１ｐ型半導体層３６ｃの平面視形状は、梯子のような形状となる。
なお、図示されないが、複数のｐ型半導体部３７ｃのそれぞれは、Ｘ軸方向に延びるライン状であって、複数のｐ型半導体部３７ｃは、Ｙ軸方向に並んで配置されていてもよい。
また、図２６に示される受光素子４３０ｄが有する第１ｐ型半導体層３６ｄのように、平面視において、複数のｐ型半導体部３７ｄのそれぞれは、ガードリング３７ａと同様の矩形環状であり、一のｐ型半導体部３７ｄの内側に、当該一のｐ型半導体部３７ｄよりも小さいｐ型半導体部３７ｄが配置されている。つまり、複数のｐ型半導体部３７ｄは、同心状に配置されている。
一のｐ型半導体部３７ｄの幅は、１μｍ程度であり、一のｐ型半導体部３７ｄと、他のｐ型半導体部３７ｄとの間隔は、１μｍ以上２μｍ以下程度である。複数のｐ型半導体部３７ｄのうち、最も内側に位置するｐ型半導体部３７ｄは、一辺が１μｍ以上２μｍ以下程度の正方形、または、短辺が１μｍ以上２μｍ以下の長方形である。
また、最も内側に位置するｐ型半導体部３７ｄは、矩形環状であってもよく、この場合、最も内側に位置するｐ型半導体部３７ｄによって囲まれる部分の大きさは、一のｐ型半導体部３７ｄと、他のｐ型半導体部３７ｄとの間隔が１μｍである場合、４μｍ四方以下である。最も内側に位置するｐ型半導体部３７ｄによって囲まれる部分の大きさは、一のｐ型半導体部３７ｄと、他のｐ型半導体部３７ｄとの間隔が２μｍである場合、５μｍ四方以下である。
また、図２７に示される受光素子４３０ｅが有する第１ｐ型半導体層３６ｅでは、複数のｐ型半導体部３７ｅのそれぞれは、正方形（または長方形）であり、複数のｐ型半導体部３７ｅは、マトリクス状に配置されている。しかしながら、複数のｐ型半導体部３７ｅの大きさは不均一であり、第２の電極３４からの距離が遠いｐ型半導体部３７ｅほど（Ｘ軸−側に位置するｐ型半導体部３７ｅほど）平面視形状が大きくなる。つまり、第２の電極３４からの距離が遠いｐ型半導体部３７ｅほど、体積（大きさ）が大きくなる。
例えば、ｐ型半導体部３７ｅの平面視形状は、第２の電極３４に近いものから順に、１μｍ×１μｍの正方形、１．５μｍ×１．５μｍの正方形、２μｍ×２μｍ正方形・・・となる。このとき、一のｐ型半導体部３７ｅと他のｐ型半導体部３７ｅとのＸ軸方向における間隔（ピッチ）が同じであれば、第１の電極３３及び第１の電極３３に覆われた第１ｐ型半導体層３６ｅ（ｐ型半導体部３７ｅ）によって構成される第１電極部における、第１ｐ型半導体層３６ｅの密度（第１電極部の単位体積当たりの第１ｐ型半導体層３６ｅの割合）は、第２の電極３４に近い部分ほど低くなる。
このように、第２の電極３４に近い領域において第１ｐ型半導体層３６ｅの密度が疎であり、第２の電極３４から遠い領域において第１ｐ型半導体層３６ｅの密度が密であれば、第１の電極３３のうち高い電圧が印加される第２の電極３４に近い部分に電界が集中しやすくなる。電界が集中する部分では空乏層が延びやすくなるので、一のｐ型半導体部３７ｅと他のｐ型半導体部３７ｅとのＸ軸方向における間隔が大きくても、ｐｎ接合によって生じる空乏層により第１の電極３３の半導体層３２に接触している部分を覆うことが可能である。したがって、リーク電流が抑制される。
［フローティングガードリング］
上述した受光素子４３０、４３０ａ〜４３０ｅは、さらに、半導体層３２上に、第１の電極３３と離れた状態で第１の電極３３を囲む、ｐ型半導体によって形成されたフローティングガードリングを有してもよい。図２８は、フローティングガードリングを有する受光素子の上面図である。
図２８に示されるように、受光素子４３０ｆが有するフローティングガードリング３８は、第１の電極３３及び第２の電極３４と離れた状態で第１の電極３３及び第２の電極３４を囲むように、半導体層３２上に形成されている。フローティングガードリング３８は、第１ｐ型半導体層３６等と同様に、ｐ型半導体によって形成される。フローティングガードリング３８は、ガードリング３７ａとも接触していない。つまり、フローティングガードリング３８は、第１の電極３３、第２の電極３４、及び、ガードリング３７ａ（第１ｐ型半導体層３６）と電気的に接続されていない。
フローティングガードリング３８の幅は、例えば、１μｍであり、フローティングガードリング３８とガードリング３７ａとの間隔は１μｍ以上２μｍ以下程度である。また、フローティングガードリング３８と第２の電極３４との間隔は３μｍ以上４μｍ以下程度である。
なお、受光素子４３０ｆは、フローティングガードリング３８を１つだけ有しているが、受光素子４３０ｆは、複数のフローティングガードリング３８を有し、複数のフローティングガードリング３８は、同心状に配置されてもよい。この場合、複数のフローティングガードリング３８のそれぞれの幅は、例えば、１μｍであり、複数のフローティングガードリング３８の間隔は、例えば、１μｍ以上２μｍ以下程度である。なお、フローティングガードリング３８は、第１の電極３３及び第２の電極３４のうち一方の電極のみを囲む形状であってもよい。
このようなフローティングガードリング３８によれば、高電圧印加時の電解集中を緩和することができ、結果としてリーク電流を抑制することができる。
［リーク電流を抑制するための他の構造］
次に、リーク電流を抑制するための他の構造について説明する。図２９は、リーク電流を抑制するための他の構造を有する受光素子の模式断面図である。
図２９に示される受光素子４３０ｇが有する半導体層３２ｇは、平面視において第１の電極３３及び第２の電極３４を囲むようにメサ構造３９を有する。半導体層３２ｇは、具体的には、フローティングガードリング３８から外側に５μｍ程度以上離れた領域が、フローティングガードリング３８が形成されている領域よりも低いメサ構造３９を有している。このようなメサ構造３９は、フローティングガードリング３８から外側に５μｍ程度以上離れた領域が、ドライエッチング等で掘り込まれることにより形成される。フローティングガードリング３８が形成されていない場合は、ガードリング３７ａのうち電極同士が対向していない側から外側に５μｍ程度以上離れた領域にメサ構造３９が形成されてもよい。
半導体層３２ｇの表面部分が除去されたメサ構造３９によれば、デバイス外部の表面部分を流れるリーク電流のパスを除去することができる。つまり、メサ構造３９によれば、半導体層３２ｇの外側の部分の表面が除去されることで、リーク電流が抑制される。
また、受光素子４３０ｇは、第１の電極３３及び第２の電極３４の上方に形成された絶縁層４３１（絶縁膜）と、絶縁層４３１上に形成された第１の配線層４３３及び第２の配線層４３４とを有する。また、受光素子４３０ｇは、絶縁層４３１を貫通し、第１の電極３３及び第１の配線層４３３を電気的に接続する第１のビアホール３３ａと、絶縁層４３１を貫通し、第２の電極３４及び第２の配線層４３４を電気的に接続する第２のビアホール３４ａとを有する。
絶縁層４３１は、例えば、ＳｉＯ２またはＳｉＮなどの材料によって形成される。第１の配線層４３３及び第２の配線層４３４は、金属材料によって形成される。第１の配線層４３３及び第２の配線層４３４は、例えば、導電率が大きいＡｕなどの材料で分厚く形成される。
第１の配線層４３３は、第１の電極３３を覆うように形成され、第２の配線層４３４は、第２の電極３４を覆うように形成される。つまり、平面視において、第１の電極３３が形成された領域は、第１の配線層４３３が形成された領域に含まれ、第２の電極３４が形成された領域は、第２の配線層４３４が形成された領域に含まれる。
したがって、平面視において、第１の配線層４３３の端部は、第１の電極３３の端部よりも外側に位置する。図２９に示されるように、第１の電極３３は、第２の電極３４寄りの一端部３３ｂ及び当該一端部３３ｂと異なる他端部３３ｃ（例えば、一端部３３ｂと反対側の他端部３３ｃ）を有する。第１の配線層４３３は、第２の電極３４寄りの一端部４３３ｂ及び当該一端部４３３ｂと異なる他端部４３３ｃ（例えば、一端部４３３ｂと反対側の他端部４３３ｃ）を有する。この場合、平面視において、第１の電極３３の一端部３３ｂから第１の配線層４３３の一端部までの距離ｄ１は、第１の電極３３の他端部３３ｃから第１の配線層４３３の他端部４３３ｃまでの距離ｄ２よりも短いことが望ましい。
同様に、平面視において、第２の電極３４の一端部から第２の配線層４３４の一端部までの距離は、第２の電極３４の他端部から第２の配線層４３４の他端部までの距離よりも短いことが望ましい。なお、第２の電極３４の一端部は、第１の電極３３寄りの端部であり、第２の電極３４の他端部は、上記一端部と異なる端部（例えば、上記一端部と反対側の端部）である。第２の配線層４３４の一端部は、第１の電極３３寄りの端部であり、第２の電極３４の他端部は、上記一端部と異なる端部（例えば、上記一端部と反対側の端部）である。
なお、配線層のうち、電極の端部よりも外側に形成されている部分は、フィールドプレートと呼ばれる。例えば、第１の配線層４３３においては、距離ｄ１及び距離ｄ２で規定される範囲内の部分がフィールドプレートである。
なお、フィールドプレートは絶縁層４３１上の一部にのみ形成されてもかまわない。例えば、第２の電極３４にのみ高電圧が印加されることが想定される場合は、電界緩和が必要と考えられる箇所にのみフィールドプレートが形成されてもよい。具体的には、第１の電極３３上部の距離ｄ１で規定される範囲にのみフィールドプレートが形成されてもよい。
また、図２９に示されるように、メサ構造を有する構造では、平面視において、第１の配線層４３３のフィールドプレートの他端部４３３ｃは、メサ構造３９よりも外側に位置することが望ましい。
また、図２９に示されるように、フローティングガードリング３８を有する受光素子４３０ｇでは、第１の配線層４３３のフィールドプレートの他端部４３３ｃは、フローティングガードリング３８から距離ｄ３離れて形成されていることが望ましい。距離ｄ３は、具体的には、２０μｍ程度である。なお、第２の配線層４３４のフィールドプレートの他端部も同様に形成されることが望ましいが、これに限定されるものではない。
また、第１の配線層４３３のフィールドプレートの一端部４３３ｂと第２の配線層のフィールドプレートの一端部との間隔ｄ４は、受光素子４３０ｇが当該受光素子４３０ｇの動作電圧に耐えられるように定められる。ただし、間隔ｄ４が小さすぎると、発光素子２０からの光を受ける受光領域が小さくなり、オン抵抗が増大する可能性がある。このため、間隔ｄ４は、受光領域も考慮して定められる。例えば、第１の電極３３と第２の電極３４の間隔が１０μｍの場合は、間隔ｄ４は、８μｍ程度である。
以上説明したようなフィールドプレートによれば、リーク電流が抑制される。電圧が印加されていない、例えば、グランド電位となっているフィールドプレートによって、高電界がかかっている半導体層３２ｇが絶縁層４３１を介して覆われていると、電界がフィールドプレート側にも延びていき、電界集中が分散して緩和する。これにより、リーク電流が抑制される。
［変形例］
上記実施の形態９及び１０では、第１の電極３３の下部にのみｐ型半導体層が配置されたが、ｐ型半導体層は、第２の電極３４の下部にも配置されてもよい。図３０は、実施の形態１０の変形例に係る半導体リレーの模式断面図である。
図３０に示されるように、半導体リレー４１０ｈは、受光素子４３０ｈを備える。受光素子４３０ｈは、受光素子４３０ａと同様に、複数のｐ型半導体部３７、及び、ガードリング３７ａを含む第１ｐ型半導体層３６ａを有する。第１の電極３３は、半導体層３２及び第１ｐ型半導体層３６ａに接して形成される。
また、受光素子４３０ｈは、さらに、半導体層３２上に形成された第２ｐ型半導体層１３６ａを備える。第２ｐ型半導体層１３６ａは、第１ｐ型半導体層３６ａと同様に、複数のｐ型半導体部１３７、及び、ガードリング１３７ａを含む。複数のｐ型半導体部１３７の形状及び配置は、例えば、複数のｐ型半導体部３７と同様であるが、上記実施の形態で説明された他の形状及び配置であってもよく、特に限定されない。第２の電極３４は、半導体層３２及び第２ｐ型半導体層に接して形成される。
上述のように、半導体リレー４１０ｈは、双方向動作が可能である。第１ｐ型半導体層３６ａを有し、第２ｐ型半導体層１３６ａを有しない受光素子は、第２の電極３４に第１の電極よりも高い電圧が印加された場合のリーク電流の抑制は可能であるが、第１の電極３３に第２の電極３４よりも高い電圧が印加された場合のリーク電流を抑制することはできない。これに対し、受光素子４３０ｈは、第２の電極３４に第１の電極よりも高い電圧が印加された場合、及び、第１の電極３３に第２の電極３４よりも高い電圧が印加された場合の両方で、ｐｎ接合により生じる空乏層の効果によりリーク電流を抑制することができる。
［部品レイアウトの具体例］
上記実施の形態９または１０で説明された半導体リレーにおける、具体的な部品レイアウトの例について説明する。図３１は、実施の形態９または１０に係る半導体リレーの部品レイアウトの具体例を示す上面図である。なお、図３１では、第１の電極３３、第２の電極３４、第１の配線層４３３、第２の配線層４３４、出力パッド１３８、及び、出力パッド１３９が図示され、基板３１、半導体層３２、及び、第１ｐ型半導体層の図示は省略されている。半導体層３２のうち、第１の電極３３及び第２の電極３４などが形成されるデバイス領域３２ａについては、一点鎖線で図示されている。
図３１に示されるように、デバイス領域３２ａに形成された複数の第１の電極３３は、Ｙ軸方向に長い形状を有し、Ｘ軸方向に並んで配置される。複数の第１の電極３３それぞれの上方には、絶縁層（図示せず）を介して第１の配線層４３３が形成される。複数の第１の配線層４３３のそれぞれは、Ｙ軸方向に長い形状を有する。平面視において、一の第１の配線層４３３は、一の第１の電極３３を覆っている。一の第１の電極３３は、上記絶縁層を貫通するビアホール（図示せず）によって一の第１の配線層４３３に電気的に接続されている。
複数の第１の配線層４３３のＹ軸−側の端部は統合され、出力パッド１３８を形成している。出力パッド１３８は、Ｘ軸方向に長い形状を有する。
また、デバイス領域３２ａに形成された複数の第２の電極３４は、Ｙ軸方向に長い形状を有し、Ｘ軸方向に並んで配置される。一の第２の電極３４は、一の第１の電極３３と他の第１の電極３３との間に配置される。複数の第２の電極３４それぞれの上方には、絶縁層（図示せず）を介して第２の配線層４３４が形成される。複数の第２の配線層４３４のそれぞれは、Ｙ軸方向に長い形状を有する。平面視において、一の第２の配線層４３４は、一の第２の電極３４を覆っている。一の第２の電極３４は、上記絶縁層を貫通するビアホール（図示せず）によって一の第２の配線層４３４に電気的に接続されている。
複数の第２の配線層４３４のＹ軸＋側の端部は統合され、出力パッド１３９を形成している。出力パッド１３９は、Ｘ軸方向に長い形状を有する。
以上説明したような、第１の配線層４３３、第２の配線層４３４、出力パッド１３８、及び、出力パッド１３９は、例えば、メッキなどによって５μｍ程度の厚さに形成される。これにより、第１の配線層４３３、第２の配線層４３４、出力パッド１３８、及び、出力パッド１３９が低抵抗化される。
（実施の形態１１）
次に、実施の形態１１に係る半導体リレーの構成について説明する。図３２は、実施の形態１１に係る半導体リレーの模式断面図である。図３３は、実施の形態１１に係る半導体リレーが備える受光素子の上面図である。なお、以下では、半導体リレー４１０との相違点を中心に説明が行われる。なお、図３３では、第１ｐ型半導体層３６ｉの形状及び配置を示すために、第１ｐ型半導体層３６ｉを覆う第１の電極３３が破線で図示されている。
図３２に示されるように、実施の形態１１に係る半導体リレー４１０ｉは、発光素子２０と、発光素子２０に対向して配置された受光素子４３０ｉとを備える。また、半導体リレー４１０ｉは、入力端子４１、入力端子４２、出力端子５１、及び、出力端子５２の４つの端子を備える。つまり、半導体リレー４１０ｉは、４端子の素子である。
半導体リレー４１０ｉは、受光素子４３０ｉにおける第１の電極３３及び第２の電極３４の配置が半導体リレー４１０と異なる。
第１の電極３３は、半導体層３２（半絶縁性ＩｎＡｌＧａＮ層）上に形成された第１ｐ型半導体層３６ｉを覆うように、当該半導体層３２及び第１ｐ型半導体層３６ｉに接して形成される。第１の電極３３は、半導体層３２の上面に部分的に形成される。一方、第２の電極３４は、基板３１の下面（裏面）に、当該基板３１に接して形成される。第２の電極３４は、半導体層３２の下面の全面にわたって形成される。
図３３に示されるように、平面視において、第１ｐ型半導体層３６ｉは、マトリクス状に配置された複数のｐ型半導体部３７ｉ１と、複数のｐ型半導体部３７ｉ１を囲むｐ型半導体部であるガードリング３７ｉ２を含む。受光素子４３０ｉが有する第１ｐ型半導体層３６ｉは、受光素子４３０ａが有する第１ｐ型半導体層３６ａと同様である。
このように、半導体層３２は、縦方向において、第１の電極３３及び第２の電極３４によって挟まれている。なお、半導体リレー４１０ｉにおいては、基板３１は、導電性を有する材料によって形成される。
実施の形態１１では、半導体層３２の受光領域３５ｉが光を吸収し低抵抗化すると、第１の電極３３と第２の電極３４とが導通する。このとき、第１の電極３３と第２の電極３４とは縦方向に並んでいるため、電流は縦方向に流れる。つまり、半導体リレー４１０ｉは、縦型デバイスである。
縦型デバイスにおいては、第１の電極３３及び第２の電極３４の間の耐圧は、半導体層３２の厚みに応じたものとなる。半導体層３２の厚みは、例えば、１０μｍ程度である。横型デバイスとして構成された半導体リレーは、高耐圧が必要な場合、チップ面積が大きくなってしまうが、縦型デバイスとして構成された半導体リレー４１０ｉはチップ面積を大きくすることなく、耐圧を向上させることができる。
第１の電極３３及び第２の電極３４は、例えば、Ｔｉ／Ａｌ系の材料によって形成されるが、ＩＴＯによって形成された透明電極であってもよい。半導体リレー４１０ｉにおいては、受光領域３５ｉの一部が第１の電極３３によって遮られてしまうため、第１の電極３３が透明電極であれば、受光領域３５ｉの実効面積を増加させる効果が得られる。
また、第１の電極３３が透光性を有しない場合、第１の電極３３は、平面視において開口部を有する環状（ドーナツ状）に形成されるとよい。これにより、半導体層３２は、開口部を通じて発光素子２０からの光を取り込むことができる。
［第１ｐ型半導体層のバリエーション］
実施の形態１０と同様に、受光素子４３０ｉが有する第１ｐ型半導体層３６ｉの形状及び配置についても、様々なバリエーションが考えられる。また、受光素子４３０ｉは、第１ｐ型半導体層３６ｉに加えて、フローティングガードリングを有してもよい。図３４Ａ〜図３４Ｆは、受光素子４３０ｉの半導体層３２上に形成されるｐ型半導体（第１ｐ型半導体層３６ｉ及びフローティングガードリング）の形状及び配置の他のバリエーションを示す図である。
図３４Ａに示されるように、受光素子４３０ｉは、第１ｐ型半導体層３６ｉに加えて、フローティングガードリング３８ｉを有してもよい。受光素子４３０ｉが有するフローティングガードリング３８ｉは、第１の電極３３及び第２の電極３４のうち第１の電極３３のみを囲んでいる。
また、図３４Ｂに示されるように、複数のｐ型半導体部３７ｉ１のそれぞれは、六角形であり、複数のｐ型半導体部３７ｉ１は、ハニカム状に配置されていてもよい。また、ガードリング３７ｉ２は、六角形であってもよい。このようにｐ型半導体が形成される場合、第１の電極３３は、六角形に形成されてもよいし、矩形に形成されてもよい。
また、図３４Ｃに示されるように、複数のｐ型半導体部３７ｉ１のそれぞれは、Ｙ軸方向に延びるライン状であって、複数のｐ型半導体部３７ｉ１は、Ｘ軸方向に並んで配置されていてもよい。図３４Ｃの例では、第１ｐ型半導体層３６ｉは、複数のｐ型半導体部３７ｉ１を囲む、矩形環状のガードリング３７ｉ２を含む。このような第１ｐ型半導体層３６ｉは、第１ｐ型半導体層３６ｃと同様の構成である。
また、図３４Ｄに示されるように、複数のｐ型半導体部３７ｉ１のそれぞれは、ガードリング３７ｉ２と同様の矩形環状であり、一のｐ型半導体部３７ｉ１の内側に、当該一のｐ型半導体部３７ｉ１よりも小さいｐ型半導体部３７ｉ１が配置されていてもよい。つまり、複数のｐ型半導体部３７ｉ１が同心状に配置されていてもよい。このような第１ｐ型半導体層３６ｉは、第１ｐ型半導体層３６ｄ（図２５に図示）と同様の構成である。
また、図３４Ｅに示されるように、複数のｐ型半導体部３７ｉ１、及び、ガードリング３７ｉ２のそれぞれは、円環状であり、複数のｐ型半導体部３７ｉ１、及び、ガードリング３７ｉ２は、同心円状に配置されていてもよい。このようにｐ型半導体が形成される場合、第１の電極３３は、例えば、円形に形成される。
また、図３４Ｆに示されるように、複数のｐ型半導体部３７ｉ１のそれぞれは、正方形（または長方形）であり、かつ、大きさが異なってもよい。図３４Ｆの例では、複数のｐ型半導体部３７ｉ１は、マトリクス状に配置されているが、複数のｐ型半導体部３７ｉ１の大きさは不均一であり、第１の電極３３の中心からの距離が遠いｐ型半導体部３７ｉ１ほど平面視形状が小さくなる。つまり、第１の電極３３の端部に近いｐ型半導体部３７ｉ１ほど、体積（大きさ）が小さくなる。
このとき、一のｐ型半導体部３７ｉ１と他のｐ型半導体部３７ｉ１との間隔（ピッチ）が同じであれば、第１の電極３３及び第１の電極３３に覆われた第１ｐ型半導体層３６ｉ（ｐ型半導体部３７ｉ１）によって構成される第１電極部における、第１ｐ型半導体層３６ｉの密度（第１電極部の単位体積当たりの第１ｐ型半導体層３６ｉの割合）は、第１の電極３３の端部に近い部分ほど低くなる。
このように、第１の電極３３の端部に近い領域において第１ｐ型半導体層３６ｉの密度が疎であれば、第２の電極３４に高電圧が印加された場合に、第１の電極３３のうち端部に近い部分に電界が集中しやすくなる。電界が集中する部分では空乏層が延びやすくなるので、一のｐ型半導体部３７ｉ１と他のｐ型半導体部３７ｉ１との間隔が大きくても、ｐｎ接合によって生じる空乏層により第１の電極３３の半導体層３２に接触している部分を覆うことが可能である。したがって、リーク電流が抑制される。
なお、上記図３４Ａ〜図３４Ｆは、一例である。半導体層３２上に形成されるｐ型半導体の形状及び配置は、特に限定されない。図３４Ａ〜図３４Ｆのｐ型半導体の形状及び配置が部分的に組み合わされてもよい。フローティングガードリング３８ｉについては、適宜追加されてよい。
［リーク電流を抑制するための他の構造］
受光素子４３０ｉのような縦型デバイスとして構成された受光素子に、ｐ型半導体以外のリーク電流を抑制するための構造が適用されてもよい。図３５は、リーク電流を抑制するための他の構造を有する、縦型デバイスとして構成された受光素子の模式断面図である。
図３５に示される受光素子４３０ｊが有する半導体層３２ｊは、平面視において第１の電極３３を囲むメサ構造３９ｊを有する。半導体層３２ｇは、具体的には、フローティングガードリング３８ｉから外側に５μｍ程度以上離れた領域が、フローティングガードリング３８ｉが形成されている領域よりも低いメサ構造３９ｊを有している。このようなメサ構造３９ｊは、フローティングガードリング３８ｉから外側に５μｍ程度以上離れた領域が、ドライエッチング等で掘り込まれることにより形成される。
このように、半導体層３２ｊの外側の部分の表面が除去されることで、リーク電流が抑制される。
また、受光素子４３０ｊは、第１の電極３３及び第２の電極３４の上方に形成された絶縁層４３１と、絶縁層４３１上に形成された第１の配線層４３３と、絶縁層４３１を貫通し、第１の電極３３及び第１の配線層４３３を電気的に接続する第１のビアホール３３ａとを有する。
絶縁層４３１は、例えば、ＳｉＯ２またはＳｉＮなどの材料によって形成される。第１の配線層４３３は、金属材料によって形成される。第１の配線層４３３は、例えば、導電率が大きいＡｕなどの材料で分厚く形成される。
第１の配線層４３３は、第１の電極３３を覆うように形成される。つまり、平面視において、第１の電極３３が形成された領域は、第１の配線層４３３が形成された領域に含まれる。したがって、平面視において、第１の配線層４３３の端部は、第１の電極３３の端部よりも外側に位置する。なお、第１の配線層４３３のうち、第１の電極３３の端部よりも外側に形成されている部分は、フィールドプレートと呼ばれる。
また、平面視において、第１の配線層４３３のフィールドプレートの端部は、メサ構造３９よりも外側に位置する。第１の配線層４３３のフィールドプレートの端部は、フローティングガードリング３８ｉから距離ｄ５離れている。距離ｄ５は、具体的には、２０μｍ程度である。
以上説明したようなフィールドプレートによれば、リーク電流が抑制される。
［部品レイアウトの具体例］
上記実施の形態１１に係る半導体リレーの具体的な部品レイアウトについて説明する。図３６は、実施の形態１１に係る半導体リレーの部品レイアウトの具体例を示す上面図である。なお、図３６では、半導体層３２、第１の電極３３、第１の配線層４３３、及び、出力パッド１３８が図示され、基板３１、第２の電極３４、及び、第１ｐ型半導体層等の図示は省略されている。
図３６に示されるように、半導体層３２上に形成された第１の電極３３の平面視形状は、矩形状の一部が開口した形状である。第１の電極３３に形成された開口は、半導体層３２に発光素子２０からの光を照射するための開口であり、３箇所に形成されている。第１の電極３３の上方には、絶縁層（図示せず）を介して第１の配線層４３３が形成される。第１の配線層４３３は、第１の電極３３に対応して矩形状の一部が開口した形状であり、第１の電極３３を覆っている。第１の電極３３は、上記絶縁層を貫通するビアホール（図示せず）によって第１の配線層４３３に電気的に接続されている。
第１の配線層４３３は、第１の電極３３よりもＹ軸＋側に長い。言い換えれば、第１の配線層４３３は、Ｙ軸＋側に引き出されている。第１の配線層４３３は、Ｙ軸＋側の端部で統合され、出力パッド１３８を形成している。出力パッド１３８は、Ｘ軸方向に長い形状を有する。
なお、図３６では図示されていないが、半導体層３２上には、第１ｐ型半導体層３６ｉ（ガードリング３７ｉ２を含む）が形成されており、第１の電極３３は、第１ｐ型半導体層３６ｉのうち複数のｐ型半導体部３７ｉ１を覆っている。ガードリング３７ｉ２は、第１の電極３３を縁取りするように形成され、第１の電極３３は、ガードリング３７ｉ２の一部を覆っている。
（実施の形態９〜１１のまとめ）
本開示の一態様に係る半導体リレーは、発光素子と、前記発光素子に対向して配置された受光素子とを備え、前記受光素子は、基板と、前記基板上に形成された、半絶縁性を有する直接遷移型の半導体層と、前記半導体層上に形成された第１ｐ型半導体層と、前記半導体層に電気的に接続された第１の電極であって、前記半導体層及び前記第１ｐ型半導体層に接して形成された第１の電極と、前記半導体層に電気的に接続された第２の電極であって、前記第１の電極から離れた位置に、少なくとも一部が前記半導体層及び前記基板のいずれかと接して形成された第２の電極とを有し、前記半導体層は、前記発光素子からの光を吸収することで低抵抗化する。
これにより、発光素子が消灯しているときには第１ｐ型半導体層及び半導体層のｐｎ接合に対して逆方向電圧が印加され、第１ｐ型半導体層から空乏層が広がる。この空乏層によって、リーク電流が低減される。
例えば、前記第１ｐ型半導体層は、複数のｐ型半導体部に分かれて形成され、前記複数のｐ型半導体部には、前記第１の電極に覆われているｐ型半導体部と、前記第１の電極の端部から一部が露出しているｐ型半導体部とが含まれる。
これにより、第１の電極の端部で電界緩和が起こるため、さらにリーク電流が低減される。
例えば、前記受光素子は、さらに、前記半導体層上に、前記第１の電極と離れた状態で前記第１の電極を囲む、ｐ型半導体によって形成されたガードリングを有する。
これにより、いわゆるフローティングガードリングによってリーク電流が低減される。
例えば、前記第１の電極、及び、前記第２の電極は、前記半導体層上に形成され、前記第１ｐ型半導体層の少なくとも一部は、前記第１の電極に覆われ、前記第１の電極及び前記第１の電極に覆われた前記第１ｐ型半導体層によって構成される第１電極部における、前記第１ｐ型半導体層の密度は、前記第２の電極に近い部分ほど低くなる。
これにより、第１の電極のうち高い電圧が印加される第２の電極に近い部分に電界が集中しやすくなり、当該部分で空乏層が延びやすくなるため、この空乏層によって、リーク電流が低減される。
例えば、前記受光素子は、さらに、前記半導体層上に形成された第２ｐ型半導体層を備え、前記第２の電極は、前記半導体層及び前記第２ｐ型半導体層に接して形成される。
これにより、半導体リレーが双方向動作する場合であっても、リーク電流が抑制される。
例えば、前記第２ｐ型半導体層は、複数のｐ型半導体部に分かれて形成され、前記複数のｐ型半導体部には、前記第２の電極に覆われているｐ型半導体部と、前記第２の電極の端部から一部が露出しているｐ型半導体部とが含まれる。
これにより、第２の電極の端部で電界緩和が起こるため、半導体リレーが双方向動作する場合であっても、リーク電流が低減される。
例えば、前記第１の電極、及び、前記第２の電極は、前記半導体層上に形成され、前記半導体層は、平面視において前記第１の電極、及び、前記第２の電極を囲むメサ構造を有する。
これにより、横型デバイスとして構成された半導体リレーのリーク電流を、メサ構造によって低減することができる。
例えば、前記第１の電極、及び、前記第２の電極は、前記半導体層上に形成され、前記受光素子は、前記第１の電極及び第２の電極の上方に形成された絶縁層と、前記絶縁層上に形成された第１の配線層及び第２の配線層と、前記絶縁層を貫通し、前記第１の電極及び前記第１の配線層とを電気的に接続する第１のビアホールと、前記絶縁層を貫通し、前記第２の電極及び前記第２の配線層とを電気的に接続する第２のビアホールとを有し、平面視において、前記第１の配線層の端部は、前記第１の電極の端部よりも外側に位置し、かつ、前記第２の配線層の端部は、前記第２の電極の端部よりも外側に位置する。
これにより、横型デバイスとして構成された半導体リレーのリーク電流を、いわゆるフィールドプレートによって低減することができる。
例えば、前記第１の電極は、前記第２の電極寄りの一端部及び当該一端部と異なる他端部を有し、前記第２の電極は、前記第１の電極寄りの一端部及び当該一端部と異なる他端部を有し、前記第１の配線層は、前記第２の電極寄りの一端部及び当該一端部と異なる他端部を有し、前記第２の配線層は、前記第１の電極寄りの一端部及び当該一端部と異なる他端部を有し、平面視において、前記第１の電極の一端部から前記第１の配線層の一端部までの距離は、前記第１の電極の他端部から前記第１の配線層の他端部までの距離よりも短く、平面視において、前記第２の電極の一端部から前記第２の配線層の一端部までの距離は、前記第２の電極の他端部から前記第２の配線層の他端部までの距離よりも短い。
これにより、横型デバイスとして構成された半導体リレーのリーク電流を、いわゆるフィールドプレートによって低減することができる。
例えば、前記半導体層は、平面視において前記第１の電極、及び、前記第２の電極を囲むメサ構造を有し、前記第１の配線層は、前記第２の電極寄りの一端部及び当該一端部と異なる他端部を有し、前記第２の配線層は、前記第１の電極寄りの一端部及び当該一端部と異なる他端部を有し、平面視において、前記第１の配線層の他端部、及び、前記第２の配線層の他端部は、前記メサ構造よりも外側に位置する。
これにより、横型デバイスとして構成された半導体リレーのリーク電流を、メサ構造及びフィールドプレートによって低減することができる。
例えば、前記第２の電極は、前記基板の下面に形成され、前記第１ｐ型半導体層の少なくとも一部は前記第１の電極に覆われ、前記第１の電極及び前記第１の電極に覆われた前記第１ｐ型半導体層によって構成される第１電極部における、前記第１ｐ型半導体層の密度は、前記第１の電極の端部に近いほど低くなる。
これにより、第２の電極に高い電圧が印加されると、第１の電極の端部に電界が集中しやすくなり、当該端部で空乏層が延びやすくなるため、この空乏層によって、リーク電流が低減される。
例えば、前記第２の電極は、前記基板の下面に形成され、前記半導体層は、平面視において前記第１の電極を囲むメサ構造を有する。
これにより、縦型デバイスとして構成された半導体リレーのリーク電流を、メサ構造によって低減することができる。
例えば、前記第２の電極は、前記基板の下面に形成され、前記受光素子は、前記第１の電極の上方に形成された絶縁層と、前記絶縁層上に形成された配線と、前記絶縁層を貫通し、前記第１の電極及び前記配線とを電気的に接続するビアホールとを有し、平面視において、前記配線の端部は、前記第１の電極の端部よりも外側に位置する。
これにより、縦型デバイスとして構成された半導体リレーのリーク電流を、いわゆるフィールドプレートによって低減することができる。
例えば、前記第２の電極は、前記基板の下面に形成され、前記半導体層は、平面視において前記第１の電極を囲むメサ構造を有し、前記第１の電極の上方に形成された絶縁層と、前記絶縁層上に形成された配線層と、前記絶縁層を貫通し、前記第１の電極及び前記配線層とを電気的に接続するビアホールとを備え、平面視において、前記配線層の端部は、前記メサ構造よりも外側に位置する。
これにより、縦型デバイスとして構成された半導体リレーのリーク電流を、メサ構造及びフィールドプレートによって低減することができる。
例えば、前記第１の電極及び前記第２の電極は、透明電極である。
これにより、半導体層のうち、電極と接触する部分に光があたりやすくなるため、当該部分の低抵抗化が促進される。つまり、半導体層と電極とのコンタクト抵抗を低減させることができる。
例えば、前記発光素子および前記半導体層は、窒化物半導体によって形成される。
このような半導体リレーは、一般的な半導体リレーに用いられるＳｉに比べて大きなバンドギャップを有する窒化物半導体が半導体層に用いられるため、高電圧動作が可能となる。
例えば、前記発光素子および前記半導体層は、前記窒化物半導体であるＩｎＡｌＧａＮによって形成される。
このような半導体リレーは、一般的な半導体リレーに用いられるＳｉに比べて大きなバンドギャップを有するＩｎＡｌＧａＮが半導体層に用いられるため、高電圧動作が可能となる。
例えば、前記半導体層は、アクセプター型の第１不純物と、イオン化エネルギーが前記第１不純物よりも小さく、かつ、濃度が前記第１不純物よりも低いドナー型の第２不純物とを含み、前記半導体層には、前記第１不純物のイオン化エネルギーと前記第２不純物のイオン化エネルギーの和よりも大きな活性化エネルギーを有するトラップ準位が形成されている。
このように、半導体層においてトラップ準位が形成されることにより、半導体層は、発光素子からの光を受けているときに低抵抗化することができる。
例えば、前記第１不純物の濃度から前記第２不純物の濃度を差し引いた濃度は、１Ｅ１６ｃｍ−３以上１Ｅ１８ｃｍ−３以下である。
このような範囲の不純物濃度によれば、半導体リレーは、効果的かつ効率的なリレー動作を行うことができる。
（実施の形態１２）
半導体リレーが縦型デバイスである場合、リーク電流は、半導体層内の不純物濃度を縦方向（言い換えれば、積層方向）において片寄らせることによっても抑制可能である。実施の形態１２では、このような半導体層を備える半導体リレーについて説明する。図３７は、実施の形態１２に係る半導体リレーの第１構成を示す模式断面図である。なお、以下の実施の形態１２では、実施の形態２に係る半導体リレー１０ｃとの相違点を中心に説明が行われ、既出事項の説明については適宜省略される。
図３７に示される半導体リレー５１０は、発光素子２０と、発光素子２０に対向して配置された受光素子５３０とを備える。また、半導体リレー５１０は、入力端子４１、入力端子４２、出力端子５１、及び、出力端子５２の４つの端子を備える。つまり、半導体リレー４１０ｉは、４端子の素子である。
受光素子５３０は、基板３１と、半導体層５３２と、第１の電極３３ｚと、第２の電極３４ｚとを備える。受光素子５３０は、受光素子３０ｃ等と同様に縦型デバイスであり、第１の電極３３ｚは、半導体層５３２上に形成され、第２の電極３４ｚは、基板３１の下面に、当該基板３１に接して形成される。
受光素子５３０が備える半導体層５３２は、第１半導体層５３２ａ及び第２半導体層５３２ｂを含む。第１半導体層５３２ａは、基板３１上に形成され、第２半導体層５３２ｂは、第１半導体層５３２ａ上に形成される。ここで、第２半導体層５３２ｂおける不純物濃度は、第１半導体層５３２ａにおける不純物濃度よりも高い。つまり、半導体層５３２のうち上面側（第１の電極３３ｚ側）ほど、不純物濃度が高い。
これにより、受光素子５３０に光が照射されていない場合であって第１の電極３３ｚと第２の電極３４ｚとの間に逆方向電圧が印加されている場合には、半導体層５３２内で空乏層が広がりやすく絶縁耐圧を高く保つことができる。したがって、リーク電流を抑制することができる。
また、受光素子５３０に光が照射されている場合には、第１半導体層５３２ａも十分低抵抗化し電流が流れやすくなる。この結果、高オンオフ比が得られる受光素子５３０を実現することができる。
なお、半導体層５３２は、２層構造であるが、３層以上の積層構造であってもよい。この場合も上面側ほど、不純物濃度が高ければ、リーク電流を抑制する効果が得られる。
また、単層の半導体層５３２において、上面側ほど不純物濃度が高くてもよい。図３８は、このような実施の形態１２に係る半導体リレーの第２構成を示す模式断面図である。
図３８に示される半導体リレー５１０ａは、実施の形態２に係る半導体リレー１０ｃと同様の積層構造を有する。しかしながら、半導体リレー５１０ａが備える受光素子５３０ａにおいては、半導体層５３２ｃが単層でありつつ、半導体層５３２ｃ内で不純物濃度に偏りがある。具体的には、半導体層５３２ｃ内では、上面側ほど不純物濃度が高い。なお、単層であるとは、例えば、当該半導体層５３２ｃ内で積層方向に垂直な界面が形成されていないことを意味する。半導体層５３２ｃにおいては、第１の電極３３ｚに接する部分の不純物濃度が比較的高ければよい。つまり、半導体層５３２ｃは、第１の電極３３ｚに接する部分よりも下方に、当該第１の電極３３ｚに接する部分よりも不純物濃度が低い領域を含めばよい。
これにより、受光素子５３０ａに光が照射されていない場合であって第１の電極３３ｚと第２の電極３４ｚとの間に逆方向電圧が印加されている場合には、半導体層５３２ｃ内で空乏層が広がりやすく絶縁耐圧を高く保つことができる。したがって、リーク電流を抑制することができる。
また、受光素子５３０ａに光が照射されている場合には、半導体層５３２ｃの上面側の部分も十分低抵抗化し電流が流れやすくなる。この結果、高オンオフ比が得られる受光素子５３０ａを実現することができる。
なお、半導体層５３２ｃにおける不純物濃度の偏りは、例えば、半導体層５３２ｃの結晶成長中に基板３１の温度を変更することにより実現される。また、半導体層５３２ｃにおける不純物濃度の偏りは、不純物の注入または拡散などのプロセスによって実現されてもよい。
（その他の実施の形態）
以上、一つまたは複数の態様に係る半導体リレーについて、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。
上記実施の形態の模式断面図に示される積層構造は、一例であり、本開示は上記積層構造に限定されない。つまり、上記積層構造と同様に、本開示の特徴的な機能を実現できる積層構造も本開示に含まれる。例えば、上記積層構造と同様の機能を実現できる範囲で、上記積層構造の層間に別の層が設けられてもよい。
また、上記実施の形態では、積層構造の各層を構成する主たる材料について例示しているが、積層構造の各層には、上記積層構造と同様の機能を実現できる範囲で他の材料が含まれてもよい。
その他、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態、または、本開示の趣旨を逸脱しない範囲で各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本開示に含まれる。例えば、本開示は、上記半導体リレーを有する集積回路などとして実現されてもよい。
本開示の半導体リレーは、民生機器の電源回路等に用いられるパワーデバイスとして有用である。
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ、１１０、１１０ａ、１１０ｂ、１１０ｃ、１１０ｄ、１１０ｅ、１１０ｆ、２１０、３１０、４１０、４１０ａ、４１０ｈ、４１０ｉ、５１０、５１０ａ、１１０１、２１００ 半導体リレー
２０、１２０、１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ、１２０ｅ、１２０ｆ、２２０、３２０、１１０３ 発光素子
３０、３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ、１３０、１３０ａ、１３０ｂ、１３０ｃ、１３０ｄ、１３０ｅ、１３０ｆ、２３０、３３０、４３０、４３０ａ、４３０ｂ、４３０ｃ、４３０ｄ、４３０ｅ、４３０ｆ、４３０ｇ、４３０ｈ、４３０ｉ、４３０ｊ、５３０、５３０ａ 受光素子
３１、１３１、２３１、３３１、１１０２ 基板
３２、３２ｇ、３２ｊ、１３２、２３２、３３２、５３２、５３２ｃ 半導体層
３２ａ デバイス領域
３３、３３ｚ、１３３、２３３、３３３ 第１の電極
３３ａ 第１のビアホール
３３ｂ、４３３ｂ 一端部
３３ｃ、４３３ｃ 他端部
３４、３４ｚ、１３４、２３４、３３４ 第２の電極
３４ａ 第２のビアホール
３５、３５ｂ、３５ｃ、３５ｅ、３５ｉ 受光領域
３６、３６ａ、３６ｂ、３６ｃ、３６ｄ、３６ｅ、３６ｉ 第１ｐ型半導体層
３６ｘ、３６ｙ、３６ｚ ｐ型の半導体層
３７、３７ｂ、３７ｃ、３７ｄ、３７ｅ、３７ｉ１、１３７ ｐ型半導体部
３７ａ、３７ｉ２、１３７ａ ガードリング
３８、３８ｉ フローティングガードリング
３９、３９ｊ メサ構造
４１、４２ 入力端子
５１、５２、２１５１、２１５２ 出力端子
１２１、２２４、３２４ ｐ−ＧａＮ層
１２２ ｎ−ＧａＮ層
１２３、２２５、３２５ 第３の電極
１２４、２２６、３２６ 第４の電極
１３５ｃ 凹部
１３６ａ 第２ｐ型半導体層
１３６ｅ 凸部
１３７ｅ 第１の面
１３８、１３９ 出力パッド
１３８ｅ 第２の面
１３９ｅ 傾斜面
１４０、２４０、３４０ 絶縁層
２２１、３２１ ｎ−ＡｌＧａＮ層
２２２、３２２ 活性層
２２３、３２３ ｐ−ＡｌＧａＮ層
４３１ 絶縁層
４３３ 第１の配線層
４３４ 第２の配線層
５３２ａ 第１半導体層
５３２ｂ 第２半導体層
１１０３ａ、１１０４ａ アノード電極
１１０３ｂ、１１０４ｂ カソード電極
１１０４ 光電変換素子
１１０５ スイッチング素子
１１０５ａ ゲート電極
１１０５ｂ ソース電極
１１０５ｃ ドレイン電極
２１０１ 発光ダイオード
２１０２ フォトダイオードアレイ
２１０３ 制御回路
２１１１ 電流制限回路
２１４１、２１４２ ＭＯＳＦＥＴ

Claims (48)

  1. 発光素子と、
    前記発光素子に対向して配置された受光素子とを備え、
    前記受光素子は、
    基板と、
    前記基板上に形成された、半絶縁性を有する直接遷移型の半導体層と、
    前記半導体層に電気的に接続された第１の電極であって、少なくとも一部が前記半導体層に接して形成された第１の電極と、
    前記半導体層に電気的に接続された第２の電極であって、前記第１の電極から離れた位置に、少なくとも一部が前記半導体層及び前記基板のいずれかと接して形成された第２の電極とを有し、
    前記半導体層は、
    アクセプター型の第１不純物と、濃度が前記第１不純物よりも低いドナー型の第２不純物とを含む窒化物半導体によって形成され、
    前記発光素子からの光を吸収することで低抵抗化する
    半導体リレー。
  2. 前記発光素子は、窒化物半導体によって形成される
    請求項１に記載の半導体リレー。
  3. 前記発光素子及び前記半導体層は、前記窒化物半導体であるＩｎＡｌＧａＮによって形成される
    請求項２に記載の半導体リレー。
  4. 前記第２不純物のイオン化エネルギーは、前記第１不純物のイオン化エネルギーよりも小さく、
    前記半導体層には、前記第１不純物のイオン化エネルギーと前記第２不純物のイオン化エネルギーの和よりも大きな活性化エネルギーを有するトラップ準位が形成されている
    請求項１〜３のいずれか１項に記載の半導体リレー。
  5. 前記第１不純物の濃度から前記第２不純物の濃度を差し引いた濃度は、１Ｅ１６ｃｍ−３以上１Ｅ１８ｃｍ−３以下である
    請求項４に記載の半導体リレー。
  6. 前記半導体層は、前記発光素子からの光を受ける受光領域を有し、
    前記受光領域は、凹凸構造を有する
    請求項１〜５のいずれか１項に記載の半導体リレー。
  7. 前記第１の電極は、前記半導体層上に、少なくとも一部が前記半導体層に接して形成され、
    前記第２の電極は、前記半導体層上の前記第１の電極から離れた位置に、少なくとも一部が前記半導体層に接して形成される
    請求項１〜６のいずれか１項に記載の半導体リレー。
  8. 前記第１の電極は、前記半導体層上に、少なくとも一部が前記半導体層に接して形成され、
    前記第２の電極は、前記基板の下面に、少なくとも一部が前記基板に接して形成される
    請求項１〜６のいずれか１項に記載の半導体リレー。
  9. 前記受光素子は、前記発光素子に積層される
    請求項１〜５のいずれか１項に記載の半導体リレー。
  10. さらに、前記発光素子と前記受光素子との間に形成された、透光性を有する絶縁層を備える
    請求項９に記載の半導体リレー。
  11. 前記絶縁層は、１Ｅ１７ｃｍ−３以上のＣ濃度を有する窒化物半導体によって形成されている
    請求項１０に記載の半導体リレー。
  12. 前記絶縁層は、ｐ型半導体層及びｎ型半導体が交互に少なくとも３層以上積層された構造を有する
    請求項１０または１１に記載の半導体リレー。
  13. 前記第１の電極及び前記第２の電極は、前記半導体層上に形成され、
    前記発光素子は、前記半導体層の上方に形成されている
    請求項９〜１２のいずれか１項に記載の半導体リレー。
  14. 前記第１の電極及び前記第２の電極は、前記半導体層上に形成され、
    前記発光素子は、前記半導体層の下方に形成され、
    前記絶縁層は、前記基板の下面と、前記発光素子との間に形成されている
    請求項１０〜１２のいずれか１項に記載の半導体リレー。
  15. 前記基板は、透光性及び絶縁性を有する
    請求項１４に記載の半導体リレー。
  16. 前記第１の電極及び前記第２の電極は、前記半導体層上に形成され、
    前記半導体層の、平面視における前記第１の電極及び前記第２の電極の間の領域には、凹部が形成されている
    請求項９〜１５のいずれか１項に記載の半導体リレー。
  17. 前記半導体層の、平面視における前記第１の電極及び前記第２の電極の間の領域には、凹部が形成されており、
    前記発光素子は、前記凹部に形成され、前記凹部に沿う形状を有する
    請求項１３に記載の半導体リレー。
  18. 前記第１の電極は、前記半導体層上に形成され、
    前記第２の電極は、前記基板の下面に形成され、
    前記発光素子は、前記絶縁層上に形成されている
    請求項１０〜１２のいずれか１項に記載の半導体リレー。
  19. 前記半導体層の上面は、第１の面と、前記第１の面よりも上方に位置する第２の面と、前記第１の面及び前記第２の面の間の傾斜面とを含み、
    前記第１の電極は、前記第２の面に形成され、
    前記発光素子及び前記絶縁層は、前記傾斜面に沿って形成されている
    請求項１８に記載の半導体リレー。
  20. 前記半導体層、及び、前記第１の電極は、前記基板上に形成され、
    前記第２の電極は、前記半導体層上に形成されている
    請求項９〜１２のいずれか１項に記載の半導体リレー。
  21. 前記半導体層は、窒化物半導体によって形成されている
    請求項９〜２０のいずれか１項に記載の半導体リレー。
  22. 前記半導体層は、前記窒化物半導体であるＡｌＧａＮによって形成されている
    請求項２１に記載の半導体リレー。
  23. 前記第１の電極及び前記第２の電極の少なくとも一方の電極は、前記半導体層上に形成され、
    前記半導体層において、前記少なくとも一方の電極の下方の領域には、他の領域よりも高い濃度のキャリアがドープされている
    請求項９〜２２のいずれか１項に記載の半導体リレー。
  24. 前記第１の電極及び前記第２の電極の少なくとも一方の電極は、透明電極である
    請求項９〜２３のいずれか１項に記載の半導体リレー。
  25. 前記発光素子は、ｐ型の窒化物半導体とｎ型の窒化物半導体との接合によって形成され、
    前記半導体リレーは、さらに、
    前記ｐ型の窒化物半導体に電気的に接続された第３の電極と、
    前記ｎ型の窒化物半導体に電気的に接続された第４の電極とを備える
    請求項９〜２４のいずれか１項に記載の半導体リレー。
  26. 前記基板は、窒化物半導体によって形成されている
    請求項９〜２５のいずれか１項に記載の半導体リレー。
  27. 前記発光素子は、活性層を有する
    請求項９に記載の半導体リレー。
  28. 前記活性層のバンドギャップエネルギーは、前記半導体層のバンドギャップエネルギー よりも大きい
    請求項２７に記載の半導体リレー。
  29. 前記活性層は、ＩｎＧａＮによって形成されている
    請求項２７または２８に記載の半導体リレー。
  30. 前記半導体層は、ＩｎＧａＮによって形成されている
    請求項２７〜２９のいずれか１項に記載の半導体リレー。
  31. さらに、前記発光素子と前記受光素子との間に形成された、透光性を有する絶縁層を備える
    請求項２７〜３０のいずれか１項に記載の半導体リレー。
  32. 前記第１の電極、及び、前記絶縁層は、前記半導体層上に形成され、
    前記第２の電極は、前記基板の下面に形成され、
    前記発光素子は、前記絶縁層上に形成されている
    請求項３１に記載の半導体リレー。
  33. 前記絶縁層は、少なくともＡｌを含む窒化物半導体によって形成されている
    請求項３１または３２に記載の半導体リレー。
  34. 発光素子と、
    前記発光素子に対向して配置された受光素子とを備え、
    前記受光素子は、
    基板と、
    前記基板上に形成された、半絶縁性を有する直接遷移型の半導体層と、
    前記半導体層に電気的に接続された第１の電極であって、少なくとも一部が前記半導体層に接して形成された第１の電極と、
    前記半導体層に電気的に接続された第２の電極であって、前記第１の電極から離れた位置に、少なくとも一部が前記半導体層及び前記基板のいずれかと接して形成された第２の電極と、
    前記半導体層上に形成された第１ｐ型半導体層を有し、
    前記第１の電極は、前記半導体層及び前記第１ｐ型半導体層に接して形成され、
    前記半導体層は、前記発光素子からの光を吸収することで低抵抗化する
    半導体リレー。
  35. 前記第１ｐ型半導体層は、複数のｐ型半導体部に分かれて形成され、
    前記複数のｐ型半導体部には、前記第１の電極に覆われているｐ型半導体部と、前記第１の電極の端部から一部が露出しているｐ型半導体部とが含まれる
    請求項３４に記載の半導体リレー。
  36. 前記受光素子は、さらに、前記半導体層上に、前記第１の電極と離れた状態で前記第１の電極を囲む、ｐ型半導体によって形成されたガードリングを有する
    請求項３４または３５に記載の半導体リレー。
  37. 前記第１の電極、及び、前記第２の電極は、前記半導体層上に形成され、
    前記第１ｐ型半導体層の少なくとも一部は、前記第１の電極に覆われ、
    前記第１の電極及び前記第１の電極に覆われた前記第１ｐ型半導体層によって構成される第１電極部における、前記第１ｐ型半導体層の密度は、前記第２の電極に近い部分ほど低くなる
    請求項３４〜３６のいずれか１項に記載の半導体リレー。
  38. 前記受光素子は、さらに、前記半導体層上に形成された第２ｐ型半導体層を備え、
    前記第２の電極は、前記半導体層及び前記第２ｐ型半導体層に接して形成される
    請求項３４〜３７のいずれか１項に記載の半導体リレー。
  39. 前記第２ｐ型半導体層は、複数のｐ型半導体部に分かれて形成され、
    前記複数のｐ型半導体部には、前記第２の電極に覆われているｐ型半導体部と、前記第２の電極の端部から一部が露出しているｐ型半導体部とが含まれる
    請求項３８に記載の半導体リレー。
  40. 前記第１の電極、及び、前記第２の電極は、前記半導体層上に形成され、
    前記半導体層は、平面視において前記第１の電極、及び、前記第２の電極を囲むメサ構造を有する
    請求項３４〜３９のいずれか１項に記載の半導体リレー。
  41. 前記第１の電極、及び、前記第２の電極は、前記半導体層上に形成され、
    前記受光素子は、
    前記第１の電極及び第２の電極の上方に形成された絶縁層と、
    前記絶縁層上に形成された第１の配線層及び第２の配線層と、
    前記絶縁層を貫通し、前記第１の電極及び前記第１の配線層とを電気的に接続する第１のビアホールと、
    前記絶縁層を貫通し、前記第２の電極及び前記第２の配線層とを電気的に接続する第２のビアホールとを有し、
    平面視において、前記第１の配線層の端部は、前記第１の電極の端部よりも外側に位置し、かつ、前記第２の配線層の端部は、前記第２の電極の端部よりも外側に位置する
    請求項３４〜４０のいずれか１項に記載の半導体リレー。
  42. 前記第１の電極は、前記第２の電極寄りの一端部及び当該一端部と異なる他端部を有し、
    前記第２の電極は、前記第１の電極寄りの一端部及び当該一端部と異なる他端部を有し、
    前記第１の配線層は、前記第２の電極寄りの一端部及び当該一端部と異なる他端部を有し、
    前記第２の配線層は、前記第１の電極寄りの一端部及び当該一端部と異なる他端部を有し、
    平面視において、前記第１の電極の一端部から前記第１の配線層の一端部までの距離は、前記第１の電極の他端部から前記第１の配線層の他端部までの距離よりも短く、
    平面視において、前記第２の電極の一端部から前記第２の配線層の一端部までの距離は、前記第２の電極の他端部から前記第２の配線層の他端部までの距離よりも短い
    請求項４１に記載の半導体リレー。
  43. 前記半導体層は、平面視において前記第１の電極、及び、前記第２の電極を囲むメサ構造を有し、
    前記第１の配線層は、前記第２の電極寄りの一端部及び当該一端部と異なる他端部を有し、
    前記第２の配線層は、前記第１の電極寄りの一端部及び当該一端部と異なる他端部を有し、
    平面視において、前記第１の配線層の他端部、及び、前記第２の配線層の他端部は、前記メサ構造よりも外側に位置する
    請求項４１に記載の半導体リレー。
  44. 前記第２の電極は、前記基板の下面に形成され、
    前記第１ｐ型半導体層の少なくとも一部は前記第１の電極に覆われ、
    前記第１の電極及び前記第１の電極に覆われた前記第１ｐ型半導体層によって構成される第１電極部における、前記第１ｐ型半導体層の密度は、前記第１の電極の端部に近いほど低くなる
    請求項３４〜３６のいずれか１項に記載の半導体リレー。
  45. 前記第２の電極は、前記基板の下面に形成され、
    前記半導体層は、平面視において前記第１の電極を囲むメサ構造を有する
    請求項３４〜３６のいずれか１項に記載の半導体リレー。
  46. 前記第２の電極は、前記基板の下面に形成され、
    前記受光素子は、
    前記第１の電極の上方に形成された絶縁層と、
    前記絶縁層上に形成された配線と、
    前記絶縁層を貫通し、前記第１の電極及び前記配線とを電気的に接続するビアホールとを有し、
    平面視において、前記配線の端部は、前記第１の電極の端部よりも外側に位置する
    請求項３４〜３６のいずれか１項に記載の半導体リレー。
  47. 前記第２の電極は、前記基板の下面に形成され、
    前記半導体層は、平面視において前記第１の電極を囲むメサ構造を有し、
    前記第１の電極の上方に形成された絶縁層と、
    前記絶縁層上に形成された配線層と、
    前記絶縁層を貫通し、前記第１の電極及び前記配線層とを電気的に接続するビアホールとを備え、
    平面視において、前記配線層の端部は、前記メサ構造よりも外側に位置する
    請求項３４〜３６のいずれか１項に記載の半導体リレー。
  48. 前記第１の電極及び前記第２の電極は、透明電極である
    請求項３４〜４６のいずれか１項に記載の半導体リレー。
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