JP6761514B2 - 半導体装置の作製方法 - Google Patents

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Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン
、マニュファクチャ、または組成物（コンポジション・オブ・マター）に関する。特に、
本発明は、例えば、半導体、半導体装置、表示装置、発光装置、照明装置、蓄電装置、記
憶装置、プロセッサに関する。または、半導体、半導体装置、表示装置、液晶表示装置、
発光装置、記憶装置の製造方法に関する。または、半導体装置、表示装置、液晶表示装置
、発光装置、記憶装置の駆動方法に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。表示装置、発光装置、照明装置、電気光学装置、半導体回路および電子機器
は、半導体装置を有する場合がある。
絶縁表面を有する基板上の半導体を用いて、トランジスタを構成する技術が注目されてい
る。当該トランジスタは集積回路や表示装置のような半導体装置に広く応用されている。
トランジスタに適用可能な半導体としてシリコンが知られている。
トランジスタの半導体に用いられるシリコンは、用途によって非晶質シリコンと多結晶シ
リコンとが使い分けられている。例えば、大型の表示装置を構成するトランジスタに適用
する場合、大面積基板への成膜技術が確立されている非晶質シリコンを用いると好適であ
る。一方、駆動回路と画素回路とを同一基板上に形成するような高機能の表示装置を構成
するトランジスタに適用する場合、高い電界効果移動度を有するトランジスタを作製可能
な多結晶シリコンを用いると好適である。多結晶シリコンは、非晶質シリコンに対し高温
での熱処理、またはレーザ光処理を行うことで形成する方法が知られる。
近年は、酸化物半導体が注目されている。例えば、非晶質Ｉｎ−Ｇａ−Ｚｎ酸化物を用い
たトランジスタが開示されている（特許文献１参照。）。酸化物半導体は、スパッタリン
グ法などを用いて成膜できるため、大型の表示装置を構成するトランジスタの半導体に用
いることができる。また、酸化物半導体を用いたトランジスタは、高い電界効果移動度を
有するため、駆動回路と画素回路とを同一基板上に形成するような高機能の表示装置を実
現できる。また、非晶質シリコンを用いたトランジスタの生産設備の一部を改良して利用
することが可能であるため、設備投資を抑えられるメリットもある。
また、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小
さいことが知られている。例えば、酸化物半導体を用いたトランジスタのリーク電流が低
いという特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献２参照。）
。また、酸化物半導体からなる活性層で井戸型ポテンシャルを構成することにより、高い
電界効果移動度を有するトランジスタが得られることが開示されている（特許文献３参照
。）。
特開２００６−１６５５２８号公報 特開２０１２−２５７１８７号公報 特開２０１２−５９８６０号公報
電気特性の良好なトランジスタを提供することを課題の一とする。または、電気特性の安
定したトランジスタを提供することを課題の一とする。または、オフ時の電流の小さいト
ランジスタを提供することを課題の一とする。または、該トランジスタを有する半導体装
置を提供することを課題の一とする。または、該半導体装置を有するモジュールを提供す
ることを課題の一とする。または、該半導体装置、または該モジュールを有する電子機器
を提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一
とする。または、新規なモジュールを提供することを課題の一とする。または、新規な電
子機器を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
（１）本発明の一態様は、基板上に、ＣＶＤ法により第１の導電体を成膜する第１のステ
ップと、第１のステップの後の、第１の導電体を加工して、第２の導電体を形成する第２
のステップと、第２のステップの後の、第２の導電体上に、ＣＶＤ法により第１の絶縁体
を成膜する第３のステップと、第３のステップの後の、第１の絶縁体上に、ＣＶＤ法によ
り第１の半導体を成膜する第４のステップと、第４のステップの後の、第１の半導体上に
、ＣＶＤ法により第２の半導体を成膜する第５のステップと、第５のステップの後の、第
２の半導体を加工して、第３の半導体を形成する第６のステップと、第６のステップの後
の、第１の半導体を加工して、第４の半導体を形成する第７のステップと、第７のステッ
プの後の、第３の半導体上に、ＣＶＤ法により第３の導電体を成膜する第８のステップと
、第８のステップの後の、第３の導電体を加工して、第４の導電体および第５の導電体を
形成するとともに、第３の半導体を露出させる第９のステップと、第９のステップの後の
、第３の半導体上、第４の導電体上および第５の導電体上に、ＣＶＤ法により第５の半導
体を成膜する第１０のステップと、第１０のステップの後の、第５の半導体上に、ＣＶＤ
法により第２の絶縁体を成膜する第１１のステップと、第１１のステップの後の、第２の
絶縁体上に、ＣＶＤ法により第６の導電体を成膜する第１２のステップと、第１２のステ
ップの後の、第６の導電体を加工して、第７の導電体を形成する第１３のステップと、第
１３のステップの後の、第２の絶縁体を加工して、第３の絶縁体を形成する第１４のステ
ップと、第１４のステップの後の、第５の半導体を加工して、第６の半導体を形成する第
１５のステップと、を有し、第３のステップと、第４のステップと、の間で大気に暴露せ
ず、第１０のステップと、第１１のステップと、の間で大気に暴露しない半導体装置の作
製方法である。
（２）または、本発明の一態様は、（１）において、第４のステップと、第５のステップ
と、の間で大気に暴露しない半導体装置の作製方法である。
（３）または、本発明の一態様は、（１）または（２）において、第５のステップの後に
、加熱処理を行う半導体装置の作製方法である。
（４）または、本発明の一態様は、（１）乃至（３）のいずれか一において、第１のステ
ップの前に、ＣＶＤ法により水素をブロックする機能を有する第４の絶縁体を成膜するス
テップを有する半導体装置の作製方法である。
（５）または、本発明の一態様は、（１）乃至（４）のいずれか一において、第１５のス
テップの後に、ＣＶＤ法により水素をブロックする機能を有する第５の絶縁体を成膜する
ステップを有する半導体装置の作製方法である。
（６）または、本発明の一態様は、（１）乃至（５）のいずれか一において、第４のステ
ップの後に、第１の半導体に酸素を添加するステップを有する半導体装置の作製方法であ
る。
（７）または、本発明の一態様は、基板上に、ＣＶＤ法により第１の導電体を成膜する第
１のステップと、第１のステップの後の、第１の導電体を加工して、第２の導電体を形成
する第２のステップと、第２のステップの後の、第２の導電体上に、ＣＶＤ法により第１
の絶縁体を成膜する第３のステップと、第３のステップの後の、第１の絶縁体上に、ＣＶ
Ｄ法により第１の半導体を成膜する第４のステップと、第４のステップの後の、第１の半
導体上に、ＣＶＤ法により第２の半導体を成膜する第５のステップと、第５のステップの
後の、第２の半導体上に、ＣＶＤ法により第３の導電体を成膜する第６のステップと、第
６のステップの後の、第３の導電体を加工して、第４の導電体を形成する第７のステップ
と、第７のステップの後の、第２の半導体を加工して、第３の半導体を形成する第８のス
テップと、第８のステップの後の、第１の半導体を加工して、第４の半導体を形成する第
９のステップと、第９のステップの後の、第４の導電体を加工して、第５の導電体および
第６の導電体を形成するとともに、第３の半導体を露出させる第１０のステップと、第１
０のステップの後の、第３の半導体上、第５の導電体上および第６の導電体上に、ＣＶＤ
法により第５の半導体を成膜する第１１のステップと、第１１のステップの後の、第５の
半導体上に、ＣＶＤ法により第２の絶縁体を成膜する第１２のステップと、第１２のステ
ップの後の、第２の絶縁体上に、ＣＶＤ法により第７の導電体を成膜する第１３のステッ
プと、第１３のステップの後の、第７の導電体を加工して、第８の導電体を形成する第１
４のステップと、第１４のステップの後の、第２の絶縁体を加工して、第３の絶縁体を形
成する第１５のステップと、第１５のステップの後の、第５の半導体を加工して、第６の
半導体を形成する第１６のステップと、を有し、第３のステップと、第４のステップと、
の間で大気に暴露せず、第１１のステップと、第１２のステップと、の間で大気に暴露し
ない半導体装置の作製方法である。
（８）または、本発明の一態様は、（７）において、第４のステップと、第５のステップ
と、の間で大気に暴露しない半導体装置の作製方法である。
（９）または、本発明の一態様は、（７）または（８）において、第５のステップと、第
６のステップと、の間で大気に暴露しない半導体装置の作製方法である。
（１０）または、本発明の一態様は、（７）乃至（９）のいずれか一において、第５のス
テップの後に、加熱処理を行う半導体装置の作製方法である。
（１１）または、本発明の一態様は、（７）乃至（１０）のいずれか一において、第１の
ステップの前に、ＣＶＤ法により水素をブロックする機能を有する第４の絶縁体を成膜す
るステップを有する半導体装置の作製方法である。
（１２）または、本発明の一態様は、（７）乃至（１１）のいずれか一において、第１６
のステップの後に、ＣＶＤ法により水素をブロックする機能を有する第５の絶縁体を成膜
するステップを有する半導体装置の作製方法である。
（１３）または、本発明の一態様は、（７）乃至（１２）のいずれか一において、第４の
ステップの後に、第１の半導体に酸素を添加するステップを有する半導体装置の作製方法
である。
電気特性の良好なトランジスタを提供することができる。または、電気特性の安定したト
ランジスタを提供することができる。または、オフ時の電流の小さいトランジスタを提供
することができる。または、該トランジスタを有する半導体装置を提供することができる
。または、該半導体装置を有するモジュールを提供することができる。または、該半導体
装置、または該モジュールを有する電子機器を提供することができる。または、新規な半
導体装置を提供することができる。または、新規なモジュールを提供することができる。
または、新規な電子機器を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、
図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項な
どの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す断面図。 本発明の一態様に係るトランジスタの作製方法を示す断面図。 本発明の一態様に係るトランジスタの作製方法を示す断面図。 本発明の一態様に係るトランジスタの作製方法を示すフローチャート。 本発明の一態様に係るトランジスタの作製方法を示すフローチャート。 本発明の一態様に係るトランジスタの作製方法を示すフローチャート。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す断面図。 本発明の一態様に係るトランジスタの作製方法を示す断面図。 本発明の一態様に係るトランジスタの作製方法を示す断面図。 本発明の一態様に係るトランジスタの作製方法を示すフローチャート。 本発明の一態様に係るトランジスタの作製方法を示すフローチャート。 本発明の一態様に係るトランジスタの作製方法を示すフローチャート。 本発明の一態様に係る製造装置を示す図。 本発明の一態様に係る半導体装置の回路図。 本発明の一態様に係る記憶装置の回路図。 本発明の一態様に係るＲＦタグのブロック図。 本発明の一態様に係るＲＦタグの使用例を示す図。 本発明の一態様に係るＣＰＵを示すブロック図。 本発明の一態様に係る記憶素子の回路図。 本発明の一態様に係る表示装置の上面図および回路図。 本発明の一態様に係る表示モジュールを説明する図。 本発明の一態様に係る電子機器を示す図。 本発明の一態様に係る電子機器を示す図。 酸化物半導体のナノビーム電子回折パターンを示す図。 電子の累積照射量と結晶部の大きさの関係を示す図。 本発明の一態様に係る半導体装置のバンド構造を説明する図。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説
明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に
理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるもの
ではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異
なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じく
し、特に符号を付さない場合がある。
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されて
いる場合がある。
なお、本明細書において、例えば、物体の形状を「径」、「粒径」、「大きさ」、「サイ
ズ」、「幅」などで規定する場合、物体が収まる最小の立方体における一辺の長さ、また
は物体の一断面における円相当径と読み替えてもよい。物体の一断面における円相当径と
は、物体の一断面と等しい面積となる正円の直径をいう。
なお、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）
との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である
。
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層
順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」な
どと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と
、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」とし
ての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密
に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と
言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体
」と言い換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」とし
ての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密
に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と
言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体
」と言い換えることができる場合がある。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度
が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導
体のＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅ）が形成されることや、キャリア移動度
が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導
体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族
元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、
水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素
などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形
成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純
物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５
族元素などがある。
なお、本明細書において、Ａが濃度Ｂの領域を有する、と記載する場合、例えば、Ａのあ
る領域における深さ方向全体の濃度がＢである場合、Ａのある領域における深さ方向の濃
度の平均値がＢである場合、Ａのある領域における深さ方向の濃度の中央値がＢである場
合、Ａのある領域における深さ方向の濃度の最大値がＢである場合、Ａのある領域におけ
る深さ方向の濃度の最小値がＢである場合、Ａのある領域における深さ方向の濃度の収束
値がＢである場合、測定上Ａそのものの確からしい値の得られる領域における濃度がＢで
ある場合などを含む。
また、本明細書において、Ａが大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂの領域を有
する、と記載する場合、例えば、Ａのある領域における全体の大きさ、長さ、厚さ、幅、
または距離がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅、または距離
の平均値がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅、または距離の
中央値がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅、または距離の最
大値がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅、または距離の最小
値がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅、または距離の収束値
がＢである場合、測定上Ａそのものの確からしい値の得られる領域での大きさ、長さ、厚
さ、幅、または距離がＢである場合などを含む。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトラン
ジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重な
る領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電
極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つの
トランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一
つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細
書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、
最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で
電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領
域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのト
ランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一
つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細
書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、
最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネ
ル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示される
チャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、
立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図
において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる
場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に
形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合
が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よ
りも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測
による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積
もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状
が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが互いに
重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上
のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅ
ｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した
場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、
本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合があ
る。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い
込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによ
って、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求め
る場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャ
ネル幅を用いて計算する場合とは異なる値をとる場合がある。
なお、本明細書において、ＡがＢより迫り出した形状を有すると記載する場合、上面図ま
たは断面図において、Ａの少なくとも一端が、Ｂの少なくとも一端よりも外側にある形状
を有することを示す場合がある。したがって、ＡがＢより迫り出した形状を有すると記載
されている場合、例えば上面図において、Ａの一端が、Ｂの一端よりも外側にある形状を
有すると読み替えることができる。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で
配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、
「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう
。したがって、８５°以上９５°以下の場合も含まれる。
なお、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
＜トランジスタの構造＞
以下では、本発明の一態様に係るトランジスタの構造について説明する。
＜トランジスタ構造１＞
図１（Ａ）および図１（Ｂ）は、本発明の一態様に係るトランジスタ４９０の上面図およ
び断面図である。図１（Ａ）は上面図であり、図１（Ｂ）は、図１（Ａ）に示す一点鎖線
Ａ１−Ａ２、および一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図１（Ａ）の上
面図では、図の明瞭化のために一部の要素を省いて図示している。
図１（Ａ）および図１（Ｂ）に示すトランジスタ４９０は、基板４００上の導電体４１３
と、基板４００上および導電体４１３上の凸部を有する絶縁体４０２と、絶縁体４０２の
凸部上の半導体４０６ａと、半導体４０６ａ上の半導体４０６ｂと、半導体４０６ｂの上
面および側面と接し、間隔を開けて配置された導電体４１６ａおよび導電体４１６ｂと、
半導体４０６ｂ上、導電体４１６ａ上および導電体４１６ｂ上の半導体４０６ｃと、半導
体４０６ｃ上の絶縁体４１２と、絶縁体４１２上の導電体４０４と、導電体４１６ａ上、
導電体４１６ｂ上および導電体４０４上の絶縁体４０８と、を有する。
なお、半導体４０６ｃは、Ａ３−Ａ４断面において、少なくとも半導体４０６ｂの上面お
よび側面と接する。また、導電体４０４は、Ａ３−Ａ４断面において、半導体４０６ｃお
よび絶縁体４１２を介して半導体４０６ｂの上面および側面と面する。また、導電体４１
３は、絶縁体４０２を介して半導体４０６ｂの下面と面する。また、絶縁体４０２が凸部
を有さなくても構わない。また、絶縁体４０１を有さなくても構わない。また、導電体４
１３を有さなくても構わない。また、半導体４０６ｃを有さなくても構わない。また、絶
縁体４０８を有さなくても構わない。
なお、半導体４０６ｂは、トランジスタ４９０のチャネル形成領域としての機能を有する
。また、導電体４０４は、トランジスタ４９０の第１のゲート電極（フロントゲート電極
ともいう。）としての機能を有する。また、導電体４１３は、トランジスタ４９０の第２
のゲート電極（バックゲート電極ともいう。）としての機能を有する。また、導電体４１
６ａおよび導電体４１６ｂは、トランジスタ４９０のソース電極およびドレイン電極とし
ての機能を有する。また、絶縁体４０８は、バリア層としての機能を有する。絶縁体４０
８は、例えば、酸素または／および水素をブロックする機能を有する。または、絶縁体４
０８は、例えば、半導体４０６ａまたは／および半導体４０６ｃよりも、酸素または／お
よび水素をブロックする能力が高い。
なお、絶縁体４０２は過剰酸素を含む絶縁体であると好ましい。
例えば、過剰酸素を含む絶縁体は、加熱処理によって酸素を放出する機能を有する絶縁体
である。例えば、過剰酸素を含む酸化シリコン層は、加熱処理などによって酸素を放出す
ることができる酸化シリコン層である。したがって、絶縁体４０２は膜中を酸素が移動可
能な絶縁体である。即ち、絶縁体４０２は酸素透過性を有する絶縁体とすればよい。例え
ば、絶縁体４０２は、半導体４０６ａよりも酸素透過性の高い絶縁体とすればよい。
過剰酸素を含む絶縁体は、半導体４０６ｂ中の酸素欠損を低減させる機能を有する場合が
ある。半導体４０６ｂ中で酸素欠損は、ＤＯＳを形成し、正孔トラップなどとなる。また
、酸素欠損のサイトに水素が入ることによって、キャリアである電子を生成することがあ
る。したがって、半導体４０６ｂ中の酸素欠損を低減することで、トランジスタ４９０に
安定した電気特性を付与することができる。
ここで、加熱処理によって酸素を放出する絶縁体は、昇温脱離ガス分光法（ＴＤＳ：Ｔｈ
ｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、１００℃以
上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で１×１０１８ａｔｏ
ｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以上または１×１０２０ａｔｏｍｓ
／ｃｍ３以上の酸素（酸素原子数換算）を放出することもある。
ここで、ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。
測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比
例する。そして標準試料との比較により、気体の全放出量を計算することができる。
例えば、標準試料である所定の密度の水素を含むシリコン基板のＴＤＳ分析結果、および
測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（ＮＯ２）は、下に示す式
で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比３２で検出されるガス
の全てが酸素分子由来と仮定する。ＣＨ３ＯＨは質量電荷比３２であるが、存在する可能
性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸
素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率
が極微量であるため考慮しない。
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試
料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、Ｎ
Ｈ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値で
ある。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。上に示す式の詳細に
関しては、特開平６−２７５６９７公報を参照する。なお、上記酸素の放出量は、電子科
学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として、
例えば１×１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコン基板を用いて測定する
。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子
の放出量の２倍となる。
または、加熱処理によって酸素を放出する絶縁体は、過酸化ラジカルを含むこともある。
具体的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３
以上であることをいう。なお、過酸化ラジカルを含む絶縁体は、ＥＳＲにて、ｇ値が２．
０１近傍に非対称の信号を有することもある。
または、過剰酸素を含む絶縁体は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））で
あってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））は、シリコン原子数の
２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原
子数および酸素原子数は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂ
ａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定した値である。
なお、上述した過剰酸素を含む絶縁体についての説明を、過剰酸素を含む半導体に対して
も適用することができる場合がある。
図１（Ｂ）に示すように、半導体４０６ｂの側面は、導電体４１６ａおよび導電体４１６
ｂと接する。また、導電体４０４の電界によって、半導体４０６ｂを電気的に取り囲むこ
とができる（導電体から生じる電界によって、半導体を電気的に取り囲むトランジスタの
構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）
。そのため、半導体４０６ｂの全体（バルク）にチャネルが形成される場合がある。ｓ−
ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ
、導通時の電流（オン電流）を高くすることができる。
高いオン電流が得られるため、ｓ−ｃｈａｎｎｅｌ構造は、微細化されたトランジスタに
適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体
装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、ト
ランジスタ４９０は、チャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ
以下、より好ましくは２０ｎｍ以下の領域を有し、かつ、トランジスタ４９０は、チャネ
ル幅が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎ
ｍ以下の領域を有する。
また、導電体４１３に、ソース電極よりも低い電圧または高い電圧を印加し、トランジス
タ４９０のしきい値電圧をプラス方向またはマイナス方向へ変動させてもよい。例えば、
トランジスタ４９０のしきい値電圧をプラス方向に変動させることで、ゲート電圧が０Ｖ
であってもトランジスタ４９０が非導通状態（オフ状態）となる、ノーマリーオフが実現
できる場合がある。なお、導電体４１３に印加する電圧は、可変であってもよいし、固定
であってもよい。導電体４１３に印加する電圧を可変にする場合、電圧を制御する回路を
導電体４１３と電気的に接続してもよい。
以下では、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃなどに適用可能な酸化物半
導体の構造について説明する。
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、非単結晶酸化物半導体と単結晶酸化物半導体とに大別される。非単結晶
酸化物半導体とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌ
ｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化
物半導体、非晶質酸化物半導体などをいう。
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部を有する酸化物半導体の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏ
ｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像および回折パターンの複合解析像（高
分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一
方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウ
ンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒
界に起因する電子移動度の低下が起こりにくいといえる。
試料面と概略平行な方向から、ＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を観察すると、
結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、
ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形
状であり、ＣＡＡＣ−ＯＳの被形成面または上面と平行に配列する。
一方、試料面と概略垂直な方向から、ＣＡＡＣ−ＯＳの平面の高分解能ＴＥＭ像を観察す
ると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認で
きる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
なお、ＣＡＡＣ−ＯＳに対し、電子回折を行うと、配向性を示すスポット（輝点）が観測
される。例えば、ＣＡＡＣ−ＯＳの上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線
を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される（
図２６（Ａ）参照。）。
断面の高分解能ＴＥＭ像および平面の高分解能ＴＥＭ像より、ＣＡＡＣ−ＯＳの結晶部は
配向性を有していることがわかる。
なお、ＣＡＡＣ−ＯＳに含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内
に収まる大きさである。したがって、ＣＡＡＣ−ＯＳに含まれる結晶部は、一辺が１０ｎ
ｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただ
し、ＣＡＡＣ−ＯＳに含まれる複数の結晶部が連結することで、一つの大きな結晶領域を
形成する場合がある。例えば、平面の高分解能ＴＥＭ像において、２５００ｎｍ２以上、
５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳに対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置
を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳのｏ
ｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れ
る場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されること
から、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直
な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａ
ｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、
ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物
半導体であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として
試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属
されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳの場合は、２θを５６°近
傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳでは、異なる結晶部間ではａ軸およびｂ軸の配向は不規
則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な
方向を向いていることがわかる。したがって、前述の断面の高分解能ＴＥＭ観察で確認さ
れた層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳを成膜した際、または加熱処理などの結晶化処理を行っ
た際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳの被形成面または上
面の法線ベクトルに平行な方向に配向する。したがって、例えば、ＣＡＡＣ−ＯＳの形状
をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳの被形成面また
は上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例
えば、ＣＡＡＣ−ＯＳの結晶部が、ＣＡＡＣ−ＯＳの上面近傍からの結晶成長によって形
成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合
が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳは、不純物が添加され
た領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもあ
る。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法に
よる解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる
場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有
さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳは、２θが３１°近傍にピーク
を示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳは、不純物濃度の低い酸化物半導体である。不純物は、水素、炭素、シリ
コン、遷移金属元素などの酸化物半導体の主成分以外の元素である。特に、シリコンなど
の、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体
から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子
半径）が大きいため、酸化物半導体内部に含まれると、酸化物半導体の原子配列を乱し、
結晶性を低下させる要因となる。なお、酸化物半導体に含まれる不純物は、キャリアトラ
ップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。例えば、酸化物半導
体中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリ
ア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体は
、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当
該酸化物半導体を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノー
マリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真
性である酸化物半導体は、キャリアトラップが少ない。そのため、当該酸化物半導体を用
いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお
、酸化物半導体のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長
く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥
準位密度が高い酸化物半導体を用いたトランジスタは、電気特性が不安定となる場合があ
る。
また、ＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の
変動が小さい。
次に、多結晶酸化物半導体について説明する。
多結晶酸化物半導体は、高分解能ＴＥＭ像において結晶粒を確認することができる。多結
晶酸化物半導体に含まれる結晶粒は、例えば、高分解能ＴＥＭ像で、２ｎｍ以上３００ｎ
ｍ以下、３ｎｍ以上１００ｎｍ以下または５ｎｍ以上５０ｎｍ以下の粒径であることが多
い。また、多結晶酸化物半導体は、高分解能ＴＥＭ像で、結晶粒界を確認できる場合があ
る。
多結晶酸化物半導体は、複数の結晶粒を有し、当該複数の結晶粒間において結晶の方位が
異なっている場合がある。また、多結晶酸化物半導体に対し、ＸＲＤ装置を用いて構造解
析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有する多結晶酸化物半導体のｏｕｔ−ｏｆ
−ｐｌａｎｅ法による解析では、２θが３１°近傍のピーク、２θが３６°近傍のピーク
、またはそのほかのピークが現れる場合がある。
多結晶酸化物半導体は、高い結晶性を有するため、高い電子移動度を有する場合がある。
したがって、多結晶酸化物半導体を用いたトランジスタは、高い電界効果移動度を有する
。ただし、多結晶酸化物半導体は、結晶粒界に不純物が偏析する場合がある。また、多結
晶酸化物半導体の結晶粒界は欠陥準位となる。多結晶酸化物半導体は、結晶粒界がキャリ
アトラップやキャリア発生源となる場合があるため、多結晶酸化物半導体を用いたトラン
ジスタは、ＣＡＡＣ−ＯＳを用いたトランジスタと比べて、電気特性の変動が大きく、信
頼性の低いトランジスタとなる場合がある。
次に、微結晶酸化物半導体について説明する。
微結晶酸化物半導体は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域
と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体に含
まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさで
あることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶
であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体を、ｎｃ−ＯＳ
（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ
。また、ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない
場合がある。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３
ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なる結晶
部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したが
って、ｎｃ−ＯＳは、分析方法によっては、非晶質酸化物半導体と区別が付かない場合が
ある。例えば、ｎｃ−ＯＳに対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用
いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピー
クが検出されない。また、ｎｃ−ＯＳに対し、結晶部よりも大きいプローブ径（例えば５
０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハロ
ーパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、結晶部の大き
さと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、
スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描く
ように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳに対し
ナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合があ
る（図２６（Ｂ）参照。）。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、
ｎｃ−ＯＳは、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ
は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡ
Ｃ−ＯＳと比べて欠陥準位密度が高くなる。
したがって、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて、キャリア密度が高くなる場合があ
る。キャリア密度が高い酸化物半導体は、電子移動度が高くなる場合がある。したがって
、ｎｃ−ＯＳを用いたトランジスタは、高い電界効果移動度を有する場合がある。また、
ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて、欠陥準位密度が高いため、キャリアトラップが
多くなる場合がある。したがって、ｎｃ−ＯＳを用いたトランジスタは、ＣＡＡＣ−ＯＳ
を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタと
なる。ただし、ｎｃ−ＯＳは、比較的不純物が多く含まれていても形成することができる
ため、ＣＡＡＣ−ＯＳよりも形成が容易となり、用途によっては好適に用いることができ
る場合がある。そのため、ｎｃ−ＯＳを用いたトランジスタを有する半導体装置は、生産
性高く作製することができる場合がある。
次に、非晶質酸化物半導体について説明する。
非晶質酸化物半導体は、膜中における原子配列が不規則であり、結晶部を有さない酸化物
半導体である。石英のような無定形状態を有する酸化物半導体が一例である。
非晶質酸化物半導体は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌ
ａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導
体に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体
に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測さ
れる。
非晶質酸化物半導体は、水素などの不純物を高い濃度で含む酸化物半導体である。また、
非晶質酸化物半導体は、欠陥準位密度の高い酸化物半導体である。
不純物濃度が高く、欠陥準位密度が高い酸化物半導体は、キャリアトラップやキャリア発
生源が多い酸化物半導体である。
したがって、非晶質酸化物半導体は、ｎｃ−ＯＳと比べて、さらにキャリア密度が高くな
る場合がある。そのため、非晶質酸化物半導体を用いたトランジスタは、ノーマリーオン
の電気特性になりやすい。したがって、ノーマリーオンの電気特性が求められるトランジ
スタに好適に用いることができる場合がある。非晶質酸化物半導体は、欠陥準位密度が高
いため、キャリアトラップが多くなる場合がある。したがって、非晶質酸化物半導体を用
いたトランジスタは、ＣＡＡＣ−ＯＳやｎｃ−ＯＳを用いたトランジスタと比べて、電気
特性の変動が大きく、信頼性の低いトランジスタとなる。
次に、単結晶酸化物半導体について説明する。
単結晶酸化物半導体は、不純物濃度が低く、欠陥準位密度が低い（酸素欠損が少ない）酸
化物半導体である。そのため、キャリア密度を低くすることができる。したがって、単結
晶酸化物半導体を用いたトランジスタは、ノーマリーオンの電気特性になることが少ない
。また、単結晶酸化物半導体は、不純物濃度が低く、欠陥準位密度が低いため、キャリア
トラップが少なくなる場合がある。したがって、単結晶酸化物半導体を用いたトランジス
タは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
なお、酸化物半導体は、欠陥が少ないと密度が高くなる。また、酸化物半導体は、結晶性
が高いと密度が高くなる。また、酸化物半導体は、水素などの不純物濃度が低いと密度が
高くなる。単結晶酸化物半導体は、ＣＡＡＣ−ＯＳよりも密度が高い。また、ＣＡＡＣ−
ＯＳは、微結晶酸化物半導体よりも密度が高い。また、多結晶酸化物半導体は、微結晶酸
化物半導体よりも密度が高い。また、微結晶酸化物半導体は、非晶質酸化物半導体よりも
密度が高い。
なお、酸化物半導体は、ｎｃ−ＯＳと非晶質酸化物半導体との間の物性を示す構造を有す
る場合がある。そのような構造を有する酸化物半導体を、特に非晶質ライク酸化物半導体
（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）と呼ぶ。
ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される
場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領
域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳは、ＴＥ
Ｍによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる
場合がある。一方、良質なｎｃ−ＯＳであれば、ＴＥＭによる観察程度の微量な電子照射
による結晶化はほとんど見られない。
なお、ａ−ｌｉｋｅ ＯＳおよびｎｃ−ＯＳの結晶部の大きさの計測は、高分解能ＴＥＭ
像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ
−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、
Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に
重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子
面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求
められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０
．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺ
ｎＯ４の結晶のａ−ｂ面に対応すると見なした。その格子縞の観察される領域の最大長を
、ａ−ｌｉｋｅ ＯＳおよびｎｃ−ＯＳの結晶部の大きさとする。なお、結晶部の大きさ
は、０．８ｎｍ以上のものを選択的に評価する。
高分解能ＴＥＭ像により、ａ−ｌｉｋｅ ＯＳおよびｎｃ−ＯＳの結晶部（２０箇所から
４０箇所）の平均の大きさの変化を調査する。図２７は、電子の累積照射量と結晶部の大
きさの関係を示す図である。図２７より、ａ−ｌｉｋｅ ＯＳは、電子の累積照射量に応
じて結晶部が大きくなっていくことがわかる。具体的には、ＴＥＭによる観察初期におい
ては１．２ｎｍ程度の大きさだった結晶部が、累積照射量が４．２×１０８ｅ−／ｎｍ２
においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、良質なｎｃ−
ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２になるまで
の範囲で、電子の累積照射量によらず結晶部の大きさに変化が見られないことがわかる。
また、図２７に示す、ａ−ｌｉｋｅ ＯＳおよびｎｃ−ＯＳの結晶部の大きさの変化を線
形近似して、電子の累積照射量０ｅ−／ｎｍ２まで外挿すると、結晶部の平均の大きさが
正の値をとることがわかる。そのため、ａ−ｌｉｋｅ ＯＳおよびｎｃ−ＯＳの結晶部が
、ＴＥＭによる観察前から存在していることがわかる。
なお、酸化物半導体は、例えば、非晶質酸化物半導体、微結晶酸化物半導体、ＣＡＡＣ−
ＯＳのうち、二種以上を有する積層膜であってもよい。
以上が、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃなどに適用可能な酸化物半導
体の構造である。
次に、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃなどに適用可能な半導体の、そ
の他の要素について説明する。
半導体４０６ｂは、例えば、インジウムを含む酸化物半導体である。半導体４０６ｂは、
例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体
４０６ｂは、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム、ガリウム
、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホ
ウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、イットリウム、ジルコニウム、
モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンなど
がある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エ
ネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体
のエネルギーギャップを大きくする機能を有する元素である。また、半導体４０６ｂは、
亜鉛を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
ただし、半導体４０６ｂは、インジウムを含む酸化物半導体に限定されない。半導体４０
６ｂは、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物、酸化ガリウムなどの、インジウ
ムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物
半導体などであっても構わない。
半導体４０６ｂは、例えば、エネルギーギャップが大きい酸化物を用いる。半導体４０６
ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８
ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
例えば、半導体４０６ａおよび半導体４０６ｃは、半導体４０６ｂを構成する酸素以外の
元素一種以上、または二種以上から構成される酸化物半導体である。半導体４０６ｂを構
成する酸素以外の元素一種以上、または二種以上から半導体４０６ａおよび半導体４０６
ｃが構成されるため、半導体４０６ａと半導体４０６ｂとの界面、および半導体４０６ｂ
と半導体４０６ｃとの界面において、界面準位が形成されにくい。
半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃが、インジウムを含む場合につい
て説明する。なお、半導体４０６ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を
１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０
ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏ
ｍｉｃ％以上とする。また、半導体４０６ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉｎおよび
Ｍの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、
Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６
６ａｔｏｍｉｃ％未満とする。また、半導体４０６ｃがＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉ
ｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ
％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満
、Ｍが７５ａｔｏｍｉｃ％以上とする。なお、半導体４０６ｃは、半導体４０６ａと同種
の酸化物を用いても構わない。
半導体４０６ｂは、半導体４０６ａおよび半導体４０６ｃよりも電子親和力の大きい酸化
物を用いる。例えば、半導体４０６ｂとして、半導体４０６ａおよび半導体４０６ｃより
も電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ
以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、
電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する
。そのため、半導体４０６ｃがインジウムガリウム酸化物を含むと好ましい。ガリウム原
子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さら
に好ましくは９０％以上とする。
ただし、半導体４０６ａまたは／および半導体４０６ｃが、酸化ガリウムであっても構わ
ない。例えば、半導体４０６ａとして、酸化ガリウムを用いると導電体４１６ａまたは導
電体４１６ｂと導電体４１３との間に生じるリーク電流を低減することができる。また、
例えば、半導体４０６ｃとして、酸化ガリウムを用いると導電体４１６ａまたは導電体４
１６ｂと導電体４０４との間に生じるリーク電流を低減することができる。即ち、トラン
ジスタ４９０のオフ電流を小さくすることができる。
このとき、ゲート電圧を印加すると、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃ
のうち、電子親和力の大きい半導体４０６ｂにチャネルが形成される。
図１（Ｂ）に示す一点鎖線に対応するバンド構造を図２８に示す。図２８には、真空準位
（ｖａｃｕｕｍ ｌｅｖｅｌと表記。）、各層の伝導帯下端のエネルギー（Ｅｃと表記。
）および価電子帯上端のエネルギー（Ｅｖと表記。）を示す。
ここで、半導体４０６ａと半導体４０６ｂとの間には、半導体４０６ａと半導体４０６ｂ
との混合領域を有する場合がある。また、半導体４０６ｂと半導体４０６ｃとの間には、
半導体４０６ｂと半導体４０６ｃとの混合領域を有する場合がある。混合領域は、界面準
位密度が低くなる。そのため、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃの
積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合とも
いう。）バンド構造となる。
このとき、電子は、半導体４０６ａ中および半導体４０６ｃ中ではなく、半導体４０６ｂ
中を主として移動する。したがって、半導体４０６ａおよび半導体４０６ｂの界面におけ
る界面準位密度、半導体４０６ｂと半導体４０６ｃとの界面における界面準位密度を低く
することによって、半導体４０６ｂ中で電子の移動が阻害されることが少なく、トランジ
スタ４９０のオン電流を高くすることができる。
なお、トランジスタ４９０がｓ−ｃｈａｎｎｅｌ構造を有する場合、半導体４０６ｂの全
体にチャネルが形成される。したがって、半導体４０６ｂが厚いほどチャネル領域は大き
くなる。即ち、半導体４０６ｂが厚いほど、トランジスタ４９０のオン電流を高くするこ
とができる。例えば、２０ｎｍ以上、好ましくは４０ｎｍ以上、さらに好ましくは６０ｎ
ｍ以上、より好ましくは１００ｎｍ以上の厚さの領域を有する半導体４０６ｂとすればよ
い。ただし、半導体装置の生産性が低下する場合があるため、例えば、３００ｎｍ以下、
好ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以下の厚さの領域を有する半導
体４０６ｂとすればよい。
また、トランジスタ４９０のオン電流を高くするためには、半導体４０６ｃの厚さは小さ
いほど好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎ
ｍ以下の領域を有する半導体４０６ｃとすればよい。一方、半導体４０６ｃは、チャネル
の形成される半導体４０６ｂへ、隣接する絶縁体を構成する酸素以外の元素（水素、シリ
コンなど）が入り込まないようブロックする機能を有する。そのため、半導体４０６ｃは
、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ
以上、さらに好ましくは２ｎｍ以上の厚さの領域を有する半導体４０６ｃとすればよい。
また、半導体４０６ｃは、絶縁体４０２などから放出される酸素の外方拡散を抑制するた
めに、酸素をブロックする性質を有すると好ましい。
また、信頼性を高くするためには、半導体４０６ａは厚く、半導体４０６ｃは薄いことが
好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ
以上、より好ましくは６０ｎｍ以上の厚さの領域を有する半導体４０６ａとすればよい。
半導体４０６ａの厚さを、厚くすることで、隣接する絶縁体と半導体４０６ａとの界面か
らチャネルの形成される半導体４０６ｂまでの距離を離すことができる。ただし、半導体
装置の生産性が低下する場合があるため、例えば、２００ｎｍ以下、好ましくは１２０ｎ
ｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有する半導体４０６ａとすればよ
い。
例えば、酸化物半導体中のシリコンは、キャリアトラップやキャリア発生源となる場合が
ある。したがって、半導体４０６ｂのシリコン濃度は低いほど好ましい。例えば、半導体
４０６ｂと半導体４０６ａとの間に、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃ
ｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１９
ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ま
しくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。また、
半導体４０６ｂと半導体４０６ｃとの間に、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ
／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×
１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
また、半導体４０６ｂは、ＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好
ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ
／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる
領域を有する。また、半導体４０６ｂの水素濃度を低減するために、半導体４０６ａおよ
び半導体４０６ｃの水素濃度を低減すると好ましい。半導体４０６ａおよび半導体４０６
ｃは、ＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１
９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さら
に好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また
、半導体４０６ｂは、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好まし
くは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃ
ｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域
を有する。また、半導体４０６ｂの窒素濃度を低減するために、半導体４０６ａおよび半
導体４０６ｃの窒素濃度を低減すると好ましい。半導体４０６ａおよび半導体４０６ｃは
、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａ
ｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好
ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
なお、酸化物半導体に銅が混入すると、電子トラップを生成する場合がある。電子トラッ
プは、トランジスタのしきい値電圧をプラス方向へ変動させる場合がある。したがって、
半導体４０６ｂの表面または内部における銅濃度は低いほど好ましい。例えば、半導体４
０６ｂは、銅濃度が１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃ
ｍ３以下、または１×１０１８ａｔｏｍｓ／ｃｍ３以下となる領域を有すると好ましい。
上述の３層構造は一例である。例えば、半導体４０６ａまたは半導体４０６ｃのない２層
構造としても構わない。または、半導体４０６ａの上もしくは下、または半導体４０６ｃ
上もしくは下に、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃとして例示した
半導体のいずれか一を有する４層構造としても構わない。または、半導体４０６ａの上、
半導体４０６ａの下、半導体４０６ｃの上、半導体４０６ｃの下のいずれか二箇所以上に
、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃとして例示した半導体のいずれ
か一を有するｎ層構造（ｎは５以上の整数）としても構わない。
または、導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（または
全部）は、半導体４０６ｂなどの半導体の、表面、側面、上面、または／および、下面の
少なくとも一部（または全部）と、接している。または、導電体４１６ａ（または／およ
び導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂなどの半導体
の少なくとも一部（または全部）と、接している。
基板４００としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい
。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコ
ニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体
基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリ
コン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウ
ムなどの化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を
有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板な
どがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などが
ある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さら
には、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶
縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。
または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子と
しては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板４００として、可とう性基板を用いてもよい。なお、可とう性基板上にトラン
ジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トラン
ジスタを剥離し、可とう性基板である基板４００に転置する方法もある。その場合には、
非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板４００として
、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板４００が
伸縮性を有してもよい。また、基板４００は、折り曲げや引っ張りをやめた際に、元の形
状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板４
００は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、
さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板４００を
薄くすると、半導体装置を軽量化することができる。また、基板４００を薄くすることで
、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に
、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板４００上の
半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供す
ることができる。
可とう性基板である基板４００としては、例えば、金属、合金、樹脂もしくはガラス、ま
たはそれらの繊維などを用いることができる。可とう性基板である基板４００は、線膨張
率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板４００とし
ては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１
０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリ
オレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、
アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板
４００として好適である。
絶縁体４０１としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、ア
ルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム
、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層
で、または積層で用いればよい。例えば、絶縁体４０１としては、酸化アルミニウム、酸
化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、
酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン
、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。なお、絶縁体４０
１は、酸化アルミニウムを有することが好ましい。例えば、絶縁体４０１が酸化アルミニ
ウムを有することで、半導体４０６ｂに水素などの不純物が混入することを抑制すること
ができる。
導電体４１３としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミ
ニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イット
リウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよ
びタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。または、
前述の元素を含む合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチ
タンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む
導電体、チタンおよび窒素を含む導電体などを用いてもよい。
絶縁体４０２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、ア
ルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム
、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層
で、または積層で用いればよい。例えば、絶縁体４０２としては、酸化アルミニウム、酸
化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、
酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン
、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
なお、絶縁体４０２は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁体
４０２は、酸化ガリウム、酸化ハフニウム、アルミニウムおよびハフニウムを有する酸化
物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有
する酸化物、シリコンおよびハフニウムを有する酸化窒化物などを有することが好ましい
。または、絶縁体４０２は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶
縁体と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、
熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比
誘電率の高い積層構造とすることができる。例えば、酸化アルミニウム、酸化ガリウムま
たは酸化ハフニウムを半導体４０６ａ側に有することで、酸化シリコンまたは酸化窒化シ
リコンに含まれるシリコンが、半導体４０６ａまたは／および半導体４０６ｂに混入する
ことを抑制することができる。また、例えば、酸化シリコンまたは酸化窒化シリコンを半
導体４０６ａ側に有することで、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウム
と、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場
合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧を
プラス方向に変動させることができる場合がある。なお、比誘電率の高い絶縁体は、比誘
電率が６以上、好ましくは８以上、さらに好ましくは１２以上、より好ましくは２０以上
とする。
絶縁体４０２は、基板４００からの不純物の拡散を防止する役割を有してもよい。また、
半導体４０６ｂが酸化物半導体である場合、絶縁体４０２は、半導体４０６ｂに酸素を供
給する役割を担うことができる。
導電体４１６ａおよび導電体４１６ｂとしては、例えば、ホウ素、窒素、酸素、フッ素、
シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、
亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウ
ム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で
用いればよい。または、前述の元素を含む合金や化合物であってもよく、アルミニウムを
含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム
、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
絶縁体４１２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、ア
ルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム
、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層
で、または積層で用いればよい。例えば、絶縁体４１２としては、酸化アルミニウム、酸
化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、
酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン
、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
なお、絶縁体４１２は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁体
４１２は、酸化ガリウム、酸化ハフニウム、アルミニウムおよびハフニウムを有する酸化
物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有
する酸化物、シリコンおよびハフニウムを有する酸化窒化物などを有することが好ましい
。または、絶縁体４１２は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶
縁体と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、
熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比
誘電率の高い積層構造とすることができる。例えば、酸化アルミニウム、酸化ガリウムま
たは酸化ハフニウムを半導体４０６ｃ側に有することで、酸化シリコンまたは酸化窒化シ
リコンに含まれるシリコンが、半導体４０６ｃまたは／および半導体４０６ｂに混入する
ことを抑制することができる。また、例えば、酸化シリコンまたは酸化窒化シリコンを半
導体４０６ｃ側に有することで、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウム
と、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場
合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧を
プラス方向に変動させることができる場合がある。
導電体４０４としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミ
ニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イット
リウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよ
びタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。または、
前述の元素を含む合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチ
タンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む
導電体、チタンおよび窒素を含む導電体などを用いてもよい。
絶縁体４０８としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、ア
ルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム
、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層
で、または積層で用いればよい。例えば、絶縁体４０８としては、酸化アルミニウム、酸
化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、
酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン
、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。なお、絶縁体４０
８は、酸化アルミニウムを有することが好ましい。例えば、絶縁体４０８が酸化アルミニ
ウムを有することで、半導体４０６ｂに水素などの不純物が混入することを抑制すること
ができる。
＜トランジスタ構造１の作製方法＞
以下では、上述したトランジスタ４９０の作製方法について、図２、図３、図４および図
５を用いて説明する。
まず、基板４００を準備する（図５ステップＳ１０１参照。）。
次に、基板４００上に絶縁体４０１を成膜する（図５ステップＳ１０２参照。）。なお、
絶縁体４０１の成膜には、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅ
ｐｏｓｉｔｉｏｎ）法または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏ
ｓｉｔｉｏｎ）法を用いると好ましい。特に、ＭＯＣＶＤ法を用いると好ましい。
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅ
ｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶ
Ｄ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法などに分類できる。さらに用い
る原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ（
ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズ
マを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法で
ある。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）
などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、
蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合が
ある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じ
ないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜
中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法で
ある。また、ＡＬＤ法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が
得られる。
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは
異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって
、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に
、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の
高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速
度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが
好ましい場合もある。
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御するこ
とができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の
組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜し
ながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜す
ることができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用い
て成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くす
ることができる。したがって、トランジスタの生産性を高めることができる場合がある。
ＭＯＣＶＤ法を用いることが可能な成膜装置、およびＡＬＤ法を用いることが可能な成膜
装置の具体例については後述する。
または、例えば、スパッタリング法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法を用いてもよい場合
もある。
次に、絶縁体４０１上に導電体を成膜する（図５ステップＳ１０２参照。）。該導電体の
成膜には、ＣＶＤ法またはＡＬＤ法を用いると好ましい。特に、ＭＣＶＤ法を用いると好
ましい。
ここで、絶縁体４０１と導電体とを大気に暴露せずに、続けて成膜することが好ましい。
こうすることで、界面に不純物が混入することを抑制することができる。
半導体装置を作製するクリーンルームなどには、クリーンフィルターに起因した不純物（
ホウ素など）が大気中に存在する場合がある。ホウ素に代表される大気中の不純物は、半
導体の性質を変化させる要因となる。そのため、半導体装置内の意図せぬ箇所に不純物が
混入することを抑制することは、半導体装置の電気特性を良好、かつ安定にするために好
ましいことがわかる。
なお、このように異なる膜を大気に暴露せずに続けて成膜することを、本明細書では連続
成膜と呼ぶ。連続成膜する場合、同じ成膜方法または／および同じ成膜室を用いて成膜で
きる場合がある。異なる膜を、同じ成膜室で成膜することで、半導体装置の生産性を高く
することができる場合がある。ただし、連続成膜は、同じ成膜室で行う場合に限定されな
い。また、連続成膜は、同じ成膜方法を用いる場合に限定されない。即ち、上述した成膜
方法のいずれかを組み合わせて連続成膜することも可能である。
なお、ここでは絶縁体４０１と導電体とを連続成膜した例を示したが、これに限定されな
い。例えば、絶縁体４０１と導電体とを連続成膜しなくても構わない場合ある。
次に、導電体を加工して導電体４１３を形成する（図２（Ａ）および図５ステップＳ１０
３参照。）。
なお、本明細書において「加工する」とは、例えば、フォトリソグラフィ法によって形成
したレジストマスクを用い、エッチング処理を行って、所望の形状を得ることをいう。
ここで、レジストマスクの形成方法の一例を説明する。まず、レジストマスクとなる感光
性を有する有機物または無機物の層を、スピンコート法などを用いて形成する。次に、フ
ォトマスクを用いて、レジストマスクとなる層に光を照射する。当該光としては、ＫｒＦ
エキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉ
ｏｌｅｔ）光などを用いればよい。また、基板と投影レンズとの間に液体（例えば水）を
満たして露光する、液浸技術を用いてもよい。また、レジストマスクとなる層に照射する
光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビー
ムを用いる場合には、フォトマスクは不要となる。次に、現像液を用いて、レジストマス
クとなる層の露光された領域を、除去または残存させてレジストマスクを形成する。以上
のようにして、レジストマスクを形成することができる。
次に、絶縁体４０１上および導電体４１３上に、絶縁体４０２を成膜する（図５ステップ
Ｓ１０４参照。）。絶縁体４０２の成膜には、ＣＶＤ法またはＡＬＤ法を用いると好まし
い。特に、ＰＥＣＶＤ法またはＭＯＣＶＤ法を用いると好ましい。
次に、絶縁体４０２上に、半導体４３６ａを成膜する（図５ステップＳ１０４参照。）。
半導体４３６ａの成膜には、ＣＶＤ法またはＡＬＤ法を用いると好ましい。特に、ＭＯＣ
ＶＤ法を用いると好ましい。このとき、反応ガスとして酸素、オゾンなどの酸化性ガスを
用いることで、絶縁体４０２に過剰酸素を添加することができる場合がある。なお、半導
体４３６ａは、後に図１に示した半導体４０６ａとなる半導体である。
次に、半導体４３６ａ上に、半導体４３６ｂを成膜する（図２（Ｂ）および図５ステップ
Ｓ１０４参照。）。半導体４３６ｂの成膜には、ＣＶＤ法またはＡＬＤ法を用いると好ま
しい。特に、ＭＯＣＶＤ法を用いると好ましい。このとき、反応ガスとして酸素、オゾン
などの酸化性ガスを用いることで、絶縁体４０２または／および半導体４３６ａに過剰酸
素を添加することができる場合がある。なお、半導体４３６ｂは、後に図１に示した半導
体４０６ｂとなる半導体である。
例えば、絶縁体４０２と半導体４３６ａと半導体４３６ｂとを連続成膜することで、各界
面に不純物が混入することを抑制することができる。即ち、絶縁体４０２と半導体４３６
ａと半導体４３６ｂとを連続成膜することで、各界面における界面準位密度を低くするこ
とができる。また、これらの成膜に、ダメージの小さい成膜方法を用いることでも、各界
面における界面準位密度を低くすることができる。したがって、各界面における界面準位
密度を低くできることにより、トランジスタ４９０の電気特性を良好、かつ安定にするこ
とができる。また、絶縁体４０２は、導電体４１３をゲート電極として用いた場合にゲー
ト絶縁体として機能する。また、半導体４３６ａもゲート絶縁体として機能する場合があ
る。
次に、半導体４３６ｂを加工して半導体４０６ｂを形成する（図５ステップＳ１０５参照
。）。
次に、半導体４３６ａを加工して半導体４０６ａを形成する（図２（Ｃ）および図５ステ
ップＳ１０５参照。）。
なお、半導体４３６ｂと半導体４３６ａとの加工は、同じ工程で行っても構わない。半導
体４３６ｂと半導体４３６ａとの加工を同じ工程で行うことで、半導体装置の生産性を高
くすることができる場合がある。
なお、半導体４３６ａの加工の際に、絶縁体４０２の一部をエッチングしても構わない。
即ち、絶縁体４０２が、半導体４０６ａおよび半導体４０６ｂと接する領域に凸部を有し
ても構わない（図２（Ｃ）参照。）。絶縁体４０２の一部が凸部を有することで、ｓ−ｃ
ｈａｎｎｅｌ構造を実現しやすくなる場合がある。
次に、第１の加熱処理を行うと好ましい（図５ステップＳ１０６参照。）。第１の加熱処
理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、さらに好まし
くは５２０℃以上５７０℃以下で行えばよい。第１の加熱処理は、不活性ガス雰囲気、ま
たは酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１
の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理は、不活性ガス雰囲気で
加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上ま
たは１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、半導体
４０６ａまたは／および半導体４０６ｂの結晶性を高めることや、水素や水などの不純物
を除去することなどができる。なお、第１の加熱処理を、半導体４３６ｂを成膜した後、
かつ半導体４３６ｂを加工する前に行っても構わない。なお、第１の加熱処理は、同等の
加熱処理を各層の成膜時の加熱によって兼ねることができる場合、行わなくてもよい場合
がある。
次に、絶縁体４０２上および半導体４０６ｂ上に、導電体４１６を成膜する（図３（Ａ）
および図５ステップＳ１０７参照。）。なお、導電体４１６は、後に図１に示した導電体
４１６ａおよび導電体４１６ｂとなる導電体である。
導電体４１６の成膜には、ＣＶＤ法またはＡＬＤ法を用いると好ましい。特に、ＭＣＶＤ
法を用いると好ましい。導電体４１６をＣＶＤ法またはＡＬＤ法を用いて成膜することで
、半導体４０６ｂへのダメージを小さくすることができる。そのため、ダメージによって
半導体４０６ｂに低抵抗領域が形成されることを抑制することができる。また、導電体４
１６と半導体４０６ｂとの混合層の形成を抑制することができる。
次に、導電体４１６を加工して、導電体４１６ａおよび導電体４１６ｂを形成する（図３
（Ｂ）および図５ステップＳ１０８参照。）。
次に、絶縁体４０２上、半導体４０６ｂ上、導電体４１６ａ上および導電体４１６ｂ上に
、半導体４３６ｃを成膜する（図５ステップＳ１０９参照。）。半導体４３６ｃの成膜に
は、ＣＶＤ法またはＡＬＤ法を用いると好ましい。特に、ＭＯＣＶＤ法を用いると好まし
い。このとき、反応ガスとして酸素、オゾンなどの酸化性ガスを用いることで、絶縁体４
０２、半導体４０６ａ、半導体４０６ｂのいずれか一以上に過剰酸素を添加することがで
きる場合がある。なお、半導体４３６ｃは、後に図１に示した半導体４０６ｃとなる半導
体である。
次に、半導体４３６ｃ上に、絶縁体４４２を成膜する（図５ステップＳ１０９参照。）。
絶縁体４４２の成膜には、ＣＶＤ法またはＡＬＤ法を用いると好ましい。特に、ＭＯＣＶ
Ｄ法を用いると好ましい。このとき、反応ガスとして酸素、オゾンなどの酸化性ガスを用
いることで、絶縁体４０２、半導体４０６ａ、半導体４０６ｂ、半導体４３６ｃのいずれ
か一以上に過剰酸素を添加することができる場合がある。なお、絶縁体４４２は、後に図
１に示した絶縁体４１２となる絶縁体である。
次に、絶縁体４４２上に、導電体４３４を成膜する（図３（Ｃ）および図５ステップＳ１
０９参照。）。導電体４３４の成膜には、ＣＶＤ法またはＡＬＤ法を用いると好ましい。
特に、ＭＣＶＤ法を用いると好ましい。なお、導電体４３４は、後に図１に示した導電体
４０４となる導電体である。
ここで、半導体４３６ｃと絶縁体４４２と導電体４３４とを連続成膜することが好ましい
。こうすることで、各界面に不純物が混入することを抑制することができる。即ち、半導
体４３６ｃと絶縁体４４２と導電体４３４とを連続成膜することで、各界面における界面
準位密度を低くすることができる。また、これらの成膜に、ダメージの小さい成膜方法を
用いることでも、各界面における界面準位密度を低くすることができる。したがって、ト
ランジスタ４９０の電気特性を良好、かつ安定にすることができる。また、後に絶縁体４
１２となる絶縁体４４２は、後に導電体４０４となる導電体４３４をゲート電極として用
いた場合にゲート絶縁体として機能する。また、半導体４３６ｃもゲート絶縁体として機
能する場合がある。
次に、導電体４３４を加工して導電体４０４を形成する（図５ステップＳ１１０参照。）
。
次に、絶縁体４４２を加工して絶縁体４１２を形成する（図５ステップＳ１１１参照。）
。
次に、半導体４３６ｃを加工して半導体４０６ｃを形成する（図４（Ａ）および図５ステ
ップＳ１１２参照。）。
なお、導電体４３４と絶縁体４４２と半導体４３６ｃとの加工は、同じ工程で行っても構
わない。導電体４３４と絶縁体４４２と半導体４３６ｃとの加工を同じ工程で行うことで
、半導体装置の生産性を高くすることができる場合がある。
なお、絶縁体４１２、半導体４０６ｃ、導電体４０４の全部または一部を異なるフォトリ
ソグラフィ工程で形成してもよい。その場合、図４（Ｂ１）に示す拡大断面のように、導
電体４０４よりも絶縁体４１２または／および半導体４０６ｃが突出した（迫り出した）
形状となる場合や、図４（Ｂ２）に示す拡大断面のように、導電体４０４が絶縁体４１２
または／および半導体４０６ｃよりも突出した（迫り出した）形状となる場合がある。こ
れらに示すような形状とすることによって、形状不良が低減され、ゲートリーク電流を低
減できる場合がある。
また、ここでは導電体４０４と絶縁体４１２と半導体４０６ｃとが、上面図において同様
の形状となる例を示すが、これに限定されない。例えば、絶縁体４４２または／および半
導体４３６ｃを加工せずに用いても構わない場合がある。
次に、絶縁体４０２上、導電体４１６ａ上、導電体４１６ｂ上および導電体４０４上に、
絶縁体４０８を成膜する（図４（Ｃ）および図５ステップＳ１１３参照。）。絶縁体４０
８の成膜には、ＣＶＤ法またはＡＬＤ法を用いると好ましい。特に、ＭＯＣＶＤ法を用い
ると好ましい。
以上のようにして、トランジスタ４９０を作製することができる。トランジスタ４９０は
、各層の界面への不純物の混入が起こりにくく、かつ成膜に起因した各層へのダメージが
小さいことにより、電気特性が良好で、かつ電気特性が安定なトランジスタとなる。
または、トランジスタ４９０は、図６に示すフローチャートによっても作製することがで
きる。
図６に示すフローチャートは、図５に示したフローチャートと比べて、半導体４３６ａの
成膜後に、半導体４３６ａに酸素を添加する処理を行っている点が異なる（図６ステップ
Ｓ２０５参照。）。図６に示すステップＳ２０１乃至ステップＳ２１５の各ステップは、
図５に示したステップＳ１０１乃至ステップＳ１１３の記載を適宜参酌することができる
。
半導体４３６ａに酸素を添加する処理としては、例えば、イオン注入法、プラズマ処理法
などがある。なお、半導体４３６ａに添加された酸素は、過剰酸素となる。
イオン注入法では、原料ガスに酸素原子を含むガスを用い、被処理物に向けて加速電圧を
印加することで行えばよい。なお、酸素原子を含むガスとしては、例えば、酸素ガス、オ
ゾンガス、一酸化炭素ガス、二酸化炭素ガス、亜酸化窒素ガス、一酸化窒素ガス、二酸化
窒素ガスなどを用いることができる。特に好ましくは酸素ガスを用いる。
イオン注入法は、質量分離したイオンを用いてもよいし、質量分離していないイオンを用
いてもよい。質量分離したイオンを用いた場合、注入深さのばらつき、面内ばらつきなど
を小さく注入することができる。例えば、質量分離してＯ２ ＋イオンを用いた場合、Ｏ＋
イオンを用いた場合よりも、同じ加速電圧において浅い領域に注入することが可能となる
。したがって、半導体４３６ａが薄い場合などは、質量分離してＯ２ ＋イオンを用いるこ
とが好ましい場合がある。また、不純物の混入も少なくすることができる。一方、質量分
離していないイオンを用いた場合、高いドーズ量を短い時間で注入することができる。し
たがって、ドーズ量を多くしたい場合は、質量分離していないイオンを用いることが好ま
しい場合がある。
プラズマ処理法は、例えば、被処理物に高周波電力を印加することでプラズマを生成し、
該プラズマ中の酸素含むイオンを自己バイアス電圧によって加速することで酸素を添加す
ることができる。なお、誘導結合プラズマなどを用いても構わない。
なお、酸素を添加する処理は半導体４３６ａのみでなく、絶縁体４０２に対して行っても
構わない。例えば、半導体４３６ａを介して絶縁体４０２に酸素を添加しても構わない。
半導体４３６ａに酸素を添加する処理を行った後、半導体４３６ａ上に半導体４３６ｂを
成膜する（図２（Ｂ）および図６ステップＳ２０６参照。）。
なお、半導体４３６ａの成膜と、酸素を添加する処理と、半導体４３６ｂの成膜と、を大
気に暴露せずに続けて行うと好ましい。こうすることで、界面に不純物が混入することを
抑制することができる。
次に、半導体４３６ｂを加工して半導体４０６ｂを形成する（図６ステップＳ２０７参照
。）。
次に、半導体４３６ａを加工して半導体４０６ａを形成する（図２（Ｃ）および図６ステ
ップＳ２０７参照。）。
次に、第１の加熱処理を行うと好ましい（図６ステップＳ２０８参照。）。第１の加熱処
理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、さらに好まし
くは５２０℃以上５７０℃以下で行えばよい。第１の加熱処理は、不活性ガス雰囲気、ま
たは酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１
の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理は、不活性ガス雰囲気で
加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上ま
たは１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、半導体
４０６ａまたは／および半導体４０６ｂの結晶性を高めることや、水素や水などの不純物
を除去することなどができる。なお、第１の加熱処理を、半導体４３６ｂを成膜した後、
かつ半導体４３６ｂを加工する前に行っても構わない。なお、第１の加熱処理は、同等の
加熱処理を各層の成膜時の加熱によって兼ねることができる場合、行わなくてもよい場合
がある。
このとき、半導体４０６ａ中に酸素（過剰酸素）が含まれることにより、半導体４０６ｂ
の酸素欠損を低減することができる場合がある。また、絶縁体４０２と比べて半導体４０
６ａは半導体４０６ｂに近い。そのため、半導体４０６ａが過剰酸素を含む場合のほうが
、絶縁体４０２が過剰酸素を含む場合よりも、効果的に半導体４０６ｂの酸素欠損を低減
することができる。
また、例えば、絶縁体４０２が酸化シリコンまたは酸化窒化シリコンである場合、加熱処
理によって過剰酸素は広範囲に拡散する。一方、半導体４０６ａの場合、酸化シリコン、
酸化窒化シリコンなどと比較して加熱処理によって過剰酸素が拡散する距離が短いため、
第１の加熱処理の温度を高くすることができる。第１の加熱処理の温度を高くすることが
できるため、半導体４０６ａまたは／および半導体４０６ｂに含まれる不純物を低減でき
る。また、さらに半導体４０６ａまたは／および半導体４０６ｂの結晶性を高くすること
ができる場合がある。
なお、本明細書において、酸化窒化物とは、窒素を０．１ａｔｏｍｉｃ％以上２５ａｔｏ
ｍｉｃ％未満含む酸化物をいう。なお、窒化酸化物とは、酸素を０．１ａｔｏｍｉｃ％以
上２５ａｔｏｍｉｃ％未満含む窒化物をいう。例えば、酸化窒化シリコンは酸化窒化物で
あり、窒化酸化シリコンは窒化酸化物である。
または、トランジスタ４９０は、図７に示すフローチャートによっても作製することがで
きる。
図７に示すフローチャートは、図５に示したフローチャートと比べて、絶縁体４４２の成
膜後に、第２の加熱処理を行っている点が異なる（図７ステップＳ３１０参照。）。図７
に示すステップＳ３０１乃至ステップＳ３１５の各ステップは、図５に示したステップＳ
１０１乃至ステップＳ１１３の記載を適宜参酌することができる。
絶縁体４４２の成膜後に第２の加熱処理を行うことで、絶縁体４０２または／および半導
体４３６ａに含まれる過剰酸素が半導体４０６ｂまで移動する。半導体４０６ｂは半導体
４３６ｃで覆われているため、過剰酸素の外方拡散が起こりにくい。そのため、このタイ
ミングで第２の加熱処理を行うことで、効率的に半導体４０６ｂの欠陥（酸素欠損）を低
減することができる。なお、第２の加熱処理は、絶縁体４０２または／および半導体４３
６ａ中の過剰酸素（酸素）が半導体４０６ｂまで拡散する温度で行えばよい。例えば、第
１の加熱処理についての記載を参照しても構わない。または、第２の加熱処理は、第１の
加熱処理よりも低い温度が好ましい。第１の加熱処理と第２の加熱処理との温度差は、２
０℃以上１５０℃以下、好ましくは４０℃以上１００℃以下とする。これにより、絶縁体
４０２または／および半導体４３６ａから余分に過剰酸素（酸素）が放出することを抑え
ることができる。なお、第２の加熱処理は、同等の加熱処理を各層の成膜時の加熱によっ
て兼ねることができる場合、行わなくてもよい場合がある。
第２の加熱処理を行った後、絶縁体４４２上に導電体４３４を成膜する（図３（Ｃ）およ
び図７ステップＳ３１１参照。）。
なお、絶縁体４４２の成膜と、第２の加熱処理と、導電体４３４の成膜と、を大気に暴露
せずに続けて行うと好ましい。こうすることで、界面に不純物が混入することを抑制する
ことができる。
次に、導電体４３４を加工して導電体４０４を形成する（図７ステップＳ３１２参照。）
。
次に、絶縁体４４２を加工して絶縁体４１２を形成する（図７ステップＳ３１３参照。）
。
次に、半導体４３６ｃを加工して半導体４０６ｃを形成する（図４（Ａ）および図７ステ
ップＳ３１４参照。）。
なお、図５、図６および図７に示したトランジスタ４９０の作製方法は、組み合わせても
構わない。例えば、図６に示した酸素を添加する処理を、図７に示した作製方法に組み合
わせても構わない。
＜トランジスタ構造２＞
以下に、図１などに示したトランジスタ４９０と異なるトランジスタの例を示す。
図１などではソース電極およびドレイン電極として機能する導電体４１６ａおよび導電体
４１６ｂが、半導体４０６ｂの上面および側面、絶縁体４０２の上面などと接する例を示
したが、本発明の一態様に係るトランジスタの構造はこれに限定されない。
図８（Ａ）は、トランジスタ５９０の上面図の一例である。図８（Ａ）の一点鎖線Ｂ１−
Ｂ２および一点鎖線Ｂ３−Ｂ４に対応する断面図の一例を図８（Ｂ）に示す。なお、図８
（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。
なお、基板５００は基板４００についての記載を参照する。また、絶縁体５０１は絶縁体
４０１についての記載を参照する。また、導電体５１３は導電体４１３についての記載を
参照する。また、絶縁体５０２は絶縁体４０２についての記載を参照する。また、半導体
５０６ａは、半導体４０６ａについての記載を参照する。また、半導体５０６ｂは、半導
体４０６ｂについての記載を参照する。また、導電体５１６ａおよび導電体５１６ｂは導
電体４１６ａおよび導電体４１６ｂについての記載を参照する。また、半導体５０６ｃは
、半導体４０６ｃについての記載を参照する。また、絶縁体５１２は絶縁体４１２につい
ての記載を参照する。また、導電体５０４は導電体４０４についての記載を参照する。ま
た、絶縁体５０８は絶縁体４０８についての記載を参照する。
図８に示すトランジスタは、導電体５１６ａおよび導電体５１６ｂは、半導体５０６ｂの
側面と接しない。したがって、第１のゲート電極として機能する導電体５０４から半導体
５０６ｂの側面に向けて印加される電界が、導電体５１６ａおよび導電体５１６ｂによっ
て遮蔽されにくい構造である。また、導電体５１６ａおよび導電体５１６ｂは、絶縁体５
０２の上面と接しない。そのため、絶縁体５０２から放出される過剰酸素（酸素）が導電
体５１６ａおよび導電体５１６ｂを酸化させるために消費されない。したがって、絶縁体
５０２から放出される過剰酸素（酸素）を、半導体５０６ｂの酸素欠損を低減するために
効率的に利用することのできる構造である。即ち、図８に示す構造のトランジスタは、高
いオン電流、高い電界効果移動度、低いサブスレッショルドスイング値、高い信頼性など
を有する優れた電気特性のトランジスタである。
＜トランジスタ構造２の作製方法＞
以下では、上述したトランジスタ５９０の作製方法について、図９、図１０、図１１およ
び図１２を用いて説明する。
まず、基板５００を準備する（図１２ステップＳ４０１参照。）。
次に、基板５００上に絶縁体５０１を成膜する（図１２ステップＳ４０２参照。）。なお
、絶縁体５０１の成膜には、ＣＶＤ法またはＡＬＤ法を用いると好ましい。特に、ＭＯＣ
ＶＤ法を用いると好ましい。
次に、絶縁体５０１上に導電体を成膜する（図１２ステップＳ４０２参照。）。該導電体
の成膜には、ＣＶＤ法またはＡＬＤ法を用いると好ましい。特に、ＭＣＶＤ法を用いると
好ましい。
ここで、絶縁体５０１と導電体とを大気に暴露せずに、続けて成膜することが好ましい。
こうすることで、界面に不純物が混入することを抑制することができる。
なお、ここでは絶縁体５０１と導電体とを連続成膜した例を示したが、これに限定されな
い。例えば、絶縁体５０１と導電体とを連続成膜しなくても構わない場合ある。
次に、導電体を加工して導電体５１３を形成する（図９（Ａ）および図１２ステップＳ４
０３参照。）。
次に、絶縁体５０１上および導電体５１３上に、絶縁体５０２を成膜する（図１２ステッ
プＳ４０４参照。）。絶縁体５０２の成膜には、ＣＶＤ法またはＡＬＤ法を用いると好ま
しい。特に、ＰＥＣＶＤ法またはＭＯＣＶＤ法を用いると好ましい。
次に、絶縁体５０２上に、半導体５３６ａを成膜する（図１２ステップＳ４０４参照。）
。半導体５３６ａの成膜には、ＣＶＤ法またはＡＬＤ法を用いると好ましい。特に、ＭＯ
ＣＶＤ法を用いると好ましい。このとき、反応ガスとして酸素、オゾンなどの酸化性ガス
を用いることで、絶縁体５０２に過剰酸素を添加することができる場合がある。なお、半
導体５３６ａは、後に図８に示した半導体５０６ａとなる半導体である。
次に、半導体５３６ａ上に、半導体５３６ｂを成膜する（図１２ステップＳ４０４参照。
）。半導体５３６ｂの成膜には、ＣＶＤ法またはＡＬＤ法を用いると好ましい。特に、Ｍ
ＯＣＶＤ法を用いると好ましい。このとき、反応ガスとして酸素、オゾンなどの酸化性ガ
スを用いることで、絶縁体５０２または／および半導体５３６ａに過剰酸素を添加するこ
とができる場合がある。なお、半導体５３６ｂは、後に図８に示した半導体５０６ｂとな
る半導体である。
次に、半導体５３６ｂ上に、導電体５１６を成膜する（図９（Ｂ）および図１２ステップ
Ｓ４０４参照。）。なお、導電体５１６は、後に図８に示した導電体５１６ａおよび導電
体５１６ｂとなる導電体である。
導電体５１６の成膜には、ＣＶＤ法またはＡＬＤ法を用いると好ましい。特に、ＭＣＶＤ
法を用いると好ましい。導電体５１６をＣＶＤ法またはＡＬＤ法を用いて成膜することで
、半導体５３６ｂへのダメージを小さくすることができる。そのため、ダメージによって
半導体５３６ｂに低抵抗領域が形成されることを抑制することができる。また、導電体５
１６と半導体５３６ｂとの混合層の形成を抑制することができる。
例えば、絶縁体５０２と半導体５３６ａと半導体５３６ｂと導電体５１６とを連続成膜す
ることで、各界面に不純物が混入することを抑制することができる。即ち、絶縁体５０２
と半導体５３６ａと半導体５３６ｂと導電体５１６とを連続成膜することで、各界面にお
ける界面準位密度を低くすることができる。また、これらの成膜に、ダメージの小さい成
膜方法を用いることでも、各界面における界面準位密度を低くすることができる。したが
って、トランジスタ５９０の電気特性を良好、かつ安定にすることができる。また、絶縁
体５０２は、導電体５１３をゲート電極として用いた場合にゲート絶縁体として機能する
。また、半導体５３６ａもゲート絶縁体として機能する場合がある。
次に、導電体５１６を加工して導電体５１７を形成する（図９（Ｃ）および図１２ステッ
プＳ４０５参照。）。導電体５１７は、ハードマスクとしての機能を有する。
次に、半導体５３６ｂを加工して半導体５０６ｂを形成する（図１２ステップＳ４０６参
照。）。
次に、半導体５３６ａを加工して半導体５０６ａを形成する（図１０（Ａ）および図１２
ステップＳ４０６参照。）。
なお、導電体５１６と半導体５３６ｂと半導体５３６ａとの加工の少なくとも一部は、同
じ工程で行っても構わない。導電体５１６と半導体５３６ｂと半導体５３６ａとの加工の
少なくとも一部を同じ工程で行うことで、半導体装置の生産性を高くすることができる場
合がある。
なお、半導体５３６ａの加工の際に、絶縁体５０２の一部をエッチングしても構わない。
即ち、絶縁体５０２が、半導体５０６ａおよび半導体５０６ｂと接する領域に凸部を有し
ても構わない（図１０（Ｃ）参照。）。絶縁体５０２の一部が凸部を有することで、ｓ−
ｃｈａｎｎｅｌ構造を実現しやすくなる場合がある。
次に、導電体５１７を加工して、導電体５１６ａおよび導電体５１６ｂを形成する（図１
０（Ｂ）および図１２ステップＳ４０７参照。）。
次に、絶縁体５０２上、半導体５０６ｂ上、導電体５１６ａ上および導電体５１６ｂ上に
、半導体５３６ｃを成膜する（図１２ステップＳ４０８参照。）。半導体５３６ｃの成膜
には、ＣＶＤ法またはＡＬＤ法を用いると好ましい。特に、ＭＯＣＶＤ法を用いると好ま
しい。このとき、反応ガスとして酸素、オゾンなどの酸化性ガスを用いることで、絶縁体
５０２、半導体５０６ａ、半導体５０６ｂのいずれか一以上に過剰酸素を添加することが
できる場合がある。なお、半導体５３６ｃは、後に図８に示した半導体５０６ｃとなる半
導体である。
次に、半導体５３６ｃ上に、絶縁体５４２を成膜する（図１２ステップＳ４０８参照。）
。絶縁体５４２の成膜には、ＣＶＤ法またはＡＬＤ法を用いると好ましい。特に、ＭＯＣ
ＶＤ法を用いると好ましい。このとき、反応ガスとして酸素、オゾンなどの酸化性ガスを
用いることで、絶縁体５０２、半導体５０６ａ、半導体５０６ｂ、半導体５３６ｃのいず
れか一以上に過剰酸素を添加することができる場合がある。なお、絶縁体５４２は、後に
図８に示した絶縁体５１２となる絶縁体である。
次に、絶縁体５４２上に、導電体５３４を成膜する（図１０（Ｃ）および図１２ステップ
Ｓ４０８参照。）。導電体５３４の成膜には、ＣＶＤ法またはＡＬＤ法を用いると好まし
い。特に、ＭＣＶＤ法を用いると好ましい。なお、導電体５３４は、後に図８に示した導
電体５０４となる導電体である。
ここで、半導体５３６ｃと絶縁体５４２と導電体５３４とを連続成膜することが好ましい
。こうすることで、各界面に不純物が混入することを抑制することができる。即ち、半導
体５３６ｃと絶縁体５４２と導電体５３４とを連続成膜することで、各界面における界面
準位密度を低くすることができる。また、これらの成膜に、ダメージの小さい成膜方法を
用いることでも、各界面における界面準位密度を低くすることができる。したがって、ト
ランジスタ５９０の電気特性を良好、かつ安定にすることができる。また、後に絶縁体５
１２となる絶縁体５４２は、後に導電体５０４となる導電体５３４をゲート電極として用
いた場合にゲート絶縁体として機能する。また、半導体５３６ｃもゲート絶縁体として機
能する場合がある。
次に、導電体５３４を加工して導電体５０４を形成する（図１２ステップＳ４０９参照。
）。
次に、絶縁体５４２を加工して絶縁体５１２を形成する（図１２ステップＳ４１０参照。
）。
次に、半導体５３６ｃを加工して半導体５０６ｃを形成する（図１１（Ａ）および図１２
ステップＳ４１１参照。）。
なお、導電体５３４と絶縁体５４２と半導体５３６ｃとの加工は、同じ工程で行っても構
わない。導電体５３４と絶縁体５４２と半導体５３６ｃとの加工を同じ工程で行うことで
、半導体装置の生産性を高くすることができる場合がある。
なお、絶縁体５１２、半導体５０６ｃ、導電体５０４の全部または一部を異なるフォトリ
ソグラフィ工程で形成してもよい。その場合、導電体５０４よりも絶縁体５１２または／
および半導体５０６ｃが突出した（迫り出した）形状となる場合や、導電体５０４が絶縁
体５１２または／および半導体５０６ｃよりも突出した（迫り出した）形状となる場合が
ある。これらに示すような形状とすることによって、形状不良が低減され、ゲートリーク
電流を低減できる場合がある。
また、ここでは導電体５０４と絶縁体５１２と半導体５０６ｃとが、上面図において同様
の形状となる例を示すが、これに限定されない。例えば、絶縁体５４２または／および半
導体５３６ｃを加工せずに用いても構わない場合がある。
次に、絶縁体５０２上、導電体５１６ａ上、導電体５１６ｂ上および導電体５０４上に、
絶縁体５０８を成膜する（図１１（Ｂ）および図１２ステップＳ４１２参照。）。絶縁体
５０８の成膜には、ＣＶＤ法またはＡＬＤ法を用いると好ましい。特に、ＭＯＣＶＤ法を
用いると好ましい。
以上のようにして、トランジスタ５９０を作製することができる。トランジスタ５９０は
、各層の界面への不純物の混入が起こりにくく、かつ成膜に起因した各層へのダメージが
小さいことにより、電気特性が良好で、かつ電気特性が安定なトランジスタとなる。
または、トランジスタ５９０は、図１３に示すフローチャートによっても作製することが
できる。
図１３に示すフローチャートは、図１２に示したフローチャートと比べて、半導体５３６
ａの成膜後に、半導体５３６ａに酸素を添加する処理を行っている点が異なる（図１３ス
テップＳ５０５参照。）。図１３に示すステップＳ５０１乃至ステップＳ５１５の各ステ
ップは、図１２に示したステップＳ４０１乃至ステップＳ４１３の記載を適宜参酌するこ
とができる。
半導体５３６ａに酸素を添加する処理としては、例えば、イオン注入法、プラズマ処理法
などがある。なお、半導体５３６ａに添加された酸素は、過剰酸素となる。半導体５３６
ａに酸素を添加する処理は、半導体４３６ａに酸素を添加する処理についての記載を参照
する。
なお、酸素を添加する処理は半導体５３６ａのみでなく、絶縁体５０２に対して行っても
構わない。例えば、半導体５３６ａを介して絶縁体５０２に酸素を添加しても構わない。
半導体５３６ａに酸素を添加する処理を行った後、半導体５３６ａ上に半導体５３６ｂを
成膜する（図１３ステップＳ５０６参照。）。
なお、半導体５３６ａの成膜と、酸素を添加する処理と、半導体５３６ｂの成膜と、を大
気に暴露せずに続けて行うと好ましい。こうすることで、界面に不純物が混入することを
抑制することができる。
次に、半導体５３６ｂ上に、導電体５１６を成膜する（図１３ステップＳ５０６参照。）
。
半導体５３６ｂと導電体５１６とを連続成膜することで、界面に不純物が混入することを
抑制することができる。即ち、半導体５３６ｂと導電体５１６とを連続成膜することで、
界面における界面準位密度を低くすることができる。また、これらの成膜に、ダメージの
小さい成膜方法を用いることでも、各界面における界面準位密度を低くすることができる
。
または、トランジスタ５９０は、図１４に示すフローチャートによっても作製することが
できる。
図１４に示すフローチャートは、図１２に示したフローチャートと比べて、半導体５３６
ｂの成膜後に第１の加熱処理を行っている点、および絶縁体５４２の成膜後に第２の加熱
処理を行っている点が異なる（図１４ステップＳ６０５および図１４ステップＳ６１１参
照。）。図１４に示すステップＳ６０１乃至ステップＳ６１５の各ステップは、図１２に
示したステップＳ４０１乃至ステップＳ４１３の記載を適宜参酌することができる。
第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、
さらに好ましくは５２０℃以上５７０℃以下で行えばよい。第１の加熱処理は、不活性ガ
ス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気
で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理は、不活性
ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上
、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によ
って、半導体５３６ａまたは／および半導体５３６ｂの結晶性を高めることや、水素や水
などの不純物を除去することなどができる。なお、第１の加熱処理は、同等の加熱処理を
各層の成膜時の加熱によって兼ねることができる場合、行わなくてもよい場合がある。
第１の加熱処理を行った後、半導体５３６上に導電体５１６を成膜する（図９（Ｂ）およ
び図１４ステップＳ６０６）
絶縁体５４２の成膜後に第２の加熱処理を行うことで、絶縁体５０２または／および半導
体５３６ａに含まれる過剰酸素が半導体５０６ｂまで移動する。半導体５０６ｂは半導体
５３６ｃで覆われているため、過剰酸素の外方拡散が起こりにくい。そのため、このタイ
ミングで第２の加熱処理を行うことで、効率的に半導体５０６ｂの欠陥（酸素欠損）を低
減することができる。なお、第２の加熱処理は、絶縁体５０２または／および半導体５３
６ａ中の過剰酸素（酸素）が半導体５０６ｂまで拡散する温度で行えばよい。例えば、第
１の加熱処理についての記載を参照しても構わない。または、第２の加熱処理は、第１の
加熱処理よりも低い温度が好ましい。第１の加熱処理と第２の加熱処理との温度差は、２
０℃以上１５０℃以下、好ましくは４０℃以上１００℃以下とする。これにより、絶縁体
５０２から余分に過剰酸素（酸素）が放出することを抑えることができる。なお、第２の
加熱処理は、同等の加熱処理を各層の成膜時の加熱によって兼ねることができる場合、行
わなくてもよい場合がある。
第２の加熱処理を行った後、絶縁体５４２上に導電体５３４を成膜する（図１０（Ｃ）お
よび図１４ステップＳ６１２参照。）。
なお、絶縁体５４２の成膜と、第２の加熱処理と、導電体５３４の成膜と、を大気に暴露
せずに続けて行うと好ましい。こうすることで、界面に不純物が混入することを抑制する
ことができる。
次に、導電体５３４を加工して導電体５０４を形成する（図１４ステップＳ６１３参照。
）。
次に、絶縁体５４２を加工して絶縁体５１２を形成する（図１４ステップＳ６１４参照。
）。
次に、半導体５３６ｃを加工して半導体５０６ｃを形成する（図１１（Ａ）および図１４
ステップＳ６１５参照。）。
なお、図１２、図１３および図１４に示したトランジスタ５９０の作製方法は、組み合わ
せても構わない。例えば、図１３に示した酸素を添加する処理を、図１４に示した作製方
法に組み合わせても構わない。
＜成膜装置＞
以下では、本発明の一態様に係る半導体装置を製造する際に用いることが可能な、成膜装
置の一例について説明する。
図１５（Ａ）に示す成膜装置を含む製造装置は、ロード室７０２、搬送室７１０、処理室
７０３、処理室７０５、処理室７３１、アンロード室７０６を少なくとも有する。また、
図１５（Ａ）に示す製造装置は、大気に触れることなく、連続的に成膜を行うことができ
る。そのため、積層膜を成膜する場合、膜中および膜の界面へ不純物の混入を防止するこ
とができる。なお、製造装置のチャンバー（ロード室、処理室、搬送室、成膜室、アンロ
ード室などを含む）は、チャンバー内壁への水分の付着などを防ぐため、露点が−６０℃
未満、好ましくは−８０℃未満、さらに好ましくは−１００℃未満の不活性ガス（窒素ガ
ス、希ガスなど）を充填させておくことが好ましい。または、圧力を１Ｐａ未満、好まし
くは０．１Ｐａ未満、さらに好ましくは１×１０−４Ｐａ未満の減圧状態とする。
また、処理室７０４、処理室７０５、処理室７３１の少なくともいずれかを、ＣＶＤ法を
利用する成膜室、またはＡＬＤ法を利用する成膜室としてもよい。または、処理室７０４
、処理室７０５、処理室７３１の少なくともいずれかを、イオン注入法を利用する処理室
、プラズマ処理法を利用する処理室としてもよい。または、処理室７０４、処理室７０５
、処理室７３１の少なくともいずれかを、加熱処理室としてもよい。
例えば、処理室７３１にて半導体を成膜し、処理室７０４にて絶縁体を成膜し、処理室７
０５にて導電体を成膜してもよい。その場合、それらの積層膜を大気に触れることなく、
連続的に成膜することができる。
まず、基板７２０をロード室７０２に搬入する。次に、搬送室７１０の搬送ユニット７０
７によって基板を処理室７０３に搬送する。処理室７０３では、基板表面を洗浄する処理
や加熱処理を行う。次に、基板を処理室７３１に搬送して半導体を成膜する。処理室７０
３で処理されることによって、基板表面を清浄化することができる。また、基板表面の処
理から半導体の成膜までの間に大気に触れないため、不純物などが基板表面に付着するこ
とを抑制できる。
次に、搬送ユニット７０７によって基板を処理室７０４に搬送して酸化ハフニウムなどの
絶縁体を成膜する。次に、搬送ユニット７０７によって基板を処理室７０５に搬送してタ
ングステンなどの導電体を成膜する。次に、搬送ユニット７０７によって基板をアンロー
ド室７０６に搬送する。以上の手順により、半導体、絶縁体および導電体を順に積層する
ことができる。
または、例えば、処理室７３１にて半導体を成膜し、処理室７０４にて酸素を添加する処
理を行い、処理室７０５にて半導体を成膜してもよい。または、例えば、処理室７３１に
て半導体を成膜し、処理室７０４にて加熱処理を行い、処理室７０５にて導電体を成膜し
てもよい。
図１５（Ｂ）に熱ＣＶＤ装置の一例を示す。熱ＣＶＤ装置は、基板の搬入されたチャンバ
ーに原料ガス（一種または複数種）、酸化剤（Ｏ２、Ｏ３など）などを同時に供給し、基
板近傍または基板表面で反応させ、生成物を堆積させることで成膜を行う。
熱ＣＶＤ装置の処理室７３１は、基板ホルダ７１９と、複数の原料ガスの導入口の接続さ
れた部材７２１と、排気装置７１８とを少なくとも有する。原料ガスの導入口には、それ
ぞれ供給管、圧力調整器、バルブ、マスフローコントローラ（マスフローコントローラ７
２２、マスフローコントローラ７２４、マスフローコントローラ７２６、マスフローコン
トローラ７２８）を介して原料供給部（原料供給部７２３、原料供給部７２５、原料供給
部７２７、原料供給部７２９）と接続されており、排出口は、排出管やバルブや圧力調整
器を介して排気装置７１８と接続されている。
成膜時の処理室７３１内は大気圧としてもよいし、減圧としてもよい。
また、原料ガスを供給する際には、シャワーヘッドのような複数の開口部から原料ガスを
供給してもよい。
また、基板面内における膜の厚さを均一にするため、基板ホルダ７１９を回転させ、基板
ホルダ７１９に固定されている基板７２０を回転させてもよい。
なお、熱ＣＶＤ法は、プラズマを用いないため、プラズマに起因して膜に欠陥が生成され
ることがない。
熱ＣＶＤ法によって、金属、半導体、絶縁体など様々な膜を形成することができる。例え
ば、Ｉｎ−Ｇａ−Ｚｎ酸化物を成膜する場合には、原料ガスとして、トリメチルインジウ
ム（（ＣＨ３）３Ｉｎ）、トリメチルガリウム（（ＣＨ３）３Ｇａ）、およびジメチル亜
鉛（（ＣＨ３）２Ｚｎ）などを用いる。ただし、Ｉｎ−Ｇａ−Ｚｎ酸化物の原料ガスは、
これらの組み合わせに限定されない。例えば、トリメチルガリウムに代えてトリエチルガ
リウム（（Ｃ２Ｈ５）３Ｇａ）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛
（（Ｃ２Ｈ５）２Ｚｎ）を用いることもできる。また、例えば、酸化ガリウムを成膜する
場合には、原料ガスとして、トリメチルガリウムまたはトリエチルガリウムを用いればよ
い。
また、図１５（Ａ）では搬送室７１０の上面形状が六角形であるマルチチャンバーの製造
装置の例を示しているが、それより角の多い多角形（七角形、八角形など）としてより多
くのチャンバーと連結させてもよい。または、搬送室７１０の上面形状が五角形または四
角形であるマルチチャンバーの製造装置であってもよい。また、チャンバーを複数連結す
ることで搬送室を省略した、インライン製造装置としてもよい。インライン製造装置は、
搬送室が少ないことにより、搬送の時間が短くできるため、生産性の高い製造装置である
。なお、図１５（Ａ）では枚葉式の製造装置の例を示したが、複数枚の基板を一度に成膜
するバッチ式の成膜装置としてもよい。また、各処理室にクリーニング（例えばプラズマ
クリーニングなど）を行うための機構を有してもよい。
また、図１５（Ｂ）においては、処理室７０４、処理室７０５および処理室７３１に熱Ｃ
ＶＤ装置を用いる例を示したが、いずれか一を、スパッタリング法を利用した成膜室やＡ
ＬＤ法を利用した成膜室など、そのほかの成膜法を利用した成膜室としてもよい。
＜半導体装置＞
以下では、本発明の一態様に係る半導体装置を例示する。
＜回路＞
以下では、本発明の一態様に係るトランジスタを利用した回路の一例について説明する。
〔ＣＭＯＳインバータ〕
図１６（Ａ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のト
ランジスタ２１００を直列に接続し、かつそれぞれのゲートを接続した、いわゆるＣＭＯ
Ｓインバータの構成を示している。
〔ＣＭＯＳアナログスイッチ〕
また図１６（Ｂ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれ
ぞれのソースとドレインを接続した構成を示している。このような構成とすることで、い
わゆるＣＭＯＳアナログスイッチとして機能させることができる。
〔記憶装置の例〕
本発明の一態様に係るトランジスタを用いた、電力が供給されない状況でも記憶内容の保
持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図１７
に示す。
図１７（Ａ）に示す半導体装置は、第１の半導体を用いたトランジスタ３２００と第２の
半導体を用いたトランジスタ３３００、および容量素子３４００を有している。なお、ト
ランジスタ３３００としては、上述したトランジスタを用いることができる。
トランジスタ３３００は、酸化物半導体を用いたトランジスタである。トランジスタ３３
００のオフ電流が小さいことにより、半導体装置の特定のノードに長期にわたり記憶内容
を保持することが可能である。つまり、リフレッシュ動作を必要としない、またはリフレ
ッシュ動作の頻度が極めて少なくすることが可能となるため、消費電力の低い半導体装置
となる。
図１７（Ａ）において、第１の配線３００１はトランジスタ３２００のソースと電気的に
接続され、第２の配線３００２はトランジスタ３２００のドレインと電気的に接続される
。また、第３の配線３００３はトランジスタ３３００のソース、ドレインの一方と電気的
に接続され、第４の配線３００４はトランジスタ３３００のゲートと電気的に接続されて
いる。そして、トランジスタ３２００のゲート、およびトランジスタ３３００のソース、
ドレインの他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３０
０５は容量素子３４００の電極の他方と電気的に接続されている。
図１７（Ａ）に示す半導体装置は、トランジスタ３２００のゲートの電位が保持可能とい
う特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能であ
る。
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トラ
ンジスタ３３００が導通状態となる電位にして、トランジスタ３３００を導通状態とする
。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート、および容
量素子３４００の電極の一方と電気的に接続するノードＦＧに与えられる。即ち、トラン
ジスタ３２００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる
二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）
のどちらかが与えられるものとする。その後、第４の配線３００４の電位を、トランジス
タ３３００が非導通状態となる電位にして、トランジスタ３３００を非導通状態とするこ
とにより、ノードＦＧに電荷が保持される（保持）。
トランジスタ３３００のオフ電流は極めて小さいため、ノードＦＧの電荷は長期間にわた
って保持される。
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与
えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、第２の配線
３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ
３２００をｎチャネル型とすると、トランジスタ３２００のゲートにＨｉｇｈレベル電荷
が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３２００の
ゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌよ
り低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３２００を
「導通状態」とするために必要な第５の配線３００５の電位をいうものとする。したがっ
て、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることによ
り、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧ
にＨｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞
Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「導通状態」となる。一方、ノードＦＧ
にＬｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖ
ｔｈ＿Ｌ）となっても、トランジスタ３２００は「非導通状態」のままである。このため
、第２の配線３００２の電位を判別することで、ノードＦＧに保持されている情報を読み
出すことができる。
なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報
を読み出さなくてはならない。ほかのメモリセルの情報を読み出さないためには、ノード
ＦＧに与えられた電荷によらずトランジスタ３２００が「非導通状態」となるような電位
、つまり、Ｖｔｈ＿Ｈより低い電位を第５の配線３００５に与えればよい。または、ノー
ドＦＧに与えられた電荷によらずトランジスタ３２００が「導通状態」となるような電位
、つまり、Ｖｔｈ＿Ｌより高い電位を第５の配線３００５に与えればよい。
図１７（Ｂ）に示す半導体装置は、トランジスタ３２００を有さない点で図１７（Ａ）に
示した半導体装置と異なる。この場合も図１７（Ａ）に示した半導体装置と同様の動作に
より情報の書き込みおよび保持動作が可能である。
図１７（Ｂ）に示す半導体装置における、情報の読み出しについて説明する。トランジス
タ３３００が導通状態になると、浮遊状態である第３の配線３００３と容量素子３４００
とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結
果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量
素子３４００の電極の一方の電位（または容量素子３４００に蓄積された電荷）によって
、異なる値をとる。
例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第３
の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の
電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×
ＶＢ０＋ＣＶ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子
３４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、
電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋ＣＶ１）
／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（Ｃ
Ｂ×ＶＢ０＋ＣＶ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すこと
ができる。
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体が適用されたトラ
ンジスタを用い、トランジスタ３３００として第２の半導体が適用されたトランジスタを
駆動回路上に積層して配置する構成とすればよい。
以上に示した半導体装置は、酸化物半導体を用いたオフ電流の極めて小さいトランジスタ
を適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフ
レッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可
能となるため、消費電力の低い半導体装置を実現することができる。また、電力の供給が
ない場合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって
記憶内容を保持することが可能である。
また、該半導体装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こ
りにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注
入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といっ
た問題が全く生じない。即ち、本発明の一態様に係る半導体装置は、従来の不揮発性メモ
リで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した半導体
装置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが
行われるため、高速な動作が可能となる。
＜ＲＦタグ＞
以下では、上述したトランジスタ、または記憶装置を含むＲＦタグについて、図１８を用
いて説明する。
本発明の一態様に係るＲＦタグは、内部に記憶回路を有し、記憶回路に情報を記憶し、非
接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴
から、ＲＦタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証
システムなどに用いることが可能である。なお、これらの用途に用いるためには高い信頼
性が要求される。
ＲＦタグの構成について図１８を用いて説明する。図１８は、ＲＦタグの構成例を示すブ
ロック図である。
図１８に示すようにＲＦタグ８００は、通信器８０１（質問器、リーダ／ライタなどとも
いう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ８
０４を有する。またＲＦタグ８００は、整流回路８０５、定電圧回路８０６、復調回路８
０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している。
なお、復調回路８０７に含まれる整流作用を示すトランジスタの半導体には、逆方向電流
を十分に抑制することが可能な、例えば、酸化物半導体を用いてもよい。これにより、逆
方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを防止でき
る。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることができる。な
お、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁
結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式
の３つに大別される。ＲＦタグ８００は、そのいずれの方式に用いることも可能である。
次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたアン
テナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８
０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流
、例えば、半波２倍圧整流し、後段の容量素子により、整流された信号を平滑化すること
で入力電位を生成するための回路である。なお、整流回路８０５の入力側または出力側に
は、リミッタ回路を有してもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内
部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御す
るための回路である。
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための
回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよ
い。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０
９のリセット信号を生成するための回路である。
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成す
るための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応
じて変調をおこなうための回路である。
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、
入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを
有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行
うための回路である。
なお、上述の各回路は、適宜、取捨することができる。
ここで、上述した記憶装置を、記憶回路８１０に用いることができる。本発明の一態様に
係る記憶装置は、電源が遮断された状態であっても情報を保持できるため、ＲＦタグに好
適である。さらに本発明の一態様に係る記憶装置は、データの書き込みに必要な電力（電
圧）が従来の不揮発性メモリに比べて低いため、データの読み出し時と書込み時の最大通
信距離の差を生じさせないことも可能である。さらに、データの書き込み時に電力が不足
し、誤動作または誤書込みが生じることを抑制することができる。
また、本発明の一態様に係る記憶装置は、不揮発性メモリとして用いることが可能である
ため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデ
ータを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないようにし
ておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷すること
で、作製したＲＦタグすべてについて固有番号を付与するのではなく、出荷する良品にの
み固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になること
がなく出荷後の製品に対応した顧客管理が容易となる。
＜ＲＦタグの使用例＞
以下では、本発明の一態様に係るＲＦタグの使用例について図１９を用いて説明する。Ｒ
Ｆタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書
類（運転免許証や住民票等、図１９（Ａ）参照。）、包装用容器類（包装紙やボトル等、
図１９（Ｃ）参照。）、記録媒体（ＤＶＤやビデオテープ等、図１９（Ｂ）参照。）、乗
り物類（自転車等、図１９（Ｄ）参照。）、身の回り品（鞄や眼鏡等）、食品類、植物類
、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表
示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、もしくは各物品
に取り付ける荷札（図１９（Ｅ）および図１９（Ｆ）参照。）等に設けて使用することが
できる。
本発明の一態様に係るＲＦタグ４０００は、表面に貼る、または埋め込むことにより、物
品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれ
ば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ
４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザ
イン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書
類等に本発明の一態様に係るＲＦタグ４０００により、認証機能を付与することができ、
この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒
体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係る
ＲＦタグ４０００を取り付けることにより、検品システム等のシステムの効率化を図るこ
とができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグ４０００を取り
付けることにより、盗難などに対するセキュリティ性を高めることができる。
以上のように、本発明の一態様に係るＲＦタグは、上述したような各用途に用いることが
できる。
＜ＣＰＵ＞
以下では、上述したトランジスタや上述した記憶装置などの半導体装置を含むＣＰＵにつ
いて説明する。
図２０は、上述したトランジスタを一部に用いたＣＰＵの一例の構成を示すブロック図で
ある。
図２０に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔ
ｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラク
ションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ
１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１
１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９を有し
ている。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１
１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、
図２０に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその
用途によって多種多様な構成を有している。例えば、図２０に示すＣＰＵまたは演算回路
を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するよ
うな構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、
例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、および
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号
ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記
各種回路に供給する。
図２０に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ
１１９６のメモリセルとして、上述したトランジスタや記憶装置などを用いることができ
る。
図２０に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの
指示に従い、レジスタ１１９６における保持動作の選択を行う。即ち、レジスタ１１９６
が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子
によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択
されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容
量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行
われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
図２１は、レジスタ１１９６として用いることのできる記憶素子１２００の回路図の一例
である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮
断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と
、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有す
る。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２
１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、
インダクタなどのその他の素子をさらに有していてもよい。
ここで、回路１２０２には、上述した記憶装置を用いることができる。記憶素子１２００
への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートにはＧ
ＮＤ（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする
。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とする
。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用い
て構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）の
トランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端
子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２
の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３は
トランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の
端子の間の導通または非導通（つまり、トランジスタ１２１３の導通状態または非導通状
態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとド
レインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソース
とドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力さ
れる制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、
トランジスタ１２１４の導通状態または非導通状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のう
ちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部
分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位
を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ
１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接
続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの
他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一
方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソ
ースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続さ
れる。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方
）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方
）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、
は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対
の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電
源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる
。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配
線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他
方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等
）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０
８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ
線）と電気的に接続される。
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を
積極的に利用することによって省略することも可能である。
トランジスタ１２０９のゲートには、制御信号ＷＥが入力される。スイッチ１２０３およ
びスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２
の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２
の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態
となる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータ
に対応する信号が入力される。図２１では、回路１２０１から出力された信号が、トラン
ジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の
第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、
論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介し
て回路１２０１に入力される。
なお、図２１では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとド
レインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回
路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子
（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反
転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、
入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合
に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）
から出力される信号を当該ノードに入力することができる。
また、図２１において、記憶素子１２００に用いられるトランジスタのうち、トランジス
タ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる膜または基板１１９
０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン膜または
シリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子
１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体で形成されるトラン
ジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外に
も、チャネルが酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのトラ
ンジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成され
るトランジスタとすることもできる。
図２１における回路１２０１には、例えばフリップフロップ回路を用いることができる。
また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いる
ことができる。
本発明の一態様に係る半導体装置では、記憶素子１２００に電源電圧が供給されない間は
、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８
によって保持することができる。
また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例
えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有する
シリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため
、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２０
０に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保
たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ
）を保持することが可能である。
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動
作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が
元のデータを保持しなおすまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ
１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開
された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（
導通状態、または非導通状態）に変換して、回路１２０２から読み出すことができる。そ
れ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信
号を正確に読み出すことが可能である。
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの
記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐこ
とができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰
することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、また
は複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を
抑えることができる。
記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（
Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒ
ｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−ＩＤ（Ｒａｄｉ
ｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能である。
＜表示装置＞
以下では、本発明の一態様に係る表示装置の構成例について説明する。
［構成例］
図２２（Ａ）には、本発明の一態様に係る表示装置の上面図を示す。また、図２２（Ｂ）
には、本発明の一態様に係る表示装置の画素に液晶素子を用いた場合における画素回路を
示す。また、図２２（Ｃ）には、本発明の一態様に係る表示装置の画素に有機ＥＬ素子を
用いた場合における画素回路を示す。
画素に用いるトランジスタは、上述したトランジスタを用いることができる。ここでは、
ｎチャネル型のトランジスタを用いる例を示す。なお、画素に用いたトランジスタと、同
一工程を経て作製したトランジスタを駆動回路として用いても構わない。このように、画
素や駆動回路に上述したトランジスタを用いることにより、表示品位が高い、または／お
よび信頼性の高い表示装置となる。
アクティブマトリクス型表示装置の一例を図２２（Ａ）に示す。表示装置の基板５０００
上には、画素部５００１、第１の走査線駆動回路５００２、第２の走査線駆動回路５００
３、信号線駆動回路５００４が配置される。画素部５００１は、複数の信号線によって信
号線駆動回路５００４と電気的に接続され、複数の走査線によって第１の走査線駆動回路
５００２、および第２の走査線駆動回路５００３と電気的に接続される。なお、走査線と
信号線とによって区切られる領域には、それぞれ表示素子を有する画素が配置されている
。また、表示装置の基板５０００は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉ
ｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともい
う）に電気的に接続されている。
第１の走査線駆動回路５００２、第２の走査線駆動回路５００３および信号線駆動回路５
００４は、画素部５００１と同じ基板５０００上に形成される。そのため、駆動回路を別
途作製する場合と比べて、表示装置を作製するコストを低減することができる。また、駆
動回路を別途作製した場合、配線間の接続数が増える。したがって、同じ基板５０００上
に駆動回路を設けることで、配線間の接続数を減らすことができ、信頼性の向上、または
／および歩留まりの向上を図ることができる。
〔液晶表示装置〕
また、画素の回路構成の一例を図２２（Ｂ）に示す。ここでは、ＶＡ型液晶表示装置の画
素などに適用することができる画素回路を示す。
この画素回路は、一つの画素に複数の画素電極を有する構成に適用できる。それぞれの画
素電極は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動でき
るように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極
に印加する信号を、独立して制御できる。
トランジスタ５０１６の走査線５０１２と、トランジスタ５０１７の走査線５０１３には
、異なるゲート信号を与えることができるように分離されている。一方、信号線５０１４
は、トランジスタ５０１６とトランジスタ５０１７で共通に用いられている。トランジス
タ５０１６とトランジスタ５０１７は上述したトランジスタを適宜用いることができる。
これにより、表示品位が高い、または／および信頼性の高い液晶表示装置を提供すること
ができる。
また、トランジスタ５０１６には、第１の画素電極が電気的に接続され、トランジスタ５
０１７には、第２の画素電極が電気的に接続される。第１の画素電極と第２の画素電極と
は分離されている。なお、第１の画素電極及び第２の画素電極の形状としては、特に限定
は無い。例えば、第１の画素電極は、Ｖ字状とすればよい。
トランジスタ５０１６のゲート電極は走査線５０１２と電気的に接続され、トランジスタ
５０１７のゲート電極は走査線５０１３と電気的に接続されている。走査線５０１２と走
査線５０１３に異なるゲート信号を与えてトランジスタ５０１６とトランジスタ５０１７
の動作タイミングを異ならせ、液晶の配向を制御することができる。
また、容量線５０１０と、誘電体として機能するゲート絶縁体と、第１の画素電極または
第２の画素電極と電気的に接続する容量電極とで容量素子を形成してもよい。
マルチドメイン構造は、一画素に第１の液晶素子５０１８と第２の液晶素子５０１９を備
える。第１の液晶素子５０１８は第１の画素電極と対向電極とその間の液晶層とで構成さ
れ、第２の液晶素子５０１９は第２の画素電極と対向電極とその間の液晶層とで構成され
る。
なお、本発明の一態様に係る表示装置は、図２２（Ｂ）に示す画素回路に限定されない。
例えば、図２２（Ｂ）に示す画素回路に新たにスイッチ、抵抗素子、容量素子、トランジ
スタ、センサー、または論理回路などを追加してもよい。
〔有機ＥＬパネル〕
画素の回路構成の他の一例を図２２（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示
装置の画素構造を示す。
有機ＥＬ素子は、発光素子に電圧を印加することにより、有機ＥＬ素子が有する一対の電
極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、
電流が流れる。そして、電子および正孔が再結合することにより、発光性の有機化合物が
励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズム
から、このような発光素子は、電流励起型の発光素子と呼ばれる。
図２２（Ｃ）は、画素回路の一例を示す図である。ここでは１つの画素にｎチャネル型の
トランジスタを２つ用いる例を示す。なお、ｎチャネル型のトランジスタには、上述した
トランジスタを用いることができる。また、当該画素回路は、デジタル時間階調駆動を適
用することができる。
適用可能な画素回路の構成およびデジタル時間階調駆動を適用した場合の画素の動作につ
いて説明する。
画素５０２０は、スイッチング用トランジスタ５０２１、駆動用トランジスタ５０２２、
発光素子５０２４および容量素子５０２３を有する。スイッチング用トランジスタ５０２
１は、ゲート電極が走査線５０２６に接続され、第１電極（ソース電極、ドレイン電極の
一方）が信号線５０２５に接続され、第２電極（ソース電極、ドレイン電極の他方）が駆
動用トランジスタ５０２２のゲート電極に接続されている。駆動用トランジスタ５０２２
は、ゲート電極が容量素子５０２３を介して電源線５０２７に接続され、第１電極が電源
線５０２７に接続され、第２電極が発光素子５０２４の第１電極（画素電極）に接続され
ている。発光素子５０２４の第２電極は共通電極５０２８に相当する。共通電極５０２８
は、同一基板上に形成される共通電位線と電気的に接続される。
スイッチング用トランジスタ５０２１および駆動用トランジスタ５０２２は上述したトラ
ンジスタを用いることができる。これにより、表示品位の高い、または／および信頼性の
高い有機ＥＬ表示装置となる。
発光素子５０２４の第２電極（共通電極５０２８）の電位は低電源電位に設定する。なお
、低電源電位とは、電源線５０２７に供給される高電源電位より低い電位であり、例えば
ＧＮＤ、０Ｖなどを低電源電位として設定することができる。発光素子５０２４の順方向
のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素
子５０２４に印加することにより、発光素子５０２４に電流を流して発光させる。なお、
発光素子５０２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なく
とも順方向しきい値電圧を含む。
なお、容量素子５０２３は駆動用トランジスタ５０２２のゲート容量を代用することによ
り省略できる場合がある。駆動用トランジスタ５０２２のゲート容量については、チャネ
ル形成領域とゲート電極との間で容量が形成されていてもよい。
次に、駆動用トランジスタ５０２２に入力する信号について説明する。電圧入力電圧駆動
方式の場合、駆動用トランジスタ５０２２がオンまたはオフの二つの状態となるようなビ
デオ信号を、駆動用トランジスタ５０２２に入力する。なお、駆動用トランジスタ５０２
２を線形領域で動作させるために、電源線５０２７の電圧よりも高い電圧を駆動用トラン
ジスタ５０２２のゲート電極に与える。また、信号線５０２５には、電源線電圧に駆動用
トランジスタ５０２２のしきい値電圧Ｖｔｈを加えた値以上の電圧をかける。
アナログ階調駆動を行う場合、駆動用トランジスタ５０２２のゲート電極に発光素子５０
２４の順方向電圧に駆動用トランジスタ５０２２のしきい値電圧Ｖｔｈを加えた値以上の
電圧をかける。なお、駆動用トランジスタ５０２２が飽和領域で動作するようにビデオ信
号を入力し、発光素子５０２４に電流を流す。また、駆動用トランジスタ５０２２を飽和
領域で動作させるために、電源線５０２７の電位を、駆動用トランジスタ５０２２のゲー
ト電位より高くする。ビデオ信号をアナログとすることで、発光素子５０２４にビデオ信
号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、本発明の一態様に係る表示装置は、図２２（Ｃ）に示す画素構成に限定されない。
例えば、図２２（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサー、トラ
ンジスタまたは論理回路などを追加してもよい。
図２２で例示した回路に上述したトランジスタを適用する場合、低電位側にソース電極（
第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構
成とする。さらに、制御回路等により第１のゲート電極の電位を制御し、第２のゲート電
極にはソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構
成とすればよい。
＜モジュール＞
以下では、本発明の一態様に係る半導体装置を適用した表示モジュールについて、図２３
を用いて説明を行う。
図２３に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２との
間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続された
セル８００６、バックライトユニット８００７、フレーム８００９、プリント基板８０１
０、バッテリー８０１１を有する。なお、バックライトユニット８００７、バッテリー８
０１１、タッチパネル８００４などを有さない場合もある。
本発明の一態様に係る半導体装置は、例えば、セル８００６に用いることができる。
上部カバー８００１および下部カバー８００２は、タッチパネル８００４およびセル８０
０６のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルをセル８００６
に重畳して用いることができる。また、セル８００６の対向基板（封止基板）に、タッチ
パネル機能を持たせるようにすることも可能である。または、セル８００６の各画素内に
光センサーを設け、光学式のタッチパネルとすることも可能である。
バックライトユニット８００７は、光源８００８を有する。光源８００８をバックライト
ユニット８００７の端部に設け、光拡散板を用いる構成としてもよい。
フレーム８００９は、セル８００６の保護機能の他、プリント基板８０１０の動作により
発生する電磁波を遮断するための電磁シールドとしての機能を有してもよい。またフレー
ム８００９は、放熱板としての機能を有していてもよい。
プリント基板８０１０は、電源回路、ビデオ信号およびクロック信号を出力するための信
号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であって
もよいし、別途設けたバッテリー８０１１による電源であってもよい。商用電源を用いる
場合には、バッテリー８０１１を有さなくてもよい。
また、表示モジュール８０００には、偏光板、位相差板、プリズムシートなどの部材を追
加して設けてもよい。
＜電子機器＞
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備
えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ
、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプ
レイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオ
プレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ
払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２４に示
す。
図２４（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部
９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８
等を有する。なお、図２４（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示
部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない
。
図２４（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９
１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３
は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられてい
る。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており
、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である
。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９
１２との間の角度にしたがって、切り替える構成としてもよい。また、第１表示部９１３
および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表
示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッ
チパネルを設けることで付加することができる。または、位置入力装置としての機能は、
フォトセンサーとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加す
ることができる。
図２４（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キ
ーボード９２３、ポインティングデバイス９２４等を有する。
図２４（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３
３等を有する。
図２４（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、
操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ
９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられて
いる。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されてお
り、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能であ
る。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４
２との間の角度にしたがって切り替える構成としてもよい。
図２４（Ｆ）は普通自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ラ
イト９５４等を有する。
＜表示領域または発光領域に曲面を有する電子機器＞
以下では、本発明の一態様に係る電子機器の一例である表示領域または発光領域に曲面を
有する電子機器について、図２５を参照しながら説明する。なお、ここでは、電子機器の
一例として、情報機器、特に携帯性を有する情報機器（携帯機器）について説明する。携
帯性を有する情報機器としては、例えば、携帯電話機（ファブレット、スマートフォン（
スマホ））、タブレット端末（スレートＰＣ）なども含まれる。
図２５（Ａ−１）は、携帯機器１３００Ａの外形を説明する斜視図である。図２５（Ａ−
２）は、携帯機器１３００Ａの上面図である。図２５（Ａ−３）は、携帯機器１３００Ａ
の使用状態を説明する図である。
図２５（Ｂ−１）および図２５（Ｂ−２）は、携帯機器１３００Ｂの外形を説明する斜視
図である。
図２５（Ｃ−１）および図２５（Ｃ−２）は、携帯機器１３００Ｃの外形を説明する斜視
図である。
＜携帯機器＞
携帯機器１３００Ａは、例えば電話、電子メール作成閲覧、手帳または情報閲覧などの機
能から選ばれた一つまたは複数の機能を有する。
携帯機器１３００Ａは、筐体の複数の面に沿って表示部が設けられている。例えば、可と
う性を有する表示装置を、筐体の内側に沿うように配置することで表示部を設ければよい
。これにより、文字情報や画像情報などを第１の領域１３１１または／および第２の領域
１３１２に表示することができる。
例えば、３つの操作の用に供する画像を第１の領域１３１１に表示することができる（図
２５（Ａ−１）参照。）。また、図中に破線の矩形で示すように文字情報などを第２の領
域１３１２に表示することができる（図２５（Ａ−２）参照。）。
携帯機器１３００Ａの上部に第２の領域１３１２を配置した場合、携帯機器１３００Ａを
洋服の胸ポケットに収納したままの状態で、携帯機器１３００Ａの第２の領域１３１２に
表示された文字や画像情報を、使用者は容易に確認することができる（図２５（Ａ−３）
参照。）。例えば、着信した電話の発信者の電話番号または氏名などを、携帯機器１３０
０Ａの上方から観察できる。
なお、携帯機器１３００Ａは、表示装置と筐体との間、表示装置内または筐体上に入力装
置などを有してもよい。入力装置は、例えば、タッチセンサー、光センサー、超音波セン
サーなどを用いればよい。入力装置を表示装置と筐体との間または筐体上に配置する場合
、マトリクススイッチ方式、抵抗膜方式、超音波表面弾性波方式、赤外線方式、電磁誘導
方式、静電容量方式などのタッチパネルを用いればよい。また、入力装置を表示装置内に
配置する場合、インセルタイプのセンサー、またはオンセルタイプのセンサーなどを用い
ればよい。
なお、携帯機器１３００Ａは、振動センサーなどと、当該振動センサーなどに検知された
振動に基づいて、着信を拒否するモードに移行するプログラムを記憶した記憶装置を備え
ることができる。これにより、使用者は携帯機器１３００Ａを洋服の上から軽く叩いて振
動を与えることにより着信を拒否するモードに移行させることができる。
携帯機器１３００Ｂは、第１の領域１３１１および第２の領域１３１２を有する表示部と
、表示部を支持する筐体１３１０を有する。
筐体１３１０は複数の屈曲部を備え、筐体１３１０が備える最も長い屈曲部が、第１の領
域１３１１と第２の領域１３１２に挟まれる。
携帯機器１３００Ｂは、最も長い屈曲部に沿って設けられた第２の領域１３１２を側面に
向けて使用することができる。
携帯機器１３００Ｃは、第１の領域１３１１および第２の領域１３１２を有する表示部と
、表示部を支持する筐体１３１０を有する。
筐体１３１０は複数の屈曲部を備え、筐体１３１０が備える二番目に長い屈曲部が、第１
の領域１３１１と第２の領域１３１２に挟まれる。
携帯機器１３００Ｃは、第２の領域１３１２を上部に向けて使用することができる。
なお、実施の形態の中で述べる内容は、その実施の形態で述べる別の内容に対して、適用
、組み合わせ、または置き換えなどを行うことができる。
なお、実施の形態の中で述べる内容は、様々な図を用いて述べる内容、または明細書に記
載される文章を用いて述べる内容のことである。
なお、実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の
形態において述べる別の図（一部でもよい）に対して、組み合わせることにより、さらに
多くの図を構成させることができる。
なお、図面や文章において規定されていない内容について、その内容を除くことを規定し
た発明の一態様を構成することができる。またはある値について、上限値と下限値などで
示される数値範囲が記載されている場合、その範囲を任意に狭めることで、またはその範
囲の中の一点を除くことで、その範囲を一部除いた発明の一態様を規定することができる
。これらにより、例えば、従来技術が本発明の一態様の技術的範囲内に入らないことを規
定することができる。
具体例としては、ある回路において、第１乃至第５のトランジスタを用いている回路図が
記載されているとする。その場合、その回路が、第６のトランジスタを有していないこと
を発明として規定することが可能である。または、その回路が、容量素子を有していない
ことを規定することが可能である。さらに、その回路が、ある特定の接続構造をとってい
るような第６のトランジスタを有していない、と規定して発明を構成することができる。
または、その回路が、ある特定の接続構造をとっている容量素子を有していない、と規定
して発明を構成することができる。例えば、ゲートが第３のトランジスタのゲートと接続
されている第６のトランジスタを有していない、と発明を規定することが可能である。ま
たは、例えば、第１の電極が第３のトランジスタのゲートと接続されている容量素子を有
していない、と発明を規定することが可能である。
別の具体例としては、ある値について、例えば、「電圧が、３Ｖ以上１０Ｖ以下であるこ
とが好適である」と記載されているとする。その場合、例えば、電圧が、−２Ｖ以上１Ｖ
以下である場合を除く、と発明の一態様を規定することが可能である。または、例えば、
電圧が１３Ｖ以上である場合を除く、と発明の一態様を規定することが可能である。なお
、例えば、電圧が５Ｖ以上８Ｖ以下であると発明を規定することも可能である。なお、例
えば、電圧が概略９Ｖであると発明を規定することも可能である。なお、例えば、電圧が
３Ｖ以上１０Ｖ以下であるが、９Ｖである場合を除くと発明を規定することも可能である
。なお、ある値について、「ある範囲であることが好ましい」、「これらを満たすことが
好適である」などと記載されていたとしても、ある値は、それらの記載に限定されない。
つまり、「好ましい」、「好適である」などと記載されていたとしても、それらの記載に
は限定されない。
別の具体例としては、ある値について、例えば、「電圧が１０Ｖであることが好適である
」と記載されているとする。その場合、例えば、電圧が−２Ｖ以上１Ｖ以下である場合を
除く、と発明の一態様を規定することが可能である。または、例えば、電圧が１３Ｖ以上
である場合を除く、と発明の一態様を規定することが可能である。
別の具体例としては、ある物質の性質について、例えば、「絶縁体である」と記載されて
いるとする。その場合、例えば、有機絶縁体である場合を除く、と発明の一態様を規定す
ることが可能である。または、例えば、無機絶縁体である場合を除く、と発明の一態様を
規定することが可能である。または、例えば、導電体である場合を除く、と発明の一態様
を規定することが可能である。または、例えば、半導体である場合を除く、と発明の一態
様を規定することが可能である。
別の具体例としては、ある積層構造について、例えば、「Ａ膜とＢ膜との間に、膜が設け
られている」と記載されているとする。その場合、例えば、膜が４層以上の積層膜である
場合を除く、と発明を規定することが可能である。または、例えば、Ａ膜とその膜との間
に、導電体が設けられている場合を除く、と発明を規定することが可能である。
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（
容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなく
ても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続
先を特定しなくても、発明の一態様が明確であるといえる。そして、接続先が特定された
内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細
書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数の
ケースを想定できる場合には、その端子の接続先を特定の箇所に限定する必要はない。し
たがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子
など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明
の一態様を構成することが可能な場合がある。
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業
者であれば、発明を特定することが可能な場合がある。または、ある回路について、少な
くとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つ
まり、機能を特定すれば、発明の一態様が明確であるといえる。そして、機能が特定され
た発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。し
たがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態
様として開示されているものであり、発明の一態様を構成することが可能である。または
、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として
開示されているものであり、発明の一態様を構成することが可能である。
なお、本明細書等においては、実施の形態において述べる図または文章において、その一
部分を取り出して、発明の一態様を構成することは可能である。したがって、ある部分を
述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容
も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能
であるものとする。そして、その発明の一態様は明確であるといえる。そのため、例えば
、能動素子（トランジスタ、ダイオードなど）、配線、受動素子（容量素子、抵抗素子な
ど）、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作方法、製造方
法などが単数もしくは複数記載された図面または文章において、その一部分を取り出して
、発明の一態様を構成することが可能であるものとする。例えば、Ｎ個（Ｎは整数）の回
路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（Ｍは整数で
、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一態様を構成
することは可能である。別の例としては、Ｎ個（Ｎは整数）の層を有して構成される断面
図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一態様を構成することは
可能である。さらに別の例としては、Ｎ個（Ｎは整数）の要素を有して構成されるフロー
チャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一態様を構成す
ることは可能である。さらに別の例としては、「Ａは、Ｂ、Ｃ、Ｄ、Ｅ、または、Ｆを有
する」と記載されている文章から、一部の要素を任意に抜き出して、「Ａは、ＢとＥとを
有する」、「Ａは、ＥとＦとを有する」、「Ａは、ＣとＥとＦとを有する」、または、「
Ａは、ＢとＣとＤとＥとを有する」などの発明の一態様を構成することは可能である。
なお、本明細書等においては、実施の形態において述べる図または文章において、少なく
とも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは、当業者で
あれば容易に理解される。したがって、ある一つの実施の形態において述べる図または文
章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念も、発明
の一態様として開示されているものであり、発明の一態様を構成することが可能である。
そして、その発明の一態様は、明確であるといえる。
なお、本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）は
、発明の一態様として開示されているものであり、発明の一態様を構成することが可能で
ある。したがって、ある内容について、図に記載されていれば、文章を用いて述べていな
くても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構
成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様と
して開示されているものであり、発明の一態様を構成することが可能である。そして、そ
の発明の一態様は明確であるといえる。
４００ 基板
４０１ 絶縁体
４０２ 絶縁体
４０４ 導電体
４０６ａ 半導体
４０６ｂ 半導体
４０６ｃ 半導体
４０８ 絶縁体
４１２ 絶縁体
４１３ 導電体
４１６ 導電体
４１６ａ 導電体
４１６ｂ 導電体
４３４ 導電体
４３６ａ 半導体
４３６ｂ 半導体
４３６ｃ 半導体
４４２ 絶縁体
４９０ トランジスタ
５００ 基板
５０１ 絶縁体
５０２ 絶縁体
５０４ 導電体
５０６ａ 半導体
５０６ｂ 半導体
５０６ｃ 半導体
５０８ 絶縁体
５１２ 絶縁体
５１３ 導電体
５１６ 導電体
５１６ａ 導電体
５１６ｂ 導電体
５１７ 導電体
５３４ 導電体
５３６ 半導体
５３６ａ 半導体
５３６ｂ 半導体
５３６ｃ 半導体
５４２ 絶縁体
５９０ トランジスタ
７０２ ロード室
７０３ 処理室
７０４ 処理室
７０５ 処理室
７０６ アンロード室
７０７ 搬送ユニット
７１０ 搬送室
７１８ 排気装置
７１９ 基板ホルダ
７２０ 基板
７２１ 部材
７２２ マスフローコントローラ
７２３ 原料供給部
７２４ マスフローコントローラ
７２５ 原料供給部
７２６ マスフローコントローラ
７２７ 原料供給部
７２８ マスフローコントローラ
７２９ 原料供給部
７３１ 処理室
８００ ＲＦタグ
８０１ 通信器
８０２ アンテナ
８０３ 無線信号
８０４ アンテナ
８０５ 整流回路
８０６ 定電圧回路
８０７ 復調回路
８０８ 変調回路
８０９ 論理回路
８１０ 記憶回路
８１１ ＲＯＭ
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
１３００Ａ 携帯機器
１３００Ｂ 携帯機器
１３００Ｃ 携帯機器
１３１０ 筐体
１３１１ 領域
１３１２ 領域
２１００ トランジスタ
２２００ トランジスタ
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子
４０００ ＲＦタグ
５０００ 基板
５００１ 画素部
５００２ 走査線駆動回路
５００３ 走査線駆動回路
５００４ 信号線駆動回路
５０１０ 容量線
５０１２ 走査線
５０１３ 走査線
５０１４ 信号線
５０１６ トランジスタ
５０１７ トランジスタ
５０１８ 液晶素子
５０１９ 液晶素子
５０２０ 画素
５０２１ スイッチング用トランジスタ
５０２２ 駆動用トランジスタ
５０２３ 容量素子
５０２４ 発光素子
５０２５ 信号線
５０２６ 走査線
５０２７ 電源線
５０２８ 共通電極
８０００ 表示モジュール
８００１ 上部カバー
８００２ 下部カバー
８００３ ＦＰＣ
８００４ タッチパネル
８００５ ＦＰＣ
８００６ セル
８００７ バックライトユニット
８００８ 光源
８００９ フレーム
８０１０ プリント基板
８０１１ バッテリー

Claims (3)

  1. 絶縁表面上の第１の導電体と、
    前記絶縁表面上、及び前記第１の導電体上の第１の絶縁体と、
    前記第１の絶縁体上の第１の半導体と、
    前記第１の半導体上の第２の半導体と、
    前記第１の絶縁体上、及び前記第２の半導体上の第３の導電体と、
    前記第１の絶縁体上、及び前記第２の半導体上の第４の導電体と、
    前記第３の導電体上、前記第４の導電体上、及び前記第２の半導体上の第３の半導体と、
    前記第３の半導体上の第２の絶縁体と、
    前記第２の絶縁体上の第５の導電体と、
    前記第３の導電体上、前記第４の導電体上、及び前記第５の導電体上の第３の絶縁体と、を有し、
    チャネル幅方向の断面視において、前記第１の半導体の側面、及び前記第２の半導体の側面が、前記第３の半導体及び第２の絶縁体を介して前記第５の導電体と重なる領域を有し、
    前記第１の半導体、前記第２の半導体、及び前記第３の半導体は、Ｉｎ、Ｇａ、及びＺｎを含み、
    前記第２の半導体は、前記第１の半導体よりも膜厚が大きい領域を有し、
    前記第２の半導体は、前記第３の半導体よりも膜厚が大きい領域を有する半導体装置の作製方法であって、
    前記第１の導電体上にＣＶＤ法により前記第１の絶縁体を形成する第１のステップと、
    前記第１の絶縁体上に、ＣＶＤ法により前記第１の半導体を形成する第２のステップと、を有し、
    前記第１のステップと、前記第２のステップと、の間で大気に暴露せず、
    前記第３の半導体上、前記第３の導電体上、及び前記第４の導電体上にＣＶＤ法により第５の半導体を形成する第３のステップと、
    前記第５の半導体上にＣＶＤ法により第４の絶縁体を形成する第４のステップと、
    前記第４の絶縁体上に前記第５の導電体を形成した後、前記第４の絶縁体を加工して前記第２の絶縁体を形成する第５のステップと、
    前記第２の絶縁体を形成した後、前記第５の半導体を加工して前記第３の半導体を形成する第６のステップと、を有し、
    前記第３のステップと、前記第４のステップと、の間で大気に暴露しない半導体装置の作製方法。
  2. 絶縁表面上の第１の導電体と、
    前記絶縁表面上、及び前記第１の導電体上の第１の絶縁体と、
    前記第１の絶縁体上の第１の半導体と、
    前記第１の半導体上の第２の半導体と、
    前記第２の半導体上の第３の導電体と、
    前記第２の半導体上の第４の導電体と、
    前記第３の導電体上、前記第４の導電体上、及び前記第２の半導体上の第３の半導体と、
    前記第３の半導体上の第２の絶縁体と、
    前記第２の絶縁体上の第５の導電体と、
    前記第３の導電体上、前記第４の導電体上、及び前記第５の導電体上の第３の絶縁体と、を有し、
    チャネル幅方向の断面視において、前記第１の半導体の側面、及び前記第２の半導体の側面が、前記第３の半導体及び第２の絶縁体を介して前記第５の導電体と重なる領域を有し、
    前記第１の半導体、前記第２の半導体、及び前記第３の半導体は、Ｉｎ、Ｇａ、及びＺｎを含み、
    前記第２の半導体は、前記第１の半導体よりも膜厚が大きい領域を有し、
    前記第２の半導体は、前記第３の半導体よりも膜厚が大きい領域を有する半導体装置の作製方法であって、
    前記第１の導電体上にＣＶＤ法により前記第１の絶縁体を形成する第１のステップと、
    前記第１の絶縁体上に、ＣＶＤ法により前記第１の半導体を形成する第２のステップと、を有し、
    前記第１のステップと、前記第２のステップと、の間で大気に暴露せず、
    前記第３の半導体上、前記第３の導電体上、及び前記第４の導電体上にＣＶＤ法により第５の半導体を形成する第３のステップと、
    前記第５の半導体上にＣＶＤ法により第４の絶縁体を形成する第４のステップと、
    前記第４の絶縁体上に前記第５の導電体を形成した後、前記第４の絶縁体を加工して前記第２の絶縁体を形成する第５のステップと、
    前記第２の絶縁体を形成した後、前記第５の半導体を加工して前記第３の半導体を形成する第６のステップと、を有し、
    前記第３のステップと、前記第４のステップと、の間で大気に暴露しない半導体装置の作製方法。
  3. 請求項１または請求項２において、
    前記第１の絶縁体は、前記第１の半導体と重ならない領域において、前記第１の半導体と重なる領域よりも膜厚の薄い領域を有し、
    前記第１の絶縁体が有する前記膜厚の薄い領域において、前記第３の半導体は前記第１の絶縁体と重なる領域を有する半導体装置の作製方法。
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