JP6715364B2 - 半導体装置 - Google Patents

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    • H01L29/78615—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect with a body contact
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン
、マニュファクチャ、または組成物（コンポジション・オブ・マター）に関する。特に、
本発明は、例えば、半導体、半導体装置、表示装置、発光装置、照明装置、蓄電装置、記
憶装置またはプロセッサに関する。または、半導体、半導体装置、表示装置、発光装置、
照明装置、蓄電装置、記憶装置またはプロセッサの製造方法に関する。または、半導体装
置、表示装置、発光装置、照明装置、蓄電装置、記憶装置またはプロセッサの駆動方法に
関する。
なお、本明細書などにおいて半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指す。表示装置、発光装置、照明装置、電気光学装置、半導体回路および電子機
器は、半導体装置を有する場合がある。
絶縁表面を有する基板上の半導体を用いて、トランジスタを構成する技術が注目されてい
る。当該トランジスタは集積回路や表示装置のような半導体装置に広く応用されている。
トランジスタに適用可能な半導体としてシリコンが知られている。
トランジスタの半導体に用いられるシリコンは、用途によって非晶質シリコン、多結晶シ
リコン、単結晶シリコンなどが使い分けられている。例えば、大型の表示装置を構成する
トランジスタに適用する場合、大面積基板への成膜技術が確立されている非晶質シリコン
を用いると好適である。一方、表示装置と駆動回路を一体形成した高機能の表示装置を構
成するトランジスタに適用する場合、高い電界効果移動度を有するトランジスタを作製可
能な多結晶シリコンを用いると好適である。また、集積回路などを構成するトランジスタ
に適用する場合、さらに高い電界効果移動度を有する単結晶シリコンを用いると好適であ
る。多結晶シリコンは、非晶質シリコンに対し高温での熱処理、またはレーザ光処理を行
うことで形成する方法が知られる。
また、近年は、酸化物半導体が注目されている。酸化物半導体は、スパッタリング法など
を用いて成膜できるため、大型の表示装置を構成するトランジスタの半導体に用いること
ができる。また、酸化物半導体を用いたトランジスタは、高い電界効果移動度を有するた
め、表示装置と駆動回路を一体形成した高機能の表示装置を実現できる。また、非晶質シ
リコンを用いたトランジスタの生産設備の一部を改良して利用することが可能であるため
、設備投資を抑えられるメリットもある。
酸化物半導体を用いたトランジスタに安定した電気特性を与える方法として、酸化物半導
体と接する絶縁体への酸素ドーピング技術が開示されている（特許文献１参照。）。特許
文献１に開示された技術を用いることで、酸化物半導体中の酸素欠損を低減することがで
きる。その結果、酸化物半導体を用いたトランジスタの電気特性のばらつきを低減し、信
頼性を向上させることができる。
ところで、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流
が小さいことが知られている。例えば、酸化物半導体を用いたトランジスタのリーク電流
が低いという特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献２参照
。）。
また、半導体からなる活性層で井戸型ポテンシャルを構成することにより、高い電界効果
移動度を有するトランジスタが得られることが開示されている（特許文献３参照。）。
特開２０１１−２４３９７４号公報 特開２０１２−２５７１８７号公報 特開２０１２−５９８６０号公報
集積度の高い半導体装置を提供することを課題の一とする。または容量素子の占有面積に
対して記憶容量の大きい半導体装置を提供することを課題の一とする。または書き込み速
度の速い半導体装置を提供することを課題の一とする。または読み出し速度の速い半導体
装置を提供することを課題の一とする。または消費電力の小さい半導体装置を提供するこ
とを課題の一とする。または、信頼性の高い半導体装置を提供することを課題の一とする
。または、新規な半導体装置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
（１）本発明の一態様は、第１のトランジスタと、第２のトランジスタと、容量素子と、
第１の絶縁体と、第２の絶縁体と、を有し、第１のトランジスタは、第１の半導体と、第
３の絶縁体と、第１の導電体と、を有し、第２のトランジスタは、第２の半導体と、第４
の絶縁体と、第２の導電体と、を有し、容量素子は、第３の導電体と、第４の導電体と、
第５の絶縁体と、を有し、第１の絶縁体は、第１のトランジスタ上に配置され、容量素子
は、第１の絶縁体上に配置され、第２の絶縁体は、容量素子上に配置され、第２のトラン
ジスタは、第２の絶縁体上に配置され、第１の半導体は、第３の絶縁体を介して、第１の
半導体と第１の導電体とが互いに重なる領域を有し、第２の半導体は、第４の絶縁体を介
して、第２の半導体と第２の導電体とが互いに重なる領域を有し、第３の導電体は、第５
の絶縁体を介して、第３の導電体と第４の導電体とが面する領域を有し、第３の導電体は
、第１の絶縁体の有する開口部を介して、第１の導電体と接する領域を有し、第３の導電
体は、第２の絶縁体の有する開口部を介して、第２の半導体と接する領域を有する半導体
装置である。
（２）または、本発明の一態様は、第５の絶縁体は、第４の導電体の有する元素を有する
（１）に記載の半導体装置である。
（３）または、本発明の一態様は、第１の半導体は、シリコンを有する（１）または（２
）に記載の半導体装置である。
（４）または、本発明の一態様は、第２の半導体は、インジウムを有する（１）乃至（３
）のいずれか一に記載の半導体装置である。
集積度の高い半導体装置を提供することができる。または容量素子の占有面積に対して記
憶容量の大きい半導体装置を提供することができる。または書き込み速度の速い半導体装
置を提供することができる。または読み出し速度の速い半導体装置を提供することができ
る。または消費電力の小さい半導体装置を提供することができる。または、信頼性の高い
半導体装置を提供することができる。または、新規な半導体装置を提供することができる
。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、
図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項な
どの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ−ＯＳの断面模式図。 ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。 ＣＡＡＣ−ＯＳの電子回折パターンを示す図。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 半導体の積層を示す断面図、およびバンド構造を示す図。 本発明の一態様に係るトランジスタの作製方法を示す断面図。 本発明の一態様に係るトランジスタの作製方法を示す断面図。 本発明の一態様に係るトランジスタの作製方法を示す断面図。 本発明の一態様に係るトランジスタの作製方法を示す断面図。 本発明の一態様に係るトランジスタの作製方法を示す断面図。 本発明の一態様に係るトランジスタの作製方法を示す断面図。 本発明の一態様に係るトランジスタの作製方法を示す断面図。 本発明の一態様に係る半導体装置の回路図。 本発明の一態様に係る記憶装置の回路図。 本発明の一態様に係るＲＦＩＣタグのブロック図。 本発明の一態様に係るＲＦＩＣタグの使用例を示す図。 本発明の一態様に係るＣＰＵを示すブロック図。 本発明の一態様に係る記憶素子の回路図。 本発明の一態様に係る表示装置の上面図および回路図。 本発明の一態様に係る表示モジュールを説明する図。 本発明の一態様に係る電子機器を示す図。 本発明の一態様に係る電子機器を示す図。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説
明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に
理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるもの
ではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異
なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じく
し、特に符号を付さない場合がある。
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されて
いる場合がある。
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）
との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である
。
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層
順を示すものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」など
と適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、
本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」とし
ての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密
に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と
言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体
」と言い換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」とし
ての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密
に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と
言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体
」と言い換えることができる場合がある。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度
が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導
体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅ）が形成されることや、キャリア移動度
が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導
体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族
元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、
水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素
などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形
成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純
物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５
族元素などがある。
なお、以下に示す実施の形態では、特に断りがない場合、絶縁体として、例えば、ホウ素
、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、ア
ルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、
ハフニウムまたはタンタルを一種以上含む絶縁体を、単層で、または積層で用いればよい
。または、絶縁体として、樹脂を用いてもよい。例えば、ポリイミド、ポリアミド、アク
リル、シリコーンなどを含む樹脂を用いればよい。樹脂を用いることで、絶縁体の上面を
平坦化処理しなくてもよい場合がある。また、樹脂は短い時間で厚い膜を成膜することが
できるため、生産性を高めることができる。絶縁体としては、好ましくは酸化アルミニウ
ム、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化イットリウム、酸化ジルコニ
ウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを含む絶縁体を
、単層で、または積層で用いればよい。
また、以下に示す実施の形態では、特に断りがない場合、導電体として、例えば、ホウ素
、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コ
バルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ル
テニウム、銀、インジウム、スズ、タンタルまたはタングステンを一種以上含む導電体を
、単層で、または積層で用いればよい。または、前述の元素を含む合金膜や化合物膜であ
ってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガ
ンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導
電体などを用いてもよい。
なお、本明細書において、Ａが濃度Ｂの領域を有する、と記載する場合、例えば、Ａのあ
る領域における深さ方向全体の濃度がＢである場合、Ａのある領域における深さ方向の濃
度の平均値がＢである場合、Ａのある領域における深さ方向の濃度の中央値がＢである場
合、Ａのある領域における深さ方向の濃度の最大値がＢである場合、Ａのある領域におけ
る深さ方向の濃度の最小値がＢである場合、Ａのある領域における深さ方向の濃度の収束
値がＢである場合、測定上Ａそのものの確からしい値の得られる領域における濃度がＢで
ある場合などを含む。
また、本明細書において、Ａが大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂの領域を有
する、と記載する場合、例えば、Ａのある領域における全体の大きさ、長さ、厚さ、幅、
または距離がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅、または距離
の平均値がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅、または距離の
中央値がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅、または距離の最
大値がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅、または距離の最小
値がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅、または距離の収束値
がＢである場合、測定上Ａそのものの確からしい値の得られる領域での大きさ、長さ、厚
さ、幅、または距離がＢである場合などを含む。
また、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で
配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、
「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をい
う。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている
状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」と
は、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
＜半導体装置の構造＞
図１は、本発明の一態様に係る半導体装置の断面図である。図１の左図は、トランジスタ
４９１のチャネル長方向の断面図と、トランジスタ４９２のチャネル長方向の断面図を示
している。図１の右図は、図１の左図の中に一点鎖線（ａ―ａ’）における断面図である
。よって、右図は、トランジスタ４９２の導電体４０４の中心を通る平面における、トラ
ンジスタ４９２のチャネル幅方向の断面図を示している。
図１に示す半導体装置は、トランジスタ４９１と、トランジスタ４９１上の絶縁体４７８
、導電体４６９ａおよび導電体４６９ｂと、絶縁体４７８上にあり、導電体４６９ａと接
する導電体４７４ａ、および導電体４６９ｂと接する導電体４７４ｂと、絶縁体４７８上
、導電体４７４ａ上および導電体４７４ｂ上の絶縁体４８０と、絶縁体４８０上の絶縁体
４８２および容量素子４９３と、絶縁体４８２上および容量素子４９３上の絶縁体４８４
、導電体４１３および導電体４１５と、絶縁体４８４上、導電体４１３上および導電体４
１５上の絶縁体４０１と、絶縁体４０１上の絶縁体４０２と、絶縁体４０２上のトランジ
スタ４９２と、トランジスタ４９２上の絶縁体４０８と、絶縁体４０８上の絶縁体４１８
と、絶縁体４１８上の導電体４２４ａおよび導電体４２４ｂと、を有する。なお、絶縁体
４０１は、酸素および水素をブロックする機能を有する絶縁体である。なお、導電体４１
３、絶縁体４０１および絶縁体４０２をトランジスタ４９２の一部に含めても構わない。
また、本発明の一態様に係る半導体装置の図１以外の例を図３に示す。図３に示す半導体
装置は、トランジスタ４９１と、トランジスタ４９１上の絶縁体４７８、導電体４６９ａ
および導電体４６９ｂと、絶縁体４７８上にあり、導電体４６９ａと接する導電体４７４
ａ、および導電体４６９ｂと接する導電体４７４ｂと、絶縁体４７８上、導電体４７４ａ
上および導電体４７４ｂ上の絶縁体４８０と、絶縁体４８０上の絶縁体４８４、導電体４
１３および導電体４１５と、絶縁体４８４上、導電体４１３上および導電体４１５上の絶
縁体４０１と、絶縁体４０１上の絶縁体４０２と、絶縁体４０２上のトランジスタ４９２
と、トランジスタ４９２上の絶縁体４０８と、絶縁体４０８上の絶縁体４１８と、絶縁体
４１８上の絶縁体４８６および容量素子４９４と、絶縁体４８６上および容量素子４９４
上の導電体４２４ａおよび導電体４２４ｂと、を有する。なお、絶縁体４０１は、酸素お
よび水素をブロックする機能を有する絶縁体である。なお、導電体４１３、絶縁体４０１
および絶縁体４０２をトランジスタ４９２の一部に含めても構わない。
また、本発明の一態様に係る半導体装置の図１および図３以外の例を図４に示す。図４に
示す半導体装置は、トランジスタ４９１と、トランジスタ４９１上の絶縁体４７８、導電
体４６９ａおよび導電体４６９ｂと、絶縁体４７８上にあり、導電体４６９ａと接する導
電体４７４ａ、および導電体４６９ｂと接する導電体４７４ｂと、絶縁体４７８上、導電
体４７４ａ上および導電体４７４ｂ上の絶縁体４８０と、絶縁体４８０上の絶縁体４８２
および容量素子４９３と、絶縁体４８２上および容量素子４９３上の絶縁体４８４、導電
体４１３および導電体４１５と、絶縁体４８４上、導電体４１３上および導電体４１５上
の絶縁体４０１と、絶縁体４０１上の絶縁体４０２と、絶縁体４０２上のトランジスタ４
９２と、トランジスタ４９２上の絶縁体４０８と、絶縁体４０８上の絶縁体４１８と、絶
縁体４１８上の絶縁体４８６および容量素子４９４と、絶縁体４８６上および容量素子４
９４上の導電体４２４ａおよび導電体４２４ｂと、を有する。なお、絶縁体４０１は、酸
素および水素をブロックする機能を有する絶縁体である。なお、導電体４１３、絶縁体４
０１および絶縁体４０２をトランジスタ４９２の一部に含めても構わない。
以下では、図１に示す半導体装置について説明する。ただし、図１に示す半導体装置につ
いての説明を、図３および図４に示す半導体装置に適用しても構わない。トランジスタ４
９１は、半導体基板４００と、半導体基板４００上の絶縁体４６２と、絶縁体４６２上の
導電体４５４と、導電体４５４の側面に接する絶縁体４７０と、を有する。なお、半導体
基板４００は、領域４４６ａおよび領域４４６ｂと、領域４４４ａおよび領域４４４ｂと
、を有する。領域４４６ａおよび領域４４６ｂは、半導体基板４００において、導電体４
５４および絶縁体４７０と重ならない領域である。また、領域４４４ａおよび領域４４４
ｂは、半導体基板４００において、絶縁体４７０と重なる領域である。
半導体基板４００は、例えば、シリコン、ゲルマニウムなどの単体半導体、または炭化シ
リコン、シリコンゲルマニウム、ヒ化ガリウム、窒化ガリウム、リン化インジウム、酸化
亜鉛、酸化ガリウムなどの化合物半導体を用いればよい。なお、半導体基板４００は、非
晶質半導体または結晶質半導体を用いればよく、結晶質半導体としては、単結晶半導体、
多結晶半導体、微結晶半導体などがある。
絶縁体４６２は、トランジスタ４９１のゲート絶縁体としての機能を有する。また、導電
体４５４は、トランジスタ４９１のゲート電極としての機能を有する。また、絶縁体４７
０は、導電体４５４の側壁絶縁体（サイドウォールともいう。）としての機能を有する。
また、領域４４６ａおよび領域４４６ｂは、トランジスタ４９１のソース領域またはドレ
イン領域としての機能を有する。また、領域４４４ａおよび領域４４４ｂは、トランジス
タ４９１のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域としての機能を有す
る。
なお、領域４４４ａおよび領域４４４ｂは、導電体４５４をマスクとした不純物添加によ
って形成することができる。また、その後、絶縁体４７０を形成し、導電体４５４および
絶縁体４７０をマスクとした不純物注入によって、領域４４６ａおよび領域４４６ｂを形
成することができる。したがって、領域４４４ａおよび領域４４４ｂと領域４４６ａおよ
び領域４４６ｂとを、同種の不純物によって形成する場合、領域４４４ａおよび領域４４
４ｂは領域４４６ａおよび領域４４６ｂよりも不純物濃度の低い領域となる。
トランジスタ４９１は、領域４４４ａおよび領域４４４ｂを有することによって、短チャ
ネル効果を抑制することができる。したがって、微細化に適した構造であることがわかる
。
トランジスタ４９１は、半導体基板４００に設けられた他のトランジスタと、絶縁体４４
２などによって分離される。なお、図１では、絶縁体４４２を、ＳＴＩ（Ｓｈａｌｌｏｗ
Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）と呼ばれる手法で形成した例を示すが、これに限
定されない。例えば、絶縁体４４２に代えて、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉ
ｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法によって形成した絶縁体を用いて、トランジスタ間を分
離しても構わない。
なお、トランジスタ４９１の構造は、図１に示した構造に限定されない。例えば、図２に
示すトランジスタ４９１のように、半導体基板４００に凸部（突起、フィンなどとも呼ば
れる。）を有する構造であっても構わない。図２に示すトランジスタ４９１の構造は、図
１に示したトランジスタ４９１の構造と比較して、同じ占有面積に対する実効的なチャネ
ル幅を大きくすることができる。したがって、トランジスタ４９１の、導通時の電流（オ
ン電流）を大きくすることができる。
図１に示すトランジスタ４９２は、絶縁体４０２上の半導体４０６ａと、半導体４０６ａ
上の半導体４０６ｂと、半導体４０６ｂの上面と接する、導電体４１６ａおよび導電体４
１６ｂと、半導体４０６ａの側面、半導体４０６ｂの上面および側面、導電体４１６ａの
上面および側面、ならびに導電体４１６ｂの上面および側面と接する半導体４０６ｃと、
半導体４０６ｃ上の絶縁体４１２と、絶縁体４１２上の導電体４０４と、を有する。なお
、ここでは、導電体４１３、絶縁体４０１および絶縁体４０２がトランジスタ４９２とは
独立した構成要素としているが、これに限定されない。導電体４１３、絶縁体４０１およ
び絶縁体４０２をトランジスタ４９２の一部に含めても構わない。
導電体４１３、絶縁体４０１および絶縁体４０２がトランジスタ４９２の一部に含まれる
場合、導電体４１３は、トランジスタ４９２のゲート電極としての機能を有する。また、
絶縁体４０２は、トランジスタ４９２のゲート絶縁体としての機能を有する。また、導電
体４１６ａおよび導電体４１６ｂは、トランジスタ４９２のソース電極およびドレイン電
極としての機能を有する。また、絶縁体４１２は、トランジスタ４９２のゲート絶縁体と
しての機能を有する。また、導電体４０４は、トランジスタ４９２のゲート電極としての
機能を有する。
なお、導電体４１３および導電体４０４は、ともにトランジスタ４９２のゲート電極とし
ての機能を有するが、それぞれに印加する電位が異なっていても構わない。例えば、導電
体４１３に負または正のゲート電圧を印加することでトランジスタ４９２のしきい値電圧
を調整しても構わない。また、導電体４０４だけでは電界が届きにくい領域まで、導電体
４１３でカバーすることができるため、トランジスタ４９２のサブスレッショルドスイン
グ値（Ｓ値ともいう。）を小さくすることができ、トランジスタ４９２の非導通時の電流
を小さくすることができる。または、トランジスタ４９２が導電体４１３を有さなくても
構わない。
図１に示すトランジスタは、導電体４１６ａおよび導電体４１６ｂは、半導体４０６ｂの
側面と接しない。したがって、ゲート電極としての機能を有する導電体４０４から半導体
４０６ｂの側面に向けて印加される電界が、導電体４１６ａおよび導電体４１６ｂによっ
て遮蔽されにくい構造である。また、導電体４１６ａおよび導電体４１６ｂは、絶縁体４
０２の上面と接しない。そのため、絶縁体４０２から放出される過剰酸素（酸素）が導電
体４１６ａおよび導電体４１６ｂを酸化させるために消費されない。したがって、図１に
示すトランジスタは、絶縁体４０２から放出される過剰酸素（酸素）を、半導体４０６ｂ
の酸素欠損を低減するために効率的に利用することのできる構造である。即ち、図１に示
す構造のトランジスタは、高いオン電流、高い電界効果移動度、低いサブスレッショルド
スイング値、高い信頼性などを有する優れた電気特性のトランジスタである。
図１などではソース電極およびドレイン電極として機能する導電体４１６ａおよび導電体
４１６ｂが半導体４０６ｂの上面のみと接する例を示したが、本発明の一態様に係るトラ
ンジスタの構造はこれに限定されない。例えば、導電体４１６ａおよび導電体４１６ｂが
半導体４０６ｂの上面および側面、絶縁体４０２の上面などと接する構造であっても構わ
ない。
なお、絶縁体４０２は過剰酸素を含む絶縁体であると好ましい。
例えば、過剰酸素を含む絶縁体は、加熱処理によって酸素を放出する機能を有する絶縁体
である。例えば、過剰酸素を含む酸化シリコンは、加熱処理などによって酸素を放出する
ことができる酸化シリコンである。したがって、絶縁体４０２は膜中を酸素が移動可能な
絶縁体である。即ち、絶縁体４０２は酸素透過性を有する絶縁体とすればよい。例えば、
絶縁体４０２は、半導体４０６ａよりも酸素透過性の高い絶縁体とすればよい。
過剰酸素を含む絶縁体は、半導体４０６ｂ中の酸素欠損を低減させる機能を有する場合が
ある。半導体４０６ｂ中で酸素欠損は、ＤＯＳを形成し、正孔トラップなどとなる。また
、酸素欠損のサイトに水素が入ることによって、キャリアである電子を生成することがあ
る。したがって、半導体４０６ｂ中の酸素欠損を低減することで、トランジスタ４９２に
安定した電気特性を付与することができる。
ここで、加熱処理によって酸素を放出する絶縁体は、昇温脱離ガス分光法（ＴＤＳ：Ｔｈ
ｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、１００℃以
上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で１×１０１８ａｔｏ
ｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以上または１×１０２０ａｔｏｍｓ
／ｃｍ３以上の酸素（酸素原子数換算）を放出することもある。
ここで、ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。
測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比
例する。そして標準試料との比較により、気体の全放出量を計算することができる。
例えば、標準試料である所定の密度の水素を含むシリコン基板のＴＤＳ分析結果、および
測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（ＮＯ２）は、下に示す式
で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比３２で検出されるガス
の全てが酸素分子由来と仮定する。ＣＨ３ＯＨは質量電荷比が３２であるが、存在する可
能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量電荷比１
７の酸素原子および質量電荷比１８の酸素原子を含む酸素分子についても、自然界におけ
る存在比率が極微量であるため考慮しない。
ここで、式 ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α を用いる。
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試
料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、Ｎ
Ｈ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値で
ある。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。上に示す式の詳細に
関しては、特開平６−２７５６９７公報を参照する。なお、上記酸素の放出量は、電子科
学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として一
定量の水素原子を含むシリコン基板を用いて測定した。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子
の放出量の２倍となる。
または、加熱処理によって酸素を放出する絶縁体は、過酸化ラジカルを含むこともある。
具体的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３
以上であることをいう。なお、過酸化ラジカルを含む絶縁体は、ＥＳＲにて、ｇ値が２．
０１近傍に非対称の信号を有することもある。
または、過剰酸素を含む絶縁体は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））で
あってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））は、シリコン原子数の
２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原
子数および酸素原子数は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂ
ａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定した値である。
導電体４０４の電界によって、半導体４０６ｂを電気的に取り囲むことができる（導電体
の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅ
ｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）。そのため、半導体４０６ｂ
の全体（バルク）にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造では、ト
ランジスタのソース−ドレイン間に大電流を流すことができ、導通時の電流を高くするこ
とができる。
高いオン電流が得られるため、ｓ−ｃｈａｎｎｅｌ構造は、微細化されたトランジスタに
適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体
装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、ト
ランジスタは、チャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、
より好ましくは２０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好まし
くは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域
を有する。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトラン
ジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域
、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）と
ドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトラン
ジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのト
ランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では
、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値
または平均値とする。
チャネル幅とは、例えば、トランジスタの上面図において、半導体（またはトランジスタ
がオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、また
はチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長
さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をと
るとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合
がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、
いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネ
ル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示される
チャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、
立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図
において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる
場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に
形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合
が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よ
りも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測
による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積
もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状
が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる
領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャ
ネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗ
ｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合に
は、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細
書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。な
お、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチ
ャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、
値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求め
る場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャ
ネル幅を用いて計算する場合とは異なる値をとる場合がある。
以下では、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃなどに適用可能な酸化物半
導体の構造について説明する。なお、本明細書において、結晶が三方晶または菱面体晶で
ある場合、六方晶系として表す。
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられ
る。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ
Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半
導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ ｌｉ
ｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半
導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−Ｏ
Ｓ、多結晶酸化物半導体、ｎｃ−ＯＳなどがある。
非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であっ
て不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距離
秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。
逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質（ｃｏｍｐｌｅｔ
ｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼ぶことはできない。また、等方的でない
（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物
半導体と呼ぶことはできない。ただし、ａ−ｌｉｋｅ ＯＳは、微小な領域において周期
構造を有するものの、鬆（ボイドともいう。）を有し、不安定な構造である。そのため、
物性的には非晶質酸化物半導体に近いといえる。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半
導体の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏ
ｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分
解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方
、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーとも
いう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起
因する電子移動度の低下が起こりにくいといえる。
以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳについて説明する。図５（Ａ）に、試
料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分
解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ
Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特
にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、日本
電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行うこと
ができる。
図５（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図５（Ｂ）に示す。図５
（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認できる。金属
原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）または上
面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
図５（Ｂ）に示すように、ＣＡＡＣ−ＯＳは特徴的な原子配列を有する。図５（Ｃ）は、
特徴的な原子配列を、補助線で示したものである。図５（Ｂ）および図５（Ｃ）より、ペ
レット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあり、ペレットとペレッ
トとの傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって
、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、
ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌ
ｓ）を有する酸化物半導体と呼ぶこともできる。
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳのペレッ
ト５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造と
なる（図５（Ｄ）参照。）。図５（Ｃ）で観察されたペレットとペレットとの間で傾きが
生じている箇所は、図５（Ｄ）に示す領域５１６１に相当する。
また、図６（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補
正高分解能ＴＥＭ像を示す。図６（Ａ）の領域（１）、領域（２）および領域（３）を拡
大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図６（Ｂ）、図６（Ｃ）および図６（Ｄ）
に示す。図６（Ｂ）、図６（Ｃ）および図６（Ｄ）より、ペレットは、金属原子が三角形
状、四角形状または六角形状に配列していることを確認できる。しかしながら、異なるペ
レット間で、金属原子の配列に規則性は見られない。
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡ
ＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ
に対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図７（Ａ）に示すように
回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎ
Ｏ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を
有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°
近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近
傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを
示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解
析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎ
ｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、Ｉｎ
ＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６
°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（
φスキャン）を行っても、図７（Ｂ）に示すように明瞭なピークは現れない。これに対し
、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφスキ
ャンした場合、図７（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピーク
が６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸
およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺ
ｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの
電子線を入射させると、図８（Ａ）に示すような回折パターン（制限視野透過電子回折パ
ターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結
晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、Ｃ
ＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂
直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径
が３００ｎｍの電子線を入射させたときの回折パターンを図８（Ｂ）に示す。図８（Ｂ）
より、リング状の回折パターンが確認される。したがって、電子回折によっても、ＣＡＡ
Ｃ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、
図８（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１０
０）面などに起因すると考えられる。また、図８（Ｂ）における第２リングは（１１０）
面などに起因すると考えられる。
上述したように、ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結
晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をする
とＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属
元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素
との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二
酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合があ
る。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリ
ア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとな
る場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体であ
る。具体的には、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さ
らに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア
密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または
実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥
準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確
な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、
１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお
、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化
物半導体と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を
明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと
起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼
ぶ場合がある。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３
ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレ
ット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。した
がって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体
と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ
線を用いた場合、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークは検
出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０ｎ
ｍ以上）の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが観
測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプロ
ーブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎ
ｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い
領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される
場合がある。
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−
ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有す
る酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ
）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、
ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる
。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため
、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半
導体である。
ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆が観察される場合がある。また、高
分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認す
ることのできない領域と、を有する。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ
ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため
、電子照射による構造の変化を示す。
電子照射を行う試料として、ａ−ｌｉｋｅ ＯＳ（試料Ａと表記する。）、ｎｃ−ＯＳ（
試料Ｂと表記する。）およびＣＡＡＣ−ＯＳ（試料Ｃと表記する。）を準備する。いずれ
の試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料
は、いずれも結晶部を有することがわかる。
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、
ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を
６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これ
らの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度で
あり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の
間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見
なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図９は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例である。
ただし、上述した格子縞の長さを結晶部の大きさとしている。図９より、ａ−ｌｉｋｅ
ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には
、図９中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度の大き
さだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ−／ｎｍ２にお
いては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよび
ＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２
までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図９中の
（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡ
Ｃ−ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度であること
がわかる。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合があ
る。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど
見られないことがわかる。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−Ｏ
Ｓと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べ
て密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶
の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ
−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶
の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱
面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よっ
て、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において
、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また
、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、
ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３
未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる
単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もる
ことができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせ
る割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない
種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。な
お、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、
ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
以上が、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃなどに適用可能な酸化物半導
体の構造である。
次に、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃなどに適用可能な半導体の、そ
の他の要素について説明する。
半導体４０６ｂは、例えば、インジウムを含む酸化物半導体である。半導体４０６ｂは、
例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体
４０６ｂは、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム、ガリウム
、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホ
ウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、イットリウム、ジルコニウム、
モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンなど
がある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エ
ネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体
のエネルギーギャップを大きくする機能を有する元素である。また、半導体４０６ｂは、
亜鉛を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
ただし、半導体４０６ｂは、インジウムを含む酸化物半導体に限定されない。半導体４０
６ｂは、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜
鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであ
っても構わない。
半導体４０６ｂは、例えば、エネルギーギャップが大きい酸化物を用いる。半導体４０６
ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８
ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
例えば、半導体４０６ａおよび半導体４０６ｃは、半導体４０６ｂを構成する酸素以外の
元素一種以上、または二種以上から構成される酸化物半導体である。半導体４０６ｂを構
成する酸素以外の元素一種以上、または二種以上から半導体４０６ａおよび半導体４０６
ｃが構成されるため、半導体４０６ａと半導体４０６ｂとの界面、および半導体４０６ｂ
と半導体４０６ｃとの界面において、界面準位が形成されにくい。
半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃは、少なくともインジウムを含む
と好ましい。なお、半導体４０６ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を
１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０
ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａ
ｔｏｍｉｃ％より高くする。また、半導体４０６ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉｎ
およびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％
より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％よ
り高く、Ｍが６６ａｔｏｍｉｃ％未満とする。また、半導体４０６ｃがＩｎ−Ｍ−Ｚｎ酸
化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５
０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５
ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、半導体４０６ｃは、
半導体４０６ａと同種の酸化物を用いても構わない。
半導体４０６ｂは、半導体４０６ａおよび半導体４０６ｃよりも電子親和力の大きい酸化
物を用いる。例えば、半導体４０６ｂとして、半導体４０６ａおよび半導体４０６ｃより
も電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ
以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、
電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する
。そのため、半導体４０６ｃがインジウムガリウム酸化物を含むと好ましい。ガリウム原
子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さら
に好ましくは９０％以上とする。
このとき、ゲート電圧を印加すると、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃ
のうち、電子親和力の大きい半導体４０６ｂにチャネルが形成される。
ここで、半導体４０６ａと半導体４０６ｂとの間には、半導体４０６ａと半導体４０６ｂ
との混合領域を有する場合がある。また、半導体４０６ｂと半導体４０６ｃとの間には、
半導体４０６ｂと半導体４０６ｃとの混合領域を有する場合がある。混合領域は、界面準
位密度が低くなる。そのため、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃの
積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合とも
いう。）バンド構造となる。なお、図１０（Ａ）は、半導体４０６ａ、半導体４０６ｂお
よび半導体４０６ｃが、この順番に積層した断面図である。図１０（Ｂ）は、図１０（Ａ
）の一点鎖線Ｐ１−Ｐ２に対応する伝導帯下端のエネルギー（Ｅｃ）であり、半導体４０
６ａより半導体４０６ｃの電子親和力が大きい場合を示す。また、図１０（Ｃ）は、図１
０（Ａ）の一点鎖線Ｐ１−Ｐ２に対応する伝導帯下端のエネルギー（Ｅｃ）であり、半導
体４０６ａより半導体４０６ｃの電子親和力が小さい場合を示す。
このとき、電子は、半導体４０６ａ中および半導体４０６ｃ中ではなく、半導体４０６ｂ
中を主として移動する。上述したように、半導体４０６ａおよび半導体４０６ｂの界面に
おける界面準位密度、半導体４０６ｂと半導体４０６ｃとの界面における界面準位密度を
低くすることによって、半導体４０６ｂ中で電子の移動が阻害されることが少なく、トラ
ンジスタ４９２のオン電流を高くすることができる。
トランジスタ４９２のオン電流は、電子の移動を阻害する要因を低減するほど、高くする
ことができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動する
と推定される。電子の移動の阻害は、例えば、チャネル形成領域の物理的な凹凸が大きい
場合にも起こる。
したがって、トランジスタ４９２のオン電流を高くするためには、例えば、半導体４０６
ｂの上面または下面（被形成面、ここでは半導体４０６ａ）の、１μｍ×１μｍの範囲に
おける二乗平均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さが１ｎｍ未満
、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４
ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう
。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より
好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低
差（Ｐｅａｋ−Ｖａｌｌｅｙ（Ｐ−Ｖ）ともいう。）が１０ｎｍ未満、好ましくは９ｎｍ
未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗
さ、ＲａおよびＰ−Ｖは、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕
微鏡システムＳＰＡ−５００などを用いて測定することができる。
または、例えば、チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移
動は阻害される。
例えば、半導体４０６ｂが酸素欠損（Ｖｏとも表記。）を有する場合、酸素欠損のサイト
に水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに
水素が入り込んだ状態をＶｏＨと表記する場合がある。ＶｏＨは電子を散乱するため、ト
ランジスタ４９２のオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素
が入るよりも酸素が入る方が安定する。したがって、半導体４０６ｂ中の酸素欠損を低減
することで、トランジスタ４９２のオン電流を高くすることができる場合がある。
半導体４０６ｂの酸素欠損を低減するために、例えば、絶縁体４０２に含まれる過剰酸素
を、半導体４０６ａを介して半導体４０６ｂまで移動させる方法などがある。この場合、
半導体４０６ａは、酸素透過性を有する層（酸素を通過または透過させる層）であること
が好ましい。
酸素は、加熱処理などによって絶縁体４０２から放出され、半導体４０６ａ中に取り込ま
れる。なお、酸素は、半導体４０６ａ中の原子間に遊離して存在する場合や、酸素などと
結合して存在する場合がある。半導体４０６ａは、密度が低いほど、即ち原子間に間隙が
多いほど酸素透過性が高くなる。例えば、また、半導体４０６ａが層状の結晶構造を有し
、層を横切るような酸素の移動は起こりにくい場合、半導体４０６ａは適度に結晶性の低
い層であると好ましい。
絶縁体４０２から放出された過剰酸素（酸素）を半導体４０６ｂまで到達させるためには
、半導体４０６ａが過剰酸素（酸素）を透過する程度の結晶性を有するとよい。例えば、
半導体４０６ａがＣＡＡＣ−ＯＳである場合、層全体がＣＡＡＣ化してしまうと、過剰酸
素（酸素）を透過することが難しいため、一部に隙間を有する構造とすると好ましい。
図１などに示すが、トランジスタ４９２がｓ−ｃｈａｎｎｅｌ構造を有する場合、半導体
４０６ｂの全体にチャネルが形成される。したがって、半導体４０６ｂが厚いほどチャネ
ル領域は大きくなる。即ち、半導体４０６ｂが厚いほど、トランジスタ４９２のオン電流
を高くすることができる。例えば、２０ｎｍ以上、好ましくは４０ｎｍ以上、さらに好ま
しくは６０ｎｍ以上、より好ましくは１００ｎｍ以上の厚さの領域を有する半導体４０６
ｂとすればよい。ただし、半導体装置の生産性が低下する場合があるため、例えば、３０
０ｎｍ以下、好ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以下の厚さの領域
を有する半導体４０６ｂとすればよい。
また、トランジスタ４９２のオン電流を高くするためには、半導体４０６ｃの厚さは小さ
いほど好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎ
ｍ以下の領域を有する半導体４０６ｃとすればよい。一方、半導体４０６ｃは、チャネル
の形成される半導体４０６ｂへ、隣接する絶縁体を構成する酸素以外の元素（水素、シリ
コンなど）が入り込まないようブロックする機能を有する。そのため、半導体４０６ｃは
、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ
以上、さらに好ましくは２ｎｍ以上の厚さの領域を有する半導体４０６ｃとすればよい。
また、半導体４０６ｃは、絶縁体４０２などから放出される酸素の外方拡散を抑制するた
めに、酸素をブロックする性質を有すると好ましい。
また、信頼性を高くするためには、半導体４０６ａは厚く、半導体４０６ｃは薄いことが
好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ
以上、より好ましくは６０ｎｍ以上の厚さの領域を有する半導体４０６ａとすればよい。
半導体４０６ａの厚さを、厚くすることで、隣接する絶縁体と半導体４０６ａとの界面か
らチャネルの形成される半導体４０６ｂまでの距離を離すことができる。ただし、半導体
装置の生産性が低下する場合があるため、例えば、２００ｎｍ以下、好ましくは１２０ｎ
ｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有する半導体４０６ａとすればよ
い。
また、チャネルの形成される半導体４０６ｂと、隣接する半導体４０６ａとの界面のシリ
コン濃度は、トランジスタ４９２の電気特性に大きく影響するので、充分に低いことが好
ましい。
例えば、半導体４０６ｂと半導体４０６ａとの間に、例えば、二次イオン質量分析法（Ｓ
ＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において
、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未
満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を
有する。また、半導体４０６ｂと半導体４０６ｃとの間に、ＳＩＭＳにおいて、１×１０
１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに
好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
また、半導体４０６ｂの水素濃度を低減するために、半導体４０６ａおよび半導体４０６
ｃの水素濃度を低減すると好ましい。半導体４０６ａおよび半導体４０６ｃは、ＳＩＭＳ
において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／
ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５
×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、半導体４０６
ｂの窒素濃度を低減するために、半導体４０６ａおよび半導体４０６ｃの窒素濃度を低減
すると好ましい。半導体４０６ａおよび半導体４０６ｃは、ＳＩＭＳにおいて、５×１０
１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好
ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍ
ｓ／ｃｍ３以下の窒素濃度となる領域を有する。
上述の３層構造は一例である。例えば、半導体４０６ａまたは半導体４０６ｃのない２層
構造としても構わない。または、半導体４０６ａの上もしくは下、または半導体４０６ｃ
上もしくは下に、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃとして例示した
半導体のいずれか一を有する４層構造としても構わない。または、半導体４０６ａの上、
半導体４０６ａの下、半導体４０６ｃの上、半導体４０６ｃの下のいずれか二箇所以上に
、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃとして例示した半導体のいずれ
か一を有するｎ層構造（ｎは５以上の整数）としても構わない。
導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（または全部）は
、半導体４０６ｂなどの半導体の、表面、側面、上面、または／および下面の少なくとも
一部（または全部）に設けられている。
または、導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（または
全部）は、半導体４０６ｂなどの半導体の、表面、側面、上面、または／および、下面の
少なくとも一部（または全部）と、接している。または、導電体４１６ａ（または／およ
び導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂなどの半導体
の少なくとも一部（または全部）と、接している。
または、導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（または
全部）は、半導体４０６ｂなどの半導体の、表面、側面、上面、または／および、下面の
少なくとも一部（または全部）と、電気的に接続されている。または、導電体４１６ａ（
または／および導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂ
などの半導体の少なくとも一部（または全部）と、電気的に接続されている。
または、導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（または
全部）は、半導体４０６ｂなどの半導体の、表面、側面、上面、または／および下面の少
なくとも一部（または全部）に、近接して配置されている。または、導電体４１６ａ（ま
たは／および導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂな
どの半導体の少なくとも一部（または全部）に、近接して配置されている。
または、導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（または
全部）は、半導体４０６ｂなどの半導体の、表面、側面、上面、または／および下面の少
なくとも一部（または全部）の横側に配置されている。または、導電体４１６ａ（または
／および導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂなどの
半導体の少なくとも一部（または全部）の横側に配置されている。
または、導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（または
全部）は、半導体４０６ｂなどの半導体の、表面、側面、上面、または／および下面の少
なくとも一部（または全部）の斜め上側に配置されている。または、導電体４１６ａ（ま
たは／および導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂな
どの半導体の少なくとも一部（または全部）の斜め上側に配置されている。
または、導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（または
全部）は、半導体４０６ｂなどの半導体の、表面、側面、上面、または／および下面の少
なくとも一部（または全部）の上側に配置されている。または、導電体４１６ａ（または
／および導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂなどの
半導体の少なくとも一部（または全部）の上側に配置されている。
図１などではソース電極およびドレイン電極として機能する導電体４１６ａおよび導電体
４１６ｂが半導体４０６ｂの上面のみと接する例を示したが、本発明の一態様に係るトラ
ンジスタの構造はこれに限定されない。例えば、導電体４１６ａおよび導電体４１６ｂが
半導体４０６ｂの上面および側面、絶縁体４０２の上面などと接する構造であっても構わ
ない。
図１に示すトランジスタは、導電体４１６ａおよび導電体４１６ｂは、半導体４０６ｂの
側面と接しない。したがって、ゲート電極としての機能を有する導電体４０４から半導体
４０６ｂの側面に向けて印加される電界が、導電体４１６ａおよび導電体４１６ｂによっ
て遮蔽されにくい構造である。また、導電体４１６ａおよび導電体４１６ｂは、絶縁体４
０２の上面と接しない。そのため、絶縁体４０２から放出される過剰酸素（酸素）が導電
体４１６ａおよび導電体４１６ｂを酸化させるために消費されない。したがって、図１に
示すトランジスタは、絶縁体４０２から放出される過剰酸素（酸素）を、半導体４０６ｂ
の酸素欠損を低減するために効率的に利用することのできる構造である。即ち、図１に示
す構造のトランジスタは、高いオン電流、高い電界効果移動度、低いサブスレッショルド
スイング値、高い信頼性などを有する優れた電気特性のトランジスタである。
図１などに示す絶縁体４０１は、トランジスタ４９１と、トランジスタ４９２などと、の
間に設けられる。絶縁体４０１としては、例えば、アルミニウムを含む酸化物、例えば酸
化アルミニウムを用いる。絶縁体４０１は、酸素および水素をブロックする絶縁体である
が、密度が３．２ｇ／ｃｍ３未満の酸化アルミニウムは、特に水素をブロックする機能が
高いため好ましい。または、結晶性の低い酸化アルミニウムは、特に水素をブロックする
機能が高いため好ましい。
例えば、トランジスタ４９１がシリコンを用いたトランジスタである場合、水素を外部か
ら供給することでシリコンのダングリングボンドを低減させることができるため、トラン
ジスタの電気特性が向上する場合がある。水素の供給は、例えば、水素を含む雰囲気下に
おける加熱処理によって行えばよい。または、例えば、水素を含む絶縁体をトランジスタ
４９１の近傍に配置し、加熱処理を行うことで、該水素を拡散させて、トランジスタ４９
１に供給しても構わない。具体的には、トランジスタ４９１上の絶縁体４７８を水素を含
む絶縁体にすると好ましい。なお、絶縁体４７８は、単層構造または積層構造としても構
わない。例えば、酸化窒化シリコンまたは酸化シリコンと、窒化酸化シリコンまたは窒化
シリコンと、を有する積層構造などとすればよい。
水素を含む絶縁体は、例えば、ＴＤＳ分析にて、１００℃以上７００℃以下または１００
℃以上５００℃以下の表面温度の範囲で１×１０１８ａｔｏｍｓ／ｃｍ３以上、１×１０
１９ａｔｏｍｓ／ｃｍ３以上または１×１０２０ａｔｏｍｓ／ｃｍ３以上の水素（水素原
子数換算）を放出することもある。
ところで、絶縁体４７８から拡散した水素は、絶縁体４７８の開口部に設けられた導電体
４６９、絶縁体４７８上の導電体４７４ａおよび導電体４７４ｂ、導電体４７４上の導電
体４２１などを介して、トランジスタ４９２の近傍まで到達する場合があるが、絶縁体４
０１が水素をブロックする機能を有するため、トランジスタ４９２まで到達する水素は僅
かとなる。水素は、酸化物半導体中でキャリアトラップやキャリア発生源となりトランジ
スタ４９２の電気特性を劣化させることがある。そのため、絶縁体４０１によって水素を
ブロックすることは半導体装置の性能および信頼性を高めるために重要な意味を持つ。な
お、導電体４６９などの開口部を埋めて設けられる導電体は、トランジスタ、容量素子な
どの各素子間を電気的に接続する機能を有する。
一方、例えば、トランジスタ４９２に外部から酸素を供給することで、酸化物半導体の酸
素欠損を低減させることができるため、トランジスタの電気特性が向上する場合がある。
酸素の供給は、例えば、酸素を含む雰囲気下における加熱処理によって行えばよい。また
は、例えば、過剰酸素（酸素）を含む絶縁体をトランジスタ４９２の近傍に配置し、加熱
処理を行うことで、該酸素を拡散させて、トランジスタ４９２に供給しても構わない。こ
こでは、トランジスタ４９２の絶縁体４０２が過剰酸素を含む絶縁体を用いる。
拡散した酸素は、各層を介してトランジスタ４９１まで到達する場合があるが、絶縁体４
０１が酸素をブロックする機能を有するため、トランジスタ４９１まで到達する酸素は僅
かとなる。トランジスタ４９１が、シリコンを用いたトランジスタである場合、シリコン
中に酸素が混入することでシリコンの結晶性を低下させることや、キャリアの移動を阻害
させる要因となることがある。そのため、絶縁体４０１によって酸素をブロックすること
は半導体装置の性能および信頼性を高めるために重要な意味を持つ。
また、図１などにおいて、半導体装置は、トランジスタ４９２上に絶縁体４０８を有する
と好ましい。絶縁体４０８は、酸素および水素をブロックする機能を有する。絶縁体４０
８は、例えば、絶縁体４０１についての記載を参照する。絶縁体４０８は、例えば、半導
体４０６ａまたは／および半導体４０６ｃよりも、酸素および水素をブロックする機能が
高い。
半導体装置が絶縁体４０８を有することで、酸素がトランジスタ４９２から外方拡散する
ことを抑制できる。したがって、絶縁体４０２などに含まれる過剰酸素（酸素）の量に対
して、トランジスタ４９２へ効果的に酸素を供給することができる。また、絶縁体４０８
は、絶縁体４０８よりも上に設けられた層や半導体装置の外部から混入する水素を含む不
純物をブロックするため、不純物の混入によってトランジスタ４９２の電気特性が劣化す
ることを抑制できる。
なお、便宜上、絶縁体４０１または／および絶縁体４０８をトランジスタ４９２と区別し
て説明したが、トランジスタ４９２の一部であっても構わない。
また、導電体４２１ａと、導電体４１７は、絶縁体４１９を挟んで容量素子４９３の両電
極を形成する。
なお、半導体装置は、絶縁体４０８上には、絶縁体４１８を有しても構わない。また、半
導体装置は、絶縁体４１８に設けられた開口部に設けられた導電体４２１ａおよび導電体
４２１ｂを介してトランジスタ４９２とそれぞれ電気的に接続する、導電体４２４ａおよ
び導電体４２４ｂを有しても構わない。
＜半導体装置の作製方法＞
次に、図１に示す半導体装置の作製方法について図１１乃至図１７を用いて説明する。尚
、図１の左図は、トランジスタ４９１と、トランジスタ４９２のチャネル長方向の断面図
を示している。図１の右図は、図１の左図の中に一点鎖線（ａ―ａ’）における断面図で
ある。よって、右図は、トランジスタ４９２の導電体４０４の中心を通る平面における、
トランジスタ４９２のチャネル幅方向の断面図を示している。
まず、半導体基板４００上にトランジスタ４９１を形成する。トランジスタ４９１上に絶
縁体４７８を成膜し、化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏ
ｌｉｓｈｉｎｇ：ＣＭＰ）を用いて絶縁体表面の平坦化処理を行う。平坦化処理は、ＣＭ
Ｐ処理を用いたが、他の処理を用いてもよい。または、ＣＭＰ処理と、エッチング（ドラ
イエッチング、ウエットエッチング）処理やプラズマ処理などを組み合わせてもよい。（
図１１（Ａ）参照）。
なお、半導体基板４００は、シリコンや炭化シリコンを材料とした単結晶半導体基板、多
結晶半導体基板、シリコンゲルマニウムなどからなる化合物半導体基板、ＳＯＩ（Ｓｉｌ
ｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒｓ）基板などを使用することもできる。
絶縁体４７８にコンタクトホールをフォトリソグラフィ法とドライエッチング法を用いて
形成する。次にコンタクトホール内に導電体４６９を埋め込み、ＣＭＰ処理を行い、絶縁
体４７８上の導電体を除去する。導電体はスパッタリング法、化学気相成長（ＣＶＤ：Ｃ
ｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏ
ｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて成膜すればよい。絶縁体４
７８上の導電体を除去するのに、ＣＭＰ処理を用いたが、他の処理を用いてもよい。また
は、ＣＭＰ処理と、エッチング（ドライエッチング、ウエットエッチング）処理やプラズ
マ処理などを組み合わせてもよい。次に、絶縁体４７８上に導電体４７４を成膜し、フォ
トリソグラフィー法とドライエッチング法によって導電体４７４ａおよび導電体４７４ｂ
を形成する。導電体４７４はスパッタリング法、ＣＶＤ法、ＡＬＤ法などを用いて成膜す
ればよい。さらに導電体４７４上に絶縁体４８０を成膜し、ＣＭＰ処理を用いて絶縁体表
面の平坦化処理を行う。平坦化処理は、ＣＭＰ処理を用いたが、他の処理を用いてもよい
。または、ＣＭＰ処理と、エッチング（ドライエッチング、ウエットエッチング）処理や
プラズマ処理などを組み合わせてもよい。（図１１（Ｂ）参照）。
次に絶縁体４８０上に導電体を成膜し、フォトリソグラフィー法と、ドライエッチング法
によって導電体４１７を形成する。導電体４１７はスパッタリング法、ＣＶＤ法、ＡＬＤ
法などを用いて成膜すればよい。次に、絶縁体４８２を成膜し、ＣＭＰ処理を用いて絶縁
体表面の平坦化処理を行う。平坦化処理などによって、導電体４１７の上面の一部を露出
する。具体的には、導電体４１７の上面が絶縁体４８２の上面と同一平面になるように平
坦化処理を行えばよい。このように、例えば、基板裏面などの基準面と平行になるよう絶
縁体などを上面から除去していき、導電体などの上面の一部を露出させることを、頭出し
と呼ぶ場合がある。平坦化処理は、ＣＭＰ処理を用いたが、他の処理を用いてもよい。ま
たは、ＣＭＰ処理と、エッチング（ドライエッチング、ウエットエッチング）処理やプラ
ズマ処理などを組み合わせてもよい。（図１１（Ｃ）参照）。
次に絶縁体４８２上に導電体を成膜する。フォトリソグラフィー法と、ドライエッチング
法によって導電体４１３と、導電体４４５を形成する。導電体はスパッタリング法、ＣＶ
Ｄ法、ＡＬＤ法などを用いて成膜すればよい。次に、絶縁体４８４を成膜し、ＣＭＰ処理
を用いて絶縁体表面の平坦化処理を行う。この時、導電体４１３と導電体４４５の上面が
絶縁体４８４の上面と同一平面になるように、導電体４１３と導電体４４５の頭出しを行
う。導電体４１７と導電体４４５が電気的に接続される。平坦化処理は、ＣＭＰ処理を用
いたが、他の処理を用いてもよい。または、ＣＭＰ処理と、エッチング（ドライエッチン
グ、ウエットエッチング）処理やプラズマ処理などを組み合わせてもよい。（図１２（Ａ
）参照）。
次に、絶縁体４０１と、絶縁体４０２を成膜する。絶縁体４０１と、絶縁体４０２は、ス
パッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すれば
よい。なお、ここでは、絶縁体４０２は、ＣＭＰ処理などによって、上面から平坦化する
場合について説明する。絶縁体４０２の上面を平坦化することで、後の工程が容易となり
、トランジスタ４９２の歩留まりを高くすることができる。例えば、ＣＭＰ法によって、
絶縁体４０２のＲＭＳ粗さを１ｎｍ以下、好ましくは０．５ｎｍ以下、さらに好ましくは
０．３ｎｍ以下とする。または、１μｍ×１μｍの範囲におけるＲａを１ｎｍ未満、好ま
しくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未
満とする。または、１μｍ×１μｍの範囲におけるＰ−Ｖを１０ｎｍ未満、好ましくは９
ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とする。ただし、本
発明の一態様に係るトランジスタ４９２は、絶縁体４０２の上面を平坦化した場合に限定
されない。
絶縁体４０２は、過剰酸素を含ませるように成膜すればよい。または、絶縁体４０２の成
膜後に酸素を添加しても構わない。酸素の添加は、例えば、イオン注入法により、加速電
圧を２ｋＶ以上１００ｋＶ以下とし、ドーズ量を５×１０１４ｉｏｎｓ／ｃｍ２以上５×
１０１６ｉｏｎｓ／ｃｍ２以下として行えばよい。
なお、絶縁体４０２を積層膜で構成する場合には、それぞれの膜を、上記のような成膜方
法を用いて、異なる成膜方法で成膜してもよい。例えば、１層目の膜をＣＶＤ法で成膜し
、２層目の膜をＡＬＤ法で成膜してもよい。または、１層目の膜をスパッタリング法で成
膜し、２層目の膜をＡＬＤ法で成膜してもよい。このように、それぞれ異なる成膜方法を
用いることによって、各層の膜に異なる機能や性質を持たせることができる。そして、そ
れらの膜を積層することによって、積層膜全体として、より適切な膜を構成することがで
きる。
つまり、ｎ層目（ｎは自然数）の膜を、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰ
ＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜し、ｎ＋１層目の膜を、スパ
ッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などのうちの少なくとも１
つの方法で成膜する。なお、ｎ層目の膜と、ｎ＋１層目の膜とで、成膜方法が同じでも異
なっていてもよい。なお、ｎ層目の膜とｎ＋２層目の膜とで、成膜方法が同じでもよい。
または、すべての膜において、成膜方法が同じでもよい。（図１２（Ｂ）参照）。
次に、半導体４０６ａと、半導体４０６ｂをこの順に成膜する。半導体４０６ａと、半導
体４０６ｂはスパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用
いて成膜すればよい。
なお、半導体４０６ａおよび半導体４０６ｂとして、Ｉｎ−Ｇａ−Ｚｎ酸化物層をＭＯＣ
ＶＤ法によって成膜する場合、原料ガスとしてトリメチルインジウム、トリメチルガリウ
ムおよびジメチル亜鉛などを用いればよい。なお、上記原料ガスの組み合わせに限定され
ず、トリメチルインジウムに代えてトリエチルインジウムなどを用いてもよい。また、ト
リメチルガリウムに代えてトリエチルガリウムなどを用いてもよい。また、ジメチル亜鉛
に代えてジエチル亜鉛などを用いてもよい。
次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下
、好ましくは３００℃以上５００℃以下で行えばよい。第１の加熱処理は、不活性ガス雰
囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行
う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理は、不活性ガス
雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１
％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって
、半導体４０６ａ、および半導体４０６ｂの結晶性を高めることや、水素や水などの不純
物を除去することなどができる。
次に、導電体４１６を成膜する。導電体４１６は、スパッタリング法、ＣＶＤ法、ＭＢＥ
法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
導電体４１６ａおよび導電体４１６ｂは、導電体４１６を成膜した後で、導電体４１６の
一部をエッチングすることで形成される。したがって、導電体４１６の成膜時に、半導体
４０６ｂへダメージを与えない成膜方法を用いると好ましい。即ち、導電体４１６の成膜
には、ＭＣＶＤ法などを用いると好ましい。
なお、導電体４１６を積層膜で構成する場合には、それぞれの膜を、スパッタリング法、
ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法
、ＰＬＤ法、ＡＬＤ法などのような成膜方法を用いて、異なる成膜方法で成膜してもよい
。例えば、１層目の膜をＭＯＣＶＤ法で成膜し、２層目の膜をスパッタリング法で成膜し
てもよい。または、１層目の膜をＡＬＤ法で成膜し、２層目の膜をＭＯＣＶＤ法で成膜し
てもよい。または、１層目の膜をＡＬＤ法で成膜し、２層目の膜をスパッタリング法で成
膜してもよい。または、１層目の膜をＡＬＤ法で成膜し、２層目の膜をスパッタリング法
で成膜し、３層目の膜をＡＬＤ法で成膜してもよい。このように、それぞれ、異なる成膜
方法を用いることによって、各層の膜に異なる機能や性質を持たせることができる。そし
て、それらの膜を積層することによって、積層膜全体として、より適切な膜を構成するこ
とができる。
つまり、導電体４１６を積層膜で構成する場合には、例えば、ｎ層目の膜を、スパッタリ
ング法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、
ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜し、ｎ＋１層目
の膜を、スパッタリング法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、Ｍ
ＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で
成膜し、ｎ層目の膜と、ｎ＋１層目の膜とで、成膜方法が異なっていてもよい（ｎは自然
数）。なお、ｎ層目の膜とｎ＋２層目の膜とで、成膜方法が同じでもよい。または、すべ
ての膜において、成膜方法が同じでもよい。
なお、導電体４１６、または導電体４１６の積層膜の内の少なくとも一つの膜と、半導体
４０６ａとなる半導体、または半導体４０６ｂとなる半導体とは、同じ成膜方法を用いて
もよい。例えば、どちらも、ＡＬＤ法を用いてもよい。これにより、大気に触れさせずに
成膜することができる。その結果、不純物の混入を防ぐことができる。
なお、導電体４１６、または導電体４１６の積層膜の内の少なくとも一つの膜と、半導体
４０６ａとなる半導体、または半導体４０６ｂとなる半導体と、絶縁体４０２、または絶
縁体４０２の積層膜の内の少なくとも一つの膜とは、同じ成膜方法を用いてもよい。例え
ば、どれも、スパッタリング法を用いてもよい。これにより、大気に触れさせずに成膜す
ることができる。その結果、不純物の混入を防ぐことができる。ただし、本発明の一態様
に係る半導体装置の作製方法は、これらに限定されない。
次に、フォトリソグラフィー法とドライエッチング法によって導電体をエッチングし、導
電体４１６を形成する。導電体４１６は、後にトランジスタ４９２のソース電極およびド
レイン電極としての機能を有する導電体４１６ａおよび導電体４１６ｂとなるため、トラ
ンジスタ４９２のオン電流を大きくするためにはある程度の厚さがあるほうが好ましい。
したがって、例えば、５ｎｍ以上３０ｎｍ以下、好ましくは５ｎｍ以上２０ｎｍ以下、さ
らに好ましくは５ｎｍ以上１５ｎｍ以下の厚さの領域を有する導電体４１６とすればよい
。
次に、導電体４１６をマスクに用いて、半導体４０６ｂおよび半導体４０６ａをエッチン
グし、半導体４０６ａおよび半導体４０６ｂを形成する。このとき、絶縁体４０２までエ
ッチングすると、ｓ−ｃｈａｎｎｅｌ構造が形成されやすくなる（図１３参照）。
次に、導電体４１６の一部をエッチングし、導電体４１６ａおよび導電体４１６ｂを形成
する。このように、半導体４０６ａおよび半導体４０６ｂをエッチングするためのマスク
として形成された導電体４１６は、トランジスタ４９２のソース電極およびドレイン電極
としての機能を有する導電体４１６ａおよび導電体４１６ｂとなる。導電体４１６ａおよ
び導電体４１６ｂとなる導電体４１６をマスクとしても用いることから、トランジスタ４
９２を作製するための工程数を低減できる。また、トランジスタ４９２は、導電体４１６
ａおよび導電体４１６ｂの占有面積を小さくすることができるため、微細な半導体装置に
適した構造である。
次に、半導体４０６ｃとなる半導体を成膜する。半導体４０６ｃとなる半導体は、スパッ
タリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい
。
なお、半導体４０６ｃとなる半導体として、Ｉｎ−Ｇａ−Ｚｎ酸化物層をＭＯＣＶＤ法に
よって成膜する場合、原料ガスとしてトリメチルインジウム、トリメチルガリウムおよび
ジメチル亜鉛などを用いればよい。なお、上記原料ガスの組み合わせに限定されず、トリ
メチルインジウムに代えてトリエチルインジウムなどを用いてもよい。また、トリメチル
ガリウムに代えてトリエチルガリウムなどを用いてもよい。また、ジメチル亜鉛に代えて
ジエチル亜鉛などを用いてもよい。
次に、第２の加熱処理を行っても構わない。例えば、半導体４０６ａとして、半導体４０
６ｃとなる半導体よりも酸素透過性の高い半導体を選択する。即ち、半導体４０６ｃとな
る半導体として、半導体４０６ａよりも酸素透過性の低い半導体を選択する。換言すると
、半導体４０６ａとして、酸素を透過する機能を有する半導体を選択する。また、半導体
４０６ｃとなる半導体として、酸素をブロックする機能を有する半導体を選択する。この
とき、第２の加熱処理を行うことで、半導体４０６ａを介して、絶縁体４０２に含まれる
過剰酸素が半導体４０６ｂまで移動する。半導体４０６ｂは半導体４０６ｃとなる半導体
で覆われているため、過剰酸素の外方拡散が起こりにくい。そのため、このタイミングで
第２の加熱処理を行うことで、効率的に半導体４０６ｂの欠陥（酸素欠損）を低減するこ
とができる。なお、第２の加熱処理は、絶縁体４０２中の過剰酸素（酸素）が半導体４０
６ｂまで拡散する温度で行えばよい。例えば、第１の加熱処理についての記載を参照して
も構わない。または、第２の加熱処理は、第１の加熱処理よりも低い温度が好ましい。第
１の加熱処理と第２の加熱処理の温度差は、２０℃以上１５０℃以下、好ましくは４０℃
以上１００℃以下とする。これにより、絶縁体４０２から余分に過剰酸素（酸素）が放出
することを抑えることができる。
次に、絶縁体４１２となる絶縁体を成膜する。絶縁体４１２となる絶縁体は、スパッタリ
ング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
なお、絶縁体４１２となる絶縁体を積層膜で構成する場合には、それぞれの膜を、スパッ
タリング法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など
）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのような成膜方法を用いて、異なる成膜方法で成
膜してもよい。例えば、１層目の膜をＭＯＣＶＤ法で成膜し、２層目の膜をスパッタリン
グ法で成膜してもよい。または、１層目の膜をＡＬＤ法で成膜し、２層目の膜をＭＯＣＶ
Ｄ法で成膜してもよい。または、１層目の膜をＡＬＤ法で成膜し、２層目の膜をスパッタ
リング法で成膜してもよい。または、１層目の膜をＡＬＤ法で成膜し、２層目の膜をスパ
ッタリング法で成膜し、３層目の膜をＡＬＤ法で成膜してもよい。このように、それぞれ
、異なる成膜方法を用いることによって、各層の膜に異なる機能や性質を持たせることが
できる。そして、それらの膜を積層することによって、積層膜全体として、より適切な膜
を構成することができる。
つまり、絶縁体４１２となる絶縁体を積層膜で構成する場合には、例えば、ｎ層目の膜を
、スパッタリング法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶ
Ｄ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜し
、ｎ＋１層目の膜を、スパッタリング法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、Ｍ
ＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも
１つの方法で成膜し、ｎ層目の膜と、ｎ＋１層目の膜とで、成膜方法が異なっていてもよ
い（ｎは自然数）。なお、ｎ層目の膜とｎ＋２層目の膜とで、成膜方法が同じでもよい。
または、すべての膜において、成膜方法が同じでもよい。
次に、第３の加熱処理を行っても構わない。例えば、半導体４０６ａとして、半導体４０
６ｃとなる半導体よりも酸素透過性の高い半導体を選択する。即ち、半導体４０６ｃとな
る半導体として、半導体４０６ａよりも酸素透過性の低い半導体を選択する。また、半導
体４０６ｃとなる半導体として、酸素をブロックする機能を有する半導体を選択する。ま
たは、例えば、半導体４０６ａとして、絶縁体４１２となる絶縁体よりも酸素透過性の高
い半導体を選択する。即ち、絶縁体４１２となる絶縁体として、半導体４０６ａよりも酸
素透過性の低い半導体を選択する。換言すると、半導体４０６ａとして、酸素を透過する
機能を有する半導体を選択する。また、絶縁体４１２となる絶縁体として、酸素をブロッ
クする機能を有する絶縁体を選択する。このとき、第３の加熱処理を行うことで、半導体
４０６ａを介して、絶縁体４０２に含まれる過剰酸素が半導体４０６ｂまで移動する。半
導体４０６ｂは半導体４０６ｃとなる半導体および絶縁体４１２となる絶縁体で覆われて
いるため、過剰酸素の外方拡散が起こりにくい。そのため、このタイミングで第３の加熱
処理を行うことで、効率的に半導体４０６ｂの欠陥（酸素欠損）を低減することができる
。なお、第３の加熱処理は、絶縁体４０２中の過剰酸素（酸素）が半導体４０６ｂまで拡
散する温度で行えばよい。例えば、第１の加熱処理についての記載を参照しても構わない
。または、第３の加熱処理は、第１の加熱処理よりも低い温度が好ましい。第１の加熱処
理と第３の加熱処理の温度差は、２０℃以上１５０℃以下、好ましくは４０℃以上１００
℃以下とする。これにより、絶縁体４０２から余分に過剰酸素（酸素）が放出することを
抑えることができる。なお、絶縁体４１２となる絶縁体が酸素をブロックする機能を有す
る場合、半導体４０６ｃとなる半導体が酸素をブロックする機能を有さなくても構わない
。
次に、導電体４０４となる導電体を成膜する。導電体４０４となる導電体は、スパッタリ
ング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
絶縁体４１２となる絶縁体は、トランジスタ４９２のゲート絶縁体として機能する。した
がって導電体４０４となる導電体の成膜時に、絶縁体４１２となる絶縁体へダメージを与
えない成膜方法を用いると好ましい。即ち、該導電体の成膜には、ＭＣＶＤ法などを用い
ると好ましい。
なお、導電体４０４となる導電体を積層膜で構成する場合には、それぞれの膜を、ＣＶＤ
法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬ
Ｄ法、ＡＬＤ法などのような成膜方法を用いて、異なる成膜方法で成膜してもよい。例え
ば、１層目の膜をＭＯＣＶＤ法で成膜し、２層目の膜をスパッタリング法で成膜してもよ
い。または、１層目の膜をＡＬＤ法で成膜し、２層目の膜をＭＯＣＶＤ法で成膜してもよ
い。または、１層目の膜をＡＬＤ法で成膜し、２層目の膜をスパッタリング法で成膜して
もよい。または、１層目の膜をＡＬＤ法で成膜し、２層目の膜をスパッタリング法で成膜
し、３層目の膜をＡＬＤ法で成膜してもよい。このように、それぞれ、異なる成膜方法を
用いることによって、各層の膜に異なる機能や性質を持たせることができる。そして、そ
れらの膜を積層することによって、積層膜全体として、より適切な膜を構成することがで
きる。
つまり、導電体４０４となる導電体を積層膜で構成する場合には、例えば、ｎ層目の膜を
、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ
法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜し、ｎ＋１層目の膜を
、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ
法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜し、ｎ層目の膜と、ｎ
＋１層目の膜とで、成膜方法が異なっていてもよい（ｎは自然数）。なお、ｎ層目の膜と
ｎ＋２層目の膜とで、成膜方法が同じでもよい。または、すべての膜において、成膜方法
が同じでもよい。
なお、導電体４０４となる導電体、または導電体４０４となる導電体の積層膜の内の少な
くとも一つの膜と、絶縁体４１２となる絶縁体、または絶縁体４１２となる絶縁体の積層
膜の内の少なくとも一つの膜とは、同じ成膜方法を用いてもよい。例えば、どちらも、Ａ
ＬＤ法を用いてもよい。これにより、大気に触れさせずに成膜することができる。その結
果、不純物の混入を防ぐことができる。または、例えば、絶縁体４１２となる絶縁体と接
する導電体４０４となる導電体と、導電体４０４となる導電体と接する絶縁体４１２とな
る絶縁体とは、同じ成膜方法を用いてもよい。これにより、同じチャンバーで成膜するこ
とができる。その結果、不純物の混入を防ぐことができる。
なお、導電体４０４となる導電体、または導電体４０４となる導電体の積層膜の内の少な
くとも一つの膜と、絶縁体４１２となる絶縁体、または絶縁体４１２となる絶縁体の積層
膜の内の少なくとも一つの膜とは同じ成膜方法を用いてもよい。例えば、どれも、スパッ
タリング法を用いてもよい。これにより、大気に触れさせずに成膜することができる。そ
の結果、不純物の混入を防ぐことができる。
次に、導電体４０４となる導電体の一部をエッチングして導電体４０４を形成する。なお
、導電体４０４は、半導体４０６ｂの少なくとも一部と重なるように形成する。
次に、導電体４０４となる導電体と同様に、絶縁体４１２となる絶縁体の一部をエッチン
グして絶縁体４１２を形成する。
次に、導電体４０４となる導電体および絶縁体４１２となる絶縁体と同様に、半導体４０
６ｃとなる半導体の一部をエッチングして半導体４０６ｃを形成する。
なお、導電体４０４となる導電体、絶縁体４１２となる絶縁体および半導体４０６ｃとな
る半導体の一部をエッチングする際には、同一のフォトリソグラフィ工程など用いてもよ
い。または、導電体４０４をマスクとして用いて絶縁体４１２となる絶縁体および半導体
４０６ｃとなる半導体をエッチングしてもよい。そのため、導電体４０４、絶縁体４１２
および半導体４０６ｃは、上面図において同様の形状となる。なお、導電体４０４よりも
絶縁体４１２または／および半導体４０６ｃが突出した（迫り出した）形状となる場合や
、導電体４０４が絶縁体４１２または／および半導体４０６ｃよりも突出した（迫り出し
た）形状となる場合がある。これらに示すような形状とすることによって、形状不良が低
減され、ゲートリーク電流を低減できる場合がある。
次に、絶縁体４０８を成膜する。絶縁体４０８は、スパッタリング法、ＣＶＤ法、ＭＢＥ
法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
次に、第４の加熱処理を行っても構わない。例えば、半導体４０６ａとして、半導体４０
６ｃよりも酸素透過性の高い半導体を選択する。即ち、半導体４０６ｃとして、半導体４
０６ａよりも酸素透過性の低い半導体を選択する。また、半導体４０６ｃとして、酸素を
ブロックする機能を有する半導体を選択する。または、例えば、半導体４０６ａとして、
絶縁体４１２よりも酸素透過性の高い半導体を選択する。即ち、絶縁体４１２として、半
導体４０６ａよりも酸素透過性の低い半導体を選択する。または、例えば、半導体４０６
ａとして、絶縁体４０８よりも酸素透過性の高い半導体を選択する。即ち、絶縁体４０８
として、半導体４０６ａよりも酸素透過性の低い半導体を選択する。換言すると、半導体
４０６ａとして、酸素を透過する機能を有する半導体を選択する。また、絶縁体４０８と
して、酸素をブロックする機能を有する絶縁体を選択する。このとき、第４の加熱処理を
行うことで、半導体４０６ａを介して、絶縁体４０２に含まれる過剰酸素が半導体４０６
ｂまで移動する。半導体４０６ｂは半導体４０６ｃ、絶縁体４１２、絶縁体４０８のいず
れかで覆われているため、過剰酸素の外方拡散が起こりにくい。そのため、このタイミン
グで第４の加熱処理を行うことで、効率的に半導体４０６ｂの欠陥（酸素欠損）を低減す
ることができる。なお、第４の加熱処理は、絶縁体４０２中の過剰酸素（酸素）が半導体
４０６ｂまで拡散する温度で行えばよい。例えば、第１の加熱処理についての記載を参照
しても構わない。または、第４の加熱処理は、第１の加熱処理よりも低い温度が好ましい
。第１の加熱処理と第４の加熱処理の温度差は、２０℃以上１５０℃以下、好ましくは４
０℃以上１００℃以下とする。これにより、絶縁体４０２から余分に過剰酸素（酸素）が
放出することを抑えることができる。なお、絶縁体４０８が酸素をブロックする機能を有
する場合、半導体４０６ｃまたは／および絶縁体４１２が酸素をブロックする機能を有さ
なくても構わない。
なお、第１の加熱処理、第２の加熱処理、第３の加熱処理および第４の加熱処理の全てま
たは一部を行わなくても構わない。
次に、絶縁体４１８を成膜する。絶縁体４１８は、スパッタリング法、ＣＶＤ法、ＭＢＥ
法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい（図１４参照）。
次に、フォトリソグラフィー法とドライエッチング法を用いて、絶縁体４１８から、絶縁
体４０８、絶縁体４１２、半導体４０６ｃ、導電体４１６ａ、半導体４０６ｂ、半導体４
０６ａ、絶縁体４０２、絶縁体４０１、絶縁体４８４、導電体４１７、絶縁体４８０を貫
通し、導電体４５４上面に達するコンタクトホールを形成する。同時に、絶縁体４１８か
ら、絶縁体４０８、絶縁体４１２、半導体４０６ｃ、導電体４１６ｂ、半導体４０６ｂ、
半導体４０６ａ、絶縁体４０２、絶縁体４０１、絶縁体４８４、絶縁体４８２、絶縁体４
８０を貫通し、導電体４７４上面に達するコンタクトホールを形成する。同時にコンタク
トホールを形成することで、使用マスク枚数の削減と製造工程の削減効果がある。また、
回路構成によっては、別々のマスクを用いて、別々にコンタクトホールを形成した方が、
コンタクトホールのドライエッチングにおけるチャージアップダメージに対して有利とな
る場合もある。また、図示していないが、各絶縁体、各導電体ごとに、それぞれフォトリ
ソグラフィー法とドライエッチング法を用いてコンタクトホールを形成しても良い。また
、コンタクトホール内に埋め込まれた導電体を介して各素子が電気的につながっていれば
、各素子に形成されるコンタクトホールは必ずしも一直線の形状である必要は無い（図１
５参照）。
次に、容量素子４９３を形成する。導電体４１７を貫通したコンタクトホール側面部に絶
縁体４１９を形成する。絶縁体４１９は、導電体４１７を貫通したコンタクトホール側面
部を酸化することによって形成することができる。酸化方法としては、熱酸化、ラジカル
酸化などを用いることができる。絶縁体膜厚と、酸化膜厚が一定であれば、コンタクトホ
ールの直径を制御することで、容量素子４９３の容量値を制御できる。また、コンタクト
ホールの直径と酸化膜厚が一定であれば、絶縁体４８２の膜厚により容量値を制御できる
。より大きな容量値が必要であれば、絶縁体４８２の膜厚をより厚くすればよく、容量素
子４９３の容量値を制御することによって、集積度の高い半導体装置を提供することがで
きる。または容量素子４９３の占有面積に対して記憶容量の大きい半導体装置を提供する
ことができる（図１６参照）。
次に、コンタクトホール内に導電体４２１を埋め込み、ＣＭＰ処理を行い、絶縁体４１８
上の導電体を除去する。導電体はスパッタリング法、ＣＶＤ法、ＡＬＤ法などを用いて成
膜すればよい。絶縁体４１８上の導電体を除去するのに、ＣＭＰ処理を用いたが、他の処
理を用いてもよい。または、ＣＭＰ処理と、エッチング（ドライエッチング、ウエットエ
ッチング）処理やプラズマ処理などを組み合わせてもよい。次に、絶縁体４１８上に導電
体４２４を成膜し、フォトリソグラフィー法とドライエッチング法によって導電体４２４
ａおよび導電体４２４ｂを形成する。導電体４２４はスパッタリング法、ＣＶＤ法、ＡＬ
Ｄ法などを用いて成膜すればよい（図１７参照）。以上のようにして、図１に示した半導
体装置を作製することができる。
容量素子は、トランジスタ４９２の上方に形成することもできる（図３参照）。または、
容量素子は、トランジスタ４９２の下方と、上方と、両方に形成することもできる（図４
参照）。
＜半導体装置＞
以下では、本発明の一態様に係る半導体装置を例示する。
図１８（Ａ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のト
ランジスタ２１００を直列に接続し、かつそれぞれのゲートを接続した、いわゆるＣＭＯ
Ｓ回路の構成を示している。
また図１８（Ｂ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれ
ぞれのソースとドレインを接続した構成を示している。このような構成とすることで、い
わゆるアナログスイッチとして機能させることができる。
例えば、トランジスタ２１００として、上述したトランジスタ４９２などを用いればよい
。また、例えば、トランジスタ２２００として、上述したトランジスタ４９１などを用い
ればよい。電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数に
も制限が無い半導体装置（記憶装置）の一例を図１９に示す。
図１９（Ａ）に示す半導体装置は、第１の半導体を用いたトランジスタ３２００と第２の
半導体を用いたトランジスタ３３００、および容量素子３４００を有している。なお、ト
ランジスタ３３００としては、上述したトランジスタ４９２などを用いればよい。また、
トランジスタ３２００としては、上述したトランジスタ４９１などを用いればよい。また
、容量素子３４００としては、上述した容量素子４９３、４９４などを用いればよい。
トランジスタ３３００は、酸化物半導体を用いたトランジスタである場合、トランジスタ
３３００のオフ電流が小さいことにより、半導体装置の特定のノードに長期にわたり記憶
内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、またはリ
フレッシュ動作の頻度が極めて少なくすることが可能となるため、消費電力の低い半導体
装置となる。
図１９（Ａ）において、第１の配線３００１はトランジスタ３２００のソースと電気的に
接続され、第２の配線３００２はトランジスタ３２００のドレインと電気的に接続される
。また、第３の配線３００３はトランジスタ３３００のソース、ドレインの一方と電気的
に接続され、第４の配線３００４はトランジスタ３３００のゲートと電気的に接続されて
いる。そして、トランジスタ３２００のゲート、およびトランジスタ３３００のソース、
ドレインの他方は、容量素子３４００の第１の端子と電気的に接続され、第５の配線３０
０５は容量素子３４００の第２の端子と電気的に接続されている。
図１９（Ａ）に示す半導体装置は、トランジスタ３２００のゲートの電位が保持可能とい
う特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能であ
る。
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トラ
ンジスタ３３００が導通状態となる電位にして、トランジスタ３３００を導通状態とする
。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート、および容
量素子３４００の第１の端子と電気的に接続するノードＦＧに与えられる。すなわち、ト
ランジスタ３２００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異
なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という
。）のどちらかが与えられるものとする。その後、第４の配線３００４の電位を、トラン
ジスタ３３００が非導通状態となる電位とすることで、ノードＦＧに電荷が保持される（
保持）。
トランジスタ３３００のオフ電流は極めて小さいため、ノードＦＧの電荷は長期間にわた
って保持される。
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与
えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、第２の配線
３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ
３２００をｎチャネル型とすると、トランジスタ３２００のゲートにＨｉｇｈレベル電荷
が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３２００の
ゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌよ
り低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３２００を
「導通状態」とするために必要な第５の配線３００５の電位をいうものとする。したがっ
て、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることによ
り、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧ
にＨｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞
Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「導通状態」となる。一方、ノードＦＧ
にＬｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖ
ｔｈ＿Ｌ）となっても、トランジスタ３２００は「非導通状態」のままである。このため
、第２の配線３００２の電位を判別することで、ノードＦＧに保持されている情報を読み
出すことができる。
なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報
を読み出さなくてはならない。ほかのメモリセルの情報を読み出さないためには、ノード
ＦＧに与えられた電荷によらずトランジスタ３２００が「非導通状態」となるような電位
、つまり、Ｖｔｈ＿Ｈより低い電位を第５の配線３００５に与えればよい。または、ノー
ドＦＧに与えられた電荷によらずトランジスタ３２００が「導通状態」となるような電位
、つまり、Ｖｔｈ＿Ｌより高い電位を第５の配線３００５に与えればよい。
図１９（Ｂ）に示す半導体装置は、トランジスタ３２００を有さない点で図１９（Ａ）に
示した半導体装置と異なる。この場合も図１９（Ａ）に示した半導体装置と同様の動作に
より情報の書き込みおよび保持動作が可能である。
図１９（Ｂ）に示す半導体装置における、情報の読み出しについて説明する。トランジス
タ３３００が導通状態になると、浮遊状態である第３の配線３００３と容量素子３４００
とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結
果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量
素子３４００の電極の第１の端子の電位（または容量素子３４００に蓄積された電荷）に
よって、異なる値をとる。
例えば、容量素子３４００の電極の第１の端子の電位をＶ、容量素子３４００の容量をＣ
、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３０
０３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（
ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、
容量素子３４００の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとする
と、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×
Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（
＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すこと
ができる。
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体が適用されたトラ
ンジスタを用い、トランジスタ３３００として第２の半導体が適用されたトランジスタを
駆動回路上に積層して配置する構成とすればよい。
以上に示した半導体装置は、酸化物半導体を用いたオフ電流の極めて小さいトランジスタ
を適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフ
レッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可
能となるため、消費電力の低い半導体装置を実現することができる。また、電力の供給が
ない場合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって
記憶内容を保持することが可能である。
また、該半導体装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こ
りにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注
入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といっ
た問題が生じない。すなわち、本発明の一態様に係る半導体装置は、従来の不揮発性メモ
リで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した半導体
装置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが
行われるため、高速な動作が可能となる。
＜ＲＦＩＣタグ＞
以下では、上述したトランジスタ、または記憶装置を含むＲＦＩＣタグについて、図２０
を用いて説明する。
本発明の一態様に係るＲＦＩＣタグは、内部に記憶回路を有し、記憶回路に情報を記憶し
、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような
特徴から、ＲＦＩＣタグは、物品などの個体情報を読み取ることにより物品の識別を行う
個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには
高い信頼性が要求される。
ＲＦＩＣタグの構成について図２０を用いて説明する。図２０は、ＲＦＩＣタグの構成例
を示すブロック図である。
図２０に示すようにＲＦＩＣタグ８００は、通信器８０１（質問器、リーダ／ライタなど
ともいう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテ
ナ８０４を有する。またＲＦＩＣタグ８００は、整流回路８０５、定電圧回路８０６、復
調回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有し
ている。なお、復調回路８０７に含まれる整流作用を示すトランジスタの半導体には、逆
方向電流を十分に抑制することが可能な、例えば、酸化物半導体を用いてもよい。これに
より、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを
防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることがで
きる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を
行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する
電波方式の３つに大別される。ＲＦＩＣタグ８００は、そのいずれの方式に用いることも
可能である。
次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたアン
テナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８
０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流
、例えば、半波２倍圧整流し、後段の容量素子により、整流された信号を平滑化すること
で入力電位を生成するための回路である。なお、整流回路８０５の入力側または出力側に
は、リミッタ回路を有してもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内
部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御す
るための回路である。
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための
回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよ
い。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０
９のリセット信号を生成するための回路である。
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成す
るための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応
じて変調をおこなうための回路である。
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、
入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを
有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行
うための回路である。
なお、上述の各回路は、適宜、取捨することができる。
ここで、上述した記憶装置を、記憶回路８１０に用いることができる。本発明の一態様に
係る記憶装置は、電源が遮断された状態であっても情報を保持できるため、ＲＦＩＣタグ
に好適である。さらに本発明の一態様に係る記憶装置は、データの書き込みに必要な電力
（電圧）が従来の不揮発性メモリに比べて低いため、データの読み出し時と書込み時の最
大通信距離の差を生じさせないことも可能である。さらに、データの書き込み時に電力が
不足し、誤動作または誤書込みが生じることを抑制することができる。
また、本発明の一態様に係る記憶装置は、不揮発性メモリとして用いることが可能である
ため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデ
ータを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないようにし
ておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷すること
で、作製したＲＦＩＣタグすべてについて固有番号を付与するのではなく、出荷する良品
にのみ固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になる
ことがなく出荷後の製品に対応した顧客管理が容易となる。
＜ＲＦＩＣタグの使用例＞
以下では、本発明の一態様に係るＲＦＩＣタグの使用例について図２１を用いて説明する
。ＲＦＩＣタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券
類、証書類（運転免許証や住民票など、図２１（Ａ）参照。）、包装用容器類（包装紙や
ボトルなど、図２１（Ｃ）参照。）、記録媒体（ＤＶＤやビデオテープなど、図２１（Ｂ
）参照。）、乗り物類（自転車など、図２１（Ｄ）参照。）、身の回り品（鞄や眼鏡など
）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、また
は電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）などの
物品、もしくは各物品に取り付ける荷札（図２１（Ｅ）および図２１（Ｆ）参照。）など
に設けて使用することができる。
本発明の一態様に係るＲＦＩＣタグ４０００は、表面に貼る、または埋め込むことにより
、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージで
あれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦ
ＩＣタグ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自
体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、ま
たは証書類などに本発明の一態様に係るＲＦＩＣタグ４０００により、認証機能を付与す
ることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用
容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器などに本発
明の一態様に係るＲＦＩＣタグ４０００を取り付けることにより、検品システムなどのシ
ステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係る
ＲＦＩＣタグ４０００を取り付けることにより、盗難などに対するセキュリティ性を高め
ることができる。
以上のように、本発明の一態様に係るＲＦＩＣタグは、上述したような各用途に用いるこ
とができる。
＜ＣＰＵ＞
以下では、上述したトランジスタや上述した記憶装置などの半導体装置を含むＣＰＵにつ
いて説明する。
図２２は、上述したトランジスタを一部に用いたＣＰＵの一例の構成を示すブロック図で
ある。
図２２に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔ
ｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラク
ションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ
１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１
１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェ
ース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基
板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は
、別チップに設けてもよい。もちろん、図２２に示すＣＰＵは、その構成を簡略化して示
した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例え
ば、図２２に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含
み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算
回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４
ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、および
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号
ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記
各種回路に供給する。
図２２に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ
１１９６のメモリセルとして、上述したトランジスタや記憶装置などを用いることができ
る。
図２２に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの
指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１
９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量
素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が
選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる
。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換え
が行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる
。
図２３は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。
記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶
データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素
子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路
１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、
を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダク
タなどのその他の素子をさらに有していてもよい。
ここで、回路１２０２には、上述した記憶装置を用いることができる。記憶素子１２００
への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートにはＧ
ＮＤ（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする
。例えば、トランジスタ１２０９のゲートが抵抗などの負荷を介して接地される構成とす
る。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用い
て構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）の
トランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端
子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２
の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３は
トランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の
端子の間の導通または非導通（つまり、トランジスタ１２１３の導通状態または非導通状
態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとド
レインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソース
とドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力さ
れる制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、
トランジスタ１２１４の導通状態または非導通状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のう
ちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部
分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位
を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ
１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接
続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの
他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一
方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソ
ースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続さ
れる。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方
）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方
）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、
は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対
の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電
源電位（ＧＮＤなど）または高電源電位（ＶＤＤなど）が入力される構成とすることがで
きる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのでき
る配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうち
の他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮ
Ｄなど）または高電源電位（ＶＤＤなど）が入力される構成とすることができる。容量素
子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例え
ばＧＮＤ線）と電気的に接続される。
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量など
を積極的に利用することによって省略することも可能である。
トランジスタ１２０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力され
る。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤ
によって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のス
イッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第
２の端子の間は非導通状態となる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータ
に対応する信号が入力される。図２３では、回路１２０１から出力された信号が、トラン
ジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の
第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、
論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介し
て回路１２０１に入力される。
なお、図２３では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとド
レインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回
路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子
（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反
転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、
入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合
に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）
から出力される信号を当該ノードに入力することができる。
また、図２３において、記憶素子１２００に用いられるトランジスタのうち、トランジス
タ１２０９としては、例えば、トランジスタ４９２などを用いればよい。またトランジス
タ１２０９以外のトランジスタとしては、例えば、トランジスタ４９１などを用いればよ
い。
図２３における回路１２０１には、例えばフリップフロップ回路を用いることができる。
また、論理素子１２０６としては、例えばインバータやクロックドインバータなどを用い
ることができる。
本発明の一態様に係る半導体装置では、記憶素子１２００に電源電圧が供給されない間は
、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８
によって保持することができる。
また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例
えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有する
シリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため
、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２０
０に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保
たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ
）を保持することが可能である。
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動
作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が
元のデータを保持しなおすまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ
１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開
された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（
導通状態、または非導通状態）に変換して、回路１２０２から読み出すことができる。そ
れ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信
号を正確に読み出すことが可能である。
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの
記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐこ
とができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰
することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、また
は複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を
抑えることができる。
記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（
Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒ
ｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）などのＬＳＩ、ＲＦ−ＩＣ（Ｒａｄ
ｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）にも応用可能であ
る。
＜表示装置＞
以下では、本発明の一態様に係る表示装置の構成例について説明する。
［構成例］
図２４（Ａ）には、本発明の一態様に係る表示装置の上面図を示す。また、図２４（Ｂ）
には、本発明の一態様に係る表示装置の画素に液晶素子を用いた場合における画素回路を
示す。また、図２４（Ｃ）には、本発明の一態様に係る表示装置の画素に有機ＥＬ素子を
用いた場合における画素回路を示す。
画素に用いるトランジスタは、上述したトランジスタ４９２などを用いることができる。
ここでは、ｎチャネル型のトランジスタを用いる例を示す。なお、画素に用いたトランジ
スタと、同一工程を経て作製したトランジスタを駆動回路として用いても構わない。この
ように、画素や駆動回路に上述したトランジスタを用いることにより、表示品位が高い、
または／および信頼性の高い表示装置となる。
アクティブマトリクス型表示装置の上面図の一例を図２４（Ａ）に示す。表示装置の基板
５０００上には、画素部５００１、第１の走査線駆動回路５００２、第２の走査線駆動回
路５００３、信号線駆動回路５００４が配置される。画素部５００１は、複数の信号線に
よって信号線駆動回路５００４と電気的に接続され、複数の走査線によって第１の走査線
駆動回路５００２、および第２の走査線駆動回路５００３と電気的に接続される。なお、
走査線と信号線とによって区切られる領域には、それぞれ表示素子を有する画素が配置さ
れている。また、表示装置の基板５０００は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅ
ｄ Ｃｉｒｃｕｉｔ）などの接続部を介して、タイミング制御回路（コントローラ、制御
ＩＣともいう）に電気的に接続されている。
第１の走査線駆動回路５００２、第２の走査線駆動回路５００３および信号線駆動回路５
００４は、画素部５００１と同じ基板５０００上に形成される。そのため、駆動回路を別
途作製する場合と比べて、表示装置を作製するコストを低減することができる。また、駆
動回路を別途作製した場合、配線間の接続数が増える。したがって、同じ基板５０００上
に駆動回路を設けることで、配線間の接続数を減らすことができ、信頼性の向上、または
／および歩留まりの向上を図ることができる。
〔液晶表示装置〕
また、画素の回路構成の一例を図２４（Ｂ）に示す。ここでは、ＶＡ型液晶表示装置の画
素などに適用することができる画素回路を示す。
この画素回路は、一つの画素に複数の画素電極を有する構成に適用できる。それぞれの画
素電極は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動でき
るように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極
に印加する信号を、独立して制御できる。
トランジスタ５０１６のゲート配線５０１２と、トランジスタ５０１７のゲート配線５０
１３には、異なるゲート信号を与えることができるように分離されている。一方、データ
線として機能するソース電極またはドレイン電極５０１４は、トランジスタ５０１６とト
ランジスタ５０１７で共通に用いられている。トランジスタ５０１６とトランジスタ５０
１７は上述したトランジスタを適宜用いることができる。これにより、表示品位が高い、
または／および信頼性の高い液晶表示装置を提供することができる。
また、トランジスタ５０１６には、第１の画素電極が電気的に接続され、トランジスタ５
０１７には、第２の画素電極が電気的に接続される。第１の画素電極と第２の画素電極と
は分離されている。なお、第１の画素電極及び第２の画素電極の形状としては、特に限定
は無い。例えば第１の画素電極は、Ｖ字状とすればよい。
トランジスタ５０１６のゲート電極はゲート配線５０１２と電気的に接続され、トランジ
スタ５０１７のゲート電極はゲート配線５０１３と電気的に接続されている。ゲート配線
５０１２とゲート配線５０１３に異なるゲート信号を与えてトランジスタ５０１６とトラ
ンジスタ５０１７の動作タイミングを異ならせ、液晶の配向を制御することができる。
また、容量配線５０１０と、誘電体として機能するゲート絶縁体と、第１の画素電極また
は第２の画素電極と電気的に接続する容量電極とで容量素子を形成してもよい。
マルチドメイン構造は、一画素に第１の液晶素子５０１８と第２の液晶素子５０１９を備
える。第１の液晶素子５０１８は第１の画素電極と対向電極とその間の液晶層とで構成さ
れ、第２の液晶素子５０１９は第２の画素電極と対向電極とその間の液晶層とで構成され
る。
なお、本発明の一態様に係る表示装置は、図２４（Ｂ）に示す画素回路に限定されない。
例えば、図２４（Ｂ）に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ
、センサー、または論理回路などを追加してもよい。
〔有機ＥＬ表示装置〕
画素の回路構成の他の一例を図２４（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示
装置の画素構造を示す。
有機ＥＬ素子は、発光素子に電圧を印加することにより、有機ＥＬ素子が有する一対の電
極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、
電流が流れる。そして、電子および正孔が再結合することにより、発光性の有機化合物が
励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズム
から、このような発光素子は、電流励起型の発光素子と呼ばれる。
図２４（Ｃ）は、画素回路の一例を示す図である。ここでは１つの画素にｎチャネル型の
トランジスタを２つ用いる例を示す。なお、ｎチャネル型のトランジスタには、上述した
トランジスタ４９０などを用いることができる。また、当該画素回路は、デジタル時間階
調駆動を適用することができる。
適用可能な画素回路の構成およびデジタル時間階調駆動を適用した場合の画素の動作につ
いて説明する。
画素５０２０は、スイッチング用トランジスタ５０２１、駆動用トランジスタ５０２２、
発光素子５０２４および容量素子５０２３を有する。スイッチング用トランジスタ５０２
１は、ゲート電極が走査線５０２６に接続され、第１電極（ソース電極、ドレイン電極の
一方）が信号線５０２５に接続され、第２電極（ソース電極、ドレイン電極の他方）が駆
動用トランジスタ５０２２のゲート電極に接続されている。駆動用トランジスタ５０２２
は、ゲート電極が容量素子５０２３を介して電源線５０２７に接続され、第１電極が電源
線５０２７に接続され、第２電極が発光素子５０２４の第１電極（画素電極）に接続され
ている。発光素子５０２４の第２電極は共通電極５０２８に相当する。共通電極５０２８
は、同一基板上に形成される共通電位線と電気的に接続される。
スイッチング用トランジスタ５０２１および駆動用トランジスタ５０２２は上述したトラ
ンジスタ４９０などを用いることができる。これにより、表示品位の高い、または／およ
び信頼性の高い有機ＥＬ表示装置となる。
発光素子５０２４の第２電極（共通電極５０２８）の電位は低電源電位に設定する。なお
、低電源電位とは、電源線５０２７に供給される高電源電位より低い電位であり、例えば
ＧＮＤ、０Ｖなどを低電源電位として設定することができる。発光素子５０２４の順方向
のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素
子５０２４に印加することにより、発光素子５０２４に電流を流して発光させる。なお、
発光素子５０２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なく
とも順方向しきい値電圧を含む。
なお、容量素子５０２３は駆動用トランジスタ５０２２のゲート容量を代用することによ
り省略できる場合がある。駆動用トランジスタ５０２２のゲート容量については、チャネ
ル形成領域とゲート電極との間で容量が形成されていてもよい。
次に、駆動用トランジスタ５０２２に入力する信号について説明する。電圧入力電圧駆動
方式の場合、駆動用トランジスタ５０２２がオンまたはオフの二つの状態となるようなビ
デオ信号を、駆動用トランジスタ５０２２に入力する。なお、駆動用トランジスタ５０２
２を線形領域で動作させるために、電源線５０２７の電圧よりも高い電圧を駆動用トラン
ジスタ５０２２のゲート電極に与える。また、信号線５０２５には、電源線電圧に駆動用
トランジスタ５０２２のしきい値電圧Ｖｔｈを加えた値以上の電圧をかける。
アナログ階調駆動を行う場合、駆動用トランジスタ５０２２のゲート電極に発光素子５０
２４の順方向電圧に駆動用トランジスタ５０２２のしきい値電圧Ｖｔｈを加えた値以上の
電圧をかける。なお、駆動用トランジスタ５０２２が飽和領域で動作するようにビデオ信
号を入力し、発光素子５０２４に電流を流す。また、駆動用トランジスタ５０２２を飽和
領域で動作させるために、電源線５０２７の電位を、駆動用トランジスタ５０２２のゲー
ト電位より高くする。ビデオ信号をアナログとすることで、発光素子５０２４にビデオ信
号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、本発明の一態様に係る表示装置は、図２４（Ｃ）に示す画素構成に限定されない。
例えば、図２４（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサー、トラ
ンジスタまたは論理回路などを追加してもよい。
図２４で例示した回路に上述したトランジスタ４９０などを適用する場合、低電位側にソ
ース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接
続される構成とする。さらに、制御回路などにより第１のゲート電極の電位を制御し、第
２のゲート電極にはソース電極に与える電位よりも低い電位など、上記で例示した電位を
入力可能な構成とすればよい。
例えば、本明細書などにおいて、表示素子、表示素子を有する装置である表示装置、発光
素子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または
様々な素子を有することが出来る。表示素子、表示装置、発光素子または発光装置は、Ｅ
Ｌ素子（有機物および無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（
白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて
発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレー
ティングライトバルブ（ＧＬＶ）、プラズマディスプレイパネル（ＰＤＰ）、ＭＥＭＳ（
マイクロ・エレクトロ・メカニカル・システム）、デジタルマイクロミラーデバイス（Ｄ
ＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＩＭＯＤ（インターフェアレンス
・モジュレーション）素子、エレクトロウェッティング素子、圧電セラミックディスプレ
イ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これら
の他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが
変化する表示媒体を有していても良い。ＥＬ素子を用いた表示装置の一例としては、ＥＬ
ディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエ
ミッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕ
ｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａ
ｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型
液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶デ
ィスプレイ、投射型液晶ディスプレイ）などがある。電子インクまたは電気泳動素子を用
いた表示装置の一例としては、電子ペーパーなどがある。
なお、バックライト（有機ＥＬ素子、無機ＥＬ素子、ＬＥＤ、蛍光灯など）に白色光（Ｗ
）を用いて表示装置をフルカラー表示させるために、着色層（カラーフィルターともいう
。）を用いてもよい。着色層は、例えば、レッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ）
、イエロー（Ｙ）などを適宜組み合わせて用いることができる。着色層を用いることで、
着色層を用いない場合と比べて色の再現性を高くすることができる。このとき、着色層を
有する領域と、着色層を有さない領域と、を配置することによって、着色層を有さない領
域における白色光を直接表示に利用しても構わない。一部に着色層を有さない領域を配置
することで、明るい表示の際に、着色層による輝度の低下を少なくでき、消費電力を２割
から３割程度低減できる場合がある。ただし、有機ＥＬ素子や無機ＥＬ素子などの自発光
素子を用いてフルカラー表示する場合、Ｒ、Ｇ、Ｂ、Ｙ、Ｗを、それぞれの発光色を有す
る素子から発光させても構わない。自発光素子を用いることで、着色層を用いた場合より
も、さらに消費電力を低減できる場合がある。
＜モジュール＞
以下では、本発明の一態様に係る半導体装置を適用した表示モジュールについて、図２５
を用いて説明を行う。
図２５に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２との
間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続された
セル８００６、バックライトユニット８００７、フレーム８００９、プリント基板８０１
０、バッテリー８０１１を有する。なお、バックライトユニット８００７、バッテリー８
０１１、タッチパネル８００４などを有さない場合もある。
本発明の一態様に係る半導体装置は、例えば、セル８００６に用いることができる。
上部カバー８００１および下部カバー８００２は、タッチパネル８００４およびセル８０
０６のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルをセル８００６
に重畳して用いることができる。また、セル８００６の対向基板（封止基板）に、タッチ
パネル機能を持たせるようにすることも可能である。または、セル８００６の各画素内に
光センサーを設け、光学式のタッチパネルとすることも可能である。または、セル８００
６の各画素内にタッチセンサー用電極を設け、静電容量方式のタッチパネルとすることも
可能である。または、セル８００６の各画素内にタッチセンサー用電極を設け、静電容量
方式のタッチパネルとすることも可能である。
バックライトユニット８００７は、光源８００８を有する。光源８００８をバックライト
ユニット８００７の端部に設け、光拡散板を用いる構成としてもよい。
フレーム８００９は、セル８００６の保護機能の他、プリント基板８０１０の動作により
発生する電磁波を遮断するための電磁シールドとしての機能を有してもよい。またフレー
ム８００９は、放熱板としての機能を有していてもよい。
プリント基板８０１０は、電源回路、ビデオ信号およびクロック信号を出力するための信
号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であって
もよいし、別途設けたバッテリー８０１１による電源であってもよい。商用電源を用いる
場合には、バッテリー８０１１を有さなくてもよい。
また、表示モジュール８０００には、偏光板、位相差板、プリズムシートなどの部材を追
加して設けてもよい。
＜電子機器＞
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備
えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ
などの記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いるこ
とができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器
として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメ
ラ、デジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディ
スプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーデ
ィオプレイヤーなど）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預
け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２
６に示す。
図２６（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部
９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８
などを有する。なお、図２６（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表
示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されな
い。
図２６（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９
１３、第２表示部９１４、接続部９１５、操作キー９１６などを有する。第１表示部９１
３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられて
いる。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されてお
り、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能であ
る。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体
９１２との間の角度にしたがって、切り替える構成としてもよい。また、第１表示部９１
３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された
表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタ
ッチパネルを設けることで付加することができる。または、位置入力装置としての機能は
、フォトセンサーとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加
することができる。
図２６（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キ
ーボード９２３、ポインティングデバイス９２４などを有する。
図２６（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３
３などを有する。
図２６（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、
操作キー９４４、レンズ９４５、接続部９４６などを有する。操作キー９４４およびレン
ズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられ
ている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されて
おり、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能で
ある。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９
４２との間の角度にしたがって切り替える構成としてもよい。
図２６（Ｆ）は普通自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ラ
イト９５４などを有する。
＜表示領域または発光領域に曲面を有する電子機器＞
以下では、本発明の一態様に係る電子機器の一例である表示領域または発光領域に曲面を
有する電子機器について、図２７を参照しながら説明する。なお、ここでは、電子機器の
一例として、情報機器、特に携帯性を有する情報機器（携帯機器）について説明する。携
帯性を有する情報機器としては、例えば、携帯電話機（ファブレット、スマートフォン（
スマホ））、タブレット端末（スレートＰＣ）なども含まれる。
図２７（Ａ−１）は、携帯機器１３００Ａの外形を説明する斜視図である。図２７（Ａ−
２）は、携帯機器１３００Ａの上面図である。図２７（Ａ−３）は、携帯機器１３００Ａ
の使用状態を説明する図である。
図２７（Ｂ−１）および図２７（Ｂ−２）は、携帯機器１３００Ｂの外形を説明する斜視
図である。
図２７（Ｃ−１）および図２７（Ｃ−２）は、携帯機器１３００Ｃの外形を説明する斜視
図である。
＜携帯機器＞
携帯機器１３００Ａは、例えば電話、電子メール作成閲覧、手帳または情報閲覧などの機
能から選ばれた一つまたは複数の機能を有する。
携帯機器１３００Ａは、筐体の複数の面に沿って表示部が設けられている。例えば、可と
う性を有する表示装置を、筐体の内側に沿うように配置することで表示部を設ければよい
。これにより、文字情報や画像情報などを第１の領域１３１１または／および第２の領域
１３１２に表示することができる。
例えば、３つの操作の用に供する画像を第１の領域１３１１に表示することができる（図
２７（Ａ−１）参照。）。また、図中に破線の矩形で示すように文字情報などを第２の領
域１３１２に表示することができる（図２７（Ａ−２）参照。）。
携帯機器１３００Ａの上部に第２の領域１３１２を配置した場合、携帯機器１３００Ａを
洋服の胸ポケットに収納したままの状態で、携帯機器１３００Ａの第２の領域１３１２に
表示された文字や画像情報を、使用者は容易に確認することができる（図２７（Ａ−３）
参照。）。例えば、着信した電話の発信者の電話番号または氏名などを、携帯機器１３０
０Ａの上方から観察できる。
なお、携帯機器１３００Ａは、表示装置と筐体との間、表示装置内または筐体上に入力装
置などを有してもよい。入力装置は、例えば、タッチセンサー、光センサー、超音波セン
サーなどを用いればよい。入力装置を表示装置と筐体との間または筐体上に配置する場合
、マトリクススイッチ方式、抵抗膜方式、超音波表面弾性波方式、赤外線方式、電磁誘導
方式、静電容量方式などのタッチパネルを用いればよい。また、入力装置を表示装置内に
配置する場合、インセルタイプのセンサー、またはオンセルタイプのセンサーなどを用い
ればよい。
なお、携帯機器１３００Ａは、振動センサーなどと、当該振動センサーなどに検知された
振動に基づいて、着信を拒否するモードに移行するプログラムを記憶した記憶装置を備え
ることができる。これにより、使用者は携帯機器１３００Ａを洋服の上から軽く叩いて振
動を与えることにより着信を拒否するモードに移行させることができる。
携帯機器１３００Ｂは、第１の領域１３１１および第２の領域１３１２を有する表示部と
、表示部を支持する筐体１３１０を有する。
筐体１３１０は複数の屈曲部を備え、筐体１３１０が備える最も長い屈曲部が、第１の領
域１３１１と第２の領域１３１２に挟まれる。
携帯機器１３００Ｂは、最も長い屈曲部に沿って設けられた第２の領域１３１２を側面に
向けて使用することができる。
携帯機器１３００Ｃは、第１の領域１３１１および第２の領域１３１２を有する表示部と
、表示部を支持する筐体１３１０を有する。
筐体１３１０は複数の屈曲部を備え、筐体１３１０が備える二番目に長い屈曲部が、第１
の領域１３１１と第２の領域１３１２に挟まれる。
携帯機器１３００Ｃは、第２の領域１３１２を上部に向けて使用することができる。
なお、明細書の中の図面や文章において規定されていない内容について、その内容を除く
ことを規定した発明の一態様を構成することが出来る。または、ある値について、上限値
と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めることで
、または、その範囲の中の一点を除くことで、その範囲を一部除いた発明の一態様を規定
することができる。これらにより、例えば、従来技術が本発明の一態様の技術的範囲内に
入らないことを規定することができる。
別の具体例としては、ある物質の性質について、例えば、「ある膜は、絶縁体である」と
記載されているとする。その場合、例えば、その絶縁体が、有機絶縁体である場合を除く
、と発明の一態様を規定することが可能である。または、例えば、その絶縁体が、無機絶
縁体である場合を除く、と発明の一態様を規定することが可能である。または、例えば、
その膜が、導電体である場合を除く、と発明の一態様を規定することが可能である。また
は、例えば、その膜が、半導体である場合を除く、と発明の一態様を規定することが可能
である。
別の具体例としては、ある積層構造について、例えば、「Ａ膜とＢ膜との間に、ある膜が
設けられている」と記載されているとする。その場合、例えば、その膜が、４層以上の積
層膜である場合を除く、と発明を規定することが可能である。または、例えば、Ａ膜とそ
の膜との間に、導電体が設けられている場合を除く、と発明を規定することが可能である
。
なお、本明細書等において記載されている発明の一態様は、さまざまな人が実施すること
が出来る。しかしながら、その実施は、複数の人にまたがって実施される場合がある。例
えば、送受信システムの場合において、Ａ社が送信機を製造および販売し、Ｂ社が受信機
を製造および販売する場合がある。別の例としては、トランジスタおよび発光素子を有す
る発光装置の場合において、トランジスタが形成された半導体装置は、Ａ社が製造および
販売する。そして、Ｂ社がその半導体装置を購入して、その半導体装置に発光素子を成膜
して、発光装置として完成させる、という場合がある。
このような場合、Ａ社またはＢ社のいずれに対しても、特許侵害を主張できるような発明
の一態様を、構成することが出来る。つまり、Ａ社のみが実施するような発明の一態様を
構成することが可能であり、別の発明の一態様として、Ｂ社のみが実施するような発明の
一態様を構成することが可能である。また、Ａ社またはＢ社に対して、特許侵害を主張で
きるような発明の一態様は、明確であり、本明細書等に記載されていると判断する事が出
来る。例えば、送受信システムの場合において、送信機のみの場合の記載や、受信機のみ
の場合の記載が本明細書等になかったとしても、送信機のみで発明の一態様を構成するこ
とができ、受信機のみで別の発明の一態様を構成することができ、それらの発明の一態様
は、明確であり、本明細書等に記載されていると判断することが出来る。別の例としては
、トランジスタおよび発光素子を有する発光装置の場合において、トランジスタが形成さ
れた半導体装置のみの場合の記載や、発光素子を有する発光装置のみの場合の記載が本明
細書等になかったとしても、トランジスタが形成された半導体装置のみで発明の一態様を
構成することができ、発光素子を有する発光装置のみで発明の一態様を構成することがで
き、それらの発明の一態様は、明確であり、本明細書等に記載されていると判断すること
が出来る。
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（
容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなく
ても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続
先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特定された
内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細
書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数の
ケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。した
がって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子な
ど）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の
一態様を構成することが可能な場合がある。
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業
者であれば、発明を特定することが可能な場合がある。または、ある回路について、少な
くとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つ
まり、機能を特定すれば、発明の一態様が明確であると言える。そして、機能が特定され
た発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。し
たがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態
様として開示されているものであり、発明の一態様を構成することが可能である。または
、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として
開示されているものであり、発明の一態様を構成することが可能である。
なお、本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）は
、発明の一態様として開示されているものであり、発明の一態様を構成することが可能で
ある。したがって、ある内容について、図に記載されていれば、文章を用いて述べていな
くても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構
成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様と
して開示されているものであり、発明の一態様を構成することが可能である。そして、そ
の発明の一態様は明確であると言える。
４００ 半導体基板
４０１ 絶縁体
４０２ 絶縁体
４０４ 導電体
４０６ａ 半導体
４０６ｂ 半導体
４０６ｃ 半導体
４０８ 絶縁体
４１２ 絶縁体
４１３ 導電体
４１５ 導電体
４１６ 導電体
４１６ａ 導電体
４１６ｂ 導電体
４１７ 導電体
４１８ 絶縁体
４１９ 絶縁体
４２１ 導電体
４２１ａ 導電体
４２１ｂ 導電体
４２４ 導電体
４２４ａ 導電体
４２４ｂ 導電体
４４２ 絶縁体
４４４ａ 領域
４４４ｂ 領域
４４５ 導電体
４４６ａ 領域
４４６ｂ 領域
４５４ 導電体
４６２ 絶縁体
４６９ 導電体
４６９ａ 導電体
４６９ｂ 導電体
４７０ 絶縁体
４７４ 導電体
４７４ａ 導電体
４７４ｂ 導電体
４７８ 絶縁体
４８０ 絶縁体
４８２ 絶縁体
４８４ 絶縁体
４８６ 絶縁体
４９０ トランジスタ
４９１ トランジスタ
４９２ トランジスタ
４９３ 容量素子
４９４ 容量素子
８００ ＲＦＩＣタグ
８０１ 通信器
８０２ アンテナ
８０３ 無線信号
８０４ アンテナ
８０５ 整流回路
８０６ 定電圧回路
８０７ 復調回路
８０８ 変調回路
８０９ 論理回路
８１０ 記憶回路
８１１ ＲＯＭ
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
１３００Ａ 携帯機器
１３００Ｂ 携帯機器
１３００Ｃ 携帯機器
１３１０ 筐体
１３１１ 領域
１３１２ 領域
２１００ トランジスタ
２２００ トランジスタ
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子
４０００ ＲＦＩＣタグ
５０００ 基板
５００１ 画素部
５００２ 走査線駆動回路
５００３ 走査線駆動回路
５００４ 信号線駆動回路
５０１０ 容量配線
５０１２ ゲート配線
５０１３ ゲート配線
５０１４ ドレイン電極
５０１６ トランジスタ
５０１７ トランジスタ
５０１８ 液晶素子
５０１９ 液晶素子
５０２０ 画素
５０２１ スイッチング用トランジスタ
５０２２ 駆動用トランジスタ
５０２３ 容量素子
５０２４ 発光素子
５０２５ 信号線
５０２６ 走査線
５０２７ 電源線
５０２８ 共通電極
５１００ ペレット
５１２０ 基板
５１６１ 領域
８０００ 表示モジュール
８００１ 上部カバー
８００２ 下部カバー
８００３ ＦＰＣ
８００４ タッチパネル
８００５ ＦＰＣ
８００６ セル
８００７ バックライトユニット
８００８ 光源
８００９ フレーム
８０１０ プリント基板
８０１１ バッテリー

Claims (4)

  1. 第１のトランジスタと、第２のトランジスタと、容量素子と、第１の絶縁体と、第２の絶縁体と、を有し、
    前記第１のトランジスタは、第１の半導体と、第３の絶縁体と、第１の導電体と、を有し、
    前記第２のトランジスタは、第２の半導体と、第４の絶縁体と、第２の導電体と、を有し、
    前記容量素子は、第３の導電体と、第４の導電体と、第５の絶縁体と、を有し、
    前記第１の絶縁体は、前記第１のトランジスタ上に配置され、
    前記第２のトランジスタは、前記第１の絶縁体上に配置され、
    前記第２の絶縁体は、前記第２のトランジスタ上に配置され、
    前記容量素子は、前記第２の絶縁体上に配置され、
    前記第２の半導体の形状は、島状であり、
    前記第１の半導体は、前記第３の絶縁体を介して前記第１の導電体と重なる領域を有し、
    前記第２の半導体は、前記第４の絶縁体を介して前記第２の導電体と重なる領域を有し、
    前記第３の導電体は、前記第５の絶縁体を介して前記第４の導電体と重なる領域を有し、
    前記第３の導電体は、前記第１の導電体の上面と接する領域を有し、
    前記第３の導電体は、前記第２の半導体の側面と接する領域を有することを特徴とする半導体装置。
  2. 請求項１において、
    前記第５の絶縁体は、前記第４の導電体の有する元素を有することを特徴とする半導体装置。
  3. 請求項１または請求項２において、
    前記第１の半導体は、シリコンを有することを特徴とする半導体装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記第２の半導体は、インジウムを有することを特徴とする半導体装置。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015182000A1 (en) 2014-05-30 2015-12-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and electronic device
US9455337B2 (en) 2014-06-18 2016-09-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9647129B2 (en) 2014-07-04 2017-05-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2016078709A1 (en) 2014-11-20 2016-05-26 Widex A/S Hearing aid user account management
TWI711165B (zh) 2014-11-21 2020-11-21 日商半導體能源研究所股份有限公司 半導體裝置及電子裝置
US10978489B2 (en) 2015-07-24 2021-04-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display panel, method for manufacturing semiconductor device, method for manufacturing display panel, and information processing device
US10667062B2 (en) 2015-08-14 2020-05-26 Widex A/S System and method for personalizing a hearing aid
JP6743035B2 (ja) 2015-10-05 2020-08-19 ソニーセミコンダクタソリューションズ株式会社 撮像装置、製造方法
WO2017103737A1 (en) 2015-12-18 2017-06-22 Semiconductor Energy Laboratory Co., Ltd. Display panel, input/output device, data processing device, and method for manufacturing display panel
CN105428392A (zh) * 2015-12-31 2016-03-23 京东方科技集团股份有限公司 一种有机电致发光显示装置及其制备方法
WO2017208710A1 (ja) * 2016-05-31 2017-12-07 日立工機株式会社 充電装置
TWI823763B (zh) 2016-06-24 2023-11-21 美商克若密斯股份有限公司 工程基板結構
US10074567B2 (en) * 2016-10-21 2018-09-11 QROMIS, Inc. Method and system for vertical integration of elemental and compound semiconductors
KR20180055701A (ko) * 2016-11-17 2018-05-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR102565380B1 (ko) * 2016-12-07 2023-08-10 삼성디스플레이 주식회사 박막 트랜지스터 기판
KR102591915B1 (ko) 2017-01-27 2023-10-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 용량 소자, 반도체 장치, 및 반도체 장치의 제작 방법
KR102447148B1 (ko) 2017-03-13 2022-09-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US9865337B1 (en) * 2017-03-22 2018-01-09 Qualcomm Incorporated Write data path to reduce charge leakage of negative boost
US9929203B1 (en) 2017-04-27 2018-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for fabricating thereof
CN111052377B (zh) * 2017-09-06 2023-09-22 美光科技公司 包括绝缘材料和存储器单元的垂直交替层的存储器阵列以及形成存储器阵列的方法
US11209877B2 (en) 2018-03-16 2021-12-28 Semiconductor Energy Laboratory Co., Ltd. Electrical module, display panel, display device, input/output device, data processing device, and method of manufacturing electrical module

Family Cites Families (117)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
WO2005088726A1 (ja) 2004-03-12 2005-09-22 Japan Science And Technology Agency アモルファス酸化物及び薄膜トランジスタ
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
KR100998527B1 (ko) 2004-11-10 2010-12-07 고쿠리츠다이가쿠호진 토쿄고교 다이가꾸 비정질 산화물 및 전계 효과 트랜지스터
CN101057338B (zh) 2004-11-10 2011-03-16 佳能株式会社 采用无定形氧化物的场效应晶体管
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101103374B1 (ko) 2005-11-15 2012-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101824124B1 (ko) * 2009-11-28 2018-02-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101974927B1 (ko) 2010-04-23 2019-05-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
WO2011142371A1 (en) 2010-05-14 2011-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN107947763B (zh) 2010-08-06 2021-12-28 株式会社半导体能源研究所 半导体集成电路
JP5626978B2 (ja) 2010-09-08 2014-11-19 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
TWI548057B (zh) 2011-04-22 2016-09-01 半導體能源研究所股份有限公司 半導體裝置
US9111795B2 (en) 2011-04-29 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with capacitor connected to memory element through oxide semiconductor film
KR101889383B1 (ko) 2011-05-16 2018-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 프로그래머블 로직 디바이스
US8841675B2 (en) * 2011-09-23 2014-09-23 Semiconductor Energy Laboratory Co., Ltd. Minute transistor
US9099560B2 (en) * 2012-01-20 2015-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9112037B2 (en) * 2012-02-09 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5981157B2 (ja) 2012-02-09 2016-08-31 株式会社半導体エネルギー研究所 半導体装置
JP6100559B2 (ja) 2012-03-05 2017-03-22 株式会社半導体エネルギー研究所 半導体記憶装置
JP6224931B2 (ja) * 2012-07-27 2017-11-01 株式会社半導体エネルギー研究所 半導体装置
JP6283191B2 (ja) * 2012-10-17 2018-02-21 株式会社半導体エネルギー研究所 半導体装置
US9349418B2 (en) 2013-12-27 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same

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