JP6755250B2 - ゲートドライバ、表示装置及びゲート駆動方法 - Google Patents
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Description
第m行の論理回路の出力端は、第m行の画素のゲート走査線に接続されると共に、第m+1行のシフトレジスタのトリガ信号入力端に接続され、mの取りうる値の範囲は、[1,M−1]であり、Mは画素の総行数であり、
第k行の論理回路の出力端は、第k−(N−1)行のシフトレジスタのリセット端に接続され、kの取りうる値の範囲は、[N,M]であり、
複数組の駆動ユニットにおける論理回路のすべては、一つの論理回路クロック信号を共用する。
従って、当該ゲートドライバにおけるシフトレジスタは複数の異なる時系列のクロック信号を多重して対応する論理回路に出力することによって、対応する論理回路は、異なる時系列のクロック信号を選択出力して、ゲートドライバがマルチパルス波形を出力する機能を実現し、閾値電圧補償機能付きのシフトレジスタのために準備して、表示パネルにマルチライン走査シフトレジスタを可能にして、ガラスパネルにマルチライン走査の技術問題を解決する
第一薄膜トランジスタのドレインは、第二薄膜トランジスタのドレインに接続され、当該論理回路の出力端とし、第一薄膜トランジスタのソースは、論理回路クロック信号の入力端とし、第一薄膜トランジスタのゲートは、第m行のシフトレジスタの出力端に接続される入力端とし、第二薄膜トランジスタのソースは、低レベル信号の入力端とする。
前記シフトレジスタクロック信号は、パルス幅がすべて第二パルス幅で、パルス周期がすべて第二パルス周期であり、かつ、前記第二パルス幅が前記第一パルス幅より大きく、前記第二パルス周期が前記第一パルス周期より大きい。
各組の駆動ユニットにおいて、第n+1のシフトレジスタクロック信号の時系列は、第nのシフトレジスタクロック信号より一つの前記第一パルス周期だけ遅くなり、各行の論理回路は、パルス幅が前記第一パルス幅であるN−1個のパルスを含む出力信号を出力し、第n+1行の論理回路の出力信号の時系列は、第n行の論理回路の出力信号より一つの前記第一パルス周期だけ遅くなり、nの取りうる値の範囲は、[1,N−1]である。
第一薄膜トランジスタのゲートとソースは短絡接続され、mが1である場合、初期トリガ信号の入力端とし、mが1より大きい場合、当該シフトレジスタのトリガ信号入力端として、第m−1行の論理回路の出力端に接続され、
第一薄膜トランジスタは第二薄膜トランジスタに直列接続され、第一薄膜トランジスタと第二薄膜トランジスタの接続点は、第一コンデンサの一端及び第三薄膜トランジスタのゲートに接続され、第三薄膜トランジスタは第四薄膜トランジスタに直列接続され、第三薄膜トランジスタと第四薄膜トランジスタの接続点は、第一コンデンサの他端及び電気抵抗の一端に接続され、当該シフトレジスタの出力端とし、第三薄膜トランジスタのソースはクロック信号の入力端とし、第二薄膜トランジスタのゲートと第四薄膜トランジスタのゲートはいずれも当該シフトレジスタのリセット端とし、電気抵抗の他端は第二コンデンサの一端に接続され、第二コンデンサの他端、第二薄膜トランジスタのドレイン、および第四薄膜トランジスタのドレインはいずれも低レベル信号の入力端とする。
第m行の論理回路の出力端は第m行の画素のゲート走査線に接続され、第m行の画素のためにゲート駆動信号を提供する。第m行の論理回路の出力端はさらに第m+1行のシフトレジスタの入力端INに接続され、mの取り得る値の範囲は[1,M−1]であり、Mは画像の総行数である。すなわち、図4に示すように、第1行の論理回路の出力端は第2行のシフトレジスタの入力端INに接続され、第2行の論理回路の出力端は第3行のシフトレジスタの入力端INに接続され、第3行の論理回路の出力端は第4行のシフトレジスタの入力端INに接続され、これによって類推して、第15行の論理回路の出力端は第16行のシフトレジスタの入力端INに接続される。
各組の駆動ユニット(即ち8行毎に)において、各行のシフトレジスタは、N個の異なる時系列のクロック信号を多重し、各クロック信号は、パルス幅が第二パルス幅で、パルス周期が第二パルス周期であり、前記第二パルス幅は前記第一パルス幅の2*(N−1)倍であり、前記第二パルス周期は前記第一パルス周期のN倍である。第n行のシフトレジストは、第nのクロック信号が入力され、第n+1のクロック信号の時系列は、第nのクロック信号より一つの前記第一パルス周期だけ遅くなり、各行の論理回路出力は、パルス幅が前記第一パルス幅のN−1個のパルスの信号を含み、第n+1行の論理回路の出力信号の時系列は、第n行の論理回路の出力信号より一つの前記第一パルス周期だけ遅くなり、nの取りうる値の範囲は[1,N−1]である。
第一薄膜トランジスタM1のゲートとソースは短絡され、mが1であるときに、初期トリガ信号STVの入力端として、mが1より大きいときに、このシフトレジスタのトリガ信号入力端として、第m−1行の論理回路の出力端Output(m−1)に接続される。
第一薄膜トランジスタM1と第二薄膜トランジスタM2とは直列に接続され、第一薄膜トランジスタM1と第二薄膜トランジスタM2の接続点は、第一コンデンサC1の一端および第三薄膜トランジスタM3のゲートに接続され、第三薄膜トランジスタM3と第四薄膜トランジスタM4とは直列に接続され、第三薄膜トランジスタM3と第四薄膜トランジスタM4の接続点は、第一コンデンサC1の他端および電気抵抗R1の一端に接続され、このシフトレジスタの出力端ON(m)とし、第三薄膜トランジスタM3のソースはクロック信号CLK(n)の入力端とし、第二薄膜トランジスタM2のゲートと第四薄膜トランジスタM4のゲートは、いずれもこのシフトレジスタのリセット端resetとし、電気抵抗R1の他端は第二コンデンサC2の一端に接続され、第二コンデンサC2の他端、第二薄膜トランジスタM2のドレインおよび第四薄膜トランジスタM4のドレインは、いずれも低レベル信号VSSの入力端とする。本発明は、GOAの具体的な回路が限定されるものではない。
その中で、第一薄膜トランジスタT1のドレインと第二薄膜トランジスタT2のドレインとは接続され、この論理回路の出力端Output(m)とする。第一薄膜トランジスタT1のソースは、論理回路に共用されるクロック信号CLKの入力端とする。第一薄膜トランジスタT1のゲートは、第m行におけるシフトレジスタの出力端ON(m)に接続される入力端とする。第二薄膜トランジスタT2のソースは、低レベル信号VSSの入力端とする。
各組の駆動ユニットにおいて、シフトレジスタクロック信号のそれぞれは、パルス幅が第二パルス幅で、パルス周期が第二パルス周期であり、前記第二パルス幅は前記第一パルス幅より大きく、前記第二パルス周期は前記第一パルス周期より大きい。
各組の駆動ユニットにおいて、第n+1のシフトレジスタクロック信号の時系列は、第nのシフトレジスタクロック信号より一つの前記第一パルス周期だけ遅くなり、各行の論理回路は、パルス幅が前記第一パルス幅であるN−1個のパルスを含む出力信号を出力し、第n+1行の論理回路の出力信号の時系列は、第n行の論理回路の出力信号より一つの前記第一パルス周期だけ遅くなり、その中でnの取り得る値の範囲は[1,N−1]である。
Claims (5)
- ゲートドライバであって、複数組の駆動ユニットを含み、各組の駆動ユニットは、N行のシフトレジスタと、N行のシフトレジスタのそれぞれに対するN個の論理回路とを含み、Nは2より大きい整数であり、各行のシフトレジスタは、トリガ信号入力端と、クロック信号端と、リセット端と、出力端とを含み、N個の論理回路のそれぞれは、入力端と、クロック信号端と、出力端とを含み、各行のシフトレジスタの出力端は、当該行に対する論理回路の入力端に接続され、
第m行の論理回路の出力端は、第m行の画素のゲート走査線に接続されると共に、第m+1行のシフトレジスタのトリガ信号入力端に接続され、mの取りうる値の範囲は、[1,M−1]であり、Mは画素の総行数であり、
第k行の論理回路の出力端は、第k−(N−1)行のシフトレジスタのリセット端に接続され、kの取りうる値の範囲は、[N,M]であり、かつ、
複数組の駆動ユニットにおけるすべての論理回路のクロック信号端は、一つの論理回路クロック信号を受信するように接続され、前記論理回路クロック信号は、パルス幅が第一パルス幅で、パルス周期が第一パルス周期であり、
各組の駆動ユニットにおいては、N行のシフトレジスタのクロック信号端のそれぞれは、それぞれが異なる時系列を有するN個のシフトレジスタクロック信号の1つを受信するように接続され、前記N個のシフトレジスタクロック信号は、パルス幅がすべて第二パルス幅で、パルス周期がすべて第二パルス周期であり、かつ、前記第二パルス幅は、前記第一パルス幅の2*(N−1)倍であり、前記第二パルス周期は、前記第一パルス周期のN倍であり、
前記N個の論理回路のそれぞれは、入力端により受信されたシフトレジスタ出力信号のそれぞれを論理回路クロック信号と論理積、論理否定、および、論理和の論理演算を行うことによって、1つの出力信号を出力するように配置されており、N個の論理回路は、異なる時系列のN個の出力信号を出力し、前記N個の出力信号のそれぞれは、パルス幅が前記論理回路クロック信号のパルス幅に等しいN−1個のパルスを含み、
第m行の論理回路は、第一薄膜トランジスタと、第二薄膜トランジスタと、前記第一薄膜トランジスタのゲートと前記第二薄膜トランジスタのゲートの間に接続されるインバータとを含み、
第一薄膜トランジスタのドレインは、第二薄膜トランジスタのドレインに接続され、当該論理回路の出力端とし、第一薄膜トランジスタのソースは、論理回路クロック信号の入力端とし、第一薄膜トランジスタのゲートは、第m行のシフトレジスタの出力端に接続される入力端とし、第二薄膜トランジスタのソースは、低レベル信号の入力端とし、
第m行のシフトレジスタは、第三薄膜トランジスタ(M1)と、第四薄膜トランジスタ(M2)と、第五薄膜トランジスタ(M3)と、第六薄膜トランジスタ(M4)と、第一コンデンサと、第二コンデンサと、電気抵抗とを含み、
第三薄膜トランジスタのゲートとソースは短絡接続され、mが1である場合、初期トリガ信号の入力端とし、mが1より大きい場合、当該シフトレジスタのトリガ信号入力端として、第m−1行の論理回路の出力端に接続され、
第三薄膜トランジスタは第四薄膜トランジスタに直列接続され、第三薄膜トランジスタと第四薄膜トランジスタの接続点は、第一コンデンサの一端及び第五薄膜トランジスタのゲートに接続され、第五薄膜トランジスタは第六薄膜トランジスタに直列接続され、第五薄膜トランジスタと第六薄膜トランジスタの接続点は、第一コンデンサの他端及び電気抵抗の一端に接続され、当該シフトレジスタの出力端とし、第五薄膜トランジスタのソースはクロック信号の入力端とし、第四薄膜トランジスタのゲートと第六薄膜トランジスタのゲートはいずれも当該シフトレジスタのリセット端とし、電気抵抗の他端は第二コンデンサの一端に接続され、第二コンデンサの他端、第四薄膜トランジスタのドレイン、および第六薄膜トランジスタのドレインはいずれも低レベル信号の入力端とする
ことを特徴とするゲートドライバ。 - 各組の駆動ユニットにおいて、
第n+1のシフトレジスタクロック信号のパルスは、第nのシフトレジスタクロック信号のパルスに対して前記第一パルス周期遅くなり、各行の論理回路の出力端は、N−1個のパルスを含む出力信号を出力し、第n+1行の論理回路の出力信号のパルスは、第n行の論理回路の出力信号のパルスに対して一つの前記第一パルス周期だけ遅くなり、nの取りうる値の範囲は、[1,N−1]であることを特徴とする請求項1に記載のゲートドライバ。 - 各行は、一つのシフトレジスタと、一つの論理回路とを含むことを特徴とする請求項2に記載のゲートドライバ。
- 請求項1〜3のうちいずれか1項に記載のゲートドライバを含む表示装置。
- 請求項1〜3のうちいずれか1項に記載のゲートドライバを用いるゲート駆動方法であって、
各組の駆動ユニットにおいて、
各行のシフトレジスタのクロック信号端に異なる時系列のシフトレジスタクロック信号が入力され、かつ、
各行の論理回路のクロック信号端に論理回路クロック信号が入力されて、各行の論理回路の入力端で受信したシフトレジスタ出力信号のそれぞれを前記論理回路クロック信号と論理演算を行うことによって、それぞれにN−1個のパルスを含む異なる時系列のN個の出力信号が出力され、前記N−1個のパルスのそれぞれのパルス幅は、前記論路回路クロック信号のパルス幅に等しいことを含むことを特徴とするゲート駆動方法。
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