JP6723012B2 - ゲート駆動回路 - Google Patents

Description

本発明はゲート駆動回路に関し、さらに詳細には表示パネルに集積された（ｉｎｔｅｇｒａｔｅｄ）ゲート駆動回路に関する。

表示装置は複数のゲートライン、複数のデータライン、複数のゲートラインと複数のデータラインとに連結された複数の画素を含む。表示装置は複数のゲートラインにゲート信号を提供するゲート駆動回路及び複数のデータラインにデータ信号を出力するデータ駆動回路を含む。

ゲート駆動回路は複数の駆動ステージ回路（以下、駆動ステージ）を含むシフトレジスタを含む。複数の駆動ステージは複数のゲートラインに対応するゲート信号を各々出力する。複数の駆動ステージの各々は有機的に連結された複数のトランジスタを含む。

米国特許第７，９９４，７００号明細書 米国特許第８，１４８，７７９号明細書 米国特許第８，３４０，２４０号明細書 米国特許第８，５４１，２５８号明細書 米国特許第９，０３５，３１３号明細書

本発明の目的は不良率が減少されたゲート駆動回路を提供することにある。

本発明の実施形態によるゲート駆動回路は表示パネルのゲートラインにゲート信号を提供する駆動ステージを含む。前記駆動ステージのうちのｋ番目（ここで、ｋは２以上の自然数）の駆動ステージは第１出力トランジスタ、キャパシタ、第１制御トランジスタ、及び第２制御トランジスタを含む。

前記第１出力トランジスタは第１ノードに接続された制御電極、クロック信号を受信する入力電極、及び前記クロック信号に基づいて生成されたｋ番目のゲート信号を出力する出力電極を含む。前記キャパシタは前記第１出力トランジスタの前記出力電極と前記第１出力トランジスタの前記制御電極との間に接続される。前記第１制御トランジスタは前記ｋ番目のゲート信号が出力される前に、前記第１ノードの電位を制御する第１制御信号を第２ノードに出力する。前記第２制御トランジスタは前記第２ノードから前記第１ノードに電流パスが形成されるように前記第２ノードと前記第１ノードとの間にダイオード接続される。前記第２ノードに前記第１制御信号が印加された後に、前記第２ノードに前記ｋ番目のゲート信号と同期された第２制御信号が印加される。

前記第１制御トランジスタはｋ−１番目の駆動ステージから出力された信号を共通に受信する制御電極及び入力電極、並びに前記第１制御信号を出力する出力電極を含むことができる。

前記ｋ−１番目の駆動ステージから出力された信号はｋ−１番目のキャリー信号であってもよい。

前記第１制御トランジスタはｋ−１番目の駆動ステージから出力された信号を受信する制御電極、バイアス電圧を受信する入力電極、及び前記第１制御信号を出力する出力電極を含むことができる。

前記ｋ−１番目の駆動ステージから出力された信号はｋ−１番目のキャリー信号であってもよい。前記バイアス電圧は前記ｋ−１番目のキャリー信号のハイレベルと実質的に同一であってもよい。

前記第１ノードに接続された制御電極、前記クロック信号を受信する入力電極、及び前記クロック信号に基づいて生成されたｋ番目のキャリー信号を出力する出力電極を含む第２出力トランジスタをさらに含むことができる。前記第２制御信号は前記ｋ番目のキャリー信号であってもよい。

前記ｋ番目のキャリー信号を共通に受信する制御電極及び入力電極、並びに前記第２制御信号を出力する出力電極を含む第３制御トランジスタをさらに含むことができる。

前記ｋ番目のゲート信号が出力された後に、前記第１出力トランジスタがターンオフされるように前記第１ノードに放電電圧ＶＳＳ２を提供する第４制御トランジスタをさらに含むことができる。

前記ｋ番目のゲート信号が出力された後に、前記第２ノードに前記放電電圧ＶＳＳ２を提供する第６制御トランジスタをさらに含むことができる。

前記第６制御トランジスタはスイッチング信号を受信する制御電極、前記放電電圧を受信する入力電極、及び前記第２ノードに接続された出力電極を含むことができる。前記スイッチング信号は前記ｋ＋１番目の駆動ステージから出力されたｋ＋１番目のキャリー信号であってもよい。

本発明の実施形態によるゲート駆動回路は表示パネルのゲートラインにゲート信号を提供する駆動ステージを含むことができる。前記駆動ステージのうちのｋ番目（ここで、ｋは２以上の自然数）の駆動ステージは出力部、制御部、インバータ部、及びプルダウン部を含む。

前記出力部は第１ノードの電圧に応答して、クロック信号に基づいて生成されたｋ番目のゲート信号及びｋ番目のキャリー信号を出力する。前記制御部は前記第１ノードの電圧を制御する。前記インバータ部は前記クロック信号に基づいて生成されたスイッチング信号を出力する。前記プルダウン部は前記ｋ番目のゲート信号及び前記ｋ番目のキャリー信号が出力された後に、前記出力部の電圧をダウンさせる。

前記制御部は前記ｋ番目のゲート信号が出力される前に、前記第１ノードの電位を制御する第１制御信号を第２ノードに出力する第１制御トランジスタと、前記第２ノードに共通に接続された制御電極及び入力電極、並びに前記第１ノードに接続された出力電極を含む第２制御トランジスタと、前記ｋ番目のキャリー信号を共通に受信する制御電極及び入力電極、並びに前記第２ノードに接続された出力電極を含む第３制御トランジスタとを含む。

前記第１制御トランジスタはｋ−１番目の駆動ステージから出力されたｋ−１番目のキャリー信号を共通に受信する制御電極及び入力電極、並びに前記第１制御信号を出力する出力電極を含むことができる。

前記第１制御トランジスタはｋ−１番目の駆動ステージから出力されたｋ−１番目のキャリー信号を受信する制御電極、前記ｋ−１番目のキャリー信号のハイレベルと実質的に同一のレベルのバイアス電圧を受信する入力電極、及び前記第１制御信号を出力する出力電極を含むことができる。

前記制御部は前記ｋ番目のゲート信号に応答して前記第１ノードの電圧をブースティングするキャパシタ、前記ｋ番目のゲート信号が出力された後に、ｋ＋１番目の駆動ステージから出力されたｋ＋１番目のキャリー信号に応答して前記第１ノードに放電電圧ＶＳＳ２を提供する第４制御トランジスタ、及び前記第４制御トランジスタから前記第１ノードに前記放電電圧ＶＳＳ２が提供された後に、前記スイッチング信号に応答して前記第１ノードに前記放電電圧ＶＳＳ２を提供する第５制御トランジスタをさらに含むことができる。

前記制御部は前記ｋ番目のゲート信号が出力された後に、前記ｋ＋１番目の駆動ステージから出力されたｋ＋１番目のキャリー信号に応答して前記第２ノードに前記放電電圧ＶＳＳ２を提供する第６制御トランジスタをさらに含むことができる。

前記出力部は前記ｋ番目のゲート信号を出力する第１出力トランジスタ、及び前記ｋ番目のキャリー信号を出力する第２出力トランジスタを含むことができる。

前記プルダウン部は前記ｋ番目のゲート信号が出力された後に、前記第１出力トランジスタの出力電極をダウンさせる第１プルダウン部、及び前記ｋ番目のキャリー信号が出力された後に、前記第２出力トランジスタの出力電極をダウンさせる第２プルダウン部を含むことができる。

前記第１プルダウン部はｋ＋１番目の駆動ステージから出力されたｋ＋１番目のキャリー信号に応答して前記第１出力トランジスタの前記出力電極に第１放電電圧ＶＳＳ１を提供する第１プルダウントランジスタ、及び前記第１プルダウントランジスタから前記第１出力トランジスタの前記出力電極に前記第１放電電圧ＶＳＳ１が提供された後に、前記スイッチング信号に応答して前記第１出力トランジスタの前記出力電極に前記第１放電電圧ＶＳＳ１を提供する第２プルダウントランジスタを含むことができる。

前記第２プルダウン部は前記ｋ＋１番目の駆動ステージから出力された前記ｋ＋１番目のキャリー信号に応答して前記第２出力トランジスタの前記出力電極に第２放電電圧ＶＳＳ２を提供する第３プルダウントランジスタ及び前記第３プルダウントランジスタから前記第２出力トランジスタの前記出力電極に前記第２放電電圧ＶＳＳ２が提供された後に、前記スイッチング信号に応答して前記第２出力トランジスタの前記出力電極に前記第２放電電圧ＶＳＳ２を提供する第４プルダウントランジスタを含むことができる。前記第２放電電圧ＶＳＳ２は前記第１放電電圧ＶＳＳ１より低いバイアス電圧であってもよい。

第２ノードにｋ番目のゲート信号と同期された第２制御信号が印加されることによって、ｋ番目のゲート信号が出力される区間の間に、第１及び第２制御トランジスタの各々のドレーン−ソース電圧が減少される。したがって、第１及び第２制御トランジスタの劣化（ｄｅｇｒａｄａｔｉｏｎ）を減少させることができる。

第１及び第２制御トランジスタの劣化が減少することによって、出力トランジスタの制御電極が接続されたノードの電位を目的とするレベルに制御することができる。したがって、ｋ番目のゲート信号及びｋ番目のキャリー信号が遅延されない。

第１制御トランジスタの入力電極にバイアス電圧が印加されることによって、第１制御トランジスタにはｋ−１番目の水平区間のみでなく、ｋ番目の水平区間にも一定な方向に電流が流れる。したがって、ｋ番目の水平区間の間に、第１制御トランジスタの劣化を防止することができる。

本発明の一実施形態による表示装置の平面図である。 本発明の一実施形態による表示装置の信号のタイミング図である。 本発明の一実施形態による画素の等価回路図である。 本発明の一実施形態による画素の断面図である。 本発明の一実施形態によるゲート駆動回路のブロック図である。 本発明の一実施形態による駆動ステージの回路図である。 本発明の一実施形態による駆動ステージの入出力信号波形図である。 図６に図示された第２ノードの電圧変化を示した波形図である。 図６に図示された第１ノードの電圧変化を示した波形図である。 図６に図示された出力端子の電圧変化を示した波形図である。 本発明の一実施形態による駆動ステージの回路図である。 本発明の一実施形態による駆動ステージの回路図である。 図１２に図示された第２ノードの電圧変化を示した波形図である。 本発明の一実施形態によるゲート駆動回路のブロック図である。 本発明の一実施形態による駆動ステージの回路図である。

以下、添付された図面を参照して本発明の望ましい実施形態をより詳細に説明する。

図１は本発明の一実施形態による表示装置の平面図である。図２は本発明の一実施形態による表示装置の信号のタイミング図である。

図１及び図２に示したように、本発明の実施形態による表示装置は表示パネルＤＰ、ゲート駆動回路１００、及びデータ駆動回路２００を含む。

表示パネルＤＰは特に限定されるものではない。例えば、液晶表示パネル（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ ｐａｎｅｌ）、有機発光表示パネル（ｏｒｇａｎｉｃ ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｓｐｌａｙ ｐａｎｅｌ）、電氣泳動表示パネル（ｅｌｅｃｔｒｏｐｈｏｒｅｔｉｃ ｄｉｓｐｌａｙ ｐａｎｅｌ）、及びエレクトロ・ウェッティング表示パネル（ｅｌｅｃｔｒｏｗｅｔｔｉｎｇ ｄｉｓｐｌａｙ ｐａｎｅｌ）等の多様な表示パネルを含むことができる。本実施形態で表示パネルＤＰは液晶表示パネルとして説明される。一方、液晶表示パネルを含む液晶表示装置は未図示の偏光子、バックライトユニット等をさらに含むことができる。

表示パネルＤＰは第１基板ＤＳ１、第１基板ＤＳ１と離隔された第２基板ＤＳ２及び第１基板ＤＳ１と第２基板ＤＳ２との間に配置された液晶層（未図示）を含む。平面上で、表示パネルＤＰは複数の画素ＰＸ１１〜ＰＸｎｍが配置された表示領域ＤＡ及び表示領域ＤＡを囲む非表示領域ＮＤＡを含む。

表示パネルＤＰは第１基板ＤＳ１上に配置された複数のゲートラインＧＬ１〜ＧＬｎ及びゲートラインＧＬ１〜ＧＬｎと交差する複数のデータラインＤＬ１〜ＤＬｍを含む。複数のゲートラインＧＬ１〜ＧＬｎはゲート駆動回路１００に連結される。複数のデータラインＤＬ１〜ＤＬｍはデータ駆動回路２００に連結される。図１には複数のゲートラインＧＬ１〜ＧＬｎの中の一部と複数のデータラインＤＬ１〜ＤＬｍの中の一部のみが図示されている。また、表示パネルＤＰは第１基板ＤＳ１の非表示領域ＮＤＡに配置されたダミーゲートラインＧＬ−Ｄをさらに含む。

図１には複数の画素ＰＸ１１〜ＰＸｎｍの中の一部のみが図示されている。複数の画素ＰＸ１１〜ＰＸｎｍは複数のゲートラインＧＬ１〜ＧＬｎの中の対応するゲートライン及び複数のデータラインＤＬ１〜ＤＬｍの中の対応するデータラインに各々連結される。但し、ダミーゲートラインＧＬ−Ｄは複数の画素ＰＸ１１〜ＰＸｎｍに連結されない。

複数の画素ＰＸ１１〜ＰＸｎｍは表示するカラーによって複数のグループに区分される。複数の画素ＰＸ１１〜ＰＸｎｍは主要色（ｐｒｉｍａｒｙ ｃｏｌｏｒ）の中で１つを表示する。主要色はレッド、グリーン、ブルー、及びホワイトを含む。一方、これに制限される必要はなく、主要色はイエロー、シアン、マゼンタ等の多様な色相をさらに含んでもよい。

ゲート駆動回路１００及びデータ駆動回路２００は信号制御部ＳＣ（例えば、タイミングコントローラ）から制御信号を受信する。信号制御部ＳＣはメーン回路基板ＭＣＢに実装される。信号制御部ＳＣは外部のグラフィック制御部（未図示）から画像データ及び制御信号を受信する。制御信号はフレーム区間Ｆｎ−１、Ｆｎ、Ｆｎ＋１を区別する信号である垂直同期信号Ｖｓｙｎｃ、水平区間ＨＰを区別する信号、即ち行区別信号である水平同期信号Ｈｓｙｎｃ、データが入ってくる区域を表示するためにデータが出力される区間の間のみにハイレベルであるデータイネーブル信号及びクロック信号を含む。

ゲート駆動回路１００はフレーム区間Ｆｎ−１、Ｆｎ、Ｆｎ＋１の間に信号制御部ＳＣから受信した制御信号（以下、ゲート制御信号と称する）に基づいてゲート信号ＧＳ１〜ＧＳｎを生成し、ゲート信号ＧＳ１〜ＧＳｎを複数のゲートラインＧＬ１〜ＧＬｎに出力する。ゲート信号ＧＳ１〜ＧＳｎは水平区間ＨＰに対応するように順次出力される。ゲート駆動回路１００は薄膜形成工程を通じて画素ＰＸ１１〜ＰＸｎｍと同時に形成されてもよい。例えば、ゲート駆動回路１００は非表示領域ＮＤＡにＡＳＧ（Ａｍｏｒｐｈｏｕｓ Ｓｉｌｉｃｏｎ ＴＦＴ Ｇａｔｅ ｄｒｉｖｅｒ ｃｉｒｃｕｉｔ）の形態又はＯＳＧ（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＴＦＴ Ｇａｔｅ ｄｒｉｖｅｒ ｃｉｒｃｕｉｔ）の形態に実装される。

図１は複数のゲートラインＧＬ１〜ＧＬｎの左側末端に連結された１つのゲート駆動回路１００を例示的に図示している。本発明の一実施形態で、表示装置は２つのゲート駆動回路を含んでもよい。２つのゲート駆動回路のうちの１つは複数のゲートラインＧＬ１〜ＧＬｎの左側末端に連結され、その他の１つは複数のゲートラインＧＬ１〜ＧＬｎの右側末端に連結される。また、２つのゲート駆動回路のうちの１つは奇数番目のゲートラインに連結され、その他の１つは偶数番目のゲートラインに連結されてもよい。

データ駆動回路２００は信号制御部ＳＣから受信した制御信号（以下、データ制御信号）に基づいて信号制御部ＳＣから提供された画像データにしたがう諧調電圧を生成する。データ駆動回路２００は諧調電圧をデータ電圧ＤＳとして複数のデータラインＤＬ１〜ＤＬｍに出力する。

データ電圧ＤＳは共通電圧に対して正の値を有する正極性データ電圧及び／又は負の値を有する負極性データ電圧を含む。各々の水平区間ＨＰの間にデータラインＤＬ１〜ＤＬｍに印加されるデータ電圧の一部は正極性を有し、他の一部は負極性を有する。データ電圧ＤＳの極性は液晶の劣化を防止するためにフレーム区間Ｆｎ−１、Ｆｎ、Ｆｎ＋１にしたがって反転される。データ駆動回路２００は反転信号に応答してフレーム区間単位に反転されたデータ電圧を生成する。

データ駆動回路２００は駆動チップ２１０及び駆動チップ２１０を実装する軟性回路基板２２０を含む。データ駆動回路２００は複数の駆動チップ２１０と軟性回路基板２２０とを含む。軟性回路基板２２０はメーン回路基板ＭＣＢと第１基板ＤＳ１とを電気的に連結する。複数の駆動チップ２１０は複数のデータラインＤＬ１〜ＤＬｍの中の対応するデータラインに対応するデータ信号を提供する。

図１はテープキャリヤーパッケージ（ＴＣＰ：Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）タイプのデータ駆動回路２００を例示的に図示している。本発明の一実施形態で、データ駆動回路２００はチップオンガラス（ＣＯＧ：Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）方式によって第１基板ＤＳ１の非表示領域ＮＤＡ上に配置されてもよい。

図３は本発明の一実施形態による画素の等価回路図である。図４は本発明の一実施形態による画素の断面図である。図１に図示された複数の画素ＰＸ１１〜ＰＸｎｍの各々は図３に図示された等価回路を有する。

図３に示したように、画素ＰＸｉｊは画素薄膜トランジスタＴＲ（以下、画素トランジスタ）、液晶キャパシタＣｌｃ、及びストレージキャパシタＣｓｔを含む。以下、本明細書でトランジスタは薄膜トランジスタを意味する。本発明の一実施形態でストレージキャパシタＣｓｔは省略されてもよい。

画素トランジスタＴＲはｉ番目のゲートラインＧＬｉとｊ番目のデータラインＤＬｊに電気的に連結される。画素トランジスタＴＲはｉ番目のゲートラインＧＬｉから受信したゲート信号に応答してｊ番目のデータラインＤＬｊから受信したデータ信号に対応する画素電圧を出力する。

液晶キャパシタＣｌｃは画素トランジスタＴＲから出力された画素電圧を充電する。液晶キャパシタＣｌｃに充電された電荷量にしたがって液晶層ＬＣＬ（図４参照）に含まれた液晶方向子（液晶分子）の配列が変化される。液晶方向子の配列によって液晶層へ入射された光は透過されるか、或いは遮断される。

ストレージキャパシタＣｓｔは液晶キャパシタＣｌｃに並列に連結される。ストレージキャパシタＣｓｔは液晶方向子の配列を一定期間維持させる。

図４に示したように、画素トランジスタＴＲはｉ番目のゲートラインＧＬｉ（図３参照）に連結された制御電極ＧＥ、制御電極ＧＥに重畳する活性化部ＡＬ、ｊ番目のデータラインＤＬｊ（図３参照）に連結された入力電極ＳＥ、及び入力電極ＳＥと離隔されて配置された出力電極ＤＥを含む。

液晶キャパシタＣｌｃは画素電極ＰＥと共通電極ＣＥとを含む。ストレージキャパシタＣｓｔは画素電極ＰＥと画素電極ＰＥに重畳するストレージラインＳＴＬの一部分を含む。

第１基板ＤＳ１の一面上にｉ番目のゲートラインＧＬｉ及びストレージラインＳＴＬが配置される。制御電極ＧＥはｉ番目のゲートラインＧＬｉから分岐される。第ｉゲートラインＧＬｉ及びストレージラインＳＴＬはアルミニウム（Ａｌ）、銀（Ａｇ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、タンタル（Ｔａ）、チタニウム（Ｔｉ）等の金属、又はこれらの合金等を含む。ｉ番目のゲートラインＧＬｉ及びストレージラインＳＴＬは多層構造、例えば、チタニウム層と銅層とを含む。

第１基板ＤＳ１の一面上に制御電極ＧＥ及びストレージラインＳＴＬをカバーする第１絶縁層１０が配置される。第１絶縁層１０は無機物及び有機物のうち少なくともいずれか１つを含む。第１絶縁層１０は有機膜であるか、或いは無機膜である。第１絶縁層１０は多層構造、例えば、シリコンナイトライド層とシリコン酸化物層とを含む。

第１絶縁層１０上に制御電極ＧＥと重畳する活性化部ＡＬが配置される。活性化部ＡＬは半導体層ＳＣＬとオーミックコンタクト層ＯＣＬとを含む。第１絶縁層１０上に半導体層ＳＣＬが配置され、半導体層ＳＣＬ上にオーミックコンタクト層ＯＣＬが配置される。

半導体層ＳＣＬはアモルファスシリコン又はポリシリコンを含む。また、半導体層ＳＣＬは金属酸化物半導体を含む。オーミックコンタクト層ＯＣＬは半導体層より高密度にドーピングされたドーパントを含む。オーミックコンタクト層ＯＣＬは離隔された２つの部分を含む。本発明の一実施形態でオーミックコンタクト層ＯＣＬは一体の形状を有してもよい。

活性化部ＡＬ上に出力電極ＤＥと入力電極ＳＥとが配置される。出力電極ＤＥと入力電極ＳＥとは互いに離隔されて配置される。出力電極ＤＥと入力電極ＳＥとの各々は制御電極ＧＥに部分的に重畳する。

さらに具体的に、出力電極ＤＥと入力電極ＳＥとはオーミックコンタクト層ＯＣＬ上に配置される。平面上で、出力電極ＤＥはオーミックコンタクト層ＯＣＬの１つの部分に完全に重畳し、入力電極ＳＥはオーミックコンタクト層ＯＣＬの他の１つの部分に完全に重畳する。

第１絶縁層１０上に活性化部ＡＬ、出力電極ＤＥ、及び入力電極ＳＥをカバーする第２絶縁層２０が配置される。第２絶縁層２０は無機物及び有機物のうち少なくともいずれか１つを含む。第２絶縁層２０は有機膜であるか、或いは無機膜である。第２絶縁層２０は多層構造、例えば、シリコンナイトライド層とシリコン酸化物層とを含む。

図１には積層構造（ｓｔａｇｇｅｒｅｄ ｓｔｒｕｃｔｕｒｅ）を有する画素トランジスタＴＲを例示的に図示したが、画素トランジスタＴＲの構造はこれに制限されない。画素トランジスタＴＲはプレーナ構造（ｐｌａｎａｒ ｓｔｒｕｃｔｕｒｅ）を有してもよい。

第２絶縁層２０上に第３絶縁層３０が配置される。第３絶縁層３０は平坦面を提供する。第３絶縁層３０は有機物を含む。

第３絶縁層３０上に画素電極ＰＥが配置される。画素電極ＰＥは第２絶縁層２０及び第３絶縁層３０を貫通するコンタクトホールＣＨを通じて出力電極ＤＥに連結される。第３絶縁層３０上に画素電極ＰＥをカバーする配向膜（未図示）が配置される。

第２基板ＤＳ２の一面上にカラーフィルタ層ＣＦが配置される。カラーフィルタ層ＣＦ上に共通電極ＣＥが配置される。共通電極ＣＥには、共通電圧が印加される。共通電圧と画素電圧とは異なる値を有する。共通電極ＣＥ上に共通電極ＣＥをカバーする配向膜（未図示）が配置される。カラーフィルタ層ＣＦと共通電極ＣＥとの間にその他の絶縁層が配置されてもよい。

液晶層ＬＣＬを介して配置された画素電極ＰＥと共通電極ＣＥとは液晶キャパシタＣｌｃを形成する。また、第１絶縁層１０、第２絶縁層２０、及び第３絶縁層３０を介して配置された画素電極ＰＥとストレージラインＳＴＬの一部分はストレージキャパシタＣｓｔを形成する。ストレージラインＳＴＬは画素電圧と異なる値のストレージ電圧を受信する。ストレージ電圧は共通電圧と同一の値を有する。

一方、図４に図示された画素ＰＸｉｊの断面は１つの例示に過ぎない。図４に図示された構造と異なり、カラーフィルタ層ＣＦ及び共通電極ＣＥのうち少なくともいずれか１つは第１基板ＤＳ１上に配置されてもよい。換言すれば、本実施形態による液晶表示パネルはＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（ｉｎ−ｐｌａｎｅ ｓｗｉｔｃｈｉｎｇ）モード又はＦＦＳ（ｆｒｉｎｇｅ−ｆｉｅｌｄ ｓｗｉｔｃｈｉｎｇ）モード、及びＰＬＳ（Ｐｌａｎｅ ｔｏ Ｌｉｎｅ Ｓｗｉｔｃｈｉｎｇ）モード等のいずれの画素を含んでもよい。

図５は本発明の一実施形態によるゲート駆動回路のブロック図である。図５に示したように、ゲート駆動回路１００は複数の駆動ステージＳＲＣ１〜ＳＲＣｎを含む。複数の駆動ステージＳＲＣ１〜ＳＲＣｎは互いに従属的に連結される。

本実施形態で複数の駆動ステージＳＲＣ１〜ＳＲＣｎは複数のゲートラインＧＬ１〜ＧＬｎに各々連結される。複数の駆動ステージＳＲＣ１〜ＳＲＣｎは複数のゲートラインＧＬ１〜ＧＬｎにゲート信号を各々提供する。本発明の一実施形態で複数の駆動ステージＳＲＣ１〜ＳＲＣｎに連結されたゲートラインは全体のゲートラインのうちの奇数番目のゲートラインであるか、或いは偶数番目のゲートラインである。

ゲート駆動回路１００は複数の駆動ステージＳＲＣ１〜ＳＲＣｎのうちの末端に配置された駆動ステージＳＲＣｎに連結されたダミーステージＳＲＣ−Ｄをさらに含む。ダミーステージＳＲＣ−ＤはダミーゲートラインＧＬ−Ｄに連結される。

複数の駆動ステージＳＲＣ１〜ＳＲＣｎの各々は出力端子ＯＵＴ、キャリー端子ＣＲ、入力端子ＩＮ、制御端子ＣＴ、クロック端子ＣＫ、第１電圧入力端子Ｖ１、及び第２電圧入力端子Ｖ２を含む。

複数の駆動ステージＳＲＣ１〜ＳＲＣｎの各々の出力端子ＯＵＴは複数のゲートラインＧＬ１〜ＧＬｎのうちの対応するゲートラインに連結される。複数の駆動ステージＳＲＣ１〜ＳＲＣｎから生成されたゲート信号は出力端子ＯＵＴを通じて複数のゲートラインＧＬ１〜ＧＬｎに提供される。

複数の駆動ステージＳＲＣ１〜ＳＲＣｎの各々のキャリー端子ＣＲは該当駆動ステージの次の駆動ステージの入力端子ＩＮに電気的に連結される。複数の駆動ステージＳＲＣ１〜ＳＲＣｎの各々のキャリー端子ＣＲはキャリー信号を出力する。

複数の駆動ステージＳＲＣ１〜ＳＲＣｎの各々の入力端子ＩＮは該当駆動ステージの前の駆動ステージのキャリー信号を受信する。例えば、３番目の駆動ステージＳＲＣ３の入力端子ＩＮは２番目の駆動ステージＳＲＣ２のキャリー信号を受信する。複数の駆動ステージＳＲＣ１〜ＳＲＣｎのうちの第１番目の駆動ステージＳＲＣ１の入力端子ＩＮは以前の駆動ステージのキャリー信号の代わりにゲート駆動回路１００の駆動を開始する開始信号ＳＴＶを受信する。

複数の駆動ステージＳＲＣ１〜ＳＲＣｎの各々の制御端子ＣＴは該当駆動ステージの次の駆動ステージのキャリー端子ＣＲに電気的に連結される。複数の駆動ステージＳＲＣ１〜ＳＲＣｎの各々の制御端子ＣＴは該当駆動ステージの次の駆動ステージのキャリー信号を受信する。例えば、２番目の駆動ステージＳＲＣ２の制御端子ＣＴは３番目の駆動ステージＳＲＣ３のキャリー端子ＣＲから出力されたキャリー信号を受信する。本発明の一実施形態で複数の駆動ステージＳＲＣ１〜ＳＲＣｎの各々の制御端子ＣＴは該当駆動ステージの次の駆動ステージの出力端子ＯＵＴに電気的に連結されてもよい。

末端に配置された駆動ステージＳＲＣｎの制御端子ＣＴはダミーステージＳＲＣ−Ｄのキャリー端子ＣＲから出力されたキャリー信号を受信する。ダミーステージＳＲＣ−Ｄの制御端子ＣＴは開始信号ＳＴＶを受信する。

複数の駆動ステージＳＲＣ１〜ＳＲＣｎの各々のクロック端子ＣＫは第１クロック信号ＣＫＶと第２クロック信号ＣＫＶＢとのうちのいずれか１つを各々受信する。複数の駆動ステージＳＲＣ１〜ＳＲＣｎのうちの奇数番目の駆動ステージＳＲＣ１、ＳＲＣ３のクロック端子ＣＫは第１クロック信号ＣＫＶを各々受信する。複数の駆動ステージＳＲＣ１〜ＳＲＣｎのうちの偶数番目の駆動ステージＳＲＣ２、ＳＲＣｎのクロック端子ＣＫは第２クロック信号ＣＫＶＢを各々受信する。第１クロック信号ＣＫＶと第２クロック信号ＣＫＶＢとは互いに位相が異なる信号である。

複数の駆動ステージＳＲＣ１〜ＳＲＣｎの各々の第１電圧入力端子Ｖ１は第１放電電圧ＶＳＳ１を受信する。複数の駆動ステージＳＲＣ１〜ＳＲＣｎの各々の第２電圧入力端子Ｖ２は第２放電電圧ＶＳＳ２を受信する。第２放電電圧ＶＳＳ２は第１放電電圧ＶＳＳ１より低いレベルを有する。

本発明の一実施形態で複数の駆動ステージＳＲＣ１〜ＳＲＣｎの各々はその回路構成によって、出力端子ＯＵＴ、入力端子ＩＮ、キャリー端子ＣＲ、制御端子ＣＴ、クロック端子ＣＫ、第１電圧入力端子Ｖ１、及び第２電圧入力端子Ｖ２のうちのいずれか１つが省略されるか、或いは他の端子がさらに含まれてもよい。例えば、第１電圧入力端子Ｖ１及び第２電圧入力端子Ｖ２のうちのいずれか１つは省略されてもよい。また、複数の駆動ステージＳＲＣ１〜ＳＲＣｎの連結関係も変更されてもよい。

図６は本発明の一実施形態による駆動ステージの回路図である。図７は本発明の一実施形態による駆動ステージの入出力信号の波形図である。

図６は図５に図示された複数の駆動ステージＳＲＣ１〜ＳＲＣｎの中の３番目の駆動ステージＳＲＣ３を例示的に図示している。図５に図示された複数の駆動ステージＳＲＣ１〜ＳＲＣｎの各々は３番目の駆動ステージＳＲＣ３と同一の回路を有する。

図６及び図７を参照すれば、３番目の駆動ステージＳＲＣ３は出力部１１０−１、１１０−２、制御部１２０、インバータ部１３０、及びプルダウン部１４０−１、１４０−２を含む。出力部１１０−１、１１０−２は３番目のゲート信号ＧＳ３を出力する第１出力部１１０−１及び３番目のキャリー信号ＣＲＳ３を出力する第２出力部１１０−２を含む。プルダウン部１４０−１、１４０−２は出力端子ＯＵＴをダウンさせる第１プルダウン部１４０−１及びキャリー端子ＣＲをダウンさせる第２プルダウン部１４０−２を含む。３番目の駆動ステージＳＲＣ３の回路は例示的なものに過ぎず、これ以外の構成であってもよい。

第１出力部１１０−１は第１出力トランジスタＴＲ１を含む。第１出力トランジスタＴＲ１は第１クロック信号ＣＫＶを受信する入力電極、第１ノードＮＱに接続された制御電極、及び３番目のゲート信号ＧＳ３を出力する出力電極を含む。

第２出力部１１０−２は第２出力トランジスタＴＲ２を含む。第２出力トランジスタＴＲ２は第１クロック信号ＣＫＶを受信する入力電極、第１ノードＮＱに連結された制御電極、及び３番目のキャリー信号ＣＲＳ３を出力する出力電極を含む。

図７に示したように、第１クロック信号ＣＫＶと第２クロック信号ＣＫＶＢは位相が反転された信号である。第１クロック信号ＣＫＶと第２クロック信号ＣＫＶＢは１８０°の位相差を有する。第１クロック信号ＣＫＶと第２クロック信号ＣＫＶＢとの各々はレベルが低いロー区間ＶＬ−Ｃ（ロー電圧）とレベルが相対的に高いハイ区間ＶＨ−Ｃ（ハイ電圧）とを含む。第１クロック信号ＣＫＶと第２クロック信号ＣＫＶＢとの各々は交互するロー区間とハイ区間とを含む。ハイ電圧ＶＨ−Ｃは約１０Ｖである。ロー電圧ＶＬ−Ｃは約−１６Ｖである。ロー電圧ＶＬ−Ｃは第２放電電圧ＶＳＳ２（図５参照）と同一のレベルを有する。

３番目のゲート信号ＧＳ３のロー電圧ＶＬ−Ｇは第１放電電圧ＶＳＳ１（図５参照）と同一のレベルを有する。ロー電圧ＶＬ−Ｇは約−１３Ｖである。３番目のゲート信号ＧＳ３は一部の区間の間に第１クロック信号ＣＫＶのロー電圧ＶＬ−Ｃと同一のレベルを有する。３番目のゲート信号ＧＳ３のハイ電圧ＶＨ−Ｇは第１クロック信号ＣＫＶのハイ電圧ＶＨ−Ｃと同一のレベルを有する。これに対する詳細な説明は後述する。

３番目のキャリー信号ＣＲＳ３はレベルが低いロー区間ＶＬ−Ｃ（ロー電圧）とレベルが相対的に高いハイ区間ＶＨ−Ｃ（ハイ電圧）とを含む。３番目のキャリー信号ＣＲＳ３は第１クロック信号ＣＫＶに基づいて生成されるので、第１クロック信号ＣＫＶと類似な電圧レベルを有する。

図６及び図７を参照すれば、制御部１２０は第１出力部１１０−１及び第２出力部１１０−２の動作を制御する。制御部１２０は２番目の駆動ステージＳＲＣ２から出力された２番目のキャリー信号ＣＲＳ２に応答して第１出力部１１０−１及び第２出力部１１０−２をターンオンさせる。制御部１２０は４番目の駆動ステージから出力された４番目のキャリー信号ＣＲＳ４に応答して第１出力部１１０−１及び第２出力部１１０−２をターンオフさせる。その他に制御部１２０はインバータ部１３０から出力されたスイッチング信号にしたがって第１出力部１１０−１及び第２出力部１１０−２のターンオフを維持する。

制御部１２０は第１制御トランジスタＴＲ３、第２制御トランジスタＴＲ４、第３制御トランジスタＴＲ４０、第４制御トランジスタＴＲ５−１、ＴＲ５−２、第５制御トランジスタＴＲ６−１、ＴＲ６−２、及びキャパシタＣＡＰを含む。本実施形態では、直列連結された２つの第４制御トランジスタＴＲ５−１、ＴＲ５−２及び直列連結された２つの第５制御トランジスタＴＲ６−１、ＴＲ６−２が例示的に図示されている。

第１制御トランジスタＴＲ３は第１ノードＮＱの電位を制御する第１制御信号を３番目のゲート信号ＧＳ３が出力される前に第２ノードＮＣに出力する。図７は複数の水平区間のうちの３番目のゲート信号ＧＳ３が出力される水平区間ＨＰ３（以下、３番目の水平区間）、直前の水平区間ＨＰ２（以下、２番目の水平区間）、及び直後の水平区間ＨＰ４（以下、４番目の水平区間）を表示している。

第１制御トランジスタＴＲ３は２番目のキャリー信号ＣＲＳ２を共通に受信する制御電極と入力電極とを含む。第１制御トランジスタＴＲ３は第２ノードＮＣに連結された出力電極を含む。本実施形態で第１制御信号は２番目のキャリー信号ＣＲＳ２であってもよい。

第２制御トランジスタＴＲ４は第２ノードＮＣから第１ノードＮＱに電流パスが形成されるように第２ノードＮＣと第１ノードＮＱとの間にダイオード接続される。第２制御トランジスタＴＲ４は第２ノードＮＣに共通に接続された制御電極と入力電極及び第１ノードＮＱに連結された出力電極とを含む。

第２ノードＮＣに２番目のキャリー信号ＣＲＳ２が印加された後に、第２制御信号が印加される。第２制御信号は３番目のゲート信号ＧＳ３に同期された信号である。ここで、"第２制御信号が３番目のゲート信号ＧＳ３に同期された"ということは"第２制御信号が少なくとも３番目のゲート信号ＧＳ３と同一の時間にハイ電圧を有する"ということを意味する。

第３制御トランジスタＴＲ４０が第２ノードＮＣに第２制御信号を印加する。第３制御トランジスタＴＲ４０は第２出力トランジスタＴＲ２の出力電極から第２ノードＮＣに電流パスが形成されるように第２出力トランジスタＴＲ２の出力電極と第２ノードＮＣとの間にダイオード接続される。第３制御トランジスタＴＲ４０は第２出力トランジスタＴＲ２の出力電極に共通に接続された制御電極と入力電極及び第２ノードＮＣに連結された出力電極とを含む。

実質的に第２制御信号は２番目のキャリー信号ＣＲＳ２と同一の信号である。本発明の一実施形態では、第３制御トランジスタＴＲ４０は第１出力トランジスタＴＲ１の出力電極と第２ノードＮＣとの間にダイオード接続することもできる。この場合、第３制御トランジスタＴＲ４０は３番目のゲート信号ＧＳ３と実質的に同一の第２制御信号を第２ノードＮＣに提供する。

キャパシタＣＡＰは第１出力トランジスタＴＲ１の出力電極と第１出力トランジスタＴＲ１の制御電極（又は第１ノードＮＱ）との間に接続される。

２つの第４制御トランジスタＴＲ５−１、ＴＲ５−２が第２電圧入力端子Ｖ２と第１ノードＮＱとの間に直列に連結される。２つの第４制御トランジスタＴＲ５−１、ＴＲ５−２の制御電極は共通に制御端子ＣＴに接続される。２つの第４制御トランジスタＴＲ５−１、ＴＲ５−２は４番目の駆動ステージから出力された４番目のキャリー信号（未図示）に応答して第１ノードＮＱに第２放電電圧ＶＳＳ２を提供する。本発明の一実施形態では、２つの第４制御トランジスタＴＲ５−１、ＴＲ５−２は４番目のゲート信号ＧＳ４によってターンオンされてもよい。

２つの第５制御トランジスタＴＲ６−１、ＴＲ６−２が第２電圧入力端子Ｖ２と第１ノードＮＱとの間に直列に連結される。２つの第５制御トランジスタＴＲ５−１、ＴＲ５−２の制御電極は共通に第３ノードＮＡに接続される。２つの第５制御トランジスタＴＲ６−１、ＴＲ６−２はインバータ部１３０から出力されたスイッチング信号に応答して第１ノードＮＱに第２放電電圧ＶＳＳ２を提供する。

本発明の一実施形態では、２つの第４制御トランジスタＴＲ５−１、ＴＲ５−２のうちのいずれか１つは省略され、２つの第５制御トランジスタＴＲ６−１、ＴＲ６−２のうちのいずれか１つは省略されてもよい。また、第４制御トランジスタＴＲ５−１、ＴＲ５−２と第５制御トランジスタＴＲ６−１、ＴＲ６−２とのうちのいずれか１つは第２電圧入力端子Ｖ２ではなく、第１電圧入力端子Ｖ１に接続されてもよい。

図７に示したように、２番目の水平区間ＨＰ２の間に第１ノードＮＱの電位は２番目のキャリー信号ＣＲＳ２によって第１ハイ電圧ＶＱ１に上昇する。２番目のキャリー信号ＣＲＳ２が第１ノードＮＱに印加されれば、キャパシタＣＡＰはそれに対応する電圧を充電する。３番目の水平区間ＨＰ３の間に、３番目のゲート信号ＧＳ３が出力される。この時、第１ノードＮＱは第１ハイ電圧ＶＱ１から第２ハイ電圧ＶＱ２にブースティングされる。

第２制御信号が第２ノードＮＣに提供されることによって、３番目の水平区間ＨＰ３の間の第１及び第２制御トランジスタＴＲ３、ＴＲ４の各々のドレーン−ソース電圧が減少する。これに対する詳細な説明は図８乃至図１０を参照して後述する。

４番目の水平区間ＨＰ４の間に第１ノードＮＱの電圧は第２放電電圧ＶＳＳ２に低下する。それによって、第１出力トランジスタＴＲ１及び第２出力トランジスタＴＲ２はターンオフされる。４番目の水平区間ＨＰ４の後、次のフレーム区間の３番目のゲート信号ＧＳ３が出力される前まで、第１ノードＮＱの電圧は第２放電電圧ＶＳＳ２に維持される。それによって、４番目の水平区間ＨＰ４の後、次のフレーム区間の３番目のゲート信号ＧＳ３が出力される前まで、第１出力トランジスタＴＲ１及び第２出力トランジスタＴＲ２のオフ状態が維持される。

図６及び図７を参照すれば、インバータ部１３０は第３ノードＮＡにスイッチング信号を出力する。インバータ部１３０は第１乃至第４インバータトランジスタＴＲ７、ＴＲ８、ＴＲ９、ＴＲ１０を含む。第１インバータトランジスタＴＲ７はクロック端子ＣＫに共通に連結された入力電極と制御電極、及び第２インバータトランジスタＴＲ８の制御電極に連結された出力電極を含む。第２インバータトランジスタＴＲ８はクロック端子ＣＫに連結された入力電極、第３ノードＮＡに連結された出力電極を含む。

第３インバータトランジスタＴＲ９は第１インバータトランジスタＴＲ７の出力電極に連結された出力電極、キャリー端子ＣＲに連結された制御電極、及び第２電圧入力端子Ｖ２に連結された入力電極を含む。第４インバータトランジスタＴＲ１０は第３ノードＮＡに連結された出力電極、キャリー端子ＣＲに連結された制御電極、及び第２電圧入力端子Ｖ２に連結された入力電極を含む。本発明の一実施形態では、第３及び第４インバータトランジスタＴＲ９、ＴＲ１０の制御電極は出力端子ＯＵＴに連結され、第３及び第４インバータトランジスタＴＲ９、ＴＲ１０の出力電極は第１電圧入力端子Ｖ１に連結されてもよい。

図７に示したように、第３ノードＮＡは３番目の水平区間ＨＰ３を除き、第１クロック信号ＣＫＶと実質的に同一の位相を有する。３番目の水平区間ＨＰ３の間に、第３及び第４インバータトランジスタＴＲ９、ＴＲ１０は３番目のキャリー信号ＣＲＳ３に応答してターンオンされる。この時、第２インバータトランジスタＴＲ８から出力された第１クロック信号ＣＫＶのハイ電圧ＶＨ−Ｃは第２放電電圧ＶＳＳ２に放電される。３番目の水平区間ＨＰ３以外の区間の間に、第２インバータトランジスタＴＲ８から出力された第１クロック信号ＣＫＶのハイ電圧ＶＨ−Ｃとロー電圧ＶＬ−Ｃとは第３ノードＮＡに提供される。第１クロック信号ＣＫＶの交互するハイ電圧ＶＨ−Ｃとロー電圧ＶＬ−Ｃとはスイッチング信号として他のトランジスタに提供される。

第１プルダウン部１４０−１は第１プルダウントランジスタＴＲ１１及び第２プルダウントランジスタＴＲ１２を含む。第１プルダウントランジスタＴＲ１１は第１電圧入力端子Ｖ１に接続された入力電極、制御端子ＣＴに接続された制御電極、及び第１出力トランジスタＴＲ１の出力電極に接続された出力電極を含む。第２プルダウントランジスタＴＲ１２は第１電圧入力端子Ｖ１に接続された入力電極、第３ノードＮＡに接続された制御電極、及び第１出力トランジスタＴＲ１の出力電極に接続された出力電極を含む。本発明の一実施形態では、第１プルダウントランジスタＴＲ１１の入力電極及び第２プルダウントランジスタＴＲ１２の入力電極のうちの少なくともいずれか１つは第２電圧入力端子Ｖ２に連結されてもよい。

図７に示したように、４番目の水平区間ＨＰ４の後の３番目のゲート信号ＧＳ３の電圧は第１出力トランジスタＴＲ１の出力電極の電圧に対応する。４番目の水平区間ＨＰ４の間に第１プルダウントランジスタＴＲ１１は４番目のキャリー信号に応答して第１出力トランジスタＴＲ１の出力電極に第１放電電圧ＶＳＳ１を提供する。４番目の水平区間ＨＰ４の後に第２プルダウントランジスタＴＲ１２は第３ノードＮＡから出力されたスイッチング信号に応答して第１出力トランジスタＴＲ１の出力電極に第１放電電圧ＶＳＳ１を提供する。

第２プルダウン部１４０−２は第３プルダウントランジスタＴＲ１３及び第４プルダウントランジスタＴＲ１４を含む。第３プルダウントランジスタＴＲ１３は第２電圧入力端子Ｖ２に接続された入力電極、制御端子ＣＴに接続された制御電極、及び第２出力トランジスタＴＲ２の出力電極に接続された出力電極を含む。第４プルダウントランジスタＴＲ１４は第２電圧入力端子Ｖ２に接続された入力電極、第３ノードＮＡに接続された制御電極、及び第２出力トランジスタＴＲ２の出力電極に接続された出力電極を含む。本発明の一実施形態では、第３プルダウントランジスタＴＲ１３の入力電極及び第４プルダウントランジスタＴＲ１４の入力電極のうちの少なくともいずれか１つは第１電圧入力端子Ｖ１に連結されてもよい。

図７に示したように、４番目の水平区間ＨＰ４の後の３番目のキャリー信号ＣＲＳ３の電圧は第２出力トランジスタＴＲ２の出力電極の電圧に対応する。４番目の水平区間ＨＰ４の間に第３プルダウントランジスタＴＲ１３は４番目のキャリー信号に応答して第２出力トランジスタＴＲ２の出力電極に第２放電電圧ＶＳＳ２を提供する。４番目の水平区間ＨＰ４の後に第４プルダウントランジスタＴＲ１４は第３ノードＮＡから出力されたスイッチング信号に応答して第２出力トランジスタＴＲ２の出力電極に第２放電電圧ＶＳＳ２を提供する。

図８は図６に図示された第２ノードＮＣの電圧変化を示した波形図である。図９は図６に図示された第１ノードＮＱの電圧変化を示した波形図である。図１０は図６に図示された出力端子ＯＵＴの電圧変化を示した波形図である。以下、図６で説明されたトランジスタ及び図７で説明された信号を参照する。

図８に示したように、２番目の水平区間ＨＰ２の間に、第２ノードＮＣは第１制御トランジスタＴＲ３通じて２番目のキャリー信号ＣＲＳ２を受信することによって、第１ハイ電圧ＶＣ１を有する。第１ハイ電圧ＶＣ１は２番目のキャリー信号ＣＲＳ２のハイ電圧ＶＨ−Ｃと実質的に同一であるか、或いは若干低いレベルを有する。

図９に示したように、２番目の水平区間ＨＰ２の間に、第１ノードＮＱは第２制御トランジスタＴＲ４通じて２番目のキャリー信号ＣＲＳ２に対応する電圧を受信することによって、第１ハイ電圧ＶＱ１を有する。第１ノードＮＱの第１ハイ電圧ＶＱ１は第２ノードＮＣの第１ハイ電圧ＶＣ１と実質的に同一であるか、或いは若干低いレベルを有する。

図１０に示したように、２番目の水平区間ＨＰ２の間に出力端子ＯＵＴは第１クロック信号ＣＫＶのロー電圧ＶＨ−Ｃと実質的に同一のレベルを有する。２番目の水平区間ＨＰ２の間に、第１出力トランジスタＴＲ１が第１ノードＮＱの第１ハイ電圧ＶＱ１に応答してターンオンされたためである。

図８に示したように、３番目の水平区間ＨＰ３の間に、第２ノードＮＣは第３制御トランジスタＴＲ４０通じて３番目のキャリー信号ＣＲＳ３を受信することによって、第２ハイ電圧ＶＣ２を有する。第２ハイ電圧ＶＣ２は３番目のキャリー信号ＣＲＳ３のハイ電圧ＶＨ−Ｃと実質的に同一であるか、或いは若干低いレベルを有する。図８は第２ノードＮＣの第２ハイ電圧ＶＣ２が第２ノードＮＣの第１ハイ電圧ＶＣ１より若干高い例を図示している。第２ノードＮＣの第１ハイ電圧ＶＣ１と第２ノードＮＣの第２ハイ電圧ＶＣ２とのレベルは第１制御トランジスタＴＲ３と第３制御トランジスタＴＲ４０との特性によって変更される。

図９に示したように、３番目の水平区間ＨＰ３の間に、第１ノードＮＱは第２ハイ電圧ＶＱ２を有する。第１ノードＮＱの第２ハイ電圧ＶＱ２は約３０Ｖである。この時、図１０に示したように、第２ノードＮＣの第２ハイ電圧ＶＣ２は約１０Ｖである。また、入力端子ＩＮは２番目のキャリー信号ＣＲＳ２のロー電圧ＶＨ−Ｃに対応する約−１６Ｖである。

２番目の水平区間ＨＰ２に比べて、３番目の水平区間ＨＰ３の間に第１制御トランジスタＴＲ３と第３制御トランジスタＴＲ４０との入力電極−出力電極の間の電圧レベルの高／低が互いに変わる。３番目の水平区間ＨＰ３の間に、第１制御トランジスタＴＲ３の入力電極−出力電極の間には約２６Ｖのドレーン−ソース電圧が形成され、第３制御トランジスタＴＲ４０の入力電極−出力電極の間には約２０Ｖのドレーン−ソース電圧が形成される。

第３制御トランジスタＴＲ４０が省略された比較例によれば、第２制御トランジスタＴＲ４の入力電極−出力電極の間には約４６Ｖのドレーン−ソース電圧が形成される。比較例によれば、３番目の水平区間ＨＰ３の間に第２制御トランジスタＴＲ４の入力電極−出力電極の間には非常に高いドレーン−ソース電圧が形成されることによって、第２制御トランジスタＴＲ４の劣化が発生する。また、３番目の水平区間ＨＰ３の間に第２制御トランジスタＴＲ４を通じて第１ノードＮＱから第２ノードＮＣにオフ漏洩電流が発生する。オフ漏洩電流は第１ノードＮＱの電圧をダウンさせ、３番目のゲート信号ＧＳ３及び３番目のキャリー信号ＣＲＳ３を遅延させる。

第２制御トランジスタＴＲ４及び第３制御トランジスタＴＲ４０が省略された比較例によれば、第１制御トランジスタＴＲ３の入力電極−出力電極の間には約４６Ｖのドレーン−ソース電圧が形成される。比較例によれば、３番目の水平区間ＨＰ３の間に第１制御トランジスタＴＲ３の入力電極−出力電極の間には非常に高いドレーン−ソース電圧が形成されることによって、第１制御トランジスタＴＲ３の劣化が発生する。第１制御トランジスタＴＲ３が劣化することによって、第１制御トランジスタＴＲ３の応答時間が遅延され、これはステージ回路に不良を生じさせる。

それに反して、本実施形態によれば、第１制御トランジスタＴＲ３及び第３制御トランジスタＴＲ４０に相対的に低いドレーン−ソース電圧が形成される。それによって、第１制御トランジスタＴＲ３及び第２制御トランジスタＴＲ４の劣化を防止することができる。その結果、第１制御トランジスタＴＲ３及び第２制御トランジスタＴＲ４のオフ漏洩電流を減少させることによって、第１ノードＮＱの電圧を基準レベルに維持することができる。したがって、３番目のゲート信号ＧＳ３及び３番目のキャリー信号ＣＲＳ３が遅延されない。

また、オフ漏洩電流が発生するということはトランジスタの入力電極−出力電極の間の電圧レベルの高／低が時間によって変化するということを意味する。それによって、トランジスタが劣化（ｄｅｇｒａｄａｔｉｏｎ）する。金属酸化物半導体を含む薄膜トランジスタは劣化に対しさらに脆弱である。本実施形態によれば、第１制御トランジスタＴＲ３を始めとして第１ノードＮＱ又は第２ノードＮＣに接続されたトランジスタが金属酸化物半導体を含んでいたとしても、第２ノードＮＣに制御信号を提供することによって、トランジスタの劣化を防止することができる。

図８を参照すれば、第２ノードＮＣは３番目の水平区間ＨＰ３の後の水平区間を経て自然放電される。図９及び図１０を参照すれば、第１ノードＮＱは第２放電電圧ＶＳＳ２に放電され、出力端子ＯＵＴは第１放電電圧ＶＳＳ１に放電される。

図１１は本発明の一実施形態による駆動ステージＳＲＣ３−１の回路図である。本実施形態によれば、図６に図示された駆動ステージＳＲＣ３に比べて、第３制御トランジスタＴＲ４００の構成の一部のみが異なる。以下、図７乃至図１０を参照して説明した構成と重複される構成に対する詳細な説明は省略する。

第３制御トランジスタＴＲ４００は第２ノードＮＣに連結された出力電極、キャリー端子ＣＲに連結された入力電極、及び出力端子ＯＵＴに連結された制御電極を含む。第３制御トランジスタＴＲ４００は３番目の水平区間ＨＰ３の間に３番目のゲート信号ＧＳ３に応答して第２ノードＮＣに３番目のキャリー信号ＣＲＳ３を提供する。それによって、３番目の水平区間ＨＰ３の間に第１制御トランジスタＴＲ３及び第２制御トランジスタＴＲ４のオフ漏洩電流が減少される。

本発明の一実施形態で、第３制御トランジスタＴＲ４００の入力電極は出力端子ＯＵＴに連結され、制御電極はキャリー端子ＣＲに連結されてもよい。

図１２は本発明の一実施形態による駆動ステージの回路図である。図１３は図１２に図示された第２ノードの電圧変化を示した波形図である。

本実施形態によれば、図６に図示された駆動ステージＳＲＣ３に比べて、第６制御トランジスタＴＲ４０００をさらに含む。以下、図７乃至図１０を参照して説明した構成と重複される構成に対する詳細な説明は省略する。また、第６制御トランジスタＴＲ４０００は図１１に図示された駆動ステージＳＲＣ３−１にも追加してもよい。

第６制御トランジスタＴＲ４０００は第２ノードＮＣに連結された出力電極、第２電圧入力端子Ｖ２に連結された入力電極、及び制御端子ＣＴに連結された制御電極を含む。第６制御トランジスタＴＲ４０００は４番目の水平区間ＨＰ４の間に４番目のキャリー信号ＣＲＳ４に応答して第２ノードＮＣに第２放電電圧ＶＳＳ２を提供する。

それによって、４番目の水平区間ＨＰ４の間に、入力端子ＩＮ、第２ノードＮＣ、及び第１ノードＮＱは実質的に同一の電圧を有する。入力端子ＩＮ、第２ノードＮＣ、及び第１ノードＮＱは全て第２放電電圧ＶＳＳ２と同一のレベルを有する。４番目の水平区間ＨＰ４の間に、第１制御トランジスタＴＲ３及び第２制御トランジスタＴＲ４の劣化を減少させることができる。

図１４は本発明の一実施形態によるゲート駆動回路１００−１のブロック図である。図１５は本発明の一実施形態による駆動ステージＳＲＣ３０の回路図である。

図１４は図５に比べて、３つの駆動ステージＳＲＣ１０、ＳＲＣ２０、ＳＲＣ３０を図示している。３つの駆動ステージＳＲＣ１０、ＳＲＣ２０、ＳＲＣ３０は図５の３つの駆動ステージＳＲＣ１、ＳＲＣ２、ＳＲＣ３に各々対応する。３つの駆動ステージＳＲＣ１０、ＳＲＣ２０、ＳＲＣ３０は図５の３つの駆動ステージＳＲＣ１、ＳＲＣ２、ＳＲＣ３に比べて第３電圧入力端子Ｖ３をさらに含む。また、駆動ステージＳＲＣ３０は図６に図示された駆動ステージＳＲＣ３に比べて第１制御トランジスタＴＲ３０の構成の一部のみが異なる。但し、図１乃至図１３を参照して説明した構成と同一である構成に対する詳細な説明は省略する。

第３電圧入力端子Ｖ３はバイアス電圧Ｖｏｎを受信する。バイアス電圧Ｖｏｎは２番目のキャリー信号ＣＲＳ２のハイ電圧ＶＨ−Ｃと実質的に同一のレベルを有する。

第１制御トランジスタＴＲ３０は第２ノードＮＣに連結された出力電極、第３電圧入力端子Ｖ３に連結された入力電極、及び入力端子ＩＮに連結された制御電極を含む。第１制御トランジスタＴＲ３０は２番目の水平区間ＨＰ２の間に２番目のキャリー信号ＣＲＳ２に応答して第２ノードＮＣにバイアス電圧Ｖｏｎを提供する。

第３制御トランジスタＴＲ４０は３番目の水平区間ＨＰ３の間に第２ノードＮＣに３番目のキャリー信号ＣＲＳ３を提供する。それによって、３番目の水平区間ＨＰ３の間に第１制御トランジスタＴＲ３０及び第２制御トランジスタＴＲ４の劣化が減少する。

第１制御トランジスタＴＲ３０の入力電極は水平区間に関わらず、２番目のキャリー信号ＣＲＳ２のハイ電圧ＶＨ−Ｃ、即ち第１クロック信号のハイ電圧ＶＨ−Ｃにバイアスされる。３番目の水平区間ＨＰ３、４番目の水平区間ＨＰ４、及びその後にも第１制御トランジスタＴＲ３０の入力電極の電圧は第１制御トランジスタＴＲ３０の出力電極の電圧、即ち第２ノードＮＣの電圧より大きいか、或いは同一である。したがって、第１制御トランジスタＴＲ３０の電流パスは変更されず、第１制御トランジスタＴＲ３０の劣化は防止される。

以上、実施形態を参照して説明したが、該当技術分野の熟練された当業者は下記の特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更させ得ることを理解できる。また、本発明に開示された実施形態は本発明の技術思想を限定するためものでなく、下記の特許請求の範囲及びそれと同等な範囲内にある全て技術思想は本発明の権利範囲に含まれることと解析されなければならない。

ＤＰ：表示パネル
１００：ゲート駆動回路
２００：データ駆動回路
２１０：駆動チップ
２２０：軟性回路基板
ＤＳ１：第１基板
ＤＳ２：第２基板
ＤＡ：表示領域
ＮＤＡ：非表示領域
ＳＣ：信号制御部
ＭＣＢ：メーン回路基板
ＰＸｉｊ：画素
ＳＲＣ１〜ＳＲＣｎ：駆動ステージ
ＳＲＣ−Ｄ：ダミーステージ

Claims (19)

1. 表示パネルのゲートラインにゲート信号を提供する駆動ステージを含むゲート駆動回路において、前記駆動ステージのうちのｋ番目（ここで、ｋは２以上の自然数）の駆動ステージは、
   第１ノードに接続された制御電極、クロック信号を受信する入力電極、及び前記クロック信号に基づいて生成されたｋ番目のゲート信号を出力する出力電極を含む第１出力トランジスタと、
   前記第１出力トランジスタの前記出力電極と前記第１出力トランジスタの前記制御電極との間に接続されたキャパシタと、
   前記ｋ番目のゲート信号が出力される前に、前記第１ノードの電位を制御する第１制御信号を第２ノードに出力する第１制御トランジスタと、
   前記第２ノードから前記第１ノードに電流パスが形成されるように前記第２ノードと前記第１ノードとの間にダイオード接続された第２制御トランジスタと、
   ｋ番目のキャリー信号を共通に受信する制御電極及び入力電極、並びに第２制御信号を出力する出力電極を含む第３制御トランジスタと、を含み、
   前記第１制御トランジスタにより前記第２ノードに前記第１制御信号が印加された後に、前記第３制御トランジスタにより前記第２ノードに前記ｋ番目のゲート信号と同期された前記第２制御信号が印加されることを特徴とするゲート駆動回路。
2. 前記第１制御トランジスタは、ｋ−１番目の駆動ステージから出力された信号を共通に受信する制御電極及び入力電極、並びに前記第１制御信号を出力する出力電極を含むことを特徴とする請求項１に記載のゲート駆動回路。
3. 前記ｋ−１番目の駆動ステージから出力された信号は、ｋ−１番目のキャリー信号であることを特徴とする請求項２に記載のゲート駆動回路。
4. 前記第１制御トランジスタは、ｋ−１番目の駆動ステージから出力された信号を受信する制御電極、バイアス電圧を受信する入力電極、及び前記第１制御信号を出力する出力電極を含むことを特徴とする請求項１に記載のゲート駆動回路。
5. 前記ｋ−１番目の駆動ステージから出力された信号は、ｋ−１番目のキャリー信号であり、
   前記バイアス電圧は、前記ｋ−１番目のキャリー信号のハイレベルと実質的に同一であることを特徴とする請求項４に記載のゲート駆動回路。
6. 前記第１ノードに接続された制御電極、前記クロック信号を受信する入力電極、及び前記クロック信号に基づいて生成された前記ｋ番目のキャリー信号を出力する出力電極を含む第２出力トランジスタをさらに含むことを特徴とする請求項１に記載のゲート駆動回路。
7. 前記第２制御信号は、前記ｋ番目のキャリー信号であることを特徴とする請求項６に記載のゲート駆動回路。
8. 前記ｋ番目のゲート信号が出力された後に、前記第１出力トランジスタがターンオフされるように前記第１ノードに放電電圧を提供する第４制御トランジスタをさらに含むことを特徴とする請求項１に記載のゲート駆動回路。
9. 表示パネルのゲートラインにゲート信号を提供する駆動ステージを含むゲート駆動回路において、前記駆動ステージのうちのｋ番目（ここで、ｋは２以上の自然数）の駆動ステージは、
   第１ノードに接続された制御電極、クロック信号を受信する入力電極、及び前記クロック信号に基づいて生成されたｋ番目のゲート信号を出力する出力電極を含む第１出力トランジスタと、
   前記第１出力トランジスタの前記出力電極と前記第１出力トランジスタの前記制御電極との間に接続されたキャパシタと、
   前記ｋ番目のゲート信号が出力される前に、前記第１ノードの電位を制御する第１制御信号を第２ノードに出力する第１制御トランジスタと、
   前記第２ノードから前記第１ノードに電流パスが形成されるように前記第２ノードと前記第１ノードとの間にダイオード接続された第２制御トランジスタと、
   前記ｋ番目のゲート信号が出力された後に、前記第１出力トランジスタがターンオフされるように前記第１ノードに放電電圧を提供する第４制御トランジスタと、
   前記ｋ番目のゲート信号が出力された後に、前記第２ノードに前記放電電圧を提供する第６制御トランジスタと、を含み、
   前記第１制御信号が印加された後に、前記第２ノードに前記ｋ番目のゲート信号と同期された第２制御信号が印加されることを特徴とするゲート駆動回路。
10. 前記第６制御トランジスタは、スイッチング信号を受信する制御電極、前記放電電圧を受信する入力電極、及び前記第２ノードに接続された出力電極を含み、
    前記スイッチング信号は、ｋ＋１番目の駆動ステージから出力されたｋ＋１番目のキャリー信号であることを特徴とする請求項９に記載のゲート駆動回路。
11. 表示パネルのゲートラインにゲート信号を提供する駆動ステージを含むゲート駆動回路において、前記駆動ステージのうちのｋ番目（ここで、ｋは２以上の自然数）の駆動ステージは、
    第１ノードの電圧に応答して、クロック信号に基づいて生成されたｋ番目のゲート信号及びｋ番目のキャリー信号を出力する出力部と、
    前記第１ノードの電圧を制御する制御部と、
    前記クロック信号に基づいて生成されたスイッチング信号を出力するインバータ部と、
    前記ｋ番目のゲート信号及び前記ｋ番目のキャリー信号が出力された後に、前記出力部の電圧をダウンさせるプルダウン部と、を含み、
    前記制御部は、前記ｋ番目のゲート信号が出力される前に、前記第１ノードの電位を制御する第１制御信号を第２ノードに出力する第１制御トランジスタと、前記第２ノードに共通に接続された制御電極及び入力電極、及び並びに前記第１ノードに接続された出力電極を含む第２制御トランジスタと、前記ｋ番目のキャリー信号を共通に受信する制御電極及び入力電極、並びに前記第２ノードに接続された出力電極を含む第３制御トランジスタと、を含み、
    前記第１制御トランジスタにより前記第２ノードに前記第１制御信号が印加された後に、前記第３制御トランジスタにより前記第２ノードに前記ｋ番目のゲート信号と同期された第２制御信号が印加されるゲート駆動回路。
12. 前記第１制御トランジスタは、
    ｋ−１番目の駆動ステージから出力されたｋ−１番目のキャリー信号を共通に受信する制御電極及び入力電極、並びに前記第１制御信号を出力する出力電極を含むことを特徴とする請求項１１に記載のゲート駆動回路。
13. 前記第１制御トランジスタは、
    ｋ−１番目の駆動ステージから出力されたｋ−１番目のキャリー信号を受信する制御電極、前記ｋ−１番目のキャリー信号のハイレベルと実質的に同一であるレベルのバイアス電圧を受信する入力電極、並びに前記第１制御信号を出力する出力電極を含むことを特徴とする請求項１１に記載のゲート駆動回路。
14. 前記制御部は、
    前記ｋ番目のゲート信号に応答して前記第１ノードの電圧をブースティングするキャパシタと、
    前記ｋ番目のゲート信号が出力された後に、ｋ＋１番目の駆動ステージから出力されたｋ＋１番目のキャリー信号に応答して前記第１ノードに放電電圧を提供する第４制御トランジスタと、
    前記第４制御トランジスタから前記第１ノードに前記放電電圧が提供された後に、前記スイッチング信号に応答して前記第１ノードに前記放電電圧を提供する第５制御トランジスタと、をさらに含むことを特徴とする請求項１１に記載のゲート駆動回路。
15. 表示パネルのゲートラインにゲート信号を提供する駆動ステージを含むゲート駆動回路において、前記駆動ステージのうちのｋ番目（ここで、ｋは２以上の自然数）の駆動ステージは、
    第１ノードの電圧に応答して、クロック信号に基づいて生成されたｋ番目のゲート信号及びｋ番目のキャリー信号を出力する出力部と、
    前記第１ノードの電圧を制御する制御部と、
    前記クロック信号に基づいて生成されたスイッチング信号を出力するインバータ部と、
    前記ｋ番目のゲート信号及び前記ｋ番目のキャリー信号が出力された後に、前記出力部の電圧をダウンさせるプルダウン部と、を含み、
    前記制御部は、前記ｋ番目のゲート信号が出力される前に、前記第１ノードの電位を制御する第１制御信号を第２ノードに出力する第１制御トランジスタと、前記第２ノードに共通に接続された制御電極及び入力電極、及び並びに前記第１ノードに接続された出力電極を含む第２制御トランジスタと、前記ｋ番目のキャリー信号を共通に受信する制御電極及び入力電極、並びに前記第２ノードに接続された出力電極を含む第３制御トランジスタと、前記ｋ番目のゲート信号に応答して前記第１ノードの電圧をブースティングするキャパシタと、前記ｋ番目のゲート信号が出力された後に、ｋ＋１番目の駆動ステージから出力されたｋ＋１番目のキャリー信号に応答して前記第１ノードに放電電圧を提供する第４制御トランジスタと、前記第４制御トランジスタから前記第１ノードに前記放電電圧が提供された後に、前記スイッチング信号に応答して前記第１ノードに前記放電電圧を提供する第５制御トランジスタと、前記ｋ番目のゲート信号が出力された後に、前記ｋ＋１番目の駆動ステージから出力されたｋ＋１番目のキャリー信号に応答して前記第２ノードに前記放電電圧を提供する第６制御トランジスタと、を含むことを特徴とするゲート駆動回路。
16. 前記出力部は、
    前記ｋ番目のゲート信号を出力する第１出力トランジスタと、
    前記ｋ番目のキャリー信号を出力する第２出力トランジスタと、を含むことを特徴とする請求項１１に記載のゲート駆動回路。
17. 前記プルダウン部は、前記ｋ番目のゲート信号が出力された後に、前記第１出力トランジスタの出力電極の電圧をダウンさせる第１プルダウン部と、
    前記ｋ番目のキャリー信号が出力された後に、前記第２出力トランジスタの出力電極の電圧をダウンさせる第２プルダウン部と、を含むことを特徴とする請求項１６に記載のゲート駆動回路。
18. 前記第１プルダウン部は、
    ｋ＋１番目の駆動ステージから出力されたｋ＋１番目のキャリー信号に応答して前記第１出力トランジスタの前記出力電極に第１放電電圧を提供する第１プルダウントランジスタと、
    前記第１プルダウントランジスタから前記第１出力トランジスタの前記出力電極に前記第１放電電圧が提供された後に、前記スイッチング信号に応答して前記第１出力トランジスタの前記出力電極に前記第１放電電圧を提供する第２プルダウントランジスタと、を含むことを特徴とする請求項１７に記載のゲート駆動回路。
19. 前記第２プルダウン部は、
    前記ｋ＋１番目の駆動ステージから出力された前記ｋ＋１番目のキャリー信号に応答して前記第２出力トランジスタの前記出力電極に第２放電電圧を提供する第３プルダウントランジスタと、
    前記第３プルダウントランジスタから前記第２出力トランジスタの前記出力電極に前記第２放電電圧が提供された後に、前記スイッチング信号に応答して前記第２出力トランジスタの前記出力電極に前記第２放電電圧を提供する第４プルダウントランジスタと、を含み、
    前記第２放電電圧は、前記第１放電電圧より低いバイアス電圧であることを特徴とする請求項１８に記載のゲート駆動回路。

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