JP2004064132A

JP2004064132A - 演算増幅器

Info

Publication number: JP2004064132A
Application number: JP2002215697A
Authority: JP
Inventors: Nobuaki Tsuji; 辻　信昭; Masao Noro; 野呂　正夫; Kunihiko Mitsuoka; 密岡　久仁彦
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2002-07-24
Filing date: 2002-07-24
Publication date: 2004-02-26
Anticipated expiration: 2022-07-24
Also published as: JP4055123B2; US6903607B2; US20040017258A1

Abstract

【課題】高電源電圧に対応しながらＳ／Ｎ比の低下を防止することが可能な演算増幅器を提供すること。
【解決手段】差動増幅段の入力用のＰＭＯＳトランジスタＭＰ１，ＭＰ２と負電位電源ＶＮとの間の電流経路上に、ゲートが所定電圧にバイアスされた高耐圧型のＰＭＯＳトランジスタＭＰ４，ＭＰ５を介挿し、この高耐圧型のＰＭＯＳトランジスタのドレインと負電位電源ＶＮとの間の電流経路上に負荷回路として抵抗素子Ｒ１，Ｒ２を介挿する。これにより、入力用のＰＭＯＳトランジスタＭＰ１，ＭＰ２のドレイン電圧の下限が、所定電圧にゲートしきい値電圧を加えた値に制限されるので、入力用のＰＭＯＳトランジスタＭＰ１，ＭＰ２として通常耐圧型を用いても、この通常耐圧型のＭＯＳトランジスタＭＰ１，ＭＰ２の各電極間に印加される電圧が耐圧を越えることがなくなる。
【選択図】　　　図１

Description

【０００１】
【発明の属する技術分野】
この発明は、高電源電圧仕様の演算増幅器に関し、特に演算増幅器としての基本特性を改善するための技術に関する。
【０００２】
【従来の技術】
図４に、従来技術に係る高電源電圧仕様の演算増幅器の構成を示す。同図（ａ）に示す演算増幅器は、定電流源ＩＳと、入力用のＰＭＯＳトランジスタＰ１，Ｐ２と、負荷用のＮＭＯＳトランジスタＮ１，Ｎ２とから構成され、正電位電源として＋９Ｖが供給され、負電位電源として−９Ｖが供給される。入力用のＰＭＯＳトランジスタＰ１のゲートには、非反転入力端子を介して入力信号ＩＰが与えられ、他方のＰＭＯＳトランジスタＰ２のゲートには反転入力端子を介して入力信号ＩＮが与えられる。図４（ｂ）に示す例は、上述の負荷用のＮＭＯＳトランジスタＮ１，Ｎ２に代えて抵抗素子ｒ１，ｒ２を用いたものである。
【０００３】
ここで、同図（ａ），（ｂ）に示す例において、入力信号ＩＰ，ＩＮが同相信号ではないものとすると、ＰＭＯＳトランジスタＰ１，Ｐ２のソース・ドレイン間およびゲート・ドレイン間の電圧が７Ｖを越す場合が起こり得る。従って、ＰＭＯＳトランジスタＰ１，Ｐ２として通常の耐圧仕様のもの（通常耐圧型）を用いると、デバイスが破壊される虞がある。このため、何れの例にしても、高電源電圧仕様とする場合、高耐圧型のＭＯＳトランジスタが用いられている。
【０００４】
【発明が解決しようとする課題】
ところで、一般に高耐圧型のＭＯＳトランジスタは、相互コンダクタンスｇｍが低く、しかもゲートしきい値電圧Ｖｔが高くなる傾向を有しており、特性上のバラツキも大きい。このため、上述の従来技術に係る演算増幅器のように、入力用のＰＭＯＳトランジスタＰ１，Ｐ２として高耐圧型を用いると、演算増幅器の基本特性である高利得を得ることが困難となる上、オフセットが発生しやすくなり、従ってＳ／Ｎ比が低下するという問題がある。
この発明は、上記事情に鑑みてなされたもので、高電源電圧に対応しながらＳ／Ｎ比の低下を防止することが可能な演算増幅器を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記課題を解決するため、この発明は以下の構成を有する。
即ち、請求項１に記載された発明は、非反転入力端子と反転入力端子とを介して入力する一対の入力信号の差分に応じた増幅を行う差動増幅段を有する演算増幅器において、前記差動増幅段として、電流制限用の第１の定電流源と、前記第１の定電流源を介して第１の電源にソースが共通に接続され、前記一対の入力信号がゲートにそれぞれ与えられた一対の第１のＭＯＳトランジスタと、前記一対の第１のＭＯＳトランジスタのドレインと第２の電源との間の電流経路上に介挿され、前記第１のＭＯＳトランジスタと同一導電型であって高耐圧型の一対の第２のＭＯＳトランジスタと、前記一対の第２のＭＯＳトランジスタのドレインと前記第２の電源との間の電流経路上に介挿された負荷回路と、前記一対の第２のＭＯＳトランジスタのゲートを所定電圧にバイアスするバイアス回路と、を備えたことを特徴とする。
【０００６】
この構成によれば、入力信号に応じて第１のＭＯＳトランジスタがオフ状態となると、この第１のＭＯＳトランジスタのドレイン電圧が第２の電源の電位に向けて変化する。そして、このドレイン電圧が、第２のＭＯＳトランジスタのゲート電圧（所定電圧）よりもゲートしきい値電圧分だけ高い電圧にまで低下すると、この第２のＭＯＳトランジスタがオフ状態となる。従って、この後、第１のＭＯＳトランジスタのドレイン電圧の変化が停止し、この第１のＭＯＳトランジスタのソース・ドレイン間の電位差が一定に保たれる。従って、第２のＭＯＳトランジスタのゲートに印加される所定電圧を適切に選べば、この演算増幅器の電源電圧を高くしても、第１のＭＯＳトランジスタのソース・ドレイン間に耐圧を越える電圧が印加されることがなくなる。よって、第１のＭＯＳトランジスタとして通常耐圧型のＭＯＳトランジスタを使用することが可能となり、Ｓ／Ｎ比の低下を防止することができる。
【０００７】
請求項２に記載された発明は、請求項１に記載された演算増幅器において、前記バイアス回路が、前記第１の定電流源を介して前記第１の電源にソースが接続され、ゲートがドレインに接続された第３のＭＯＳトランジスタと、前記第３のＭＯＳトランジスタのドレインにソースが接続され、ゲートがドレインと共に前記一対の第２のトランジスタのゲートに共通接続された高耐圧型の第４のＭＯＳトランジスタと、前記第４のＭＯＳトランジスタのドレインと前記第２の電源との間に接続された第２の定電流源と、を備えたことを特徴とする。
この構成によれば、第２の定電流源の電流値と、第３および第４のＭＯＳトランジスタの導通状態とに応じて、第３のＭＯＳトランジスタのドレインに所定電圧が現れる。換言すれば、第２の定電流源の電流値と、第３および第４のＭＯＳトランジスタの電気的特性を選択することにより、所定電圧を調節することが可能になる。
【０００８】
請求項３に記載された発明は、請求項２に記載された演算増幅器において、前記第１および第２の定電流源の電流値が、前記第２ないし第４の各ＭＯＳトランジスタのソース電圧に対するゲート電圧を概ねゲートしきい値電圧とするように設定されたことを特徴とする。
この構成によれば、第３のＭＯＳトランジスタのゲート電圧がソース電圧よりもそのゲートしきい値電圧分だけ低くなり、第４のＭＯＳトランジスタのゲート電圧（即ち所定電圧）が、第３のＭＯＳトランジスタのドレイン電圧よりもそのゲートしきい値電圧分だけ低くなる。この結果、第２のＭＯＳトランジスタのソース電圧（即ち第１のＭＯＳトランジスタのドレイン電圧）が、所定電圧よりもゲートしきい値電圧分だけ高くなる。即ち、第１のＭＯＳトランジスタのドレイン電圧は、所定電圧にゲートしきい値電圧を加算した電圧よりも低くなることはない。従って、第１のＭＯＳトランジスタのソース・ドレイン間の電圧が、第３のＭＯＳトランジスタと同様に概ねそのゲートしきい値電圧以内に抑えられ、耐圧を超えることがない。従って、高電源電圧に対応しながら高Ｓ／Ｎ比を確保することが可能になる。
【０００９】
請求項４に記載された発明は、請求項２または３に記載された演算増幅器において、前記第１の電源が正電位電源であり、前記第２の電源が負電位電源であり、前記第１ないし第４のＭＯＳトランジスタがｐチャネル型のＭＯＳトランジスタであることを特徴とする。
この構成によれば、一対の入力信号が第１の電源よりも概ねゲートしきい値電圧分だけ低い場合に、差動増幅段を利得の高い領域で動作させることが可能になる。
【００１０】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
この実施の形態に係る演算増幅器は、非反転入力端子と反転入力端子とを介して入力する一対の入力信号（正相入力信号および逆相入力信号）の差分に応じた増幅を行う差動増幅段を有するものであり、図１に、その差動増幅段の構成を示す。同図において、定電流源ＩＳ１（第１の定電流源）は、第１の電源から流れ込む電流Ｉ１を一定に制限する電流リミッタとして機能するものである。入力用の一対のｐチャネル型のＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称す）ＭＰ１，ＭＰ２（第１のＭＯＳトランジスタ）の各ソースは、定電流源ＩＳ１を介して正電位電源ＶＰ（第１の電源）に共通接続される。ＰＭＯＳトランジスタＭＰ１のゲートには、図示しない非反転入力端子を介して正相入力信号ＩＰが与えられ、ＰＭＯＳトランジスタＭＰ２のゲートには、図示しない反転入力端子を介して逆相入力信号ＩＮが与えられる。これらＰＭＯＳトランジスタＭＰ１，ＭＰ２は、通常耐圧型のものであって、これらの基板（ウェル）は共にソースに接続される。
【００１１】
一対のＰＭＯＳトランジスタＭＰ１，ＭＰ２のドレインと負電位電源ＶＮ（第２の電源）との間の電流経路上には、上述のＰＭＯＳトランジスタＭＰ１，ＭＰ２と同一導電型（即ちｐチャネル型）のＭＯＳトランジスタであって、高耐圧型の一対のＰＭＯＳトランジスタＭＰ４，ＭＰ５（第２のＭＯＳトランジスタ）が介挿され、これらＰＭＯＳトランジスタＭＰ４，ＭＰ５のドレインと負電位電源ＶＮとの間の電流経路上には、負荷回路として抵抗素子Ｒ１，Ｒ２がそれぞれ介挿される。即ち、ＰＭＯＳトランジスタＭＰ１，ＭＰ２のドレインには、高耐圧型のＰＭＯＳトランジスタＭＰ４，ＭＰ５のソースがそれぞれ接続され、これらＰＭＯＳトランジスタＭＰ４，ＭＰ５のドレインは、抵抗素子Ｒ１，Ｒ２を介して負電位電源ＶＮにそれぞれ接続される。また、これらＰＭＯＳトランジスタＭＰ４，ＭＰ５のゲートには、次に説明するバイアス回路により所定電圧が印加される。
【００１２】
図１において、ＰＭＯＳトランジスタＭＰ３（第３のＭＯＳトランジスタ）とＰＭＯＳトランジスタＭＰ６（第４のＭＯＳトランジスタ）と定電流源ＩＳ２は、上述のＰＭＯＳトランジスタＭＰ４，ＭＰ５のゲートを所定電圧にバイアスするためのバイアス回路を構成する。具体的には、ＰＭＯＳトランジスタＭＰ３は通常耐圧型のものであって、そのソースが上述の定電流源ＩＳ１を介して正電位電源ＶＰに接続され、ゲートがドレインに接続される。このＰＭＯＳトランジスタＭＰ３のドレインには、高耐圧型のＰＭＯＳトランジスタＭＰ６のソースが接続され、ゲートはドレインと共に上述の一対のＰＭＯＳトランジスタＭＰ４，ＭＰ５のゲートに共通接続される。また、このＰＭＯＳトランジスタＭＰ６のドレインと負電位電源ＶＮとの間には、負電位電源ＶＮに流れ出す電流Ｉ４を一定に制限するための定電流源ＩＳ２（第２の定電流源）が接続される。
【００１３】
この実施の形態では、上述の通常耐圧型のＰＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＰ３のゲートしきい値電圧Ｖｔを０．８Ｖとし、高耐圧型のＰＭＯＳトランジスタＭＰ４，ＭＰ５，ＭＰ６のゲートしきい値電圧Ｖｔｈを１．５Ｖとする。また、上述の定電流源ＩＳ１を流れる電流Ｉ１の値は１１０μＡに設定され、定電流源ＩＳ２を流れる電流Ｉ４の値は１０μに設定される。ＰＭＯＳトランジスタＭＰ１，ＭＰ２とＰＭＯＳトランジスタＭＰ４，ＭＰ５の特性は、５０μＡの電流が流れた状態で、ソース電圧に対するゲート電圧が概ねゲートしきい値電圧となるように設定されており、ＰＭＯＳトランジスタＭＰ３とＰＭＯＳトランジスタＭＰ６の特性は、１０μＡのドレイン電流が流れたときに、ソース電圧に対するゲート電圧が概ねゲートしきい値電圧となるように設定されている。即ち、各ＭＯＳトランジスタのソース電圧に対するゲート電圧が、概ねゲートしきい値電圧となるように、定電流源ＩＳ１，ＩＳ２の各電流値が設定されている。
【００１４】
次に、この実施の形態の動作を説明する。なお、入力信号ＩＰ，ＩＮは同相信号（極めて微小な差分を有する信号）であるものとし、正電位電源ＶＰよりもＰＭＯＳトランジスタＭＰ１，ＭＰ２のゲートしきい値電圧Ｖｔだけ低い電圧に設定されているものとする。
まず、ＰＭＯＳトランジスタＭＰ３，ＭＰ６のドレイン電流は、定電流源ＩＳ２により１０μＡとされるので、ＰＭＯＳトランジスタＭＰ３のゲート電圧（ノードＮ２１の電圧）は、そのソース電圧（ノードＮ３の電圧）よりもゲートしきい値電圧Ｖｔ（０．８Ｖ）分だけ低くなる。また、ＭＯＳトランジスタＭＰ６のゲート電圧（ノードＮ２０の電圧）は、ＰＭＯＳトランジスタＭＰ３のドレイン電圧（ノードＮ２１の電圧）よりも更にゲートしきい値電圧Ｖｔｈ（１．５Ｖ）分だけ低くなる。従って、ＰＭＯＳトランジスタＭＰ４，ＭＰ５のゲートは、所定電圧として、正電位電源ＶＰより「Ｖｔ＋Ｖｔｈ」分だけ低い値となる。
【００１５】
一方、入力信号ＩＰ，ＩＮをゲートに入力するＰＭＯＳトランジスタＭＰ１，ＭＰ２が弱電流領域で動作し、ＰＭＯＳトランジスタＭＰ４，ＭＰ５に対して負荷として作用する。この結果、ＰＭＯＳトランジスタＭＰ１，ＭＰ２のドレイン電圧（ノードＮ４，Ｎ５の電圧）が、例えば初期状態において高い電圧にあり、その電圧から降下して所定電圧よりもゲートしきい値電圧Ｖｔｈ分だけ高い電位に達すると、ＰＭＯＳトランジスタＭＰ４，ＭＰ５がオフ状態となる。従ってその後、ＰＭＯＳトランジスタＭＰ１，ＭＰ２のドレイン電圧（ノードＮ４，Ｎ５の電圧）は、所定電圧よりもＰＭＯＳトランジスタＭＰ４，ＭＰ５のゲートしきい値電圧Ｖｔｈ分だけ高い電位に安定する。このとき、ＰＭＯＳトランジスタＭＰ４，ＭＰ５の何れかのドレイン電圧（ノードＮ７，Ｎ８の電圧）が、入力信号ＩＰ，ＩＮの差分に応じて抵抗素子Ｒ１，Ｒ２により負電位電源ＶＮにまで低下し、出力信号／ＯＵＴ，ＯＵＴとされる
【００１６】
ここで、図２に、各ＭＯＳトランジスタのバイアス状態を示す。上述の動作において、通常耐圧型のＰＭＯＳトランジスタＭＰ３のソース・ゲート間およびソース・ドレイン間の電圧がゲートしきい値電圧Ｖｔ（０．８Ｖ）に維持される。また、ＰＭＯＳトランジスタＭＰ６のソース・ゲート間の電圧はゲートしきい値電圧Ｖｔｈ（１．５Ｖ）となり、ＰＭＯＳトランジスタＭＰ４，ＭＰ５のソース・ゲート間の電圧はゲートしきい値電圧Ｖｔｈ（１．５Ｖ）となる。さらに、ＰＭＯＳトランジスタＭＰ１，ＭＰ２のソース・ゲート間の電圧はゲートしきい値電圧Ｖｔとなり、そのゲート・ドレイン間の電圧は約０Ｖとなる。
【００１７】
ここで、ＰＭＯＳトランジスタＭＰ１，ＭＰ２のドレイン電圧は、実際には差動信号として入力される入力信号ＩＰ，ＩＮによって変化するが、その下限値は、ＰＭＯＳトランジスタＭＰ４，ＭＰ５のゲート電圧（所定電圧）にゲートしきい値電圧Ｖｔを加算した値に制限される。従って、電源電圧を高くしても、通常耐圧型であるＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＰ３のソース・ゲート・ドレインの各電極間の電圧を耐圧以下に抑えながら、入力信号ＩＰ，ＩＮに応じて入力用のＭＯＳトランジスタＭＰ１，ＭＰ２を動作させることが可能になる。
【００１８】
また、入力信号ＩＰと入力信号ＩＮとの差分に応じてＰＭＯＳトランジスタＭＰ１，ＭＰ２の動作状態に差異が生じるため、抵抗素子Ｒ１，Ｒ２を流れる電流Ｉ２，Ｉ３にアンバランスが生じ、出力信号ＯＵＴ，／ＯＵＴとして増幅された相補信号が出力される。このときの差分増幅に関する性能は、特性上のバラツキが小さい通常のＰＭＯＳトランジスタＭＰ１，ＭＰ２の動作に支配される。このため、高耐圧型のＭＯＳトランジスタを使用した場合に比較して、オフセットが少なく、高利得を得ることができ、高Ｓ／Ｎ比を確保することが可能になる。
【００１９】
図３に、図１に示す差動増幅段を有する演算増幅器１００の応用例を示す。
同図（ａ）に示す例は、反転増幅器に適用したもので、演算増幅器１００の比反転入力端子は接地され、反転入力端子には抵抗素子Ｒ１１を介して入力信号ＩＮが印加される。また演算増幅器１００の出力部と反転入力端子との間には負帰還用の抵抗Ｒ１２が接続される。同図（ｂ）に示す例は、同相増幅器に適用したもので、演算増幅器１００の非反転入力端子には入力信号ＩＮが与えられ、その反転入力端子は抵抗素子Ｒ２１を介して接地される。また、演算増幅器１００の出力部と反転入力端子との間には負帰還用の抵抗素子Ｒ２２が接続される。これらの応用例は、いずれもバーチャルショートに関する条件を満足するものであり、反転入力端子と非反転入力端子とに入力される各信号は同相信号である。このように、入力信号として同相信号を入力するものとすれば、前述のように耐圧を超えない範囲で各ＭＯＳトランジスタを動作させることができる。
【００２０】
以上、この発明の実施の態を説明したが、この発明は、上述の実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。
例えば上述の実施の形態では、負荷回路として抵抗素子を用いたが、カレントミラー回路を用いてもよい。
また、ｐチャネル型のＭＯＳトランジスタを用いて構成したが、ｎチャネル型のＭＯＳトランジスタを用いて構成することも可能である。
【００２１】
【発明の効果】
この発明の演算増幅器によれば、差動増幅段を構成する入力用のＭＯＳトランジスタのドレイン側の電流経路上に、ゲートが所定電圧にバイアスされた高耐圧型のＭＯＳトランジスタを介挿したので、入力用のＭＯＳトランジスタに印加される電圧を耐圧以内に制限することが可能になる。従って高電源電圧に対応しながら高Ｓ／Ｎ比を得ることが可能となる。
【図面の簡単な説明】
【図１】この発明の実施の形態に係る演算増幅器が有する差動増幅段の構成を示す回路図である。
【図２】この発明の実施の形態に係る差動増幅段を構成するＭＯＳトランジスタのバイアス状態を説明するための図である。
【図３】この発明の実施の形態に係る演算増幅器の応用例を示す回路図である。
【図４】従来技術に係る演算増幅器の差動増幅段の構成例を示す回路図である。
【符号の説明】
ＩＳ１，ＩＳ２；定電流源、ＭＰ１，ＭＰ２，ＭＰ３；ＰＭＯＳトランジスタ（通常耐圧型）、ＭＰ４，ＭＰ５，ＭＰ６；ＰＭＯＳトランジスタ（高耐圧型）、Ｒ１，Ｒ２；抵抗素子、ＶＰ；正電位電源、ＶＮ；負電位電源。

Claims

非反転入力端子と反転入力端子とを介して入力する一対の入力信号の差分に応じた増幅を行う差動増幅段を有する演算増幅器において、
前記差動増幅段として、
電流制限用の第１の定電流源と、
前記第１の定電流源を介して第１の電源にソースが共通に接続され、前記一対の入力信号がゲートにそれぞれ与えられた一対の第１のＭＯＳトランジスタと、
前記一対の第１のＭＯＳトランジスタのドレインと第２の電源との間の電流経路上に介挿され、前記第１のＭＯＳトランジスタと同一導電型であって高耐圧型の一対の第２のＭＯＳトランジスタと、
前記一対の第２のＭＯＳトランジスタのドレインと前記第２の電源との間の電流経路上に介挿された負荷回路と、
前記一対の第２のＭＯＳトランジスタのゲートを所定電圧にバイアスするバイアス回路と、
を備えたことを特徴とする演算増幅器。
前記バイアス回路が、
前記第１の定電流源を介して前記第１の電源にソースが接続され、ゲートがドレインに接続された第３のＭＯＳトランジスタと、
前記第３のＭＯＳトランジスタのドレインにソースが接続され、ゲートがドレインと共に前記一対の第２のトランジスタのゲートに共通接続された高耐圧型の第４のＭＯＳトランジスタと、
前記第４のＭＯＳトランジスタのドレインと前記第２の電源との間に接続された第２の定電流源と、
を備えたことを特徴とする請求項１に記載された演算増幅器。
前記第１および第２の定電流源の電流値が、前記第２ないし第４の各ＭＯＳトランジスタのソース電圧に対するゲート電圧を概ねゲートしきい値電圧とするように設定されたことを特徴とする請求項２に記載された演算増幅器。
前記第１の電源が正電位電源であり、前記第２の電源が負電位電源であり、前記第１ないし第４のＭＯＳトランジスタがｐチャネル型のＭＯＳトランジスタであることを特徴とする請求項２または３に記載された演算増幅器。