JP6709313B1 - 半導体装置および半導体装置の製造方法 - Google Patents

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Abstract

【課題】複数の半導体素子を封止樹脂により封止する半導体装置の生産性を高める。【解決手段】半導体装置は、第１電極を有する少なくとも１つの第１の半導体素子と、第２電極を有する第２の半導体素子と、第１の半導体素子の第１電極に接続された第１リード端子と、第２の半導体素子の第２電極に接続された第２リード端子と、第１リード端子および第２リード端子を封止する第１樹脂と、第１の半導体素子および第２の半導体素子を封止する第２樹脂と、を備える。【選択図】図２

Description

本発明は、半導体装置および半導体装置の製造方法に関する。
複数の電子部品を、リードフレームにより形成されたリード端子に接合し、樹脂により封止した半導体装置が知られている。特許文献１には、２つのＭＯＳ ＦＥＴとドライバＩＣとをリードフレームにより形成されたリード端子に接合し、全体を樹脂により封止した半導体装置が開示されている。この先行文献に記載された半導体装置は、２つのＭＯＳ ＦＥＴおよびドライバＩＣそれぞれの１つの電極をリード端子に接合し、各ＭＯＳ ＦＥＴの他の電極をボンディングワイヤにより他のリード端子に接合する構造を有する。２つのＭＯＳ ＦＥＴ、ドラーバＩＣ、リード端子およびボンディングワイヤは一括して樹脂で封止されている。各リード端子は、接合面と反対側の面が樹脂から露出されている。各リード端子の樹脂から露出された面を、それぞれ、回路基板の接続パッドに接合することにより、高密度実装が達成される。
米国特許出願公開第２０１６／０１０４６８８号明細書
特許文献１に記載の半導体装置は、ＭＯＳ ＦＥＴ、ドライバＩＣ、リード端子およびボンディングワイヤを樹脂により一括封止する構造である。従って、樹脂封止する前に、各ＭＯＳ ＦＥＴおよびドライバＩＣそれぞれの１つの電極をリードフレームに接合し、各ＭＯＳ ＦＥＴの他の電極をボンディングワイヤによりリードフレームに接続した状態で、リードフレームをエッチングにより切断して各リード端子を分離しておく必要がある。しかし、リードフレームをエッチングするには、その前に、ＭＯＳ ＦＥＴ、ドライバＩＣおよびボンディングワイヤをマスキングする必要があり、時間が掛かるうえ、ボンディングワイヤ等を破損する虞もある。また、リード端子同士は、ボンディングワイヤにより接続されているだけであり、保持する部材はない状態でモールド成形しなければならないため、金型内での正確な位置決めが必要であり、さらに、樹脂注入時の圧力により各リード端子の位置がずれるのを防止する工夫も必要である。このようなことから、特許文献１に記載された半導体装置は、生産性を高めることができない。
本発明の第１の態様によると、半導体装置は、第１電極を有する少なくとも１つの第１の半導体素子と、第２電極を有する第２の半導体素子と、前記第１の半導体素子の前記第１電極に接続された第１リード端子と、前記第２の半導体素子の前記第２電極に接続された第２リード端子と、前記第１リード端子および前記第２リード端子を保持する第１樹脂と、前記第１の半導体素子および前記第２の半導体素子を封止する第２樹脂と、を備え、さらに、前記第１樹脂により保持された接続導体を有し、前記第１の半導体素子は第３電極を有し、前記第２の半導体素子は第４電極を有し、前記第１の半導体素子の前記第３電極および前記第２の半導体素子の第４電極は、それぞれ、前記接続導体に接続されている。
本発明の第２の態様によると、半導体装置の製造方法は、第１リード端子および第２リード端子が第１樹脂により保持されたリード端子封止体を形成することと、前記リード端子封止体の前記第１リード端子に第１の半導体素子の第１電極を接続することと、前記リード端子封止体の前記第２リード端子に第２の半導体素子の第２電極を接続することと、前記第１の半導体素子、前記第２の半導体素子、および前記リード端子封止体の、前記第１の半導体素子と前記第２の半導体素子側の面を第２樹脂により封止することと、さらに、前記第１樹脂により保持された接続導体を形成することを含み、前記接続導体は前記第１の半導体素子の第３電極と前記第２の半導体素子の第４電極とを接続する。
本発明によれば、リード端子を第１の樹脂により封止するので、生産性を高めることができる。
図１は、本発明の半導体装置の第１の実施形態の回路図の一例を示す図である。 図２（Ａ）は、本発明の半導体装置の上面図、図２（Ｂ）は、図２（Ａ）のＩＩB−ＩＩB線断面図である。 図３は、図２（Ａ）に示された半導体装置のＩＩＩ−ＩＩＩ線断面図である。 図４は、図２に示された半導体装置の下面図である。 図５は、図２に示された半導体装置の製造方法の一例を示し、図５（Ａ）は上面図、図５（Ｂ）は、図５（Ａ）のＶB−ＶB線断面図である。 図６は、図５に続く半導体装置の製造方法を示し、図６（Ａ）は上面図、図６（Ｂ）は、図６（Ａ）のＶＩB−ＶＩB線断面図である。 図７は、図６に続く半導体装置の製造方法を示し、図７（Ａ）は上面図、図７（Ｂ）は、図７（Ａ）のＶＩＩB−ＶＩＩB線断面図である。 図８は、図７に続く半導体装置の製造方法を示し、図８（Ａ）は上面図、図８（Ｂ）は、図８（Ａ）のＶＩＩＩB−ＶＩＩＩB線断面図である。 図９は、図８に続く半導体装置の製造方法を示し、図９（Ａ）は上面図、図９（Ｂ）は、図９（Ａ）のＩＸB−ＩＸB線断面図である。 図１０は、図９に続く半導体装置の製造方法を示し、図１０（Ａ）は上面図、図１０（Ｂ）は、図１０（Ａ）のＸB−ＸB線断面図である。 図１１は、本発明の半導体装置の第２の実施形態を示し、図１１（Ａ）は上面図、図１１（Ｂ）は、図１１（Ａ）のＸＩB−ＸＩB線断面図である。 図１２は、図１１（Ａ）に示された半導体装置のＸＩＩ−ＸＩＩ線断面図である。 図１３は、図１１に示された半導体装置の下面図である。 図１４は、図１１に示された半導体装置の製造方法の一例を示し、図１４（Ａ）は上面図、図１４（Ｂ）は、図１４（Ａ）のＸＩＶB−ＸＩＶB線断面図である。 図１５は、図１４に続く半導体装置の製造方法を示し、図１５（Ａ）は上面図、図１５（Ｂ）は、図１５（Ａ）のＸＶB−ＸＶB線断面図である。 図１６は、図１５に続く半導体装置の製造方法を示し、図１６（Ａ）は上面図、図１６（Ｂ）は、図１６（Ａ）のＸＶＩB−ＸＶＩB線断面図である。 図１７は、図１６に続く半導体装置の製造方法を示し、図１７（Ａ）は上面図、図１７（Ｂ）は、図１７（Ａ）のＸＶＩＩB−ＸＶＩＩB線断面図である。 図１８は、図１７に続く半導体装置の製造方法を示し、図１８（Ａ）は上面図、図１８（Ｂ）は、図１８（Ａ）のＸＶＩＩＩB−ＸＶＩＩＩB線断面図である。 図１９は、図１８に続く半導体装置の製造方法を示し、図１９（Ａ）は上面図、図１９（Ｂ）は、図１９（Ａ）のＸＩＸB−ＸＩＸB線断面図である。 図２０は、図１９に続く半導体装置の製造方法を示し、図２０（Ａ）は上面図、図２０（Ｂ）は、図２０（Ａ）のＸＸB−ＸＸB線断面図である。
−第１の実施形態−
図１〜図１０を参照して、本発明の半導体装置の第１の実施形態を説明する。
図１は、本発明の半導体装置の第１の実施形態の回路図の一例を示す図である。
半導体装置１００は、インバータ回路１３０と制御部１４０を有する。
インバータ回路１３０は、スイッチング素子である６つのＭＯＳ ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）１１０ａ〜１１０ｃ、１２０ａ〜１２０ｃを有する。各ＭＯＳ ＦＥＴ１１０ａ〜１１０ｃは上アーム回路として動作し、各ＭＯＳ ＦＥＴ１２０ａ〜１２０ｃは下アーム回路として動作する。ＭＯＳ ＦＥＴ１１０ａと１２０ａ、ＭＯＳ ＦＥＴ１１０ｂと１２０ｂ、ＭＯＳ ＦＥＴ１１０ｃと１２０ｃは、それぞれ、直列に接続されており、それぞれ、上下アーム直列回路１５０を構成する。各上下アーム直列回路１５０は、モータジェネレータ４００の電機子巻線の各相巻線に対応してＵ相、Ｖ相、Ｗ相の３相の交流電力を出力する。
なお、以下の説明において、ＭＯＳ ＦＥＴ１１０ａ〜１１０ｃを代表してＭＯＳ ＦＥＴ１１０、ＭＯＳ ＦＥＴ１２０ａ〜１２０ｃを代表してＭＯＳ ＦＥＴ１２０と呼称することがある。
ＭＯＳ ＦＥＴ１１０のドレイン電極Ｄは、導体２１１、２１２を介して直流正極端子２１３に接続されている。ＭＯＳ ＦＥＴ１２０のソース電極Ｓは、導体２１１、２２２を介して直流負極端子２２３に接続されている。ＭＯＳ ＦＥＴ１１０のソース電極ＳとＭＯＳ ＦＥＴ１２０のドレイン電極Ｄは、導体２３１により接続されている。ＭＯＳ ＦＥＴ１１０および１２０のゲート電極Ｇは、制御用導体１６０により制御部１４０に接続されている。
制御部１４０は、上下アーム直列回路１５０を駆動制御するドライバ回路を有する、制御部１４０は、ドライバ回路に制御信号を供給する制御回路を含んでいてもよい。ＭＯＳ ＦＥＴ１１０および１２０は、制御部１４０から出力された駆動信号を受けて動作し、不図示のバッテリから供給された直流電力を三相交流電力に変換する。
図２（Ａ）は、本発明の半導体装置の上面図、図２（Ｂ）は、図２（Ａ）のＩＩB−ＩＩB線断面図であり、図３は、図２（Ａ）に示された半導体装置のＩＩＩ−ＩＩＩ線断面図であり、図４は、図２に示された半導体装置の下面図である。
半導体装置１００は、６つのＭＯＳ ＦＥＴ１１０、１２０（図２（Ｂ）、図３参照）と、６つのソースリード端子３２０（図４参照）と、ドレイン接続用リード端子３１３（図３、図４参照）と、複数のＩ／Ｏリード端子３６０（図４参照）と、樹脂５１１（図２（Ｂ）、図３参照）と、２つの制御用半導体素子２４０ａ、２４０ｂ（図２（Ｂ）、図９参照）と、複数の接続導体３５０（図２（Ｂ）、図７参照）と、３つの引き回し導体３３０（図２（Ｂ）、図７参照）と、ドレイン接続導体３１２（図２（Ａ）、図３参照）と、３つのドレイン導体３４０（図２（Ａ）参照）と、封止樹脂５２１（図２（Ａ）、図２（Ｂ）、図３参照）を有する。
６つのＭＯＳ ＦＥＴ１１０、１２０は、封止樹脂５２１によって、１つにパッケージ化されており、従って、本実施形態の半導体装置１００は、６in１構造を有する。
６つのソースリード端子３２０（図４参照）は、ソースリード端子３２０ａ〜３２０ｆ（図４参照）を有する。ソースリード端子３２０ａ〜３２０ｆと、ドレイン接続用リード端子３１３と、複数のＩ／Ｏリード端子３６０（図４参照）は、樹脂５１１により封止され、リード端子封止体５１０（図２（Ｂ），図３参照）を構成する。
なお、制御用半導体素子２４０ａ、２４０ｂは、図１の制御部１４０に相当し、６つのＭＯＳ ＦＥＴ１１０、１２０を駆動制御する。ＭＯＳ ＦＥＴ１１０および１２０は、制御用半導体素子２４０ａ、２４０ｂにより出力される駆動信号を受けて動作し、不図示のバッテリから供給された直流電力を三相交流電力に変換する。
すなわち、複数のＭＯＳ ＦＥＴ１１０、１２０および制御用半導体素子２４０ａ、２４０ｂは、電力変換部を構成する。
ドレイン導体３４０は、ドレイン導体３４０ａ〜３４０ｃ（図２（Ａ）、図２（Ｂ）参照）から構成される。また、引き回し導体３３０は、引き回し導体３３０ａ〜３３０ｃ（図２（Ｂ）、図７参照）から構成される。以下の説明において、ソースリード端子３２０ａ〜３２０ｆを代表してソースリード端子３２０、ドレイン導体３４０ａ〜３４０ｃを代表してドレイン導体３４０、引き回し導体３３０ａ〜３３０ｃを代表して引き回し導体３３０と呼称することがある。
各ドレイン導体３４０は、ソースリード端子３２０に一体に形成された引き回し導体３３０（図２（Ｂ）、図７参照）に電気的に接続される。
すなわち、ドレイン導体３４０および引き回し導体３３０は、図１に示される導体２３１に相当する。また、ドレイン接続導体３１２はドレイン接続用リード端子３１３に接続される。すなわち、ドレイン接続導体３１２およびドレイン接続用リード端子３１３は、図１に示される導体２１１および導体２１２に相当する。接続導体３５０は、図１に示される制御用導体１６０に相当する。
ソースリード端子３２０と、ドレイン接続用リード端子３１３と、複数のＩ／Ｏリード端子３６０と、引き回し導体３３０と、接続導体３５０とは、リードフレーム３００（図５参照）から形成される。引き回し導体３３０および接続導体３５０は、リードフレーム３００をハーフエッチングして形成され、ソースリード端子３２０およびドレイン接続用リード端子３１３より小さい厚さに形成されている。また、Ｉ／Ｏリード端子３６０は、先端側に設けられた実装部３６１と、実装部３６１より厚さが小さい接続部３６２（図２（Ｂ）参照）を有する。Ｉ／Ｏリード端子３６０の接続部３６２は、リードフレーム３００をハーフエッチングして形成される。
ドレイン導体３４０の上面は、封止樹脂５２１の上面と面一とされ、封止樹脂５２１から露出している。ソースリード端子３２０、ドレイン接続用リード端子３１３およびＩ／Ｏリード端子３６０の実装部３６１それぞれの下面は、樹脂５１１の下面と面一とされ、樹脂５１１から露出している。ソースリード端子３２０およびＩ／Ｏリード端子３６０の実装部３６１は、樹脂５１１の、ＭＯＳ ＦＥＴ１１０および制御用半導体素子２４０が配置される側の反対側に、少なくとも一部が樹脂５１１から露出している下面を有する。
引き回し導体３３０および接続導体３５０は、後述するように、ソースリード端子３２０、ドレイン接続用リード端子３１３および複数のＩ／Ｏリード端子３６０と共に樹脂５１１により一体化される。このため、引き回し導体３３０および接続導体３５０は、樹脂５１１により保持されている。
ＭＯＳ ＦＥＴ１１０、１２０それぞれのソース電極Ｓは、接合層５３１を介してソースリード端子３２０に接合されている。ＭＯＳ ＦＥＴ１１０、１２０それぞれのゲート電極Ｇは、接合層５３１を介して接続導体３５０の一端部に接合されている。制御用半導体素子２４０の一方の電極２４１（図２（Ｂ）参照）は、接合層５３１を介して接続導体３５０の一端部に接合されている。すなわち、樹脂５１１により保持された接続導体３５０は、ＭＯＳ ＦＥＴ１１０、１２０それぞれのゲート電極Ｇと制御用半導体素子２４０の一方の電極２４１とを接続する。また、制御用半導体素子２４０ａ、２４０ｂの他方の電極２４２（図２（Ｂ）参照）は、接合層５３１を介してＩ／Ｏリード端子３６０の接続部３６２に接合されている。
ソースリード端子３２０、ドレイン接続用リード端子３１３およびＩ／Ｏリード端子３６０の実装部３６１それぞれの樹脂５１１から露出した面には、接合層５３１が形成されている。ソースリード端子３２０、ドレイン接続用リード端子３１３およびＩ／Ｏリード端子３６０の実装部３６１それぞれの樹脂５１１から露出した面に形成された接合層５３１は、不図示の回路基板の接続パッドに接合される。
詳細は後述するが、接合層５３１は、ＰＰＦ（Pre Plated Lead frame）技術を用いて形成される。すなわち、ＭＯＳ ＦＥＴ１１０、１２０および制御用半導体素子２４０ａ、２４０ｂをリードフレーム３００に接合する前に、リードフレーム３００の全面に、スパッタ、無電解めっきあるいは電解めっき等により形成される。これにより、ＭＯＳ ＦＥＴ１１０、１２０および制御用半導体素子２４０ａ、２４０ｂ（以下、代表して「２４０」と呼称することがある）を、接合層５３１を介してリードフレーム３００に接合した後、ソースリード端子３２０およびＩ／Ｏリード端子３６０の実装部３６１の樹脂５１１から露出した面に、接合層５３１を形成する通常の製法に比し、工程数を削減することができる。リードフレーム３００の材質を銅とした場合、接合層５３１は、例えば、リードフレーム３００側から順に、Ｎｉ／Ａｕ、Ｐｄ／Ａｕ、Ｎｉ／Ｐｄ／Ａｕ等の多層構造またはＡｕ等の単層構造とすることができる。ＭＯＳ ＦＥＴ１１０、１２０のソース電極Ｓとソースリード端子３２０との間、制御用半導体素子２４０の電極２４２とＩ／Ｏリード端子３６０との間、ソースリード端子３２０の、ＭＯＳ ＦＥＴ１１０、１２０のソース電極Ｓが配置される側とは反対側の面（樹脂５１１から露出した面）、およびＩ／Ｏリード端子３６０の、制御用半導体素子２４０の電極２４２が配置される側とは反対側の面（樹脂５１１から露出した面）には、同一材料からなる接合用めっき層である接合層５３１が設けられている。
ＭＯＳ ＦＥＴ１２０ａ〜１２０ｃのそれぞれのドレイン電極Ｄには、ドレイン導体３４０ａ〜３４０ｃが、電気的に接続されている。図２（Ｂ）に図示されるように、各ドレイン導体３４０ａ〜３４０ｃは、ドレイン接続部３４２と、ソース接続部３４３と、中間部３４４とを有する。ドレイン接続部３４２とソース接続部３４３との間には、ソース接続部３４３が低くなる段差部が形成され、この段差部に、ドレイン接続部３４２とソース接続部３４３を接続する中間部３４４が設けられている。ソース接続部３４３は、接合層５３１を介して引き回し導体３３０に接合される。各引き回し導体３３０は、ＭＯＳ ＦＥＴ１１０のソース電極Ｓが接合されるソースリード端子３２０に一体に形成されており、これにより、ＭＯＳ ＦＥＴ１１０のソース電極Ｓが、ＭＯＳ ＦＥＴ１２０のドレイン電極Ｄに接続される。
詳細には、ＭＯＳ ＦＥＴ１１０ａ〜１１０ｃのソース電極Ｓは、それぞれソースリード端子３２０ａ〜３２０ｃに一体に形成された引き回し導体３３０ａ〜３３０ｃ（図７参照）およびドレイン導体３４０ａ〜３４０ｃを介してＭＯＳ ＦＥＴ１２０ａ〜１２０ｃそれぞれのドレイン電極Ｄに接続される。例えば、ドレイン導体３４０ａは、一対のＭＯＳ ＦＥＴ１１０ａおよび１２０ａのうちの一方のＭＯＳ ＦＥＴ１２０ａが有するドレイン電極Ｄと、他方のＭＯＳ ＦＥＴ１１０ａが有するソース電極Ｓとを接続する。複数対のＭＯＳ ＦＥＴのいずれの対についても同様に接続される。ソースリード端子３２０ａ〜３２０ｃは、それぞれ、接合層５３１を介して、不図示の回路基板の接続パッドに接合される。ソースリード端子３２０ａ〜３２０ｃそれぞれから、Ｕ相、Ｖ相、Ｗ相の交流電力（図１参照）が出力される。
従って、ＭＯＳ ＦＥＴ１２０のソース電極Ｓが接続されるソースリード端子３２０は、高電位部に接続される。一方、Ｉ／Ｏリード端子３６０の実装部３６１は、低電位部（図示せず）に接続される。図２（Ｂ）に図示されているように、ソースリード端子３２０に接合されるＭＯＳ ＦＥＴ１１０のソース電極Ｓと、Ｉ／Ｏリード端子３６０の実装部３６１に接合される制御用半導体素子２４０の電極２４２との間に、ＭＯＳ ＦＥＴ１２０のゲート電極Ｇと制御用半導体素子２４０の電極２４１が配置されている。このため、高電位部に接続されるソースリード端子３２０と低電位に接続されるＩ／Ｏリード端子３６０の実装部３６１との沿面距離を大きくすることができ、放電による絶縁破壊の防止や、ノイズ障害を抑制することができる。
図２（Ｂ）に図示されているように、ドレイン導体３４０ａ〜３４０ｃのソース接続部３４３は、封止樹脂５２１の側面５２１ａに向けて延出され、端部３４３ａが、封止樹脂５２１の側面５２１ａから露出している。但し、ソース接続部３４３の端部３４３ａを、封止樹脂５２１により覆う構造としてもよい。
上述したように、各ドレイン導体３４０のドレイン接続部３４２の上面は、封止樹脂５２１の上面から露出している。従って、各ドレイン導体３４０は、ヒートシンクとしての機能を兼用している。
図３に示されるように、ドレイン接続導体３１２は、ドレイン接続部３１２ａと、リード端子接続部３１２ｂと、中間部３１２ｃを有する。ドレイン接続部３１２ａとリード端子接続部３１２ｂとの間には、リード端子接続部３１２ｂが低くなる段差部が形成され、この段差部に、ドレイン接続部３１２ａとリード端子接続部３１２ｂを接続する中間部３１２ｃが設けられている。ドレイン接続導体３１２のドレイン接続部３１２ａは、ＭＯＳ ＦＥＴ１１０ａ〜１１０ｃのドレイン電極Ｄに電気的に接続されている。ドレイン接続導体３１２のリード端子接続部３１２ｂは、接合層５３１を介してドレイン接続用リード端子３１３に接合されている。ドレイン接続用リード端子３１３は、不図示の導体２１２（図１参照）を介して直流正極端子２１３に接続される。
上述したように、ドレイン接続導体３１２のドレイン接続部３１２ａの上面は、封止樹脂５２１の上面から露出している。従って、ドレイン接続導体３１２は、ヒートシンクとしての機能を兼用している。
図５〜図１０を参照して、半導体装置の製造方法を説明する。
先ず、図５〜図６を参照して、リード端子封止体５１０の製造方法を説明する。
図５は、図２に示された半導体装置の製造方法の一例を示し、図５（Ａ）は上面図、図５（Ｂ）は、図５（Ａ）のＶB−ＶB線断面図であり、図６は、図５に続く半導体装置の製造方法を示し、図６（Ａ）は上面図、図６（Ｂ）は、図６（Ａ）のＶＩB−ＶＩB線断面図である。
平坦な板状のリードフレーム３００を準備する。リードフレーム３００の材質は、導電性のよい金属であり、例えば、銅または銅合金が適している。半導体装置１００は、リードフレーム３００を用いて、同時に多数個、作製されるが、以下では、リードフレーム３００が、１つの半導体装置１００に対応するサイズを有するものとして、１つの半導体装置１００の製造方法として例示する。
そして、図５（Ａ）、図５（Ｂ）に図示されるように、リードフレーム３００を下面側からハーフエッチングする。ハーフエッチングにより、ソースリード端子３２０ａ〜３２０ｆと、ドレイン接続用リード端子３１３と、Ｉ／Ｏリード端子３６０の実装部３６１が形成される領域以外の領域に、リードフレーム薄肉部３００Ｓが形成される。
次に、図６（Ａ）、図６（Ｂ）に図示されるように、リードフレーム３００のリードフレーム薄肉部３００Ｓが形成された領域、換言すれば、リードフレーム３００の、ソースリード端子３２０ａ〜３２０ｆ、ドレイン接続用リード端子３１３およびＩ／Ｏリード端子３６０の実装部３６１以外の領域に、例えば、圧縮成形やトランスファー成形のようなモールド成形により、樹脂５１１を充填する。リードフレーム薄肉部３００Ｓが形成された領域に樹脂５１１を充填した後、リードフレーム３００および樹脂５１１の下面側をグラインド加工により、平坦にすることが好ましい。これにより、ソースリード端子３２０ａ〜３２０ｆ、ドレイン接続用リード端子３１３およびＩ／Ｏリード端子３６０の実装部３６１が樹脂５１１により一体化されたリード端子封止体５１０が形成される。
次に、図７〜図１０を参照して、この後、封止樹脂５２１により封止する製造方法を説明する。
封止樹脂５２１により封止する製造方法は、リードフレーム薄肉部３００Ｓを加工して、引き回し導体３３０、接続導体３５０およびＩ／Ｏリード端子３６０を形成し、ＭＯＳ ＦＥＴ１１０、１２０および制御用半導体素子２４０を、引き回し導体３３０、接続導体３５０およびＩ／Ｏリード端子３６０に接合する工程を含んでいる。
図７は、図６に続く半導体装置の製造方法を示し、図７（Ａ）は上面図、図７（Ｂ）は、図７（Ａ）のＶＩＩB−ＶＩＩB線断面図であり、図８は、図７に続く半導体装置の製造方法を示し、図８（Ａ）は上面図、図８（Ｂ）は、図８（Ａ）のＶＩＩＩB−ＶＩＩＩB線断面図であり、図９は、図８に続く半導体装置の製造方法を示し、図９（Ａ）は上面図、図９（Ｂ）は、図９（Ａ）のＩＸB−ＩＸB線断面図であり、図１０は、図９に続く半導体装置の製造方法を示し、図１０（Ａ）は上面図、図１０（Ｂ）は、図１０（Ａ）のＸB−ＸB線断面図である。
図７（Ａ）、図７（Ｂ）に図示されるように、リードフレーム薄肉部３００Ｓを、フォトリソグラフィ技術を用いてパターンニングする。フォトリソグラフィ技術は、周知のように、フォトレジストを成膜し、マスクをして、露光し、現像してフォトレジストパターンを形成する手法である。リードフレーム薄肉部３００Ｓを形成されたフォトレジストパターンをマスクとしてエッチングすることにより、リードフレーム薄肉部３００Ｓがフォトレジストパターンと同一のパターンに形成される。
リードフレーム薄肉部３００Ｓをパターニングすることにより、ソースリード端子３２０ａ〜３２０ｆは、相互に分離して形成される。ソースリード端子３２０ａ〜３２０ｃそれぞれは、相互に分離された引き回し導体３３０ａ〜３３０ｃが一体化して形成される。各引き回し導体３３０ａ〜３３０ｃの、ソースリード端子３２０ａ〜３２０ｃ側と反対側の端部３３１は、それぞれ、ソースリード端子３２０ｄ〜３２０ｆに近接する位置に形成されている。また、リードフレーム薄肉部３００Ｓをエッチングすることにより、ドレイン接続用リード端子３１３がリードフレーム薄肉部３００Ｓから分離して形成される。
また、リードフレーム薄肉部３００Ｓには、図７（Ａ）に図示されるように、複数の接続導体３５０が、相互に分離されて形成される。さらに、リードフレーム薄肉部３００Ｓには、実装部３６１と接続部３６２とが一体化されたＩ／Ｏリード端子３６０が形成される。Ｉ／Ｏリード端子３６０の、制御用半導体素子２４０の電極２４２に接合された接続部３６２の厚さは、実装部３６１の厚さより薄い。
このように、リードフレーム薄肉部３００Ｓをパターニングすることにより、ソースリード端子３２０ａ〜３２０ｆおよびＩ／Ｏリード端子３６０に実装部３６１が相互に分離され、引き回し導体３３０ａ〜３３０ｃ、接続導体３５０およびＩ／Ｏリード端子３６０の接続部３６２が形成される。ソースリード端子３２０ａ〜３２０ｆおよびＩ／Ｏリード端子３６０の実装部３６１は樹脂５１１により封止され、引き回し導体３３０ａ〜３３０ｃ、接続導体３５０およびＩ／Ｏリード端子３６０の接続部３６２は、樹脂５１１により保持されている。
次に、図８（Ａ）、（Ｂ）に図示されるように、ソースリード端子３２０ａ〜３２０ｆおよびドレイン接続用リード端子３１３の上下両面、Ｉ／Ｏリード端子３６０の実装部３６１の下面、接続導体３５０の一端および他端、およびＩ／Ｏリード端子３６０の接続部３６２の一端に接合層５３１を形成する。接合層５３１は、例えば、スパッタやめっきにより形成する。接合層５３１は、単層または多層構造とすることができる。
次に、図９（Ａ）、図９（Ｂ）に図示されるように、ＭＯＳ ＦＥＴ１１０、１２０および制御用半導体素子２４０を、はんだ等の接合材（図示せず）により接合層５３１に接合する。詳細には、ＭＯＳ ＦＥＴ１１０ａ〜１１０ｃのソース電極Ｓを、それぞれ、ソースリード端子３２０ａ〜３２０ｃ上に形成された接合層５３１に接合する。また、ＭＯＳ ＦＥＴ１２０ａ〜１２０ｃのソース電極Ｓを、それぞれ、ソースリード端子３２０ｄ〜３２０ｆ上に形成された接合層５３１に接合する。また、ＭＯＳ ＦＥＴ１１０ａ〜１１０ｃ、１２０ａ〜１２０ｃそれぞれのゲート電極Ｇを、接続導体３５０の一端に形成された接合層５３１に、接合材（図示せず）により接合する。
また、制御用半導体素子２４０ａ、２４０ｂの一方の電極２４１を接続導体３５０の端部上に形成された接合層５３１に、接合材（図示せず）により接合し、他方の電極２４２を、Ｉ／Ｏリード端子３６０の接続部３６２上に形成された接合層５３１に、接合材（図示せず）により接合する。
次に、図１０（Ａ）、図１０（Ｂ）に図示されるように、引き回し導体３３０ａ〜３３０ｃの端部３３１上に形成された接合層５３１に、それぞれ、ドレイン導体３４０ａ〜３４０ｃのソース接続部３４３を接合する。ドレイン導体３４０ａ〜３４０ｃのソース接続部３４３と引き回し導体３３０ａ〜３３０ｃの端部３３１との接合は、ドレイン導体３４０ａ〜３４０ｃのドレイン接続部３４２が、それぞれ、ＭＯＳ ＦＥＴ１２０ａ〜１２０ｃのドレイン電極Ｄに電気的に接続されるように行う。必要に応じ、ドレイン導体３４０ａ〜３４０ｃのソース接続部３４３とＭＯＳ ＦＥＴ１２０ａ〜１２０ｃのドレイン電極Ｄとを、導電性接着シートや導電性接着材により接着したり、はんだ等の接合材により接合したりしてもよい。
これにより、ＭＯＳ ＦＥＴ１２０ａ〜１２０ｃのドレイン電極Ｄが、それぞれ、ＭＯＳ ＦＥＴ１１０ａ〜１１０ｃのソース電極Ｓに接続される。
また、ドレイン接続用リード端子３１３上に形成された接合層５３１にドレイン接続導体３１２のリード端子接続部３１２ｂを接合する。ドレイン接続導体３１２のリード端子接続部３１２ｂとドレイン接続用リード端子３１３との接合は、ドレイン接続導体３１２のドレイン接続部３１２ａが、ＭＯＳ ＦＥＴ１１０ａ〜１１０ｃのドレイン電極Ｄに電気的に接続されるように行う。必要に応じ、ドレイン接続導体３１２のドレイン接続部３１２ａとＭＯＳ ＦＥＴ１１０ａ〜１１０ｃのドレイン電極Ｄとを、導電性接着シートや導電性接着材により接着したり、はんだ等の接合材により接合したりしてもよい。
これにより、ＭＯＳ ＦＥＴ１１０ａ〜１１０ｃの各ドレイン電極Ｄが電気的に接続される。
この後、リード端子封止体５１０の上面、およびリード端子封止体５１０の上面に設けられた、ＭＯＦ ＦＥＴ１１０、１２０ａ、制御用半導体素子２４０、ドレイン導体３４０およびドレイン接続導体３１２を封止樹脂５２１により封止する。封止樹脂による封止は、例えば、トランスファモールド成形のような、モールド成形によることができる。このようにして、図２（Ａ）、（Ｂ）および図３に図示される半導体装置１００を得ることができる。
上記第１の実施形態の半導体装置１００によれば、下記の効果を奏する。
（１）半導体装置１００は、ソース電極Ｓ（第１電極）を有する少なくとも１つのＭＯＳ ＦＥＴ１１０（第１の半導体素子）と、電極２４２（第２電極）を有する制御用半導体素子２４０（第２の半導体素子）と、ＭＯＳ ＦＥＴ１１０のソース電極Ｓに接続されたソースリード端子３２０（第１リード端子）と、制御用半導体素子２４０の電極２４２に接続されたＩ／Ｏリード端子３６０の実装部３６１（第２リード端子）と、ソースリード端子３２０およびＩ／Ｏリード端子３６０の実装部３６１を封止する樹脂５１１（第１樹脂）と、ＭＯＳ ＦＥＴ１１０および制御用半導体素子２４０を封止する封止樹脂５２１（第２樹脂）と、を備える。この半導体装置１００の製造方法は、ソースリード端子３２０およびＩ／Ｏリード端子３６０を樹脂５１１により封止してリード端子封止体５１０を形成することと、リード端子封止体５１０のソースリード端子３２０にＭＯＳ ＦＥＴ１１０のソース電極Ｓを接続することと、リード端子封止体５１０のＩ／Ｏリード端子３６０に制御用半導体素子２４０の電極２４２を接続することと、前記第１の半導体素子、前記第２の半導体素子、および前記リード端子封止体の、ＭＯＳ ＦＥＴ１１０と制御用半導体素子２４０の面を封止樹脂５２１により封止することとを含む。ソースリード端子３２０およびＩ／Ｏリード端子３６０の実装部３６１は、樹脂５１１により封止され、保持されている。このため、ソースリード端子３２０およびＩ／Ｏリード端子３６０の実装部３６１と、ＭＯＳ ＦＥＴ１１０および制御用半導体素子２４０との接合を容易に行うことができる。また、半導体素子を接続する接続部材を損傷する虞もない。さらに、ＭＯＳ ＦＥＴ１１０および制御用半導体素子２４０を封止樹脂５２１により封止する工程も容易である。よって、半導体装置１００の生産性を高めることができる。
（２）半導体装置１００は、さらに、樹脂５１１により保持された接続導体３５０を有し、ＭＯＳ ＦＥＴ１１０はゲート電極Ｇ（第３電極）を有し、制御用半導体素子２４０は、電極２４１（第４電極）を有し、ＭＯＳ ＦＥＴ１１０のゲート電極Ｇおよび制御用半導体素子２４０の電極２４１は、それぞれ、接続導体３５０に接続されている。このように、ＭＯＳ ＦＥＴ１１０と制御用半導体素子２４０とを、通常の、回路基板の配線に相当する接続導体３５０により接続することができる。
特許文献１に記載の半導体装置は、ＭＯＳ ＦＥＴとドライバＩＣとを接続するリード端子（リードフレーム）を有していない。このため、適用可能な半導体装置の範囲が限定される。これに対し、本実施形態の半導体装置１００は、ＭＯＳ ＦＥＴ１１０と制御用半導体素子２４０とを接続する接続導体３５０を有する。このため、適用可能な半導体装置の範囲が大幅に広がる。また、半導体装置１００内部に、半導体素子相互を接続する接続導体３５０を有するため、回路基板を含めた実装密度が高まり、小型化を図ることができる。
（３）ソースリード端子３２０、Ｉ／Ｏリード端子３６０の実装部３６１および接続導体３５０は、リードフレーム３００により形成されており、接続導体３５０の厚さは、ソースリード端子３２０の厚さより薄く形成されている。接続導体３５０の厚さを、ソースリード端子３２０の厚さより薄くすることでエッチング時の掘りこみ深さが少なくて済み、これにより、エッチング加工の精度が上がり、接続導体３５０の高精細化が可能となり、半導体装置１００の小型化を図ることができる。ソースリード端子３２０およびＩ／Ｏリード端子３６０の実装部３６１の厚さを厚くして熱容量の確保を図ることと、接続導体３５０を薄くして高精細化を図ることとの相互にトレードオフとなる構造を、このようにして、両立させている。
（４）ソースリード端子３２０は高電位部に接続され、Ｉ／Ｏリード端子３６０の実装部３６１は低電位部に接続されている。ソースリード端子３２０に接合されるＭＯＳ ＦＥＴ１１０のソース電極Ｓと、Ｉ／Ｏリード端子３６０の実装部３６１に接合される制御用半導体素子２４０の電極２４２との間に、ＭＯＳ ＦＥＴ１１０のゲート電極Ｇと制御用半導体素子２４０の電極２４１とが配置されている。このため、高電位部に接続されるソースリード端子３２０と低電位に接続されるＩ／Ｏリード端子３６０の実装部３６１との沿面距離を大きくすることができ、放電による絶縁破壊の防止や、ノイズ障害を抑制することができる。
（５）ソースリード端子３２０、Ｉ／Ｏリード端子３６０の実装部３６１および接続導体３５０は、銅または銅合金を含む。このため、半導体装置１００内の回路導体の低抵抗化を図ることができる。
（６）ＭＯＳ ＦＥＴ１２０は、ソース電極Ｓおよびゲート電極Ｇが配置される側とは反対側にドレイン電極Ｄ（第５電極）を有し、半導体装置１００は、ドレイン電極Ｄに接続されるドレイン導体３４０（導電体）をさらに有する。このため、ＭＯＳ ＦＥＴ１２０のドレイン電極Ｄを、ボンディングワイヤにより接続する構造に比し、半導体装置１００の低背化、低インダクタンス化、低キャパシタンス化、低抵抗化を図ることができる。
（７）ドレイン導体３４０は、ＭＯＳ ＦＥＴ１２０が配置される側の反対側に封止樹脂５２１から露出する上面を有する。このため、ドレイン導体３４０をヒートシンクに兼用することができる。
（８）第１の実施形態の半導体装置は、リード端子封止体５１０のソースリード端子３２０にＭＯＳ ＦＥＴ１１０のソース電極Ｓを接合する前、およびリード端子封止体５１０のＩ／Ｏリード端子３６０の実装部３６１に制御用半導体素子２４０の電極２４２を接合する前に、ソースリード端子３２０およびＩ／Ｏリード端子３６０の上下両面に、接合層５３１（接合用めっき層）を同一の工程で形成することを含む。ソースリード端子３２０の上下両面のうちの上面は、ＭＯＳ ＦＥＴ１１０のソース電極Ｓが接合される面であって、ソースリード端子３２０の上下両面のうちの下面の反対側の面である。Ｉ／Ｏリード端子３６０の上下両面のうちの上面は、制御用半導体素子２４０の電極２４２が接合される面であって、Ｉ／Ｏリード端子３６０の上下両面のうちの下面の反対側の面である。このため、ＭＯＳ ＦＥＴ１１０および制御用半導体素子２４０を、接合層５３１を介してリードフレーム３００に接合した後、ソースリード端子３２０およびＩ／Ｏリード端子３６０の実装部３６１の樹脂５１１から露出した面に、接合層５３１を設ける通常の製法に比し、工程数を削減することができる。
−第２の実施形態−
図１１〜図２０を参照して本発明の第２の実施形態を説明する。
図１１は、本発明の半導体装置の第２の実施形態を示し、図１１（Ａ）は上面図、図１１（Ｂ）は、図１１（Ａ）のＸＩB−ＸＩB線断面図であり、図１２は、図１１（Ａ）に示された半導体装置のＸＩＩ−ＸＩＩ線断面図であり、図１３は、図１１に示された半導体装置の下面図である。
第２の実施形態による半導体装置１００Ａは、第１の実施形態における引き回し導体３３０ａ〜３３０ｃ、接続導体３５０およびＩ／Ｏリード端子３６０の接続部３６２等の回路導体を、リードフレーム３００から形成するのではなく、めっきにより形成したものである。
以下の説明では、第１の実施形態と相違する構成を主として説明することとし、第１の実施形態と同様な構成は、対応する構成に同様な符号を付し、適宜、説明を省略する。
なお、第２の実施形態では、制御用半導体素子２４０は、電極２４１と電極２４２の他に、第３の電極２４３を有するものとして例示されている。第２の実施形態における制御用半導体素子２４０を、第１の実施形態と同様、電極２４１と電極２４２の２つの電極を有するものとしても差し支えない。
半導体装置１００Ａは、６つのＭＯＳ ＦＥＴ１１０、１２０（図１１（Ｂ）、図１２参照）と、６つのソースリード端子３２０（図１３参照）と、ドレイン接続用リード端子３１３（図１２、図１３参照）と、複数のＩ／Ｏリード端子実装部３６１ａ（図１３参照）と、Ｉ／Ｏリード端子接続部３６２ａと、樹脂５１１（図１１（Ｂ）、図１３参照）と、２つの制御用半導体素子２４０ａ、２４０ｂ（図１１（Ｂ）、図１９参照）と、複数の接続導体３７２（図１１（Ｂ）、図１７参照）と、７つの導体３７１（図１１（Ｂ）、図１７参照）と、ドレイン接続導体３１２（図１１（Ａ）、図１１（Ｂ）参照）と、３つのドレイン導体３４０（図１１（Ａ）、図１１（Ｂ）参照）と、封止樹脂５２１（図１１（Ａ）、図１１（Ｂ）、図１２参照）を有する。
６つのソースリード端子３２０（図１４参照）は、ソースリード端子３２０ａ〜３２０ｆ（図１３参照）を有する。ソースリード端子３２０ａ〜３２０ｆと、ドレイン接続用リード端子３１３と、複数のＩ／Ｏリード端子実装部３６１ａ（図１１参照）は、樹脂５１１により封止され、リード端子封止体５１０Ａを構成する。
３つのドレイン導体３４０は、ドレイン導体３４０ａ〜３４０ｃ（図１１（Ａ）、図１１（Ｂ）参照）を有する。また、７つの導体３７１は、導体３７１ａ〜３７１ｇ（図１１（Ｂ）、図１７参照）を有する。
ここで、第２の実施形態では、６つのソースリード端子３２０および複数のＩ／Ｏリード端子実装部３６１ａはリードフレーム３００から形成され、接続導体３７２、導体３７１ａ〜３７１ｇおよびＩ／Ｏリード端子接続部３６２ａはめっきにより形成されている。すなわち、導体３７１ａ〜３７１ｇは、それぞれ、ソースリード端子３２０ａ〜３２０ｆおよびドレイン接続用リード端子３１３にめっきすることにより形成されている。また、複数のＩ／Ｏリード端子接続部３６２ａは、Ｉ／Ｏリード端子実装部３６１ａに、めっきすることにより形成されている。なお、以下の説明において、導体３７１ａ〜３７１ｇを代表して導体３７１と呼称することがある。
ドレイン導体３４０ａ〜３４０ｃは、それぞれ、導体３７１ａ〜３７１ｃに接続され（図１７も参照）、導体３７１ａ〜３７１ｃを介してソースリード端子３２０ａ〜３２０ｃに接続される。ドレイン接続導体３１２は、導体３７１ｇに接続され、導体３７１ｇを介してドレイン接続用リード端子３１３に接続される。
ＭＯＳ ＦＥＴ１１０、１２０それぞれのソース電極Ｓは、接合層５３１および導体３７１を介してソースリード端子３２０に接合されている。ＭＯＳ ＦＥＴ１１０、１２０それぞれのゲート電極Ｇは、接合層５３１を介して接続導体３７２の一端部に接合されている。制御用半導体素子２４０の一方の電極２４１は、接合層５３１を介して接続導体３７２の他端部に接合されている。すなわち、樹脂５１１により保持された接続導体３７２は、ＭＯＳ ＦＥＴ１１０、１２０それぞれのゲート電極Ｇと制御用半導体素子２４０の一方の電極２４１とを接続する。また、制御用半導体素子２４０の電極２４２、２４３は、接合層５３１を介してＩ／Ｏリード端子接続部３６２ａに接合されている。
ソースリード端子３２０、ドレイン接続用リード端子３１３およびＩ／Ｏリード端子実装部３６１ａそれぞれの樹脂５１１の裏面から露出した面には、接合層５３１設けられている。ソースリード端子３２０、ドレイン接続用リード端子３１３およびＩ／Ｏリード端子実装部３６１ａそれぞれの樹脂５１１の裏面から露出した面に形成された接合層５３１は、不図示の回路基板の接続パッドに接合される。
第１の実施形態と同様、接合層５３１は、ＰＰＦ（Pre Plated Lead frame）技術を用いて、すべて同一行程で形成される。
ＭＯＳ ＦＥＴ１２０ａ〜１２０ｃのドレイン電極Ｄそれぞれには、ドレイン導体３４０ａ〜３４０ｃが、電気的に接続されている。ドレイン導体３４０ａ〜３４０ｃは、それぞれ、接合層５３１を介して導体３７１ａ〜３７１ｃに接合される。各導体３７１ａ〜３７１ｃは、それぞれ、ソースリード端子３２０ａ〜３２０ｃに電気的に接続されている。これにより、ＭＯＳ ＦＥＴ１１０ａ〜１１０ｃのソース電極Ｓが、それぞれ、ＭＯＳ ＦＥＴ１２０a〜１２０ｃのドレイン電極Ｄに接続される。
第１の実施形態と同様に、各ドレイン導体３４０のドレイン接続部３４２の上面は、封止樹脂５２１から露出している。従って、各ドレイン導体３４０は、ヒートシンクとしての機能を兼用している。
図１２に示されるように、ドレイン接続導体３１２のドレイン接続部３１２ａは、ＭＯＳ ＦＥＴ１１０ａ〜１１０ｃのドレイン電極Ｄに電気的に接続されている。ドレイン接続導体３１２のリード端子接続部３１２ｂは、接合層５３１および導体３７１ｇを介してドレイン接続用リード端子３１３に接合されている。第１の実施形態と同様、ドレイン接続導体３１２のドレイン接続部３１２ａの上面は、封止樹脂５２１の上面から露出している。従って、ドレイン接続導体３１２は、ヒートシンクとしての機能を兼用している。
図１４〜図２０を参照して、第２の実施形態の半導体装置の製造方法を説明する。
先ず、図１４〜図１５を参照して、リード端子封止体５１０Ａの製造方法を説明する。
図１４は、図１１に示された半導体装置の製造方法の一例を示し、図１４（Ａ）は上面図、図１４（Ｂ）は、図１４（Ａ）のＸＩＶB−ＸＩＶB線断面図であり、図１５は、図１４に続く半導体装置の製造方法を示し、図１５（Ａ）は上面図、図１５（Ｂ）は、図１５（Ａ）のＸＶB−ＸＶB線断面図である。
平坦な板状のリードフレーム３００を準備する。リードフレーム３００の材質は、導電性のよい金属であり、例えば、銅または銅合金が適している。半導体装置１００Ａは、リードフレーム３００を用いて、同時に多数個、作製されるが、以下では、リードフレーム３００が、１つの半導体装置１００Ａのサイズを有するものとする。
そして、図１４（Ａ）、図１４（Ｂ）に図示されるように、リードフレーム３００を上面側からハーフエッチングする。ハーフエッチングにより、ソースリード端子３２０ａ〜３２０ｆと、ドレイン接続用リード端子３１３と、Ｉ／Ｏリード端子実装部３６１ａが形成される領域以外の領域に、リードフレーム薄片３００Ｔが形成される。
次に、図１５（Ａ）、図１５（Ｂ）に図示されるように、リードフレーム３００のリードフレーム薄片３００Ｔが形成された領域、換言すれば、リードフレーム３００の、ソースリード端子３２０ａ〜３２０ｆ、ドレイン接続用リード端子３１３およびＩ／Ｏリード端子実装部３６１ａ以外の領域に、例えば、トランスファモールド成形のようなモールド成形により、樹脂５１１を充填する。リードフレーム薄片３００Ｔが形成された領域に樹脂５１１を充填した後、リードフレーム３００および樹脂５１１の上面側をグラインド加工により、平坦にすることが好ましい。
これにより、リードフレーム３００のリードフレーム薄片３００Ｔが形成された領域の上部に、樹脂５１１が充填されたリード端子封止体５１０Ａが形成される。リード端子封止体５１０Ａのリードフレーム３００に形成されたソースリード端子３２０ａ〜３２０ｆ、ドレイン接続用リード端子３１３、Ｉ／Ｏリード端子実装部３６１ａそれぞれは、この時点では、リードフレーム薄片３００Ｔと一体に形成され、分離されていない。
次に、図１６〜図２０を参照して、リード端子封止体５１０Ａに、接続導体３７２、導体３７１およびＩ／Ｏリード端子接続部３６２ａを形成し、ＭＯＳ ＦＥＴ１１０、１２０および制御用半導体素子２４０を導体３７１、接続導体３７２およびＩ／Ｏリード端子３６０に接合して、封止樹脂５２１により封止する製造方法を説明する。
図１６は、図１５に続く半導体装置の製造方法を示し、図１６（Ａ）は上面図、図１６（Ｂ）は、図１６（Ａ）のＸＶＩB−ＸＶＩB線断面図であり、図１７は、図１６に続く半導体装置の製造方法を示し、図１７（Ａ）は上面図、図１７（Ｂ）は、図１７（Ａ）のＸＶＩＩB−ＸＶＩＩB線断面図であり、図１８は、図１７に続く半導体装置の製造方法を示し、図１８（Ａ）は上面図、図１８（Ｂ）は、図１８（Ａ）のＸＶＩＩＩB−ＸＶＩＩＩB線断面図であり、図１９は、図１８に続く半導体装置の製造方法を示し、図１９（Ａ）は上面図、図１９（Ｂ）は、図１９（Ａ）のＸＩＸB−ＸＩＸB線断面図であり、図２０は、図１９に続く半導体装置の製造方法を示し、図２０（Ａ）は上面図、図２０（Ｂ）は、図２０（Ａ）のＸＸB−ＸＸB線断面図である。
図１６（Ａ）、（Ｂ）に図示されるように、リード端子封止体５１０Ａの上面側は、リードフレーム薄片３００Ｔに一体化されたソースリード端子３２０ａ〜３２０ｆ、ドレイン接続用リード端子３１３、Ｉ／Ｏリード端子実装部３６１ａの上面と、樹脂５１１の上面３００Ｕ（以下、導体形成面と呼称する）は、平坦となっている。
図１６（Ａ）、図１６（Ｂ）に図示されるように、導体形成面３００Ｕ上に、導体膜３７０を形成する。導体膜３７０の形成は、スパッタにより下地層（図示せず）を形成し、下地層を電流路として電解めっきにより形成する方法が適している。しかし、この方法に限定されるものではなく、例えば、スパッタのみにより形成してもよい。導体膜３７０の材料としては、銅または銅合金が適している。
次に、図１７（Ａ）、図１７（Ｂ）に図示されるように、導体膜３７０を、フォトリソグラフィ技術を用いてパターニングする。導体膜３７０をパターニングすることにより、導体３７１ａ〜３７１ｇ、接続導体３７２およびＩ／Ｏリード端子接続部３６２ａが、それぞれ、分離して形成される。この時、ドレイン接続用リード端子３１３上にも導体３７１ｇ（図１２参照）が形成される。導体３７１ａ〜３７１ｃの、ソースリード端子３２０ａ〜３２０ｃ側と反対側の端部３３１は、それぞれ、ソースリード端子３２０ｄ〜３２０ｆ（図１４、図１７参照）に近接する位置に形成されている。
次に、図１８（Ａ）、図１８（Ｂ）に図示されるように、リードフレーム薄片３００Ｔを除去し、樹脂５１１の下面を、リード端子封止体５１０Ａの下面から露出させる。これにより、ソースリード端子３２０ａ〜３２０ｆ、ドレイン接続用リード端子３１３およびＩ／Ｏリード端子実装部３６１ａは、それぞれ、相互に分離される。従って、導体３７１ａ〜３７１ｇ、接続導体３７２およびＩ／Ｏリード端子接続部３６２ａは、それぞれ、電気的に独立した回路導体となる。
そして、ソースリード端子３２０ａ〜３２０ｆおよびドレイン接続用リード端子３１３の上下両面、Ｉ／Ｏリード端子実装部３６１ａの下面、接続導体３７２の一端および他端、およびＩ／Ｏリード端子接続部３６２ａの一端に接合層５３１を形成する。
次に、図１９（ａ）、図１９（ｂ）に図示されるように、ＭＯＳ ＦＥＴ１１０、１２０および制御用半導体素子２４０を、それぞれ、はんだ等の接合材（図示せず）により接合層５３１に接合する。詳細には、ＭＯＳ ＦＥＴ１１０ａ〜１１０ｃ、１２０ａ〜１２０ｃそれぞれのソース電極Ｓを、ソースリード端子３２０ａ〜３２０ｆ上に形成された接合層５３１に、接合材（図示せず）により接合する。また、ＭＯＳ ＦＥＴ１１０ａ〜１１０ｃ、１２０ａ〜１２０ｃそれぞれのゲート電極Ｇを、接続導体３７２の一端に形成された接合層５３１に、接合材（図示せず）により接合する。
また、制御用半導体素子２４０ａ、２４０ｂの電極２４１を接続導体３７２の端部上に形成された接合層５３１に、接合材（図示せず）により接合し、電極２４２、２４３を、Ｉ／Ｏリード端子接続部３６２ａ上に形成された接合層５３１に、接合材（図示せず）により接合する。
次に、図２０（ａ）、図２０（ｂ）に図示されるように、導体３７１ａ〜３７１ｃの端部３３１（図１７参照）上に形成された接合層５３１に、それぞれ、ドレイン導体３４０ａ〜３４０ｃのソース接続部３４３を接合する。ドレイン導体３４０ａ〜３４０ｃのソース接続部３４３と導体３７１ａ〜３７１ｃの端部３３１との接合は、ドレイン導体３４０ａ〜３４０ｃのドレイン接続部３４２が、それぞれ、ＭＯＳ ＦＥＴ１２０ａ〜１２０ｃのドレイン電極Ｄに電気的に接続されるように行う。
これにより、ＭＯＳ ＦＥＴ１２０ａ〜１２０ｃのドレイン電極Ｄが、それぞれ、ＭＯＳ ＦＥＴ１１０ａ〜１１０ｃのソース電極Ｓに接続される。
また、ドレイン接続用リード端子３１３上に形成された接合層５３１にドレイン接続導体３１２のリード端子接続部３１２ｂを接合する（図１２参照）。ドレイン接続導体３１２のリード端子接続部３１２ｂとドレイン接続用リード端子３１３との接合は、ドレイン接続導体３１２のリード端子接続部３１２ｂが、ＭＯＳ ＦＥＴ１１０ａ〜１１０ｃのドレイン電極Ｄに電気的に接続されるように行う。
この後、リード端子封止体５１０Ａの上面、およびリード端子封止体５１０Ａの上面に設けられた、ＭＯＦ ＦＥＴ１１０、１２０、制御用半導体素子２４０、ドレイン導体３４０およびドレイン接続導体３１２を封止樹脂５２１により封止する。このようにして、図１１（Ａ）、（Ｂ）および図１２に図示される半導体装置１００Ａを得ることができる。
第２の実施形態においても、半導体装置１００Ａは、ソースリード端子３２０およびＩ／Ｏリード端子実装部３６１ａを封止する樹脂５１１（第１樹脂）と、ＭＯＳ ＦＥＴ１１０および制御用半導体素子２４０を封止する封止樹脂５２１（第２樹脂）と、を備える。従って、第２の実施形態においても、実施形態１の効果（１）と同様な効果を奏する。
第２の実施形態において、樹脂５１１により保持された接続導体３７２を有し、ＭＯＳ ＦＥＴ１１０はゲート電極Ｇ（第３電極）を有し、制御用半導体素子２４０は、電極２４１（第４電極）を有し、ＭＯＳ ＦＥＴ１１０のゲート電極Ｇおよび制御用半導体素子２４０の電極２４１は、それぞれ、接続導体３７２に接続されている。従って、第２の実施形態においても、実施形態１の効果（２）と同様な効果を奏する。
第２の実施形態においては、ソースリード端子３２０およびＩ／Ｏリード端子実装部３６１ａは、リードフレーム３００により形成されており、接続導体３７２は、リードフレーム３００より薄い厚さのめっきにより形成されている。
従って、第２の実施形態においては、実施形態１の効果（３）と同様な効果を奏する。
なお、第２の実施形態では、接続導体３７２はめっきにより形成されるので、その厚さをリードフレームにより形成された接続導体よりさらに薄く、かつ微細にすることができる。よって、第２の実施形態では、接続導体３７２の高精細化をより高めることができる。
第２の実施形態においても、ソースリード端子３２０は、高電位部に接続され、Ｉ／Ｏリード端子実装部３６１ａは低電位部に接続されている。ソースリード端子３２０に接合されるＭＯＳ ＦＥＴ１１０のソース電極Ｓと、Ｉ／Ｏリード端子実装部３６１ａに接合される制御用半導体素子２４０の電極２４２との間に、ＭＯＳ ＦＥＴ１１０のゲート電極Ｇと制御用半導体素子２４０の電極２４１が配置されている。従って、第２の実施形態においても、実施形態１の効果（４）と同様な効果を奏する。
第２の実施形態においても、ソースリード端子３２０、Ｉ／Ｏリード端子実装部３６１ａおよび接続導体３７２は、銅または銅合金を含む。従って、第２の実施形態においても、実施形態１の効果（５）と同様な効果を奏する。
第２の実施形態においても、ＭＯＳ ＦＥＴ１２０は、ソース電極Ｓおよびゲート電極Ｇ側と反対面側にドレイン電極Ｄ（第５電極）を有し、半導体装置１００Ａは、ドレイン電極Ｄに接続されるドレイン導体３４０（導電体）をさらに有する。従って、第２の実施形態においても、実施形態１の効果（６）と同様な効果を奏する。
第２の実施形態においても、ＭＯＳ ＦＥＴ１２０は、ソース電極Ｓおよびゲート電極Ｇ側とは反対面側にドレイン電極Ｄ（第５電極）を有し、ドレイン電極Ｄに接続されるドレイン導体３４０（導電体）をさらに有し、ドレイン導体３４０は、封止樹脂５２１の、ＭＯＳ ＦＥＴ１２０側と反対面側である上面から露出されている。従って、第２の実施形態においても、実施形態１の効果（７）と同様な効果を奏する。
第２の実施形態においても、リード端子封止体５１０Ａのソースリード端子３２０上の導体３７１にＭＯＳ ＦＥＴ１１０、１２０のソース電極Ｓを接合する前、およびリード端子封止体５１０ＡのＩ／Ｏリード端子実装部３６１ａ上の、Ｉ／Ｏリード端子接続部３６２ａに制御用半導体素子２４０の電極２４２、２４３を接合する前に、ソースリード端子３２０の上下両面およびＩ／Ｏリード端子実装部３６１ａの下面に、接合層５３１（接合用めっき層）を同一の工程で形成することを含む。従って、第２の実施形態においても、実施形態１の効果（８）と同様な効果を奏する。
上記各実施形態において、半導体装置１００、１００Ａのインバータ回路１３０を構成するスイッチング素子を、ＭＯＳ ＦＥＴ１１０、１２０として例示した。しかし、スイッチング素子は、ＭＯＳ ＦＥＴ１１０、１２０に限られるものではなく、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等の他の半導体素子としてもよい。スイッチング素子としてＩＧＢＴを用いた電力変換部を構成する場合は、エミッターコレクタ間に、ダイオードを配置する必要がある。
上記各実施形態において、半導体装置１００、１００Ａは、６つのアーム回路を１つにパッケージした６in１として例示した。しかし、本発明は、アーム回路を１つ以上有するすべての半導体装置に適用することが可能である。
上記各実施形態では、半導体装置１００、１００Ａは、ＤＣ（直流）をＡＣ（交流）に変換するインバータ回路を有するものとして例示した。しかし、本発明は、ＡＣ／Ｄ変換を行うコンバータやＤＣ／ＤＣ変換を行う電力変換部を有する半導体装置に適用することができる。さらに、本発明は、電力変換部を有していないパッケージとすることも可能であり、要は、複数の半導体素子を封止樹脂により封止する半導体装置に幅広く適用することができる。
上記各実施形態では、接合層５３１をリード端子封止体５１０、５１０Ａの上下両面から同時にめっきする場合を述べたが、上面と下面に別種の金属によるめっきを施すことも可能である。例えば、実施形態１においては、ソースリード端子３２０ａ〜３２０ｆおよびドレイン接続用リード端子３１３の上面、接続導体３５０の一端および他端、およびＩ／Ｏリード端子３６０の接続部３６２の一端に接合層５３１を形成した後、封止樹脂５２１を形成する工程の後に、ソースリード端子３２０ａ〜３２０ｆおよびドレイン接続用リード端子３１３の下面、Ｉ／Ｏリード端子３６０の実装部３６１の下面に、上面とは異なる金属によるめっきを施す方法である。めっきする金属としては、例えば、上面にはＡｇめっき、下面には、ＳｎあるいはＳｎＡｇ合金によるめっきを用いることが出来る。
同様の工程を、実施形態２に対しても適用することが可能である。
上記では、種々の実施形態を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲に含まれる。
１００、１００Ａ 半導体装置
１１０、１１０ａ〜１１０ｃ ＭＯＳ ＦＥＴ（第一の半導体素子）
１２０、１２０ａ〜１２０ｃ ＭＯＳ ＦＥＴ
２４０、２４０ａ、２４０ｂ 制御用半導体素子（第二の半導体素子）
２４１ 電極（第４電極）
２４２、２４３ 電極（第２電極）
３００ リードフレーム
３００Ｓ リードフレーム薄肉部
３００Ｔ リードフレーム薄片
３００Ｕ 導体形成面
３１２ ドレイン接続導体
３１３ ドレイン接続用リード端子
３２０、３２０ａ〜３２０ｆ） ソースリード端子（第１リード端子）
３３０、３３０ａ〜３３０ｃ） 引き回し導体
３４０、３４０ａ〜３４０ｃ ドレイン導体
３５０ 接続導体
３６０ Ｉ／Ｏリード端子
３６１ 実装部
３６１ａ Ｉ／Ｏリード端子実装部
３６２ 接続部
３６２ａ Ｉ／Ｏリード端子接続部
３７２ 接続導体
３７１、３７１ａ〜３７１ｇ 導体
４００ モータジェネレータ
５１０、５１０Ａ リード端子封止体
５１１ 樹脂（第１樹脂）
５２１ 封止樹脂（第２樹脂）
５３１ 接合層
Ｄ ドレイン電極（第５電極）
Ｓ ソース電極（第１電極）
Ｇ ゲート電極（第３電極）

Claims (18)

  1. 第１電極を有する少なくとも１つの第１の半導体素子と、
    第２電極を有する第２の半導体素子と、
    前記第１の半導体素子の前記第１電極に接続された第１リード端子と、
    前記第２の半導体素子の前記第２電極に接続された第２リード端子と、
    前記第１リード端子および前記第２リード端子を保持する第１樹脂と、
    前記第１の半導体素子および前記第２の半導体素子を封止する第２樹脂と、を備え、
    さらに、前記第１樹脂により保持された接続導体を有し、
    前記第１の半導体素子は第３電極を有し、
    前記第２の半導体素子は第４電極を有し、
    前記第１の半導体素子の前記第３電極および前記第２の半導体素子の第４電極は、それぞれ、前記接続導体に接続されている半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１リード端子、前記第２リード端子および前記接続導体は、リードフレームにより形成されており、
    前記接続導体の厚さは、前記第１リード端子の厚さより薄い半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記第１リード端子および前記第２リード端子は、リードフレームにより形成されており、
    前記接続導体はめっきにより形成されている半導体装置。
  4. 請求項１に記載された半導体装置において、
    前記第１リード端子は高電位部に接続され、
    前記第２リード端子は低電位部に接続され、
    前記第１リード端子に接続される前記第１の半導体素子の前記第１電極と、前記第２リード端子に接合される前記第２の半導体素子の前記第２電極との間に、前記第１の半導体素子の前記第３電極と前記第２の半導体素子の前記第４電極とが配置されている半導体装置。
  5. 請求項１に記載された半導体装置において、
    前記第１リード端子、前記第２リード端子および前記接続導体は、銅または銅合金を含む半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記第１リード端子および前記第２リード端子は、前記第１樹脂の、前記第１の半導体素子および前記第２の半導体素子が配置される側の反対側に、少なくとも一部が前記第１樹脂から露出している下面を有する半導体装置。
  7. 請求項４に記載の半導体装置において、
    前記第２リード端子の、前記第２の半導体素子の前記第２電極に接合された接続部の厚さは、前記第１樹脂から露出する実装部の厚さより薄い半導体装置。
  8. 請求項１に記載の半導体装置において、
    前記第１の半導体素子の前記第１電極と前記第１リード端子との間、前記第２の半導体素子の前記第２電極と前記第２リード端子との間、前記第１リード端子の、前記第１の半導体素子の前記第１電極が配置される側とは反対側の面、および前記第２リード端子の、前記第２の半導体素子の前記第２電極が配置される側とは反対側の面には同一材料からなる接合用めっき層が、それぞれ設けられている半導体装置。
  9. 請求項１に記載の半導体装置において、
    前記第１の半導体素子の前記第１電極と前記第１リード端子との間、前記第２の半導体素子の前記第２電極と前記第２リード端子との間には第１の接合用めっき層が設けられ、前記第１リード端子の、前記第１の半導体素子の前記第１電極が配置される側とは反対側の面、および前記第２リード端子の、前記第２の半導体素子の前記第２電極が配置される側とは反対側の面には、前記第１の接合用めっき層とは異なる金属による、第２の接合用めっき層が設けられている半導体装置。
  10. 請求項１に記載の半導体装置において、
    導電体をさらに備え、
    前記第１の半導体素子は、前記第１電極および前記第３電極が配置される側とは反対側に第５電極を有し、
    前記導電体は前記第５電極に接続される半導体装置。
  11. 請求項１０に記載の半導体装置において、
    前記導電体は、前記第１の半導体素子が配置される側の反対側に前記第２樹脂から露出する上面を有する半導体装置。
  12. 請求項１０または請求項１１に記載の半導体装置において、
    前記少なくとも１つの第１の半導体素子は少なくとも１つの対になる半導体素子を含み、
    前記導電体は、前記対になる半導体素子のうちの一方が有する前記第５電極と、前記対になる半導体素子のうちの他方が有する前記第１電極とを接続する半導体装置。
  13. 請求項１２に記載の半導体装置において、
    複数の対になる半導体素子が含まれる半導体装置。
  14. 請求項１３に記載の半導体装置において、
    前記第２の半導体素子は、前記複数の対になる半導体素子を駆動制御する制御用半導体素子であり、
    前記複数の対になる半導体素子および前記制御用半導体素子により構成される電力変換部を備える半導体装置。
  15. 第１リード端子および第２リード端子が第１樹脂により保持されたリード端子封止体を形成することと、
    前記リード端子封止体の前記第１リード端子に第１の半導体素子の第１電極を接続することと、
    前記リード端子封止体の前記第２リード端子に第２の半導体素子の第２電極を接続することと、
    前記第１の半導体素子、前記第２の半導体素子、および前記リード端子封止体の、前記第１の半導体素子と前記第２の半導体素子側の面を第２樹脂により封止することと、
    さらに、前記第１樹脂により保持された接続導体を形成することを含み、
    前記接続導体は前記第１の半導体素子の第３電極と前記第２の半導体素子の第４電極とを接続する半導体装置の製造方法。
  16. 請求項１５に記載の半導体装置の製造方法において、
    さらに、前記第１リード端子、前記第２リード端子および前記接続導体をリードフレームから形成することを含む半導体装置の製造方法。
  17. 請求項１５に記載の半導体装置の製造方法において、さらに、
    前記第１リード端子および前記第２リード端子をリードフレームから形成することと、
    前記接続導体をめっきにより形成することとを含む半導体装置の製造方法。
  18. 請求項１５から請求項１７までのいずれか一項に記載の半導体装置の製造方法において、
    前記リード端子封止体の前記第１リード端子に前記第１の半導体素子の前記第１電極を接合する前、および前記リード端子封止体の前記第２リード端子に前記第２の半導体素子の前記第２電極を接合する前に、前記第１リード端子および前記第２リード端子の上下両面に、接合用めっき層を同一の工程で形成することをさらに含み、
    前記第１リード端子の前記上下両面のうちの上面は、前記第１の半導体素子の前記第１電極が接合される面であって、前記第１リード端子の前記上下両面のうちの下面の反対側の面であり、
    前記第２リード端子の前記上下両面のうちの上面は、前記第２の半導体素子の前記第２電極が接合される面であって、前記第２リード端子の前記上下両面のうちの下面の反対側の面である半導体装置の製造方法。
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