JP6702714B2 - Semiconductor resistance abnormality detection device - Google Patents

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Description

本発明は、製造される製品である半導体の検査において異常高抵抗を示すが断線には陥っていない半不良（「ソフトオープン不良」ともいう）を検出するための半導体の抵抗異常検出装置に関する。 The present invention relates to a semiconductor resistance abnormality detecting device for detecting a semi-defective (also referred to as a “soft open defect”) that exhibits an abnormally high resistance but does not fall into a disconnection in an inspection of a manufactured product.

近年、トランジスタや配線の寸法縮小により、チップ間とチップ内の双方に対して、微細シリコンＣＭＯＳ素子における電気特性の変動が重要となっている。そのため、アドレス指定可能なテストアレイ構造を使うことが、ばらつきを特徴付ける点から不可欠になっている。テストアレイ構造は、歩留り管理からもまた重要である。テストアレイ構造は、配線構造の開放/短絡や半不良を検出して場所を同定するためにも使用される。 In recent years, due to the reduction in dimensions of transistors and wirings, fluctuations in electrical characteristics in a fine silicon CMOS device have become important both between chips and within a chip. Therefore, the use of addressable test array structures has become essential in characterizing variability. Test array structures are also important for yield management. The test array structure is also used to detect open/short circuits and semi-defectives in the wiring structure to identify the location.

前述の電気特性の変動となる原因として、完全開放状態ではない異常高抵抗を示す抵抗素子の欠陥である前記半不良が特に問題視される。この半不良は、検出が難しいが、製品信頼性のために非常に重要である。というのも、半不良は製品動作をした後に完全不良に変化する可能性があるためである。そのため、プロセス開発の早い段階から半不良は、注意深く管理されなければならない。 As a cause of the above-mentioned change in electrical characteristics, the above-mentioned semi-defect, which is a defect of a resistance element that exhibits an abnormally high resistance that is not in a completely open state, is regarded as a particular problem. This semi-defect is difficult to detect, but is very important for product reliability. The reason is that the semi-defective may change into a complete defect after the product is operated. Therefore, from the early stages of process development, semi-defects must be carefully managed.

前記半不良を検出する検出装置が既に発表されている。この検出装置は、配線Ｖｉａでの半不良を検出するためのアドレス指定可能なテストアレイ構造になっている。このアレイ構造は、測定効率を向上させるために二重入れ子アレイ構造になっており、図５（ａ），（ｂ）に示している。図５（ａ）では、Ｘ、Ｙ方向のそれぞれに配置された５ｔｏ３２ビット変換主デコーダ１００により選択される多数の単位ブロック１０１が、マトリクス状（格子状）に配置されている。また、前記各単位ブロック１０１は、図５（ｂ）に示すように、Ｘ、Ｙ方向のそれぞれに配置された３ｔｏ８ビット変換副デコーダ１０２により選択される８×８（＝６４）個の単位セル１０３がマトリクス状（格子状）に配置されている。 A detection device for detecting the semi-defective has already been announced. This detection device has an addressable test array structure for detecting a semi-defective on the wiring Via. This array structure has a double nested array structure in order to improve the measurement efficiency and is shown in FIGS. 5(a) and 5(b). In FIG. 5A, a large number of unit blocks 101 selected by the 5 to 32 bit conversion main decoder 100 arranged in each of the X and Y directions are arranged in a matrix (lattice). Further, each unit block 101 has 8×8 (=64) unit cells selected by the 3 to 8 bit conversion sub-decoders 102 arranged in the X and Y directions, respectively, as shown in FIG. 5B. 103 are arranged in a matrix (lattice).

前記構成の単位ブロック１０１と単位セル１０３とは、異なる２つのモード、つまり直列接続素子測定モードと単位素子測定モードとを切り替えて検出動作する。まず、直列接続素子測定モードで検出動作させることになるが、その直列接続素子測定モードで検出動作するためには、図６に示すように、１つの単位ブロック１０１を構成する３２個の単位セル１０３が直列に接続され、１つの単位ブロック１０１に対して２つのチェーン回路１０４，１０４を作り、それら２つのチェーン回路１０４，１０４のそれぞれに電流を流して、検出動作させることになる。全ての単位ブロック１０１の検出動作後に、特定の単位ブロック１０１に半不良の単位セル１０３があると検出された場合には、単位素子測定モードに切り替えて、前記検出された単位セル１０３を含む３２個全てのセル１０３に電流を流して半不良の単位セルを検出する（例えば、非特許文献１参照）。 The unit block 101 and the unit cell 103 configured as described above switch between two different modes, that is, a series connection element measurement mode and a unit element measurement mode to perform detection operation. First, the detection operation is performed in the series connection element measurement mode, but in order to perform the detection operation in the series connection element measurement mode, as shown in FIG. 6, 32 unit cells forming one unit block 101 are provided. 103 are connected in series, two chain circuits 104 and 104 are formed for one unit block 101, and a current is passed through each of these two chain circuits 104 and 104 to perform a detection operation. When it is detected that there is a semi-defective unit cell 103 in a specific unit block 101 after the detection operation of all the unit blocks 101, the unit element measurement mode is switched to and the detected unit cell 103 is included. A current is passed through all the cells 103 to detect a semi-defective unit cell (see Non-Patent Document 1, for example).

「Analysis of Soft Failures in Low-Resistance Interconnect Vias Using Doubly Nesting Arrays」、(IEEE TRANSACTIONS ON SEMICONDUCTOR MANUFACTURING,VOL.27,NO.2,MAY 2014)``Analysis of Soft Failures in Low-Resistance Interconnect Vias Using Doubly Nesting Arrays'', (IEEE TRANSACTIONS ON SEMICONDUCTOR MANUFACTURING,VOL.27,NO.2,MAY 2014)

上記非特許文献１の検出装置では、二重入れ子アレイ構造であるだけでなく、単位ブロック１０１を２つのチェーン回路１０４，１０４から構成しなければならない。更には、前記２つのチェーン回路１０４，１０４を切り替えるためのスイッチ回路も必要になる。そのため、周辺回路が非常に複雑になり、周辺回路の占有面積が多く、評価用面積が狭くなるだけでなく、評価パターンを作成する負荷が非常に重くなるという不都合があった。また、周辺回路の複雑化により、過電流を印加して劣化試験を行うことができない不都合もあった。 In the detection device of Non-Patent Document 1 described above, not only the double nested array structure but also the unit block 101 must be composed of two chain circuits 104, 104. Furthermore, a switch circuit for switching the two chain circuits 104, 104 is also required. As a result, the peripheral circuit becomes very complicated, the occupied area of the peripheral circuit is large, the evaluation area becomes small, and the load for creating the evaluation pattern becomes very heavy. Further, there is also a disadvantage that the deterioration test cannot be performed by applying an overcurrent due to the complication of the peripheral circuit.

本発明が前述の状況に鑑み、解決しようとするところは、周辺回路の簡素化を図ることができる半導体の抵抗異常検出装置を提供することにある。 The present invention has been made in view of the above circumstances, and it is an object of the present invention to provide a semiconductor resistance abnormality detection device capable of simplifying a peripheral circuit.

本発明の半導体の抵抗異常検出装置は、前述の課題解決のために、検査対象となる複数の抵抗素子が直列接続されてなる半導体素子の多数を配置して構成される半導体の抵抗異常を検出する装置であって、前記多数の半導体素子のうちの特定の半導体素子を選択し該選択された半導体素子に電流を流すべく、該各半導体素子の両端に接続される選択スイッチと、前記各抵抗素子の抵抗値を測定すべく、該各抵抗素子の一端側及び他端側に接続される測定スイッチと、前記選択スイッチで選択された半導体素子が良又は不良であるかを評価する半導体素子評価手段と、該半導体素子評価手段で不良であると評価された半導体素子を構成する複数の抵抗素子のそれぞれを前記測定スイッチで測定した結果に基づいて良又は不良であるかを評価する抵抗素子評価手段と、を備え、前記抵抗素子評価手段で不良であると評価された複数の抵抗素子に過電流を印加して劣化試験を行うことで半導体の抵抗異常を検出することを特徴としている。
また、前記選択スイッチおよび／または前記測定スイッチの少なくとも一部が、双方向アナログスイッチから構成されていてもよい。 In order to solve the above-mentioned problems, the semiconductor resistance abnormality detecting device of the present invention detects a resistance abnormality of a semiconductor configured by arranging a large number of semiconductor elements in which a plurality of resistance elements to be inspected are connected in series. A device for selecting a specific semiconductor element among the plurality of semiconductor elements and selecting switches connected to both ends of each of the semiconductor elements in order to pass a current through the selected semiconductor element, and the resistors. In order to measure the resistance value of the element, a measurement switch connected to one end side and the other end side of each resistance element, and a semiconductor element evaluation for evaluating whether the semiconductor element selected by the selection switch is good or bad And a resistance element evaluation for evaluating whether each of a plurality of resistance elements constituting the semiconductor element evaluated to be defective by the semiconductor element evaluation means is good or bad based on the result of measurement by the measurement switch. And a resistance abnormality of the semiconductor is detected by performing an deterioration test by applying an overcurrent to the plurality of resistance elements evaluated to be defective by the resistance element evaluation means .
Further, at least a part of the selection switch and/or the measurement switch may be configured by a bidirectional analog switch.

上記構成によれば、選択スイッチによって、選択された半導体素子に電流を流すことによって、半導体素子の抵抗値を測定することができる。また、測定スイッチによって、半導体素子を構成する各抵抗素子の抵抗値を測定することができる。そして、半導体素子評価手段によって、選択スイッチで選択された半導体素子が良又は不良であるかを評価することができる。前記不良であると評価された半導体素子がある場合には、抵抗素子評価手段が、測定スイッチで不良の半導体素子を構成する全ての抵抗素子の抵抗値を測定した結果に基づいて、不良とみなされている抵抗素子を見つけ出す。要するに、検出装置を、半導体素子を選択する選択スイッチと、半導体素子を構成する各抵抗素子の抵抗値を測定するための測定スイッチとを有する１つの回路で構成することによって、周辺回路の簡素化を図ることができる。これによって、周辺回路の占有面積が少なく、評価用面積を広く取ることができ、評価パターンを作成する負荷が非常に軽くなる。また、周辺回路の簡素化により、第１選択スイッチ及び第２選択スイッチにより抵抗素子に過電流を印加して劣化試験を行うことができる。 According to the above configuration, the resistance value of the semiconductor element can be measured by causing a current to flow through the selected semiconductor element by the selection switch. Moreover, the resistance value of each resistance element which comprises a semiconductor element can be measured with a measurement switch. Then, the semiconductor element evaluation means can evaluate whether the semiconductor element selected by the selection switch is good or bad. If there is a semiconductor element evaluated to be defective, the resistance element evaluation means, based on the result of measuring the resistance value of all the resistance elements constituting the defective semiconductor element with the measurement switch, considered as defective. Find out the resistive element that is being used. In short, by simplifying the peripheral circuit by configuring the detection device with one circuit having a selection switch for selecting a semiconductor element and a measurement switch for measuring the resistance value of each resistance element forming the semiconductor element. Can be planned. As a result, the area occupied by the peripheral circuits is small, the evaluation area can be made large, and the load for creating the evaluation pattern becomes extremely light. Further, by simplifying the peripheral circuit, the deterioration test can be performed by applying the overcurrent to the resistance element by the first selection switch and the second selection switch.

また、本発明の半導体の抵抗異常検出装置は、前記半導体素子評価手段が、前記全ての半導体素子の抵抗値を求め、それら全ての抵抗値の平均値に対して所定範囲から外れる抵抗値の半導体素子を抽出して不良であると評価する手段であってもよい。 Further, in the semiconductor resistance abnormality detecting device of the present invention, the semiconductor element evaluation means obtains the resistance values of all the semiconductor elements, and the semiconductors having the resistance values outside the predetermined range with respect to the average value of all the resistance values. It may be a means for extracting an element and evaluating it as defective.

上記のように、半導体素子評価手段で、全ての半導体素子の抵抗値を求め、それら全ての抵抗値の平均値に対して所定範囲から外れる抵抗値の半導体素子を抽出して不良であると評価するので、半導体素子のバラツキを考慮した状態で不良の半導体素子を抽出し易い。 As described above, in the semiconductor element evaluation means, the resistance values of all the semiconductor elements are obtained, and the semiconductor elements having a resistance value outside the predetermined range with respect to the average value of all the resistance values are extracted and evaluated as defective. Therefore, a defective semiconductor element can be easily extracted in consideration of variations in the semiconductor element.

また、本発明の半導体の抵抗異常検出装置は、前記抵抗素子評価手段が、前記不良であると評価された半導体素子を構成する全ての抵抗素子の抵抗値を求め、それら全ての抵抗値の平均値に対して所定範囲から外れる抵抗値の抵抗素子を抽出して不良であると評価する手段であってもよい。 Further, the semiconductor resistance abnormality detecting device of the present invention, the resistance element evaluation means, obtains the resistance value of all the resistance elements constituting the semiconductor element evaluated as defective, the average of all the resistance values A means for extracting a resistance element having a resistance value out of a predetermined range with respect to the value and evaluating it as defective may be used.

上記構成のように、抵抗素子評価手段で、不良であると評価された半導体素子を構成する全ての抵抗素子の抵抗値を求め、それら全ての抵抗値の平均値に対して所定範囲から外れる抵抗値の抵抗素子を抽出して不良であると評価するので、抵抗素子のバラツキを考慮した状態で不良の抵抗素子を抽出し易い。 As in the above configuration, in the resistance element evaluation means, the resistance value of all the resistance elements constituting the semiconductor element evaluated to be defective is obtained, and the resistance value outside the predetermined range with respect to the average value of all the resistance values. Since the resistance element having the value is extracted and evaluated as defective, it is easy to extract the defective resistance element in consideration of the variation of the resistance elements.

本発明によれば、検出装置を、半導体装置を選択する選択スイッチと、半導体装置を構成する各抵抗素子の抵抗値を測定するための測定スイッチとを有するだけの１つの簡素な回路で構成することによって、周辺回路の簡素化を図ることができる半導体の抵抗異常検出装置を提供することができる。 According to the present invention, the detection device is configured by one simple circuit having only the selection switch for selecting the semiconductor device and the measurement switch for measuring the resistance value of each resistance element forming the semiconductor device. As a result, it is possible to provide a semiconductor resistance abnormality detection device capable of simplifying the peripheral circuit.

本発明の半導体の抵抗異常検出装置の概略図である。It is a schematic diagram of a semiconductor resistance abnormality detection device of the present invention. 同検出装置の構成を示すブロックである。It is a block which shows the structure of the same detection apparatus. 同検出装置による検出動作を示すフローチャートである。It is a flowchart which shows the detection operation by the same detection apparatus. 他の実施形態の半導体の抵抗異常検出装置の概略図である。It is a schematic diagram of a semiconductor resistance abnormality detection device of another embodiment. （ａ），（ｂ）は従来の検出装置を示す概略図である。(A), (b) is a schematic diagram showing the conventional detecting device. 従来の単位セルの回路図である。It is a circuit diagram of a conventional unit cell.

図１は、半導体の抵抗異常検出装置１（以下、単に検出装置という）の概略図を示している。この検出装置１は、検査対象となる複数（例えば３１個であるが、２個以上の任意の個数であってもよい。図１では、２個のみ図示している）の抵抗素子２が直列接続されてなる半導体素子３の多数（図１では４個のみ図示）をマトリクス状（格子状）に配置して構成される半導体の抵抗異常を検出するための装置である。 FIG. 1 is a schematic diagram of a semiconductor resistance abnormality detection device 1 (hereinafter, simply referred to as a detection device). In this detection device 1, a plurality of resistance elements 2 (for example, 31 pieces, but an arbitrary number of two or more pieces; only two pieces are shown in FIG. 1) to be inspected are connected in series. This is a device for detecting a resistance abnormality of a semiconductor configured by arranging a large number (only four are shown in FIG. 1) of connected semiconductor elements 3 in a matrix form (lattice form).

具体的には、検出装置１は、多数の半導体素子３のうちの特定の半導体素子３を選択し、選択された半導体素子３に電流を流すべく、各半導体素子３の両端に接続される２個の第１選択スイッチ４，５と、各抵抗素子２の抵抗値を測定すべく、各抵抗素子２の一端側及び他端側に接続される測定スイッチ６（抵抗素子２数の数よりも１つ多い個数）と、全ての測定スイッチ６のうちの特定の測定スイッチ６に流れる電流、もしくは測定スイッチ６近傍で充電される電位、もしくは電圧を出力側（後述する出力線２８側）へ出力するための第２選択スイッチ７と、を備えている。図１に示す４個の半導体素子３の構成は、いずれも同一であり、右上の半導体素子３のみ拡大図で示している。尚、前記測定スイッチ６の制御端子に、電位、もしくは電圧をかけることによって、前記測定スイッチ６の切り替え制御することになるが、場合によっては、電流によって測定スイッチ６の切り替え制御することも可能である。 Specifically, the detection device 1 selects a specific semiconductor element 3 from among a large number of semiconductor elements 3 and is connected to both ends of each semiconductor element 3 in order to pass a current through the selected semiconductor element 3. In order to measure the resistance values of the first selection switches 4 and 5 and the resistance elements 2, the measurement switches 6 connected to one end side and the other end side of each resistance element 2 (rather than the number of resistance elements 2). One more) and the current flowing through a specific measurement switch 6 among all the measurement switches 6 or the potential or voltage charged in the vicinity of the measurement switches 6 is output to the output side (the output line 28 side described later). And a second selection switch 7 for operating. The configurations of the four semiconductor elements 3 shown in FIG. 1 are the same, and only the upper right semiconductor element 3 is shown in an enlarged view. It should be noted that the switching of the measuring switch 6 is controlled by applying a potential or a voltage to the control terminal of the measuring switch 6, but in some cases, the switching of the measuring switch 6 can be controlled by an electric current. is there.

第１選択スイッチ４，５、測定スイッチ６、第２選択スイッチ７は、双方向アナログスイッチから構成されている。双方向アナログスイッチは、制御端子を備え、その制御端子へ電流を供給することによって、一方の入出力端子と他方の入出力端子との間を導通状態にして一方の入出力端子から他方の入出力端子へ（又は他方の入出力端子から一方の入出力端子へ）電流が流れるようにし、制御端子への電流の供給を遮断することによって、一方の入出力端子と他方の入出力端子との間を非導通状態にして電流が流れないようにしている。尚、第１選択スイッチ４，５への２本の配線（ｃｅｌｌ）及び第２選択スイッチ７への配線（ｃｅｌｌ）は、図１の拡大図の左上の端子の配線（ｃｅｌｌ）に接続されている。尚、双方向アナログスイッチは、前記のように制御端子に電流を供給することにより切り替えられる他、電位もしくは電圧を供給することによって、切り替えられる。 The first selection switches 4, 5, the measurement switch 6, and the second selection switch 7 are bidirectional analog switches. The bidirectional analog switch has a control terminal, and by supplying a current to the control terminal, the one input/output terminal and the other input/output terminal are brought into a conductive state, and one input/output terminal is connected to the other input/output terminal. By making the current flow to the output terminal (or from the other input/output terminal to one input/output terminal) and cutting off the supply of the current to the control terminal, one input/output terminal and the other input/output terminal The gap between them is made non-conductive so that no current flows. The two wirings (cell) to the first selection switches 4 and 5 and the wiring (cell) to the second selection switch 7 are connected to the wiring (cell) at the upper left terminal in the enlarged view of FIG. There is. The bidirectional analog switch can be switched by supplying a current to the control terminal as described above or by supplying a potential or voltage.

また、検出装置１は、測定対象となる半導体素子３を選択するための列レコーダ８と、行レコーダ９とを備えている。 The detection device 1 also includes a column recorder 8 for selecting the semiconductor element 3 to be measured and a row recorder 9.

行レコーダ９に接続され、図１において水平方向に延びる下側の第１ビット線ｂ１に、下側の左右２個の半導体素子３，３の左上の端子から延びる線１０，１０が接続されている。また、行レコーダ９に接続される図１において水平方向に延びる上側の第２ビット線ｂ２に、上側の左右２個の半導体素子３，３の左上の端子から延びる線１１，１１が接続されている。 To the lower first bit line b1 connected to the row recorder 9 and extending horizontally in FIG. 1, the lines 10 and 10 extending from the upper left terminals of the two lower left and right semiconductor elements 3 and 3 are connected. There is. In addition, lines 11 and 11 extending from the upper left terminals of the upper and lower two semiconductor elements 3 and 3 are connected to the upper second bit line b2 extending in the horizontal direction in FIG. 1 connected to the row recorder 9. There is.

左側の上下２個の半導体素子３，３の左側の第１選択スイッチ４（図１の拡大図参照）に接続される左下の端子から延びる線１２，１２が、図１において上下方向に延びる第３の線１３に接続されている。第３の線１３の一端（図１では下端）が第１電流Ｉ１を流す第１電流供給線１４に第３スイッチ（双方向アナログスイッチ）１５を介して接続されている。 Lines 12 and 12 extending from the lower left terminal connected to the first selection switch 4 on the left side (see the enlarged view of FIG. 1) of the upper and lower two semiconductor elements 3 and 3 on the left side extend in the vertical direction in FIG. 3 is connected to line 13. One end (lower end in FIG. 1) of the third line 13 is connected to a first current supply line 14 through which the first current I 1 flows via a third switch (bidirectional analog switch) 15.

右側の上下２個の半導体素子３，３の左側の第１選択スイッチ４（図１の拡大図参照）に接続される左下の端子から延びる線１６，１６が、図において上下方向に延びる第４の線１７に接続されている。第４の線１７の一端（図１では下端）が第１電流Ｉ１を流す第２電流供給線１８に第４スイッチ（双方向アナログスイッチ）１９を介して接続されている。 Lines 16 and 16 extending from the lower left terminal connected to the first selection switch 4 on the left side of the upper and lower two semiconductor elements 3 and 3 on the right side (see the enlarged view of FIG. 1) are the fourth lines extending in the vertical direction in the figure. Connected to line 17. One end (the lower end in FIG. 1) of the fourth line 17 is connected to a second current supply line 18 for flowing the first current I 1 via a fourth switch (bidirectional analog switch) 19.

左側の上下２個の半導体素子３，３の右側の第１選択スイッチ５（図１の拡大図参照）に接続される右下の端子から延びる線２０，２０が、図１において上下方向に延びる第５の線２１に接続されている。第５の線２１の一端（図１では下端）が第２電流Ｉ２を流す第２電流供給線１８に第５スイッチ（双方向アナログスイッチ）２２を介して接続されている。 Lines 20 and 20 extending from the lower right terminal connected to the first selection switch 5 on the right side of the upper and lower two semiconductor elements 3 and 3 on the left side (see the enlarged view of FIG. 1) extend in the vertical direction in FIG. It is connected to the fifth line 21. One end (the lower end in FIG. 1) of the fifth line 21 is connected to the second current supply line 18 for flowing the second current I 2 via the fifth switch (bidirectional analog switch) 22.

右側の上下２個の半導体素子３，３の右側の第１選択スイッチ５（図１の拡大図参照）に接続される右下の端子から延びる線２３，２３が、図１において上下方向に延びる第６の線２４に接続されている。第６の線２４の一端が第２電流Ｉ２を流す第２電流供給線１８に第６スイッチ（双方向アナログスイッチ）２５を介して接続されている。 Lines 23 and 23 extending from the lower right terminal connected to the right first selection switch 5 (see the enlarged view of FIG. 1) of the upper and lower two semiconductor elements 3 and 3 on the right side extend in the vertical direction in FIG. It is connected to the sixth line 24. One end of the sixth line 24 is connected to the second current supply line 18 for flowing the second current I 2 via the sixth switch (bidirectional analog switch) 25.

左側の上下２個の半導体素子３，３の第２選択スイッチ７（図１の拡大図参照）に接続される右上の端子から延びる線２６，２６が、図１において上下方向に延びる第７の線２７に接続されている。第７の線２７の一端（図１では下端）が出力線２８に第７スイッチ（双方向アナログスイッチ）２９を介して接続されている。 Lines 26, 26 extending from the upper right terminal connected to the second selection switch 7 (see the enlarged view of FIG. 1) of the upper and lower two semiconductor elements 3, 3 on the left side are the seventh lines extending in the vertical direction in FIG. It is connected to line 27. One end (lower end in FIG. 1) of the seventh line 27 is connected to the output line 28 via a seventh switch (bidirectional analog switch) 29.

右側の上下２個の半導体素子３，３の第２選択スイッチ７（図１の拡大図参照）に接続される右上の端子から延びる線３０，３０が、図１において上下方向に延びる第８の線３１に接続されている。第８の線３１の一端（図１では下端）が出力線２８に第８スイッチ（双方向アナログスイッチ）３２を介して接続されている。 Lines 30 and 30 extending from the upper right terminal connected to the second selection switch 7 (see the enlarged view of FIG. 1) of the upper and lower two semiconductor elements 3 and 3 on the right side are the eighth lines extending vertically in FIG. It is connected to the line 31. One end (lower end in FIG. 1) of the eighth line 31 is connected to the output line 28 via an eighth switch (bidirectional analog switch) 32.

第３スイッチ１５、第５スイッチ２２、第７スイッチ２９の制御端子に、列デコーダ８から延びる第１ワード線ａ１に接続されている。また、第４スイッチ１９、第６スイッチ２５、第８スイッチ３２の制御端子に、列レコーダ８から延びる第２ワード線ａ２に接続されている。 The control terminals of the third switch 15, the fifth switch 22, and the seventh switch 29 are connected to the first word line a1 extending from the column decoder 8. Further, the control terminals of the fourth switch 19, the sixth switch 25, and the eighth switch 32 are connected to the second word line a2 extending from the column recorder 8.

また、検出装置１には、図２に示すように、前記４つのスイッチ４，５，６，７の他、第１選択スイッチ４，５で選択された半導体素子３が良又は不良であるかを評価する半導体素子評価手段３３と、半導体素子評価手段３３で不良であると評価された半導体素子３を構成する複数の抵抗素子２を第２選択スイッチ７で選択して選択された抵抗素子２が良又は不良であるかを評価する抵抗素子評価手段３４と、を備えている。これら２つの手段３３，３４は、検出装置１に備えている制御部３５に記憶されている。 Further, in the detection device 1, as shown in FIG. 2, whether the semiconductor element 3 selected by the first selection switches 4,5 other than the four switches 4, 5, 6, 7 is good or defective. And the resistance element 2 selected by selecting the plurality of resistance elements 2 constituting the semiconductor element 3 evaluated to be defective by the semiconductor element evaluation means 33 by the second selection switch 7. And a resistance element evaluation unit 34 for evaluating whether or not is good or bad. These two means 33, 34 are stored in the control unit 35 provided in the detection device 1.

半導体素子評価手段３３は、全ての半導体素子３の抵抗値を求め、それら全ての抵抗値の平均値に対して所定範囲から外れる抵抗値の半導体素子３を抽出して不良であると評価する手段である。 The semiconductor element evaluation means 33 obtains resistance values of all the semiconductor elements 3 and extracts semiconductor elements 3 having resistance values out of a predetermined range with respect to the average value of all the resistance values and evaluates them as defective. Is.

また、抵抗素子評価手段３４は、半導体素子評価手段３３で不良であると評価された半導体素子３を構成する全ての抵抗素子２の抵抗値を求め、それら全ての抵抗値の平均値に対して所定範囲から外れる抵抗値の抵抗素子２を抽出して不良であると評価する手段である。 Further, the resistance element evaluation unit 34 obtains the resistance values of all the resistance elements 2 constituting the semiconductor element 3 evaluated as defective by the semiconductor element evaluation unit 33, and with respect to the average value of all the resistance values. It is a means for extracting a resistance element 2 having a resistance value outside a predetermined range and evaluating it as defective.

検出装置１で半導体の抵抗異常を検出するには、まず、図１の例えば４個の半導体素子３の中から測定する対象となる半導体素子３を、列デコーダ８及び行レコーダ９により特定する。次に、選択した半導体素子３を構成する全ての個数の抵抗素子２に所定の電流Ｉ１（例えば、Ｉ１＞Ｉ２としておく）を流す。このとき、図１の拡大図に示すように、左端の抵抗素子２の左側の電位ＶＡと右端の抵抗素子２の右側の電位ＶＺを測定する。そして、制御部３５は、全ての個数の抵抗素子２の抵抗値Ｒ１をオームの式に当てはめ、Ｒ１＝（ＶＡ−ＶＺ）／Ｉ１から算出できる。４つの半導体素子３の抵抗値が全て出揃うと、前述の半導体素子評価手段３３により評価する。半導体素子評価手段３３で、不良の半導体素子３が抽出されると、抽出された半導体素子３の全ての抵抗素子２の抵抗値を求める。具体的には、前述同様に、各抵抗素子２に所定の電流Ｉ２を流し、そのときの両端の電位を測定し、それら両端の電位から電位差（電圧）を算出し、算出した電位差（電圧）を流した電流値で割ることによって各抵抗素子２の抵抗値を算出することができる。具体的には、例えば図１において左端の抵抗素子２に電流Ｉ２を流して電位ＶＡとＶＢとを求める。これにより左端の抵抗素子２の抵抗値Ｒ２＝（ＶＡ−ＶＢ）／Ｉ２を算出することができる。全ての抵抗素子２の抵抗値Ｒ２の算出が終了すると、抵抗素子評価手段３４により不良の抵抗素子２を抽出する。 In order to detect the resistance abnormality of the semiconductor by the detection apparatus 1, first, the semiconductor element 3 to be measured is specified by the column decoder 8 and the row recorder 9 from the four semiconductor elements 3 in FIG. Next, a predetermined current I 1 (for example, I 1 >I 2 ) is applied to all the resistance elements 2 of the selected semiconductor element 3. At this time, as shown in the enlarged view of FIG. 1, the potential V A on the left side of the resistance element 2 at the left end and the potential V Z on the right side of the resistance element 2 at the right end are measured. Then, the control unit 35 applies the resistance value R1 of the resistance element 2 of all number in equation ohms, can be calculated from R1 = (V A -V Z) / I 1. When all the resistance values of the four semiconductor elements 3 have been obtained, the semiconductor element evaluation means 33 described above evaluates them. When the defective semiconductor element 3 is extracted by the semiconductor element evaluation means 33, the resistance values of all the resistance elements 2 of the extracted semiconductor element 3 are obtained. Specifically, as described above, a predetermined current I 2 is passed through each resistance element 2, the potentials at both ends at that time are measured, the potential difference (voltage) is calculated from the potentials at both ends, and the calculated potential difference (voltage It is possible to calculate the resistance value of each resistance element 2 by dividing the value of () by the flowing current value. Specifically, determining the potential V A and V B by applying a current I 2 to the resistance element 2 in the left end in FIG. 1, for example. Thus leftmost resistance R2 = (V A -V B) of the resistance element 2 / I 2 can be calculated. When the calculation of the resistance values R2 of all the resistance elements 2 is completed, the resistance element evaluation unit 34 extracts the defective resistance element 2.

次に、検出装置１により不良の抵抗素子２を検出することを図３に示すフローチャートにより説明する。 Next, the detection of the defective resistance element 2 by the detection device 1 will be described with reference to the flowchart shown in FIG.

検出が開始されると、半導体内の全ての半導体素子３における抵抗値を測定する（ステップＳ１）。全ての半導体素子３の抵抗測定が終了すると、全ての抵抗値の分布を作成し、その抵抗値分布に局所平均値除去作業（例えば画素系Ｈｉｇｈ Ｐａｓｓ Ｆｉｌｔｅｒ）を適用する（ステップＳ２）。適用後、抵抗値が大きい半導体素子の順に番号付けを行う（ステップＳ３）。番号付け後に、前述した半導体素子評価手段３３により評価し、不良の半導体素子３があるかどうかを確認する（ステップＳ４）。不良の半導体素子３が無ければ、検出作業を終了する。不良の半導体素子３があれば、該当する半導体素子３を抽出する（ステップＳ５）。抽出された半導体素子３内の全抵抗素子２の局所電位を前述したように測定して各抵抗素子２の抵抗値Ｒ２を算出する（ステップＳ６）。算出が終了すると、全抵抗素子２の抵抗値Ｒ２を抵抗素子評価手段３４により評価して、不良の抵抗素子２を同定（特定）して（ステップＳ７）、検出作業を終了する。 When the detection is started, the resistance values of all the semiconductor elements 3 in the semiconductor are measured (step S1). When the resistance measurement of all the semiconductor elements 3 is completed, a distribution of all resistance values is created, and a local average value removal operation (for example, pixel system High Pass Filter) is applied to the resistance value distribution (step S2). After application, numbering is performed in order of the semiconductor element having the largest resistance value (step S3). After the numbering, the semiconductor element evaluation means 33 described above evaluates and confirms whether or not there is a defective semiconductor element 3 (step S4). If there is no defective semiconductor element 3, the detection work is ended. If there is a defective semiconductor element 3, the corresponding semiconductor element 3 is extracted (step S5). The local potential of all the resistance elements 2 in the extracted semiconductor element 3 is measured as described above to calculate the resistance value R2 of each resistance element 2 (step S6). When the calculation is completed, the resistance value R2 of all the resistance elements 2 is evaluated by the resistance element evaluation means 34 to identify (specify) the defective resistance element 2 (step S7), and the detection operation is ended.

尚、本発明は、前記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変更が可能である。 The present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the gist of the present invention.

例えば、４つの双方向アナログスイッチ４，５，６，７を、一方向スイッチから構成してもよい。 For example, the four bidirectional analog switches 4, 5, 6, 7 may be configured by unidirectional switches.

前記実施形態では、半導体素子３をマトリクス状（格子状）に配置したが、図４に示すように、４個の半導体素子３を一列状に所定間隔を置いて配置して並列接続した構成でもよい。図４では、半導体素子３を構成する抵抗素子２を６個備えたものを示している。また、図４において各半導体素子３の両端には、前述した双方向アナログスイッチ４，５を備えている。また、上から１番目の半導体素子３と上から２番目の半導体素子３の両端の合流部には、一対の双方向アナログスイッチ３６，３７を備え、上から３番目の半導体素子３と上から４番目の半導体素子３の両端の合流部には、一対の双方向アナログスイッチ３６，３７を備えている。また、出力線へは第２選択スイッチ７から双方向アナログスイッチ３８を介して接続されている。また、図４のａ１，ａ２は、列レコーダ８に接続されるワード線であり、ｂ１，ｂ２は、行レコーダ９に接続されるビット線である。尚、説明しなかった他の部分で、前記実施形態と同一の部分には、同一の符号を付している。 In the above-described embodiment, the semiconductor elements 3 are arranged in a matrix (lattice), but as shown in FIG. 4, four semiconductor elements 3 may be arranged in a row at a predetermined interval and connected in parallel. Good. In FIG. 4, six resistance elements 2 forming the semiconductor element 3 are shown. Further, in FIG. 4, the bidirectional analog switches 4 and 5 described above are provided at both ends of each semiconductor element 3. In addition, a pair of bidirectional analog switches 36 and 37 are provided at the confluences of both ends of the first semiconductor element 3 from the top and the second semiconductor element 3 from the top, and the third semiconductor element 3 from the top and the semiconductor element 3 from the top are provided. A pair of bidirectional analog switches 36 and 37 are provided at the confluence portions on both ends of the fourth semiconductor element 3. Further, the output line is connected from the second selection switch 7 through the bidirectional analog switch 38. Further, a1 and a2 in FIG. 4 are word lines connected to the column recorder 8, and b1 and b2 are bit lines connected to the row recorder 9. It should be noted that, in other parts not described, the same parts as those in the above-described embodiment are designated by the same reference numerals.

１…抵抗異常検出装置、２…抵抗素子、３…半導体素子、４，５…第１選択スイッチ（双方向アナログスイッチ）、６…測定スイッチ、７…第２選択スイッチ、８…列レコーダ、９…行レコーダ、１０，１１，１２…線、１３…第３の線、１４…第１電流供給線、１５…第３スイッチ、１６…線、１７…第４の線、１８…第２電流供給線、１９…第４スイッチ、２０…線、２１…第５の線、２２…第５スイッチ、２３…線、２４…第６の線、２５…第６スイッチ、２６…線、２７…第７の線、２８…出力線、２９…第７スイッチ、３０…線、３１…第８の線、３２…第８スイッチ、３３…半導体素子評価手段、３４…抵抗素子評価手段、３５…制御部、３６，３７，３８…双方向アナログスイッチ、１００…ビット変換主デコーダ、１０１…単位ブロック、１０２…ビット変換副デコーダ、１０３…単位セル、１０４…チェーン回路、ａ１，ａ２…ワード線、ｂ１，ｂ２…ビット線 DESCRIPTION OF SYMBOLS 1... Resistance abnormality detection device, 2... Resistor element, 3... Semiconductor element, 4, 5... 1st selection switch (bidirectional analog switch), 6... Measurement switch, 7... 2nd selection switch, 8... Column recorder, 9 ... row recorder, 10, 11, 12... line, 13... third line, 14... first current supply line, 15... third switch, 16... line, 17... fourth line, 18... second current supply Line, 19... fourth switch, 20... line, 21... fifth line, 22... fifth switch, 23... line, 24... sixth line, 25... sixth switch, 26... line, 27... seventh , 28... Output line, 29... Seventh switch, 30... Line, 31... Eighth line, 32... Eighth switch, 33... Semiconductor element evaluation means, 34... Resistor element evaluation means, 35... Control section, 36, 37, 38... Bidirectional analog switch, 100... Bit conversion main decoder, 101... Unit block, 102... Bit conversion sub-decoder, 103... Unit cell, 104... Chain circuit, a1, a2... Word line, b1, b2 … Bit lines

Claims (3)

検査対象となる複数の抵抗素子が直列接続されてなる半導体素子の多数を配置して構成される半導体の抵抗異常を検出する装置であって、前記多数の半導体素子のうちの特定の半導体素子を選択し該選択された半導体素子に電流を流すべく、該各半導体素子の両端に接続される選択スイッチと、前記各抵抗素子の抵抗値を測定すべく、該各抵抗素子の一端側及び他端側に接続される測定スイッチと、を有し、
前記選択スイッチおよび前記測定スイッチの少なくとも一部が、双方向アナログスイッチから構成されるか、若しくは前記選択スイッチおよび前記測定スイッチの少なくとも一部が、一方向スイッチから構成され、
前記選択スイッチで選択された半導体素子が良又は不良であるかを評価する半導体素子評価手段と、該半導体素子評価手段で不良であると評価された半導体素子を構成する複数の抵抗素子のそれぞれを前記測定スイッチで測定した結果に基づいて良又は不良であるかを評価する抵抗素子評価手段と、を備え、
前記抵抗素子評価手段で不良であると評価された複数の抵抗素子に過電流を印加して劣化試験を行うことで半導体の抵抗異常を検出することを特徴とする半導体の抵抗異常検出装置。 A device for detecting a resistance abnormality of a semiconductor configured by arranging a large number of semiconductor elements in which a plurality of resistance elements to be inspected are connected in series, wherein a specific semiconductor element among the plurality of semiconductor elements Selection switches connected to both ends of each of the semiconductor elements to select and pass a current to the selected semiconductor element, and one end and the other end of each of the resistance elements to measure the resistance value of each of the resistance elements. Has a measurement switch connected to the side ,
At least a part of the selection switch and the measurement switch is composed of a bidirectional analog switch, or at least a part of the selection switch and the measurement switch is composed of a one-way switch,
A semiconductor element evaluation unit for evaluating whether the semiconductor element selected by the selection switch is good or defective, and a plurality of resistance elements constituting the semiconductor element evaluated as defective by the semiconductor element evaluation unit, respectively. And a resistance element evaluation means for evaluating whether it is good or bad based on the result measured by the measurement switch,
A resistance abnormality detecting device for a semiconductor, wherein a resistance abnormality of a semiconductor is detected by applying an overcurrent to a plurality of resistance elements evaluated to be defective by the resistance element evaluating means and performing a deterioration test. 前記半導体素子評価手段が、前記全ての半導体素子の抵抗値を求め、それら全ての抵抗値の平均値に対して所定範囲から外れる抵抗値の半導体素子を抽出して不良であると評価する手段であることを特徴とする請求項１に記載の半導体の抵抗異常検出装置。 The semiconductor element evaluation means is a means for determining resistance values of all the semiconductor elements, and extracting semiconductor elements having resistance values outside a predetermined range with respect to the average value of all the resistance values to evaluate as defective. The semiconductor resistance abnormality detecting device according to claim 1 , wherein: 前記抵抗素子評価手段が、前記不良であると評価された半導体素子を構成する全ての抵抗素子の抵抗値を求め、それら全ての抵抗値の平均値に対して所定範囲から外れる抵抗値の抵抗素子を抽出して不良であると評価する手段であることを特徴とする請求項１又は２に記載の半導体の抵抗異常検出装置。 The resistance element evaluation means obtains the resistance values of all the resistance elements constituting the semiconductor element evaluated to be defective, and the resistance elements having a resistance value outside the predetermined range with respect to the average value of all the resistance values. 3. The semiconductor resistance abnormality detecting device according to claim 1 or 2 , which is a means for extracting and evaluating as defective.
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