JP2015225990A - Semiconductor device and evaluation method of the same - Google Patents
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Abstract
Description
本発明は、半導体装置及びその評価方法、特に、複数の高耐圧トランジスタを並列接続することにより構成されるパワーデバイスの歩留りを改善する半導体装置及びその評価方法に関する。 The present invention relates to a semiconductor device and an evaluation method thereof, and more particularly, to a semiconductor device that improves the yield of a power device configured by connecting a plurality of high voltage transistors in parallel and an evaluation method thereof.
パワーデバイス、パワーモジュール、パワーＩＣなどと称される大電流や高電圧を扱うことのできる半導体集積回路は、多様な電力変換点においてエネルギーロスを最小化し省エネルギー化を図るための主要デバイスとして注目されている。 Semiconductor integrated circuits capable of handling large currents and high voltages, such as power devices, power modules, and power ICs, are attracting attention as major devices for minimizing energy loss and saving energy at various power conversion points. ing.
例えば、パワーデバイスでは、大電流を制御する核となるトランジスタは数百から数千個に及ぶ基本となる高耐圧トランジスタを並列接続することにより構成されるが、実質的には大電流を扱う１個のトランジスタとして扱われる。 For example, in a power device, a transistor serving as a core for controlling a large current is configured by connecting in parallel hundreds to thousands of basic high voltage transistors, but substantially handles a large current. Treated as a single transistor.
このようにデバイスが多数個のトランジスタの並列接続により構成されているために、構成要素の単体トランジスタに１個でも不良が発生すると、製品としてのパワーデバイスも不良となってしまう。このため、従来の半導体集積回路と同様に、製品チップ上の全単体トランジスタが良品であることがパワーデバイスとしての良品を完成する上で必須である。 As described above, since the device is configured by parallel connection of a large number of transistors, if even one single component transistor is defective, the power device as a product is also defective. For this reason, in the same way as the conventional semiconductor integrated circuit, it is essential to complete the non-defective product as the power device that all the single transistors on the product chip are non-defective products.
しかしながら、半導体製造工程においては、ダストと呼ばれる異物の付着や成膜時のピンホール等種々の要因により、製造する半導体基板全面で良品を得ることは困難であり、その良品を得る割合を歩留りまたは良品率と呼ぶ。 However, in the semiconductor manufacturing process, it is difficult to obtain good products over the entire surface of the semiconductor substrate to be manufactured due to various factors such as adhesion of foreign substances called dust and pinholes during film formation, and the yield of the good products is determined by yield or Called the yield rate.
歩留りを向上するためには、製造工程のクリーン化や製造設備の安定化などの取り組みが行われるが、製造プロセスの微細化や複雑化に伴い、量産初期から高い歩留りを得ることは困難である。さらに、パワーデバイスを構成する複数のトランジスタの構造が従来の通常トランジスタに比べて複雑であることが更に歩留りの向上を困難なものにしている。 In order to improve the yield, efforts are made to clean the manufacturing process and stabilize the manufacturing equipment, but with the miniaturization and complexity of the manufacturing process, it is difficult to obtain a high yield from the beginning of mass production. . Further, the structure of the plurality of transistors constituting the power device is more complicated than that of the conventional normal transistor, which makes it difficult to improve the yield.
一方、従来から歩留り向上の一手段としてヒューズプログラム素子を用いた冗長救済技術が開発、採用され、半導体製造の歩留り向上に役立てられている。例えばメモリデバイスにおいては、冗長メモリセルと呼ばれる予備のメモリセル群をあらかじめ同一チップ上に製造して準備しておき、正規のメモリセルに不具合があってチップが不良となってしまう場合に、不具合が発生した正規メモリセルを予備のメモリセルに切り替えることによりチップを良品化して救済を行う。 On the other hand, a redundant relief technique using a fuse program element has been developed and adopted as a means for improving the yield and has been used for improving the yield of semiconductor manufacturing. For example, in a memory device, if a spare memory cell group called a redundant memory cell is manufactured and prepared in advance on the same chip and a normal memory cell is defective and the chip becomes defective, The normal memory cell in which the occurrence has occurred is switched to a spare memory cell to make the chip non-defective and perform repair.
この技術に関してはこれまで数多くの発明提案がなされている。ここでは、特許文献１に開示された冗長救済技術を一例として説明する。図６、図７は特許文献１に開示された図面である。 図６は、冗長メモリセルを搭載したメモリデバイスの概念図である。ここでは、正規メモリセルアレイ３０３、予備の冗長メモリセルアレイ（特許文献１ではスペアセルと呼称）３０７を示しており、正規メモリセルアレイ３０３内の正規メモリセルに不具合が発生した場合には、切り替えスイッチ５５〜５８により不具合箇所を冗長メモリセルアレイ３０７内の冗長メモリセルに置き換えて救済を行う。
Many invention proposals have been made regarding this technology. Here, the redundant relief technique disclosed in
図７は、切り替えスイッチ回路の詳細図である。ここでは、ヒューズプログラム素子５７２〜５７８、５９０、５９１にレーザー照射することでヒューズプログラム素子の抵抗値を変化させ、不具合のある正規メモリセルを選択する回路動作の際に、スペアメモリセルアレイ内の冗長メモリセルを選択する回路動作に切り替える回路構成となっている。特許文献１では、このようにして正規メモリセルアレイの不具合箇所をスペアメモリセルアレイ内の冗長メモリセルに切り替えることにより、不良品を良品化することができる。
FIG. 7 is a detailed diagram of the changeover switch circuit. Here, in the circuit operation for selecting the defective normal memory cell by changing the resistance value of the fuse program element by irradiating the
また、特許文献１ではレーザー照射によるヒューズプログラム素子の抵抗値変化によるトリミング手法を用いているが、特許文献２では電気ヒューズと呼ばれるヒューズプログラム手法を用いて冗長救済を行っている。具体的には、このヒューズプログラム素子では大電流をヒューズプログラム素子に選択的に流すことで該当のヒューズプログラム素子のみを溶断し、その抵抗値を変化させることによりプログラミングを行っている。
In
しかしながら、背景技術に記載した特許文献１や特許文献２に開示されたヒューズプログラミング素子のトリミングによる冗長救済では、不良箇所を予備の良品箇所に切り替えを行う為に以下に示す課題が存在する。
However, in the redundancy remedy by trimming the fuse programming element disclosed in
まず、図６に示す冗長メモリセルアレイ３０７や図７に示す周辺の制御回路を搭載する必要があり、回路面積の増加つまりコスト増が発生する。トリミング装置の導入やトリミング工程の追加が必要となり、更なるコスト増加を招く。さらに、使用されなかった冗長メモリセルアレイ３０７領域は無意味な面積増加となるだけでなく、この領域へのダスト付着がデバイス全体の歩留り低下を招く恐れもある。
First, it is necessary to mount the redundant
また、本体回路における不良メモリセルアドレスの検出とそれに対応する冗長メモリセルアドレスの決定のために検査・救済手法を導入しなければならない。レーザー照射の場合はヒューズプログラム素子の位置座標算出が必要となり、電気ヒューズの場合は、切断もしくは高抵抗化すべきヒューズの論理アドレス算出が必要となる。 In addition, an inspection / relief method must be introduced to detect a defective memory cell address in the main circuit and to determine a redundant memory cell address corresponding to the defective memory cell address. In the case of laser irradiation, it is necessary to calculate the position coordinates of the fuse program element, and in the case of an electrical fuse, it is necessary to calculate the logical address of the fuse to be cut or increased in resistance.
さらに、複数の高耐圧トランジスタを並列接続することにより構成されるパワーデバイスにおいては、特許文献１に開示されたメモリセルアレイの場合と異なり、複数の高耐圧トランジスタを並列接続して１個のパワートランジスタとして機能させているため、個々の高耐圧トランジスタを独立に選択して良否を判断する手段は搭載されていない。個々の高耐圧トランジスタを個別に評価するには、それぞれを選択するためのデコード回路や選択回路を追加搭載する必要があり、面積的に非現実的である。
Further, in a power device configured by connecting a plurality of high voltage transistors in parallel, unlike the memory cell array disclosed in
そこで、本発明は、上記課題に鑑みて、複数の単位トランジスタを並列接続することで構成されるトランジスタにおいて、冗長な予備回路を追加することなく、また不具合箇所を同定する必要も無く、不良品を良品化して製品歩留りを容易に向上可能とした半導体装置およびその評価方法を提供することを目的とする。 Therefore, in view of the above-mentioned problems, the present invention provides a defective product in which a plurality of unit transistors are connected in parallel without adding a redundant spare circuit and without identifying a defective part. It is an object of the present invention to provide a semiconductor device and an evaluation method thereof that can improve the product yield by easily improving the product yield.
上記の課題を解決するために、本発明の半導体装置は、不良品の単位トランジスタを本体チップから電気的に切り離して無効化することにより、本体チップを良品の単位トランジスタのみで構成させた構造とするものである。 In order to solve the above problems, the semiconductor device of the present invention has a structure in which the main body chip is composed of only good unit transistors by electrically disabling the defective unit transistor from the main body chip and invalidating it. To do.
具体的に、本発明に係る半導体装置は、複数の単位トランジスタが並列接続された構成からなるトランジスタを有する半導体装置であって、前記各単位トランジスタのゲート電極が第１の配線に共通に接続されて第１のゲート入力端子に繋がっており、前記各単位トランジスタのソース電極が第２の配線に共通に接続されてソース入力端子に繋がっており、前記各単位トランジスタのドレイン電極が第３の配線に共通に接続されてドレイン入力端子に繋がっており、前記各単位トランジスタのゲート電極と前記第１の配線との間にそれぞれ第１のヒューズ素子が配置されており、前記第１のゲート入力端子、前記ソース入力端子および前記ドレイン入力端子の各々にそれぞれ所定の電位を印加することで、前記単位トランジスタのうちの不良トランジスタに属する前記第１のヒューズが切断もしくは高抵抗化されることによって、前記不良トランジスタのみが前記トランジスタから電気的に切り離される。 Specifically, the semiconductor device according to the present invention is a semiconductor device having a transistor having a configuration in which a plurality of unit transistors are connected in parallel, and a gate electrode of each of the unit transistors is commonly connected to a first wiring. Connected to the first gate input terminal, the source electrode of each unit transistor is commonly connected to the second wiring and connected to the source input terminal, and the drain electrode of each unit transistor is connected to the third wiring. Connected to the drain input terminal, and a first fuse element is disposed between the gate electrode of each unit transistor and the first wiring, and the first gate input terminal. , By applying a predetermined potential to each of the source input terminal and the drain input terminal, By the first fuse belonging to transistor is disconnected or high resistance, only the defective transistor is electrically disconnected from the transistor.
また、本発明の半導体装置において、前記各単位トランジスタのゲート電極は前記第１の配線とは異なる第４の配線にも共通に接続されて第２のゲート入力端子に繋がっており、前記各単位トランジスタのゲート電極と前記第４の配線との間にそれぞれ第２のヒューズ素子が配置されており、前記第１のゲート入力端子、前記ソース入力端子および前記ドレイン入力端子の各々にそれぞれ所定の電位を印加する際に、前記第２のゲート入力端子にも所定の電位を印加することが好ましい。 In the semiconductor device of the present invention, the gate electrode of each unit transistor is connected in common to a fourth wiring different from the first wiring and is connected to the second gate input terminal. A second fuse element is disposed between the gate electrode of the transistor and the fourth wiring, and a predetermined potential is applied to each of the first gate input terminal, the source input terminal, and the drain input terminal. Is preferably applied to the second gate input terminal.
また、本発明の半導体装置において、前記複数の単位トランジスタのうちの２つ以上の単位トランジスタに対して、１つの前記第１のヒューズが共通に接続していることが好ましい。 In the semiconductor device of the present invention, it is preferable that one of the first fuses is commonly connected to two or more unit transistors of the plurality of unit transistors.
また、本発明の半導体装置において、前記ヒューズ素子は、前記ゲート電極と前記第１の配線を繋ぐ第１のゲート配線の一部を細く括れた平面形状にすることで形成されていることが好ましい。 In the semiconductor device of the present invention, it is preferable that the fuse element is formed by making a part of the first gate wiring connecting the gate electrode and the first wiring into a narrowed planar shape. .
また、本発明の半導体装置において、前記第２のヒューズ素子は、前記ゲート電極と前記第４の配線を繋ぐ第２のゲート配線の一部を細く括れた平面形状にすることで形成されていることが好ましい。 Further, in the semiconductor device of the present invention, the second fuse element is formed by forming a part of the second gate wiring connecting the gate electrode and the fourth wiring into a narrowed planar shape. It is preferable.
また、本発明の半導体装置において、前記第１のヒューズ素子は、前記ゲート電極と前記第１の配線を繋ぐ第１のゲート配線の一部が薄膜化された断面形状にすることで形成されていることが好ましい。 In the semiconductor device of the present invention, the first fuse element is formed by forming a cross-sectional shape in which a part of the first gate wiring connecting the gate electrode and the first wiring is thinned. Preferably it is.
また、本発明の半導体装置において、前記第１のヒューズ素子は、前記ゲート電極と前記第１の配線を繋ぐ金属膜で裏打ちされた第１のゲート配線の一部において前記金属膜が除去された断面形状にすることで形成されていることが好ましい。 In the semiconductor device of the present invention, the first fuse element has the metal film removed in a part of the first gate wiring lined with a metal film connecting the gate electrode and the first wiring. It is preferable to form by making it a cross-sectional shape.
また、本発明の半導体装置において、前記トランジスタの動作制御を行う制御回路も搭載されていることが好ましい。 In the semiconductor device of the present invention, it is preferable that a control circuit for controlling the operation of the transistor is also mounted.
また、本発明の半導体装置において、前記トランジスタはパワートランジスタであることが好ましい。 In the semiconductor device of the present invention, the transistor is preferably a power transistor.
また、本発明の半導体装置において、前記単位トランジスタ数は百個以上であることが好ましい。 In the semiconductor device of the present invention, the number of unit transistors is preferably one hundred or more.
また、本発明の第１の半導体装置の評価方法は、前記第１のゲート入力端子、前記ソース入力端子および前記ドレイン入力端子の各々にそれぞれ所定の電位を印加することで、前記単位トランジスタのうちの不良トランジスタに属する前記第１のヒューズを溶断もしくは高抵抗化することによって、前記不良トランジスタのみを前記トランジスタから電気的に切り離す。 In the first semiconductor device evaluation method of the present invention, a predetermined potential is applied to each of the first gate input terminal, the source input terminal, and the drain input terminal, so that the unit transistor includes: Only the defective transistor is electrically disconnected from the transistor by blowing or increasing the resistance of the first fuse belonging to the defective transistor.
また、本発明の第２の半導体装置の評価方法は、前記第１のゲート入力端子、前記ソース入力端子、前記ドレイン入力端子、および前記各単位トランジスタに基板電位を印加する基板端子の各々にそれぞれ所定の電位を印加することで、前記単位トランジスタのうちの不良トランジスタに属する前記第１のヒューズを溶断もしくは高抵抗化することによって、前記不良トランジスタのみを前記トランジスタから電気的に切り離す。 In the second semiconductor device evaluation method of the present invention, each of the first gate input terminal, the source input terminal, the drain input terminal, and the substrate terminal for applying a substrate potential to each unit transistor is provided. By applying a predetermined potential, only the defective transistor is electrically disconnected from the transistor by blowing or increasing the resistance of the first fuse belonging to the defective transistor of the unit transistors.
前述の半導体装置およびその評価方法によると、不良部分を切り替えるための冗長な予備領域や切り替えるための回路領域を追加すること無く、ゲートリーク電流不良となったトランジスタが自らの過剰なゲートリーク電流によりヒューズプログラミング素子を溶断もしくは高抵抗化するので不具合場所の同定を行う必要が無く、通常の検査時に流れる電流でプログラミング素子の抵抗変動を行うのでヒューズプログラミングを行うためのレーザー設備等の導入を行う必要も無く、不良部分を間引くことにより不良品を良品化することが可能となる。 According to the above-described semiconductor device and its evaluation method, a transistor having a gate leakage current failure is caused by an excessive gate leakage current without adding a redundant spare region for switching a defective portion or a circuit region for switching. Since the fuse programming element is blown or increased in resistance, it is not necessary to identify the location of the problem, and the resistance of the programming element is changed by the current that flows during normal inspection, so it is necessary to introduce laser equipment etc. to perform fuse programming In addition, the defective product can be made non-defective by thinning out the defective portion.
本発明に係る半導体装置においては、冗長な予備回路を追加することなく、また不具合箇所を同定する必要も無く、通常のゲートリーク検査時においてゲートリーク不具合のあるトランジスタを切り離すことにより、不良品チップを良品チップ化して製品歩留りの向上を容易に実行することができる。 In the semiconductor device according to the present invention, there is no need to add a redundant spare circuit, and it is not necessary to identify a defective part, and a defective chip can be obtained by separating a transistor having a gate leak defect at the time of a normal gate leak inspection. It is possible to easily improve the product yield by forming a non-defective chip.
本発明の実施形態に係る半導体装置及びその評価方法について、図面を参照しながら説明する。 A semiconductor device and an evaluation method thereof according to embodiments of the present invention will be described with reference to the drawings.
図１は、本実施形態に係る半導体装置の回路構成を示している。 FIG. 1 shows a circuit configuration of the semiconductor device according to the present embodiment.
図１に示すように、本実施形態に係る半導体装置１０１は、例えばパワートランジスタのように、複数個の単位トランジスタ１０２〜１０６が並列接続して実質的に１つの大きなトランジスタを構成している。但し、実際のパワートランジスタは数百個から数千個以上の単位トランジスタが並列接続されることによって構成されていることが多い。
As shown in FIG. 1, the
図１では、各単位トランジスタのドレインどうしが共通にドレイン端子に接続され、各単位トランジスタのソースどうし共通にソース端子に接続され、各単位トランジスタのゲートどうしがそれぞれヒューズプログラミング素子１１２〜１１６を介して共通にゲート端子に接続されている。
In FIG. 1, the drains of the unit transistors are connected to the drain terminal in common, the sources of the unit transistors are connected to the source terminal in common, and the gates of the unit transistors are connected through the
図１において、例えば単位トランジスタ１０４のゲート絶縁膜に、工程不具合によりピンホールが発生してゲートリーク電流不良に至っていると仮定する。ゲートリーク電流検査は、ゲート端子に電位を印加してゲート端子に流れ込むもしくはゲート端子から流れ出すゲートリーク電流を測定し、設定した規格より小さいものを良品、規格より大きいものを不良品と判定する。
In FIG. 1, it is assumed that, for example, a pinhole is generated in the gate insulating film of the
具体例で示せば、例えば印加ゲート電位を＋５Ｖ、ゲート電流規格を±１０ｍＡと設定したとする。通常このような電流検査で用いられる検査装置においては、電流値が安定するまで一定時間を維持した（待ち時間）後に複数回のサンプリング測定を行い、その平均値を測定値として出力する。この待ち時間と複数回測定の時間がそれぞれ数十ｍ秒程度であり、その間電位が印加され続けてゲートリーク電流が流れることになる。つまり、少なくとも、５Ｖ×１０ｍＡ×（１０ｍｓ＋１０ｍｓ）＝１ｍＪ以上のエネルギーが不良のピンホール部を介して流れることになる。 For example, assume that the applied gate potential is set to +5 V and the gate current standard is set to ± 10 mA. Usually, in an inspection apparatus used in such a current inspection, a predetermined time is maintained until the current value is stabilized (waiting time), and then sampling measurement is performed a plurality of times, and the average value is output as a measured value. The waiting time and the time of multiple measurements are each about several tens of milliseconds, and during that time, a potential continues to be applied and a gate leakage current flows. That is, at least 5V × 10 mA × (10 ms + 10 ms) = 1 mJ or more of energy flows through the defective pinhole portion.
一方、電気ヒューズの切断もしくは高抵抗化もしくは抵抗変動に必要とされるエネルギーは、例えば特許文献２に記載されているように、１．８Ｖ×４０ｍＡ×１μｓ×１０回＝０．７２μＪ程度であり、検査時に不良箇所により流れるエネルギーによりヒューズプログラミングに必要なエネルギーは十分に供給される。 On the other hand, the energy required for cutting the electric fuse, increasing the resistance, or changing the resistance is about 1.8 V × 40 mA × 1 μs × 10 times = 0.72 μJ, as described in Patent Document 2, for example. The energy required for fuse programming is sufficiently supplied by the energy flowing through the defective part at the time of inspection.
したがって、上記のゲートリーク検査を行うことによって、ピンホールによる不良ゲートリーク電流でヒューズプログラミング素子１１４は自動的にプログラミング（切断もしくは高抵抗化）され、不良である単位トランジスタ１０４はゲート端子から切り離される。その結果、不良である単位トランジスタ１０４によるゲート電流不良は本体のゲート端子から見えなくなり、複数個の単位トランジスタが並列接続した１つの大きなトランジスタとして、ゲートリーク不良は救済される。
Therefore, by performing the above gate leak inspection, the
ここで、ヒューズプログラミング素子は、要求されるリーク電流規格とその該当半導体製造プロセスでの素子材料の溶断特性により、適切な印加エネルギーでプログラミング（切断もしくは高抵抗化）されるように予め最適設計を行っておけばよい。 Here, the fuse programming element is optimally designed in advance so that it is programmed (cut or increased in resistance) with appropriate applied energy according to the required leakage current standard and the fusing characteristics of the element material in the corresponding semiconductor manufacturing process. Just go.
次に、パワートランジスタにおける主要な性能項目の中でも特に重要なオン抵抗（Ｒｏｎ）について、本実施形態を用いた場合の影響について説明する。上記したように、実製品としてのパワートランジスタは数百個から数千個以上の単位トランジスタの並列接続で構成されているが、ここでは説明のため、百個のトランジスタでＲｏｎ＝５Ωの規格を実現していると仮定する。通常の半導体製品では製品の特性バラツキや検査マージン等を考慮して実力値としては製品規格値に対して数％から１０％近いマージンを持って設計されるのが通常であるため、Ｒｏｎ＝５Ωの規格に対して実力値の主分布としてはＲｏｎが４．５Ω以下に分布するように形成する。つまりパワートランジスタ１個のオン抵抗が４５０Ωとなる。 Next, the influence of the present embodiment on the on-resistance (Ron) that is particularly important among the main performance items of the power transistor will be described. As described above, a power transistor as an actual product is configured by parallel connection of several hundred to several thousand unit transistors, but here, for the sake of explanation, the standard of Ron = 5Ω is set for one hundred transistors. Assume that it has been realized. Since normal semiconductor products are usually designed with a margin of several percent to 10% of the standard value of the product in consideration of product characteristic variations and inspection margins, Ron = 5Ω As for the main distribution of the ability values with respect to the standard of Ron, Ron is formed to be distributed to 4.5Ω or less. That is, the on resistance of one power transistor is 450Ω.
ここで、上記のように、ゲートリーク不良救済のために１個の単位トランジスタが切り離されたとすると、パワートランジスタは残り９９個の単位トランジスタの並列接続となり、オン抵抗は１％上昇して４．５５Ωとなる。しかし、このオン抵抗値４．５５Ωはまだ規格（５Ω）に対して余裕がある。更に、実際にパワートランジスタを構成する単位トランジスタの数は数百以上になるため、ゲートリーク不良を発生した単位トランジスタを１つ切り離しても、それによる特性への影響が１％を超えることは無い。 Here, as described above, if one unit transistor is disconnected for gate leak defect relief, the remaining 99 unit transistors are connected in parallel, and the on-resistance increases by 1%. 55Ω. However, this on-resistance value of 4.55Ω still has room for the standard (5Ω). Furthermore, since the number of unit transistors that actually constitute the power transistor is several hundred or more, even if one unit transistor in which a gate leakage defect has occurred is separated, the effect on the characteristics does not exceed 1%. .
このように、１つのパワートランジスタを構成する単位トランジスタの数が多ければ多いほど、救済措置として不良トランジスタが切り離された後の特性への影響は少なく、望ましい。 逆に言えば、救済による特性への影響を１％未満に設定するのであれば、百個以上の単位トランジスタの並列接続構成にすることが必要となる。 As described above, the larger the number of unit transistors constituting one power transistor, the smaller the influence on the characteristics after the defective transistor is cut off as a remedy. In other words, if the influence of the relief on the characteristics is set to less than 1%, it is necessary to configure a parallel connection configuration of one hundred or more unit transistors.
次に、図２（ａ）に本実施形態におけるゲート配線のレイアウト概略図の一例を示す。ゲート配線はゲート信号入力ノード２０２を有し、ここを起点として各単位トランジスタの実効ゲート配線領域２０１に至る配線の途中に、それぞれヒューズプログラミング素子２０３を配する。図２（ｂ）は通常用いられているヒューズプログラミング素子部の一般的なレイアウト平面図の一例であり、ゲート配線２０４の一部を細くくびれさせることによりここに電流を集中させてプログラミング（切断もしくは高抵抗化）がなされる。
Next, FIG. 2A shows an example of a layout schematic diagram of the gate wiring in the present embodiment. The gate wiring has a gate
なお、図３（ａ）はヒューズプログラミング素子部の一般的なレイアウト平面図の他の例である。ゲート配線３２０の一部を細くくびれさせる。また、図３（ｂ）、（ｃ）、（ｄ）はヒューズプログラミング素子部の断面図であり、図３（ｂ）では局所的にゲート配線を薄くすることにより、また、図３（ｃ）では局所的に金属膜３２１での裏打ち領域をなくすことにより、それぞれヒューズプログラム素子を構成している。このように、広く一般的に使用されているヒューズプログラム素子構造をそのまま本実施形態に適用可能である。また、図３（ｄ）はトレンチ型トランジスタでのゲート引上げ部の断面イメージ図であり、このようにシリコン基板３２２の段差部での被覆率を下げることによりヒューズプログラム素子を構成することも可能である。 ヒューズプログラミング素子部の電流密度をゲート配線より高くすることで、ヒューズプログラミング素子部の電流容量を低くしジュール熱によるヒューズプログラミング素子材料の溶断によりゲートリーク箇所への電流経路を切断あるいは高抵抗化する。
FIG. 3A is another example of a general layout plan view of the fuse programming element portion. A part of the
また、図２（ａ）に本実施形態におけるゲート配線のレイアウト概略図の一例を示したが、そこでは、ゲート信号入力ノード２０２の反対側は開放端となっており、実効ゲート領域にあるゲート電極への給電経路は１経路である。
FIG. 2A shows an example of a schematic layout diagram of the gate wiring in the present embodiment, in which the opposite side of the gate
しかしながら、図４（ａ）に示すように、実効ゲート領域４０１にあるゲート電極の両端から給電を行うことも可能であり、この場合、ゲート電極の両側の給電経路にヒューズプログラム素子４０２を配置することにより、図２（ａ）に示したレイアウト概略図と同様の効果を発揮することができる。
However, as shown in FIG. 4A, it is also possible to supply power from both ends of the gate electrode in the
このように、１つのパワーデバイスを構成する並列接続された複数の単位トランジスタ数が多くなるほど、切り離されるトランジスタの全体に占める割合が小さくなり救済後の特性への影響は小さくなるが、特に、単位トランジスタ数が数千個以上になる場合には、図４（ｂ）、（ｃ）に示すように、複数の単位トランジスタに対して共通に１つのヒューズプログラム素子を配置しても救済後の１つのパワートランジスタとしての特性への影響は小さいため採用可能である。 As described above, as the number of unit transistors connected in parallel constituting one power device increases, the ratio of the disconnected transistors to the whole becomes smaller and the influence on the characteristics after the relief becomes smaller. When the number of transistors is several thousand or more, as shown in FIGS. 4B and 4C, even if one fuse program element is arranged in common for a plurality of unit transistors, Since the influence on the characteristics as one power transistor is small, it can be adopted.
以上に説明したように、本実施形態の半導体装置及びその評価方法では、単位トランジスタのゲート、ソース、ドレインの３端子にそれぞれ電位を印加したが、検査時には、例えば基板裏面に形成した基板端子から単位トランジスタに基板電位を印加することが可能である。 As described above, in the semiconductor device and the evaluation method thereof according to the present embodiment, the potential is applied to each of the three terminals of the gate, source, and drain of the unit transistor. It is possible to apply a substrate potential to the unit transistor.
したがって、図５の半導体装置３０１の回路構成に示すように、ゲート、ソース、ドレインおよび基板の４端子素子として検査することができる。このような構成では、ゲートリーク検査を行う際に、ゲート端子に例えば＋５Ｖを印加するばかりでなく、基板端子にマイナス電位を印加すればゲートピンホール等によるゲートリーク電流を増大させることができる。つまり、通常使用状態よりもより厳しい条件化で検査を行うことができるため、例えば規格値ぎりぎりの特性を有するパワートランジスタの救済を行うことができる。
Therefore, as shown in the circuit configuration of the
なお、以上の説明では、半導体装置の一例としてはパワートランジスタ単体を取り上げて説明したが、これに限るものでは無く、パワートランジスタとその制御回路を同じ半導体装置上に搭載したいわゆるパワーデバイス（ＩＰＤ）においても同様な効果を得ることができる。 In the above description, the power transistor alone is described as an example of the semiconductor device. However, the power transistor is not limited to this, but a so-called power device (IPD) in which the power transistor and its control circuit are mounted on the same semiconductor device. The same effect can be obtained in.
本発明に係る半導体装置及びその評価方法は、複数の単位トランジスタを並列接続することで構成されるトランジスタにおいて、冗長な予備回路を追加することなく、また不具合箇所を同定する必要も無く、不良品を良品化して製品歩留りを容易に向上でき、特に、パワーデバイスの歩留り向上に有用である。 A semiconductor device and an evaluation method thereof according to the present invention provide a defective product in which a plurality of unit transistors are connected in parallel without adding a redundant spare circuit and without identifying a defective portion. It is possible to easily improve the product yield by improving the product yield, and it is particularly useful for improving the yield of power devices.
１０１ 半導体装置
１０２〜１０６ 単位トランジスタ
１１２〜１１６ ヒューズプログラミング素子
２０１ 実効ゲート配線領域
２０２ ゲート信号入力ノード
２０３ ヒューズプログラミング素子
３０１ 半導体装置
３０２〜３０６ パワートランジスタ構成単位素子
３１２〜３１６ ヒューズプログラミング素子
DESCRIPTION OF
Claims (13)
前記単位トランジスタの各ゲート電極が第１の配線に共通に接続されて第１のゲート入力端子に繋がっており、
前記単位トランジスタの各ソース電極が第２の配線に共通に接続されてソース入力端子に繋がっており、
前記単位トランジスタの各ドレイン電極が第３の配線に共通に接続されてドレイン入力端子に繋がっており、
前記単位トランジスタの各ゲート電極と前記第１の配線との間にそれぞれ第１のヒューズ素子が配置されており、
前記第１のゲート入力端子、前記ソース入力端子および前記ドレイン入力端子の各々にそれぞれ所定の電位を印加することで、前記単位トランジスタのうちの不良トランジスタに属する前記第１のヒューズが切断もしくは高抵抗化されることによって、前記不良トランジスタのみが前記トランジスタから電気的に切り離される半導体装置。 A semiconductor device having a transistor having a configuration in which a plurality of unit transistors are connected in parallel,
The gate electrodes of the unit transistors are commonly connected to the first wiring and connected to the first gate input terminal;
Each source electrode of the unit transistor is commonly connected to the second wiring and connected to the source input terminal,
Each drain electrode of the unit transistor is commonly connected to a third wiring and connected to a drain input terminal,
A first fuse element is disposed between each gate electrode of the unit transistor and the first wiring;
By applying a predetermined potential to each of the first gate input terminal, the source input terminal, and the drain input terminal, the first fuse belonging to the defective transistor of the unit transistors is cut or has a high resistance. A semiconductor device in which only the defective transistor is electrically disconnected from the transistor by being formed.
前記単位トランジスタの各ゲート電極は前記第１の配線とは異なる第４の配線にも共通に接続されて第２のゲート入力端子に繋がっており、
前記単位トランジスタの各ゲート電極と前記第４の配線との間にそれぞれ第２のヒューズ素子が配置されており、
前記第１のゲート入力端子、前記ソース入力端子および前記ドレイン入力端子の各々にそれぞれ所定の電位を印加する際に、前記第２のゲート入力端子にも所定の電位を印加する半導体装置。 The semiconductor device according to claim 1,
Each gate electrode of the unit transistor is connected in common to a fourth wiring different from the first wiring and connected to a second gate input terminal,
A second fuse element is disposed between each gate electrode of the unit transistor and the fourth wiring;
A semiconductor device that applies a predetermined potential to the second gate input terminal when a predetermined potential is applied to each of the first gate input terminal, the source input terminal, and the drain input terminal.
前記複数の単位トランジスタのうちの２つ以上の単位トランジスタに対して、１つの前記第１のヒューズが共通に接続している半導体装置。 The semiconductor device according to claim 1 or 2,
A semiconductor device in which one first fuse is commonly connected to two or more unit transistors of the plurality of unit transistors.
前記ヒューズ素子は、前記ゲート電極と前記第１の配線を繋ぐ第１のゲート配線の一部を細く括れた平面形状にすることで形成されている半導体装置。 The semiconductor device according to any one of claims 1 to 3,
The fuse element is a semiconductor device formed by forming a part of a first gate wiring connecting the gate electrode and the first wiring into a narrowed planar shape.
前記第２のヒューズ素子は、前記ゲート電極と前記第４の配線を繋ぐ第２のゲート配線の一部を細く括れた平面形状にすることで形成されている半導体装置。 The semiconductor device according to claim 2,
The second fuse element is a semiconductor device formed by forming a part of a second gate wiring connecting the gate electrode and the fourth wiring into a narrowed planar shape.
前記第１のヒューズ素子は、前記ゲート電極と前記第１の配線を繋ぐ第１のゲート配線の一部が薄膜化された断面形状にすることで形成されている半導体装置。 The semiconductor device according to any one of claims 1 to 3,
The first fuse element is a semiconductor device formed by forming a cross-sectional shape in which a part of a first gate wiring connecting the gate electrode and the first wiring is thinned.
前記第１のヒューズ素子は、前記ゲート電極と前記第１の配線を繋ぐ金属膜で裏打ちされた第１のゲート配線の一部において前記金属膜が除去された断面形状にすることで形成されている半導体装置。 The semiconductor device according to any one of claims 1 to 3,
The first fuse element is formed by forming a cross-sectional shape in which the metal film is removed from a part of the first gate wiring lined with a metal film connecting the gate electrode and the first wiring. A semiconductor device.
前記トランジスタの動作制御を行う制御回路も搭載されている半導体装置。 The semiconductor device according to any one of claims 1 to 7,
A semiconductor device on which a control circuit for controlling the operation of the transistor is also mounted.
前記トランジスタはパワートランジスタである半導体装置。 The semiconductor device according to any one of claims 1 to 8,
The semiconductor device, wherein the transistor is a power transistor.
前記単位トランジスタの数は百個以上である半導体装置。 The semiconductor device according to any one of claims 1 to 9,
A semiconductor device in which the number of unit transistors is one hundred or more.
前記第１のゲート入力端子、前記ソース入力端子および前記ドレイン入力端子の各々にそれぞれ所定の電位を印加することで、前記単位トランジスタのうちの不良トランジスタに属する前記第１のヒューズを溶断もしくは高抵抗化することによって、前記不良トランジスタのみを前記トランジスタから電気的に切り離す半導体装置の評価方法。 A method for evaluating a semiconductor device according to any one of claims 1 to 10,
A predetermined potential is applied to each of the first gate input terminal, the source input terminal, and the drain input terminal, so that the first fuse belonging to the defective transistor of the unit transistors is blown or has a high resistance. A method for evaluating a semiconductor device in which only the defective transistor is electrically separated from the transistor.
前記第１のゲート入力端子、前記ソース入力端子、前記ドレイン入力端子、および前記単位トランジスタの各々に基板電位を印加する基板端子の各々にそれぞれ所定の電位を印加することで、前記単位トランジスタのうちの不良トランジスタに属する前記第１のヒューズを溶断もしくは高抵抗化することによって、前記不良トランジスタのみを前記トランジスタから電気的に切り離す半導体装置の評価方法。 A method for evaluating a semiconductor device according to any one of claims 1 to 10,
A predetermined potential is applied to each of the first gate input terminal, the source input terminal, the drain input terminal, and the substrate terminal that applies a substrate potential to each of the unit transistors. A method for evaluating a semiconductor device, wherein only the defective transistor is electrically disconnected from the transistor by fusing or increasing the resistance of the first fuse belonging to the defective transistor.
前記単位トランジスタの各ゲート電極が第１の配線に共通に接続されて第１のゲート入力端子に繋がっており、
前記単位トランジスタの各ソース電極が第２の配線に共通に接続されてソース入力端子に繋がっており、
前記単位トランジスタの各ドレイン電極が第３の配線に共通に接続されてドレイン入力端子に繋がっており、
前記単位トランジスタの各ゲート電極は、前記単位トランジスタの各ゲート電極と前記第１の配線との間の非実効ゲート領域において前記ゲート電極より電流容量が小さい部位を備えることを特徴とする半導体装置。 A semiconductor device having a transistor having a configuration in which a plurality of unit transistors are connected in parallel,
The gate electrodes of the unit transistors are commonly connected to the first wiring and connected to the first gate input terminal;
Each source electrode of the unit transistor is commonly connected to the second wiring and connected to the source input terminal,
Each drain electrode of the unit transistor is commonly connected to a third wiring and connected to a drain input terminal,
Each gate electrode of the unit transistor includes a portion having a smaller current capacity than the gate electrode in an ineffective gate region between the gate electrode of the unit transistor and the first wiring.
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