JP6698369B2 - 表示ドライバ及び表示パネルモジュール - Google Patents

Description

本発明は、表示ドライバ及び表示パネルモジュールに関し、ＣＯＧ（Chip On Glass）実装及びＣＯＦ（Chip On Film）実装の何れにも適用可能とする技術に関し、例えば液晶表示パネルを表示駆動する表示ドライバに適用して有効な技術に関する。

液晶表示パネル等の表示パネルはガラス基板上に表示素子が形成されると共に、表示素子に駆動信号を供給する信号配線が形成される。ガス基板に高精度で形成可能な信号配線ピッチはフレキシブルプリント配線基板（ＦＰＣ）などのフィルム上に形成される配線ピッチに比べて狭ピッチ化が可能である。

液晶表示パネル等の表示パネルの表示駆動に用いる表示ドライバの実装形態としてＣＯＧ実装とＣＯＦ実装がある。

ＣＯＧ実装は表示素子や透明電極が形成されるガラス基板上に直接ベアチップ（半導体チップ状）の表示ドライバを実装する形態である。この実装形態では表示ドライバにとって配線負荷が小さくなるので高速動作に適する。例えば特許文献１に例示されたＣＯＧ実装に好適な表示駆動用の半導体チップでは、チップの長手方向に２列で駆動信号の外部出力端子列が配置され、列間で外部出力端子を大凡半ピッチずらすことにより、後列の外部出力端は前列の外部出力端子間を通って表示パネルの信号回線に接続される。このように、ＣＯＧ実装される表示ドライバの出力端子の配列、換言すれば、ドライバの出力端子が接続されるガラス基板上の配線パターンの配線ピッチは、狭ピッチ化される傾向にある。

ＣＯＦ実装は例えばポリイミドから成るフィルム上の配線回路基板上の配線パターンに半導体チップ状の表示ドライバを実装する形態である。フィルム上に形成される配線パターンの配線ピッチはガラス基板上に形成される配線パターの配線ピッチに比べて大きくならざるを得ない。ＣＯＦ実施される表示駆動用の半導体チップが特許文献２に例示される。

したがって、ＦＨＤ（Full High Definition）のような高解像度の表示パネルの表示ドライバにはＣＯＧ実装が適用され、表示パネルの電極配線パターンのピッチが比較的広くされたＶＧＡ（Video Graphics Array）などの低解像度表示パネルの表示ドライバにはＣＯＦ実装が適用されることが多い。

特開２００８−１４５４７７号公報 特開２００６−１３４２１号公報

従来の技術によれば、表示パネルの電極配線パターンのピッチが比較的狭くされた高解像度の表示パネルに最適化された表示ドライバは、電極配線パターンのピッチが比較的広くされた低解像度の表示パネルには適用し難い。逆の場合も同様である。ＣＯＦ実装に適用する表示ドライバの外部出力端子である実装用バンプのピッチは例えば２０ミクロン以上必要とされるのに対し、ＣＯＧ実装に適用する表示ドライバの実装用バンプのピッチは例えば１８ミクロン以下になっているからである。今日、液晶表示パネル等の表示パネルはスマートフォンなどに利用される小型化且つ高精細化されたＦＨＤサイズから、時計や自動車のインパネ（instrument panel）に設けられる計器盤の盤面などに利用される低解像度のサイズまで多岐に亘り、夫々に専用の表示ドライバを用いるのは表示パネルモジュールのコスト低減に寄与しない。

本発明の目的は、駆動信号を受ける信号配線のピッチが相違する表示パネルに対しても、また、ＣＯＦ実装とＣＯＧ実装の何れに対しても、共用可能な表示ドライバを提供することにある。更には、表示パネルモジュールのコスト低減に寄与することを目的とする。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。尚、本項において括弧内に記載した図面内参照符号などは理解を容易化するための一例である。

〔１〕＜表示パネルの電極パッド列の配置ピッチに応じで外部出力端子の配列が選択可能＞
長尺状の半導体集積回路として形成された表示ドライバ（１）は、前記表示ドライバの長手方向に沿って規則的に配置された複数の外部出力端子（Ｓ１〜Ｓｎ）と、所要の外部出力端子から表示パネル（６，７）に供給するための表示駆動信号を生成する出力回路（４６）と、出力モードデータ（Ｍｄａｔａ）が書換え可能に設定される出力モードレジスタ（６０）と、前記出力モードレジスタに設定された前記出力モードデータに従って、前記表示駆動信号を出力するために前記出力回路が用いる外部出力端子の配列を、配置ピッチが異なる複数種類の配列の中から選択する制御を行なう制御回路（４３）と、を含む。見方を変えれば前記制御回路は外部出力端子の配列方向に従って前記出力回路による表示データの出力位置（或いは書き込み位置及び出力位置）を可変とすることによって、出力に用いる外部出力端子の配列を配置ピッチが異なる複数種類の配列の中から選択可能にする。

これによれば、表示パネルを駆動するとき表示駆動信号の出力に用いる外部出力端子の配列として配置ピッチが異なる複数種類の配列の中から一つの配列を選択可能であるから、この表示ドライバを実装するパッドのピッチに合うように表示駆動信号の出力に用いる外部出力端子の配列を配置ピッチの異なる複数種類の配列の中から選択すればよい。したがって、上記表示ドライバは、表示ドライバから駆動信号を受ける信号配線のピッチが相違する表示パネルに対しても、また、実装されるバンプのピッチが相違されるＣＯＦ実装とＣＯＧ実装の何れに対しても、共用可能である。

〔２〕＜ラインラッチ回路と駆動回路＞
項１において、前記出力回路は、画素データを保持するデータレジスタ（ＲＥＧ）が複数個並列されたラインラッチ回路（４４）と、前記ラインラッチ回路が出力する画素データから画素データ単位で表示駆動信号を生成して外部出力端子に与える駆動回路（４５）と、を含む。前記制御回路は、前記出力モードデータに従って前記ラインラッチ回路に画素データを逐次書き込む書き込みアドレスの制御と共に、画素データが書き込まれた複数のデータレジスタの出力を並列的に駆動回路に出力する出力制御を行なう。

これによれば、制御回路による前記アドレス制御と出力制御によって、外部出力端子の配列を配置ピッチの異なる複数種類の配列の中から選択する制御を容易に実現することができる。

〔３〕＜１個の外部出力端子を複数画素の駆動に共用＞
項２において、前記データレジスタは複数個の画素の画素データ（Di_Pn r, Di_Pn g, Di_Pn b, Di_Pn+1 r, Pn+1 g, Pn+1 b,）を一単位として保持する。前記駆動回路は、前記データレジスタが出力する複数個の画素の画素データに対して画素データ単位で対応する駆動信号を時分割で出力する。

これによれば、例えば１個のデータレジスタがｎ個の画素の画素データを保持する場合に１個の外部出力端子がｎ個の画素に時分割で表示駆動信号を供給するのに共用される。これは、高解像度の表示パネルに配置された表示素子の信号線を複数本単位でセレクタを介して１本の配線パターンに引き出して表示ドライバの外部出力端子に接続する構成を可能にするものであり、表示パネルの高解像度化に対して表示ドライバの外部出力端子の配列ピッチを実装可能なピッチに留めておくことを可能にする。

〔４〕＜シーケンス制御ロジック＞
項２において、前記制御回路は、前記出力モードレジスタに設定された出力モードデータを解読して、前記書き込みアドレスの制御及び前記出力制御のための制御信号を生成するプログラムシーケンス制御ロジック（６１，６２）を有する。

これにより、ハードワイヤードロジックに比べて制御回路の回路規模を縮小でき、また、制御機能の設定・変更も容易になる。

〔５〕＜複数の配列形態は出力に用いられる外部出力端子の隣接する端子間ピッチが相違＞
項１において、前記制御回路が選択可能な前記複数種類の配列は、前記複数の外部出力端子の配列中で駆動信号の出力に用いられる複数の外部出力端子の隣接する端子間に割り当てられるピッチの状態が相違され、駆動信号の出力に用いられる複数の外部出力端子の配置がその配列の長手方向両端を基点に中央部に向って配置される配列を有する。

これによれば、上記選択可能な配列間で、外部出力端子の隣接する端子間に割り当てられるピッチの状態に相違があるということは、表示ドライバを実装する実装相手の配線パターンの配列ピッチが外部出力端子の物理的配置のピッチに対して整数倍以外のピッチであっても選択可能な配列とすることができることを意味し、上記選択可能な配列のバリエーションが増える。また、外部出力端子配列の両端から必要個数の外部出力端子を用いることは、表示ドライバを実装する実装相手の配線パターンの傾きが外部出力端子の配列方向に対して大きくなるように作用し、前記配線パターンの配線ピッチが極端に小さくならないようにする。

〔６〕＜複数の配列形態は駆動信号の出力に用いられる複数の外部出力端子の数が相違＞
項５において、前記制御回路が選択可能な前記複数種類の配列は、前記複数の外部出力端子の配列中で駆動信号の出力に用いられる複数の外部出力端子の数が相違され、駆動信号の出力に用いられる複数の外部出力端子の配置がその配列の長手方向両端を基点に中央部に向って配置される配列を有する。

これによれば、上記選択可能な配列のバリエーションが更に増える。

〔７〕＜表示パネルの電極パッド列の配置ピッチに応じで外部出力端子の配列が選択可能＞
長尺状の半導体集積回路として形成され表示パネルの表示素子に表示駆動信号を出力するための表示ドライバ（１）は、前記表示ドライバの長手方向に沿って規則的に配置された複数の外部出力端子（Ｓ１〜Ｓｎ）と、所要の外部出力端子から表示パネルに供給するための表示駆動信号を生成する出力回路（４６）と、ホストインタフェース回路（４０）と、前記ホストインタフェース回路から制御データが入力されるレジスタ回路（４１）と、前記レジスタ回路にセットされた制御データに基づいて制御信号を生成する制御回路‘４３）と、を含む。前記レジスタ回路は、出力モードデータ（Ｍｄａｔａ）が書換え可能に設定される出力モードレジスタ（６０）を有する。前記制御回路は、前記出力モードレジスタに設定された前記出力モードデータに従って、前記表示駆動信号を出力するために前記出力回路が用いる外部出力端子の配列を、配置ピッチが異なる複数種類配列の中から選択する制御を行なう。前記制御回路が選択可能な前記複数種類の配列として、前記複数の外部出力端子の配列中で駆動信号の出力に用いられる複数の外部出力端子の隣接する端子間に割り当てられるピッチの状態が相違される配列を有する。

これによれば、表示パネルを駆動するとき表示駆動信号の出力に用いる外部出力端子の配列として配置ピッチが異なる複数種類の配列の中から一つの配列を選択可能であるから、この表示ドライバを実装するパッドのピッチに合うように表示駆動信号の出力に用いる外部出力端子の配列を配置ピッチの異なる複数種類の配列の中から選択すればよい。したがって、上記表示ドライバは、表示ドライバから駆動信号を受ける信号配線のピッチが相違する表示パネルに対しても、また、実装されるバンプのピッチが相違されるＣＯＦ実装とＣＯＧ実装の何れに対しても、共用可能である。更に、上記選択可能な配列間で、外部出力端子の隣接する端子間に割り当てられるピッチの状態に相違があるということは、表示ドライバを実装する実装相手の配線パターンの配列ピッチが外部出力端子の物理的配置のピッチに対して整数倍以外のピッチであっても選択可能な配列とすることができることを意味し、上記選択可能な配列のバリエーションが増える。

〔８〕＜複数の配列形態は駆動信号の出力に用いられる複数の外部出力端子の数が相違＞
項７において、前記制御回路が選択可能な前記複数種類の配列として、前記複数の外部出力端子の配列中で駆動信号の出力に用いられる複数の外部出力端子の数が相違される配列を更に有する。

これによれば、上記選択可能な配列のバリエーションが更に増える。

〔９〕＜外部出力端子配列の両端から必要個数の外部出力端子を使用＞
項７において、前記制御回路が選択可能な前記複数種類の配列は、前記駆動信号の出力に用いられる複数の外部出力端子の配置がその配列の長手方向両端を基点に中央部に向って配置される配列を有する。

これによれば、外部出力端子配列の両端から必要個数の外部出力端子を用いることは、表示ドライバを実装する実装相手の配線パターンの傾きが外部出力端子の配列方向に対して大きくなるように作用し、前記配線パターンの配線ピッチが極端に小さくならないようにする。

〔１０〕＜ラインラッチ回路と駆動回路＞
項７において、前記出力回路は、画素データを保持するデータレジスタが複数個並列されたラインラッチ回路（４４）と、前記ラインラッチ回路が出力する画素データから画素データ単位で表示駆動信号を生成して外部出力端子に与える駆動回路（４５）と、を含む。前記制御回路は、前記出力モードデータに従って前記ラインラッチ回路に画素データを逐次書き込む書き込みアドレスの制御と共に、画素データが書き込まれた複数のデータレジスタの出力を並列的に駆動回路に出力する出力制御を行なう。

これによれば、制御回路による前記アドレス制御と出力制御によって、外部出力端子の配列を配置ピッチの異なる複数種類の配列の中から選択する制御を容易に実現することができる。

〔１１〕＜１個の外部出力端子を複数画素の駆動に共用＞
項１０において、前記データレジスタは複数個の画素の画素データを一単位として保持する。前記駆動回路は、前記データレジスタが出力する複数個の画素の画素データに対して画素データ単位で対応する駆動信号を時分割で出力する。

これによれば、例えば１個のデータレジスタがｎ個の画素の画素データを保持する場合に１個の外部出力端子がｎ個の画素に時分割で表示駆動信号を供給するのに共用される。これは、高解像度の表示パネルに配置された表示素子の信号線を複数本単位でセレクタを介して１本の配線パターンに引き出して表示ドライバの外部出力端子に接続する構成を可能にするものであり、表示パネルの高解像度化に対して表示ドライバの外部出力端子の配列ピッチを実装可能なピッチに留めておくことを可能にする。

〔１２〕＜表示パネルの電極パッド列の配置ピッチに応じで外部出力端子の配列が選択可能＞
表示パネルモジュール（２，３）は、表示素子がマトリクス配置された表示パネル（６，７）と、長尺状の半導体集積回路として形成され、前記表示パネルに表示駆動信号を供給する表示ドライバ（１）と、を有する。前記表示ドライバは、当該表示ドライバの長手方向に沿って規則的に配置された複数の外部出力端子（Ｓ１〜Ｓｎ）と、所要の外部出力端子から表示パネルに供給するための表示駆動信号を生成する出力回路（４６）と、出力モードデータ（Ｍｄａｔａ）が書換え可能に設定される出力モードレジスタ（６０）と、前記出力モードレジスタに設定された前記出力モードデータに従って、前記表示駆動信号を出力するために前記出力回路が用いる外部出力端子の配列を、配置ピッチが異なる複数種類の配列の中から選択する制御を行なう制御回路（４３）と、を含む。前記制御回路が選択可能な前記複数種類の配列として、前記複数の外部出力端子の配列中で駆動信号の出力に用いられる複数の外部出力端子の隣接する端子間に割り当てられるピッチの状態が相違される配列を有する。

これによれば、表示パネルモジュールは、表示ドライバから駆動信号を受ける信号配線のピッチが相違する表示パネルに対しても、また、実装されるバンプのピッチが相違されるＣＯＦ実装とＣＯＧ実装の何れに対しても、共用可能な上記表示ドライバを用いて構成されるから、表示パネルモジュールのコスト低減を実現することができる。

〔１３〕＜複数の配列形態は駆動信号の出力に用いられる複数の外部出力端子の数が相違＞
項１２において、前記制御回路が選択可能な前記複数種類の配列として、前記複数の外部出力端子の配列中で駆動信号の出力に用いられる複数の外部出力端子の数が相違される配列を更に有する。

これによれば、上記表示ドライバに共用範囲が更に広がり、コスト低減可能な表示パネルモジュールの種類を更に拡げることができる。

〔１４〕＜外部出力端子配列の両端から必要個数の外部出力端子を使用＞
項１２において、前記制御回路が選択可能な前記複数種類の配列は、前記駆動信号の出力に用いられる複数の外部出力端子の配置がその配列の長手方向両端を基点に中央部に向って配置される配列を有する。

これによれば、外部出力端子配列の両端から必要個数の外部出力端子を用いることは、表示ドライバを実装する実装相手の配線パターンの傾きが外部出力端子の配列方向に対して大きくなるように作用し、前記配線パターンの配線ピッチが極端に小さくならないようにする。

〔１５〕＜ＣＯＧ形態による表示ドライバの実装＞
項１２において、前記表示ドライバは前記表示パネル（６）のガラス基板（９）にチップ・オン・グラス（ＣＯＧ）形態で実装されて、前記外部出力端子が前記表示パネルの前記ガラス基板上の配線パターン（１２）に直結される。

これによれば、高解像度の表示パネルにＣＯＧ形態で表示ドライバを実装して高解像度の表示パネルモジュールを構成することができる。

〔１６〕＜ＣＯＦ形態による表示ドライバの実装＞
項１２において、前記表示ドライバは表示パネル（７）に接続されたフレキシブル配線基板（５）にチップ・オン・フィルム（ＣＯＦ）形態で実装され、前記外部出力端子が前記フレキシブル配線基板の配線（１３）に直結されて前記表示パネルの前記ガラス基板上の配線パターンに接続される。

これによれば、低解像度の表示パネルに接続するフレキシブル配線基板にＣＯＦ形態で表示ドライバを実装して低解像度の表示パネルモジュールを構成することができる。

〔１７〕＜ラインラッチ回路と駆動回路＞
項１２において、前記出力回路は、画素データを保持するデータレジスタが複数個並列されたラインラッチ回路（４４）と、前記ラインラッチ回路が出力する画素データから画素データ単位で表示駆動信号を生成して外部出力端子に与える駆動回路（４５）と、を含む。前記制御回路は、前記出力モードデータに従って前記ラインラッチ回路に画素データを逐次書き込む書き込みアドレスの制御と共に、画素データが書き込まれた複数のデータレジスタの出力を並列的に駆動回路に出力する出力制御を行なう。

これによれば、制御回路による前記アドレス制御と出力制御によって、外部出力端子の配列を配置ピッチの異なる複数種類の配列の中から選択する制御を容易に実現することができる。

〔１８〕＜１個の外部出力端子を複数画素の駆動に共用＞
項１７において、前記データレジスタは複数個の画素の画素データ（Di_Pn r, Di_Pn g, Di_Pn b, Di_Pn+1 r, Pn+1 g, Pn+1 b,）を一単位として保持する。前記駆動回路は、前記データレジスタが出力する複数個の画素の画素データに対して画素データ単位で対応する駆動信号を時分割で出力する。前記表示パネルは、前記駆動回路が時分割で順次出力する駆動信号を対応する複数個の画素の画素データ単位で対応する表示素子の信号線に供給する選択回路（７２）を有する。前記制御回路は、前記駆動回路による駆動信号の時分割出力に同期して、当該時分割出力される駆動信号に応ずる表示素子の信号線を前記選択回路に選択させる選択制御を行なう。

これによれば、表示パネルの表示素子の信号線ピッチを表示ドライバの外部出力端子の最小配列ピッチよりも格段に小さくすることができ、スマートフォンなどの小型の機器に搭載する表示パネルの高解像度化の促進に寄与することができる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、駆動信号の外部信号電極のピッチが相違する表示パネルに対しても、また、ＣＯＦ実装とＣＯＧ実装の何れに対しても、共用可能な表示ドライバを提供することができる。更には、表示パネルモジュールのコストを低減することができる。

図１は同じ表示ドライバをＣＯＧ実装形態とＣＯＦ実装形態の何れにも可変可能に適用した適用例を示す説明図である。 図２は本発明の一実施の形態に係る表示ドライバの外観を例示する平面図である。 図３は表示ドライバを適用したスマートフォンを示す説明図である。 図４は表示ドライバを適用したスマートウォッチを示す説明図である。 図５は表示ドライバを適用したフリーフォームディスプレイを示す説明図である。 図６はスマートフォン、スマートウォッチ及びフリーフォームディスプレイ等に用いる表示パネルの代表的な解像度を例示する説明図である。 図７はＣＯＧ実装に適用される表示パネルを用いた表示パネルモジュールを例示する平面図である。 図８はＣＯＦ実装に適用される表示パネルを用いた表示パネルモジュールを例示する平面図である。 図９は図７及び図８に用いる表示パネルの構成を回路的に例示した回路図である。 図１０はＣＯＧ実装とＣＯＦ実装の主な相違点を対比して例示した説明図である。 図１１は各種解像度の表示パネルに対する外部出力端子の利用形態をＣＯＧ実装とＣＯＦ実装に大別して例示した説明図である。 図１２は表示ドライバの構成が例示するブロック図である。 図１３は解像度がＦＨＤの表示パネルに表示ドライバをＣＯＧ実装した状態における出力回路の詳細を例示するブロック図である。 図１４は図１３における画素と、その出力に用いる外部出力端子と、画素データとそれを保持するレジスタＲＥＧのアドレスとの関係を示す説明図である。 図１５は３２ビット単位の表示データのデータ列として各データが対応する１画素分の３個のＲＧＢの単位表示データから成るデータ構造を例示する説明図である。 図１６はモードデータによってＣＯＦ実装のＷＶＧＡが指定された場合に応ずる外部出力端子の接続形態を例示するブロック図である。 図１７は図１６における画素と、その出力に用いる外部出力端子と、画素データとそれを保持するレジスタＲＥＧのアドレスとの関係を示す説明図である。 図１８はパネルインタフェース用ＦＰＣ配線のピッチが上段の端子配列ピッチから僅かにずれているフレキシブル配線基板を使用する場合に所定個数に１個の割合で外部出力端子を不使用にして接続することによってピッチの誤差を吸収する実装形態における外部出力端子の接続形態を例示するブロック図である。 図１９は図１８における画素と、その出力に用いる外部出力端子と、画素データとそれを保持するレジスタＲＥＧのアドレスとの関係を示す説明図である。 図２０は表示パネルモジュールを用いた電子機器が例示するブロック図である。

図２には本発明の一実施の形態に係る表示ドライバの外観が例示される。同図に示される表示ドライバ１は長尺状の半導体集積回路として形成され、例えば単結晶シリコン基板に公知のＣＭＯＳ集積回路製造技術によって形成される。この表示ドライバ１は、所謂ベアチップ又はペレットと称される形態を有し、前記表示ドライバ１の表面には一方の長手辺側にその長手方向に沿って複数の外部出力端子Ｓ１〜Ｓｎが規則的に配置され、他方の長手辺側にその長手方向に沿って複数のホストインタフェース端子Ｈ１〜Ｈｉが配置される。図ではｎ＝５４０を一例とする。外部出力端子Ｓ１〜Ｓｎは表示パネルを駆動する駆動信号の出力端子である。表示ドライバ１は表示パネルにタイミング信号などその他の信号も出力するが、その他の信号を出力する外部出力端子について、ここでは図示を省略する。

表示ドライバ１は図３のスマートフォン２０、図４のスマートウォッチ２１、及び図５のフリーフォームディスプレイ２２等における表示パネルＰＮＬの駆動に兼用される。表示パネルＰＮＬと表示ドライバ１はその他電子機器と共にケーシングＣＳＧに収容されている。表示パネルＰＮＬのサイズはスマートフォン２０やスマートウォッチ２１などの適用製品の大きさと、表示に必要な解像度に応じて異なる。

スマートフォン２０、スマートウォッチ２１、及びフリーフォームディスプレイ２２等に用いる表示パネルの代表的な解像度として図６に示される解像度がある。例えばスマートフォン２０に必要とされる解像度は図６のＲＳＬ＿１で示される１９２０×１０８０画素のＦＨＤサイズ、ＲＳＬ＿２で示される１２８０×７２０画素のＨＤサイズ、又はＲＳＬ＿３で示される８５４×４８０画素のＷＶＧＡサイズである。スマートウォッチ２１やフリーフォームディスプレイ２２には、例えばＲＳＬ＿４で示される６４０×６４０画素のサイズ、ＲＳＬ＿５で示される５４０×５４０画素のサイズ、ＲＳＬ＿６で示される４８０×４８０画素のサイズ、ＲＳＬ＿７で示される４２０×４２０画素のサイズ、ＲＳＬ＿８で示される３６０×３６０画素のサイズ、ＲＳＬ＿９で示される３２０×３２０画素のサイズ等が適用される。

各種解像度の表示パネルに対する表示ドライバ１の搭載形態は図７のＣＯＧ実装と図８のＣＯＦ実装に大別される。特に制限されないが、各図は液晶を用いた表示パネルを一例とする。

図７にはＣＯＧ実装に適用される表示パネル６（表示パネルＰＮＬの一例）が例示される。表示パネル６は夫々ガラス基板であるアレイ基板９とフィルタ基板８の間には複数本の透明電極が直交方向に配置され、交差位置に液晶を挟んで表示素子が形成される。透明電極の材料にはインジウムとスズの酸化物であるＩＴＯ（Indium-Tin-oxide）などが用いられる。この例ではアレイ基板上９の配線パターンは全てＩＴＯを用いた透明配線若しくは透明電極とされる。フィルタ基板８には表示素子の列毎に順次ＲＧＢのカラーフィルタが形成され、ＲＧＢ３個の表示素子で１個の画素（ピクセル）を構成し、ＲＧＢ夫々の表示素子はサブ画素（ピクセル）を構成する。夫々図示はしないが、表示素子の選択端子に行単位で接続する透明電極はゲート電極、表示素子のデータ入力端子に列単位で接続する透明電極はソース電極である。アレイ基板９には表示ドライバ１を実装するための配線パターンが形成される。この配線パターンは表示パネルの解像度に応じてそのソース電極を表示ドライバ１の外部出力端子Ｓ１〜Ｓｎの全部又は一部に接続する配線パターン（以下単に駆動用ＩＴＯ配線とも記す）１２と、表示ドライバ１のホストインタフェース端子Ｈ１〜Ｈｉに接続する配線パターン（以下単にホストインタフェース用ＩＴＯ配線とも記す）１４を有する。表示ドライバ１は外部出力端子Ｓ１〜Ｓｎとホストインタフェース端子Ｈ１〜Ｈｉを下に向けて対応する駆動用ＩＴＯ配線１２の基端部の上と、ホストインタフェース用ＩＴＯ配線１４の一端部の上に載置して例えば異方性導電膜を用いた圧着で固定することによって実装される。ホストインタフェース用ＩＴＯ配線１４の他端部はＦＰＣで構成されたインタフェースコネクタ４のＦＰＣ配線１５に例えば異方性導電膜を用いて圧着で結合され、表示ドライバ１はインタフェースコネクタ４を介してホスト装置に接続可能にされる。駆動用ＩＴＯ配線１２はソース電極と一対一対応であっても良いが、ソース電極の数が多くなる高解像度の表示パネルの場合には複数本のソース電極をセレクタを介して駆動用ＩＴＯ配線１２に接続可能とすることが得策であり、それによって表示ドライバ１が長くなり過ぎないようにすることができる。

図８にはＣＯＦ実装に適用される表示パネル７（表示パネルＰＮＬの別の例）が例示される。表示パネル７も同様であって夫々ガラス基板であるアレイ基板１１とフィルタ基板１０の間には複数本の透明電極が直交方向に配置され、交差位置に液晶を挟んで表示素子が形成される。フィルタ基板１０には表示素子の列毎に順次ＲＧＢのカラーフィルタが形成され、ＲＧＢ３個の表示素子で１個の画素（ピクセル）を構成し、ＲＧＢ夫々の表示素子はサブ画素（ピクセル）を構成する。夫々図示はしないが、表示素子の選択端子に行単位で接続する透明電極はゲート電極、表示素子のデータ入力端子に列単位で接続する透明電極はソース電極である。図８のＣＯＦ実装の場合には表示ドライバ１がフレキシブル配線基板５に搭載される。フレキシブル配線基板５は表示ドライバ１の外部出力端子Ｓ１〜Ｓｎの全部又は一部に接続する配線（以下単にパネルインタフェース用ＦＰＣ配線とも記す）１３と、表示ドライバ１のホストインタフェース端子Ｈ１〜Ｈｉに接続する配線（以下単にホストインタフェース用ＦＰＣ配線とも記す）１６を有する。フレキシブル配線基板５はポリイミドなどの薄膜樹脂にアルミニウム箔や銅箔を張り合わせて前記パネルインタフェース用ＦＰＣ配線１３やホストインタフェース用ＦＰＣ配線１６が形成されている。表示ドライバ１は外部出力端子Ｓ１〜Ｓｎとホストインタフェース端子Ｈ１〜Ｈｉを下に向けて対応するパネルインタフェース用ＦＰＣ配線１３の基端部の上と、ホストインタフェース用ＦＰＣ配線１６の一端部の上に載置して例えば異方性導電膜を用いた圧着で固定することによって実装される。表示ドライバ１はホストインタフェース用ＦＰＣ配線１６を介してホスト装置に接続可能にされる。フレキシブル配線基板５のパネルインタフェース用ＦＰＣ配線１３はアレイ基板１１に形成された駆動用ＩＴＯ配線１７に例えば異方性導電膜を用いて圧着で接続される。この駆動用ＩＴＯ配線１７は表示パネルの解像度に応じてそのソース電極を表示ドライバ１の外部出力端子Ｓ１〜Ｓｎの全部又は一部に接続するための配線である。駆動用ＩＴＯ配線１７はソース電極と一対一対応であっても良いが、ソース電極の数が多くなる高解像度の表示パネルの場合には複数本のソース電極をセレクタを介して駆動用ＩＴＯ配線１７に接続可能とすることが得策であり、それによって表示ドライバ１が長くなり過ぎない様にすることができる。

上記表示パネル６、７の構成を回路的に示せば、図９のように、Ｘ方向に配置された透明電極であるゲート電極Ｇｔｄ＿１〜Ｇｔｄ＿ｍと、Ｙ方向に配置された透明電極であるソース電極Ｓｒｃ＿１〜ＳＲＣ＿ｎが形成され、各交差位置に表示素子９０が形成される。表示素子９０はアレイ基板９，１１に形成された薄膜スイッチトランジスタ９１とこれに直列接続された容量成分９２から成る。薄膜スイッチトランジスタ９１の選択端子はゲート電極Ｇｔｄ＿１〜Ｇｔｄ＿ｍの内の対応する一つに結合され、薄膜スイッチトランジスタ９１のデータ入力端子はソース電極Ｓｒｃ＿１〜ＳＲＣ＿ｎの内の対応する一つに結合される。容量成分９２は各表示素子の液晶及び蓄積容量の容量成分を意味し、一方に容量電極は対応する薄膜スイッチトランジスタ９１に直列され、他方の容量電極は共通電圧信号線Ｖｃｏｍに結合される。表示素子９０はゲート電極を共有する表示ライン単位でゲート電極によって選択され、選択された表示素子９０にはソース電極Ｓｒｃ＿１〜ＳＲＣ＿ｎから並列的に駆動信号が供給されて容量成分９２に蓄積され、蓄積された駆動信号の電圧に応じて液晶のニードル傾斜度が制御され、各画素はそれに従った階調で表示を行なう。ソース電極Ｓｒｃ＿１〜ＳＲＣ＿ｎのピッチは表示パネル６、７の解像度やパネルのサイズに応じて相違する。ソース電極Ｓｒｃ＿１〜ＳＲＣ＿ｎ及びゲート電極Ｇｔｄ＿１〜Ｇｔｄ＿ｍは共にＩＴＯ配線とされる。前述のようにソース電極Ｓｒｃ＿１〜ＳＲＣ＿ｎは駆動用ＩＴＯ配線と一対一対応にされ、或いは複数本のソース電極を単位にスイッチを介して1本の駆動用ＩＴＯ配線に接続される。ちなみに、当該スイッチの選択は表示ドライバ１からソース電極への表示駆動信号の供給タイミングに同期しなければならないからそのスイッチ選択信号は例えば表示ドライバ1が供給する。

図１にはＣＯＧ実装形態において表示ドライバ１の外部出力端子Ｓ１〜Ｓｎに直接結合される駆動用ＩＴＯ配線１２と、ＣＯＦ実装形態において表示ドライバ１の外部出力端子Ｓ１〜Ｓｎに直接結合されるパネルインタフェース用ＦＰＣ配線１３が例示される。ＣＯＧ実装のためにアレイ基板９に形成される駆動用ＩＴＯ配線１２はフォトリソグラフィなどを用いて高精度に、即ち狭ピッチで形成可能である。図１では駆動用ＩＴＯ配線１２のパターンピッチとして１０μｍが例示される。これに対し、ＣＯＧ実装のためにパネル配線基板５に形成されるパネルインタフェース用ＦＰＣ配線１３やホストインタフェース用ＦＰＣ配線はフィルム基板に銅箔やアルミ箔を接着して形成するから加工精度はガラス基板９に形成される駆動用ＩＴＯ配線１２などに比べて低くなり、ＣＯＧの場合に比べて狭ピッチを実現することはできず、図１ではパネルインタフェース用ＦＰＣ配線１３の配線ピッチは例えば２０μｍにされる。

ＣＯＧ実装とＣＯＦ実装の主な相違点を対比すると、図１０に例示されるように、ＣＯＧ実装の場合にはガラス基板上に実装領域を必要とするから表示パネルモジュールの縁はＣＯＧ実装の方が広くなり、搭載される配線のピッチ、即ち、搭載に用いる外部出力端子のピッチ（出力バンプピッチ）はＣＯＧ実装の方が狭くすることができる。また、表示パネルモジュールのコストと言う点ではＣＯＦの方がＣＯＧ実装のためのフレキシブル配線基板５を用意しなければならないという点でコスト高になる。

図１ではＣＯＧ実装とＣＯＦ実装の何れにも同じ表示ドライバ１を用いている。例えば上下２段で配置された外部出力端子Ｓ１〜Ｓ５４０の各段のピッチは２０μｍで上段と下段の間では相互にピッチを５μｍずらして配置してある。即ち、奇数番の端子番号を有する上段の外部出力端子Ｓ１〜Ｓ５３９の隣接ピッチは２０μｍ、同じく偶数番の端子番号を有する下段の外部出力端子Ｓ２〜Ｓ５４０の隣接ピッチは２０μｍとされ、上下段を併せた全体では外部出力端子Ｓ１〜Ｓ５４０の隣り合う端子番号の隣接ピッチは１０μｍとされる。表示ドライバ１は図１のＣＯＧ実装に対応する場合にはピッチが１０μｍの駆動用ＩＴＯ配線１２に対して外部出力端子Ｓ１〜Ｓ５４０の内の上下両段で必要な数の外部出力端子を表示駆動信号の出力に用いる動作モードで動作される。一方、表示ドライバ１は図１のＣＯＦ実装に対応する場合にはピッチが１０μｍのインタフェース用ＦＰＣ配線１３に対して外部出力端子Ｓ１〜Ｓ５４０の内の上段の必要な数の外部出力端子を表示駆動信号の出力に用いる動作モードで動作される。

表示ドライバ１を使用する表示パネルの解像度に応じた外部出力端子Ｓ１〜Ｓ５４０の利用形態は、図１１に示されるようにＣＯＧ実装の場合とＣＯＦ実装の場合で相違させることができる。即ち、解像度がＦＨＤの場合はＣＯＧ実装により外部出力端子Ｓ１〜Ｓ５４０の全てを用いる。特に制限されないが、ここでは、２個の画素（６個のサブ画素に応ずる６個の表示素子）の６本に１本のソース電極をセレクタ若しくはスイッチで選択して１本の駆動用ＩＴＯ配線に接続される。したがって５４０個の外部出力端子で１０８０画素のＦＨＤの表示駆動を行う。ＣＯＦのＦＨＤへの対応は現実的ではないのでサポートしていない。

解像度がＨＤの場合はＣＯＧ実装により外部出力端子Ｓ１〜Ｓ５４０の配列の左端のＳ１〜Ｓ１８０と右端のＳ３６０〜Ｓ５４０を用いる。外部出力端子Ｓ１〜Ｓ５４０の一部を用いる場合には端子配列の両端から中央に向って必要個数用いるようにする。このように、外部出力端子配列の両端から必要個数の外部出力端子を用いることにより、表示ドライバ１を実装する実装相手の配線１２，１３の傾きが外部出力端子の配列方向に対して大きくなり、前記配線１２，１３の配線ピッチが極端に小さくならないようになる。

解像度がＷＶＧＡ以下の場合にＣＯＧ実装する場合は解像度ＨＤの場合に比べて使用する外部出力端子の数が相違する。

表示ドライバ１をＣＯＦ実装する場合はパネルインタフェース用ＦＰＣ配線１３のピッチがＣＯＧ実装の場合に２倍の２０μｍであるから、外部出力端子Ｓ１〜Ｓ５４０の内の端子番号奇数番の上段の冗外部出力端子Ｓ１、Ｓ３…Ｓ５３７、Ｓ５３９を用いる。例えばＷＶＧＡの場合、外部端子配列の左端から端子番号Ｓｉがｉ＝２ｎ＋１となる外部端子を用い（但し、ｎ＝０〜１１９）、外部端子配列の右端から端子番号Ｓｉがｉ＝５３９−２ｎとなる外部端子を用いる（但し、ｎ＝１１９〜０）。以下同様であり、５４０×５４０の解像度の場合は使用する外部出力端子の端子番号Ｓｉはｉ＝２ｎ＋１（但し、ｎ＝０〜２６９）の範囲とされる。４２０×４２０の解像度の場合は左端から使用する外部出力端子の端子番号Ｓｉはｉ＝２ｎ＋１（但し、ｎ＝０〜１０４）の範囲とされ、右端から使用する外部出力端子の端子番号Ｓｉはｉ＝２ｎ＋１（但し、ｎ＝１０４〜０）の範囲とされる。３６０×３６０の解像度の場合は左端から使用する外部出力端子の端子番号Ｓｉはｉ＝２ｎ＋１（但し、ｎ＝０〜８９）の範囲とされ、右端から使用する外部出力端子の端子番号Ｓｉはｉ＝２ｎ＋１（但し、ｎ＝８９〜０）の範囲とされる。

図１１では外部出力端子Ｓ１〜Ｓ５４０の隣り合う端子ピッチ（１０μｍ）に対して上段と下段の各々の配列の端子ピッチ（２０μｍ）が２倍にされた表示ドライバ１を一例とした場合に、それに合わせてＣＯＦ実装の場合の配線ピッチを便宜上ＣＯＧ実装の場合の配線ピッチの２倍として説明した。実際はそれに限られるものではなく、ＣＯＦ実装の場合の配線ピッチがＣＯＧ実装の場合の配線ピッチの整数倍にならない場合や、配線ピッチそれ自体が１０μｍや２０μｍでない場合が想定される。その場合に表示ドライバ１を実装するときは、実装相手となる配線の上に乗る位置の外部出力端子を利用して実装すればよい。例えば外部出力端子配列中でｍ個に１個の割合で外部出力端子を不使用とするように実装すればよい。

上述のＣＯＧ実装やＣＯＦ実装の双方に対応し、更に、実装可能な配線ピッチに柔軟に対応するために、表示ドライバ１はその実装形態に応じてどの外部出力端子からどの駆動信号を出力するかを可変に制御する機能を備える。以下ではその機能を実現する表示ドライバ１の構成について説明する。

図１２には表示ドライバ１の構成が例示される。

表示ドライバ１はホストプロセッサ３１から表示動作を指示するコマンド及び表示データを受け取る。表示ドライバ１は受け取ったコマンドに従った動作を行って、表示データに基づいて表示パネル６又は７に画像を表示する制御などを行なう。表示ドライバ１は、ホストプロセッサ２から画像データを入力し、表示タイミングに同期しながら、複数本のゲート電極線Ｇｔｄ＿１〜Ｇｔｄ＿ｍによって画素を表示ライン単位で順次走査するためのタイミング信号を出力すると共に、走査駆動された表示ラインの画素には表示データに応ずる階調信号としての駆動信号を複数本のソース電極線Ｓｒｃ＿１〜Ｓｒｃ＿ｎに並列的に供給する制御を行う。特に図示はしないがゲート電極線Ｇｔｄ＿１〜Ｇｔｄ＿ｍを駆動するゲートドライバは表示ドライバ１とは別に表示パネルに搭載され、表示ドライバはゲート電極線の駆動タイミング信号をゲートドライバに出力する。駆動タイミング信号はタイミング信号Ｓｔｍ＿１〜Ｓｔｍ＿ｊの一部とされる。

表示ドライバ１は、特に制限されないが、ホストインタフェース回路４０、レジスタ回路４１、表示データ処理回路４２、タイミング制御回路４３、ラインラッチ回路４４、ソース出力回路４５、内蔵発振器５０、表示ＲＡＭ５１、表示駆動電圧発生回路５２、パネルインタフェース回路５３、及び階調電圧生成回路５４を有する。

ホストインタフェース回路４０はホストプロセッサ３１から表示データ、コマンド、制御データ及び各種外部タイミング信号を受け取る。受け取った外部タイミング信号に基づいて内部タイミング信号としてのクロック信号ＣＬＫ、垂直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣを生成してタイミング制御回路４３に与える。ホストインタフェース回路４０はホストプロセッサ３１から受け取ったコマンド及び制御データをレジスタ回路４１に格納する。初期設定データ等の一部の制御データはホストインタフェース回路４０内の不揮発性記憶回路（ＮＶＭ）４７からロードされる。タイミング制御回路４３は、ホストインタフェース回路４０から与えられるタイミング信号、レジスタ回路４１から転送されたコマンド及び制御データに基づいて表示制御を行う。クロック信号ＣＬＫはドットクロックに一致されるドットクロック信号である。

表示データはビデオストリームデータとして供給される場合もあれば、ワード単位でバスアクセスサイクルに従って供給される場合もある。供給されたデータは必要に応じて表示データ処理部４２でフィルタ演算などが行われる。バスアクセスサイクルに従って供給された表示データは例えば表示フレーム単位で表示ＲＡＭ５１に格納され、表示ＲＡＭ５１に格納された表示データは表示タイミングに同期して読出され、読み出された表示データは表示ライン毎に直列的にラインラッチ回路４４にラッチされる。ビデオストリームデータで供給された表示データは表示タイミングに同期して直列的にラインラッチ回路４４にラッチされる。ラインラッチ回路４１に対するラッチアドレス制御はタイミング制御回路４３が行う。ソース出力回路４５はラインラッチ回路４４にラッチされた表示データを並列的に入力し、表示データに応ずる階調電圧の駆動信号を表示パネル６又は７に出力する。表示ドライバ１がＣＯＧ実装されていれば駆動用ＩＴＯ配線１２に出力され、ＣＯＦ実装されていればパネルインタフェース用ＦＰＣ配線１３に出力される。階調電圧は階調電圧生成回路５４が生成してソース出力回路４５に与える。ラインラッチ回路４４とソース出力回路４５は外部出力端子Ｓ１〜Ｓ５４０の内の所要の端子から表示パネル６，７に供給するための表示駆動信号を生成する出力回路４６）の一例を成すものである。

内蔵発信回路５０は表示ドライバ１の内部タイミングを規定するためのクロック信号を出力する。表示駆動電圧発生回路５２は表示パネルで必要するゲート駆動電圧や共通電圧信号線の電圧を出力する。パネルインタフェース回路はタイミング信号Ｓｔｍ＿１〜Ｓｔｍ＿ｊを出力する。

図１３には解像度がＦＨＤの表示パネル６に表示ドライバ１をＣＯＧ実装した状態で出力回路４６の詳細を例示する。Ｐ１、Ｐ２…は表示パネル６の画素であり、各画素はＲ（赤）、Ｇ（緑）、Ｂ（青）の表示素子９０から成るサブ画素を持つ。特に制限されないが、この例ではソース電極Ｓｒｃ＿１〜Ｓｒｃ＿ｎは６本一組、すなわち２画素一組でセレクタ７２を介して１本の駆動用ＩＴＯ配線１２に接続される。各セレクタ７２はタイミング制御回路４３から出力される選択信号ＣＮＴｓｐによって順次１本ずつソース電極をＲＧＢＲＧＢの順に選択していく。選択信号ＣＮＴｓｐは前記タイミング信号Ｓｔｍ＿１〜Ｓｔｍ＿ｊに含まれる信号である。

解像度がＦＨＤの表示パネル６にＣＯＧ実装される場合、図１１の接続形態で説明したように外部出力端子Ｓ１〜Ｓ５４０は夫々対応する駆動用ＩＴＯ配線１２に接続されてＣＯＧ実装されることになる。

ソース駆動回路４５は外部出力端子Ｓ１〜Ｓ５４０の夫々に一体一対応でドライバＤＲＶを有する。各ドライバＤＲＶは、特に図示はしないが、階調に対応する８ビットのような複数ビットの単位表示データを受け取ってこれに対応する階調電圧を出力バッファから出力する回路である。

ラインラッチ回路４４は入力段ラインラッチ回路４４Ｂと出力段ラインラッチ回路４４Ａの２段構成になっている。入力段ラインラッチ回路４４Ｂと出力段ラインラッチ回路４４Ａは夫々画素単位、すなわち３個のサブ画素単位で、ＲＧＢ３個の単位表示データを保持する３２ビットのレジスタＲＥＧを５４０個有する。レジスタＲＥＧ毎にアドレスＡ０〜Ａ５３９が割り当てられている。

入力段ラインラッチ回路４４Ｂの各レジスタＲＥＧのデータ入力端子には、特に制限されないが、３２ビットの内部バスから３２ビット単位で表示データＤＡＴｄｉｓｐが供給される。内部バスに供給された表示データＤＡＴｄｉｓｐは書き込みアドレスＡＤＲｗで指定されたレジスタＲＥＧに書き込まれる。書き込みタイミングは書き込みイネーブル信号ＣＮＴｗによって制御される。３２ビット単位の表示データＤＡＴｄｉｓｐは図１５に例示するように、順次Ｄ０、Ｄ１、Ｄ２、…とされ、各データは対応する１画素分の３個のＲＧＢの単位表示データを有する。例えばデータＤ０は、画素Ｐ１のＲデータＤ０＿Ｐ１ｒ、ＧデータＤ０＿Ｐ１ｇ及びＢデータＤ０＿Ｐ１ｂを有し、データＤ１は、画素Ｐ２のＲデータＤ１＿Ｐ２ｒ、ＧデータＤ１＿Ｐ２ｇ及びＢデータＤ１＿Ｐ２ｂを有する。

出力段ラインラッチ回路４４Ａの各レジスタＲＥＧは対応する入力段ラインラッチ回路４４ＢのレジスタＲＦＥＧから３２ビット単位で表示データＤＡＴｄｉｓｐが転送される。出力段ラインラッチ回路４４Ａは読出しアドレスＡＤＲｒで指定されたレジスタＲＥＧが読出し対象にされる。読出しは単位表示データ毎の８ビット単位で行われ、読み出しタイミングは読出しイネーブル信号ＣＮＴｒによって制御される。

出力段ラインラッチ回路４４Ａの隣り合う２個のレジスタＲＥＧの出力はワイヤードオア又はセレクタを介して次段のドライバＤＲＶの入力端子に接続される。

上記入力段ラインラッチ回路４４ＢのレジスタＲＥＧに対する１表示ライン分の表示データＤＡＴｄｉｓｐの書き込み動作は水平同期期間で行われ、出力段ラインラッチ回路４４ＡのレジスタＲＥＧに対する１表示ライン分の読出しは次の水平同期期間で行われる。出力段ラインラッチ回路４４ＡのレジスタＲＥＧに対する読出し動作では、特に制限されないが、１表示期間中に出力段ラインラッチ回路４４ＡのレジスタＲＥＧを順次選択し、選択したレジスタＲＥＧのＲＧＢ３個の単位表示データを順次読み出すようにすればよい。この場合に出力段ラインラッチ回路４４ＡのレジスタＲＥＧの選択サイクルに対して３倍の速度でセレクタ７２によるソース電極の選択を順次行えばよい。或いは、１表示期間の前半期間中に奇数番目のレジスタＲＥＧのＲＧＢ３個の単位表示データを順次選択し、１表示期間の後半期間中に偶数番目のレジスタＲＥＧのＲＧＢ３個の単位表示データを順次選択して、読出しを行うことも可能である。但し表示品質は低くなる。

タイミング制御回路４３は、入力段ラインラッチ回路４４ＢのレジスタＲＥＧに対してどのレジスタＲＥＧに表示データを書き込むか、そしてそれに応じて出力段ラインラッチ回路４４ＡのどのレジスタＲＥＧから表示データを読み出すかを可変に選択する制御ロジックを有する。即ち、レジスタ回路４１の出力モードレジスタ６０に設定された出力モードデータＭｄａｔａに従って、入力段ラインラッチ回路４４Ｂに対する表示データの書き込み位置を制御する書き込みレジスタアドレス生成ロジック（ＷＲＳＬｇｃ）６２と出力段ラインラッチ回路４４Ａに対する表示データに読出し位置を制御する読み出しレジスタアドレス生成ロジック（ＲＲＳＬｇｃ）６１を有する。書き込みレジスタアドレス生成ロジック６２はモードデータＭｄａｔａに応じた書き込みアドレスＡＤＲｗを生成し、読み出しレジスタアドレス生成ロジック６１はモードデータＭｄａｔａに応じた読み出しアドレスを生成する。双方のレジスタアドレス生成ロジック６１，６２は特に制限されないが、プログラムシーケンス制御ロジックで構成されるが、ハードワイヤードロジックで構成する子とは妨げられない。

レジスタアドレス生成ロジック６１，６２による制御は、出力モードレジスタ６０に設定された出力モードデータＭｄａｔａに従って、表示駆動信号を出力するために出力回路４６が用いる外部出力端子Ｓ１〜Ｓ５４０の配列を、配置ピッチが異なる複数種類の配列の中から選択するように、書き込みアドレスＡＤＲｗと読み出しアドレスＡＤＲｒを生成する制御を行なう。即ち、レジスタアドレス生成ロジック６１，６２は外部出力端子Ｓ１〜Ｓ５４０の配列方向に従って入力段ラインラッチ回路４４Ｂへ表示データを書き込むレジスタ位置（入力位置）、そして、出力段ラインラッチ回路４４Ａから表示データを読み出すレジスタ位置（出力位置）をモードデータＭｄａｔａに従って可変に制御することによって、表示データの出力に用いる外部出力端子Ｓ１〜Ｓ５４０の配列を配置ピッチが異なる複数種類の配列の中から選択可能にするものである。

モードデータＭｄａｔａに従ってレジスタアドレス生成ロジック６１，６２が選択可能な外部出力端子Ｓ１〜Ｓ５４０の配列形態として、例えば図１１の配列形態を備える。ＣＯＧ実装のＦＨＤ、ＣＯＧ実装のＨＤ、ＣＯＧ実装のＷＶＧＡ、ＣＯＦ実装のＷＶＧＡなどに対して夫々固有のモード番号が割り当てられ、このモード番号をモードレジスタ６０に設定することにより、レジスタアドレス生成ロジック６１，６２が其のモード番号をコマンドとして解読することによって対応する書き込みアドレスＡＤＲｗ及び読み出しアドレスＡＤＲｒなどを生成する。レジスタ書き込み及び読み出しに必要な動作イネーブル信号や選択信号など、その他のタイミング信号はタイミング制御回路４３内の図示を省略する制御ロジックがモードデータＭｄａｔａに基づいて生成する。

ＣＯＧ実装のＦＨＤが指定された場合の外部出力端子Ｓ１〜Ｓ５４０の接続形態は図１３に示される通りであり、上下２段夫々の外部出力端子Ｓ１〜Ｓ５４０が駆動用ＩＴＯ配線１２に接続される。このときの画素と、その出力に用いる外部出力端子と、画素データとそれを保持するレジスタＲＥＧのアドレスとの関係は図１４に例示される通りである。ＣＯＧ実装のＨＤ、ＣＯＧ実装のＷＶＧＡ、ＣＯＧ実装の５４０×５４０解像度、ＣＯＧ実装の４２０×４２０解像度、ＣＯＧ実装の３６０×３６０解像度についても同様であり、レジスタＲＥＧの配列に対して端から順次必要個数だけ利用するようにされる。

ＣＯＦ実装のＷＶＧＡが指定された場合の外部出力端子Ｓ１〜Ｓ５４０の接続形態は図１６に示される通りであり、端子番号が奇数番とされる上段に位置する一列の所要個数の外部出力端子Ｓ１、Ｓ３、Ｓ５、…が駆動用ＩＴＯ配線１２に接続される。このときの画素と、その出力に用いる外部出力端子と、画素データとそれを保持するレジスタＲＥＧのアドレスとの関係は図１７に例示される通りであり、画素Ｐ１、Ｐ２の出力には外部出力端子Ｓ１を用い、そこから出力する画素データＤ０，Ｄ１の書き込み及び読み出しレジスタアドレスとしてＡ０、Ａ１を用い、画素Ｐ３、Ｐ４の出力には外部出力端子Ｓ３を用い、そこから出力する画素データＤ２，Ｄ３の書き込み及び読み出しレジスタアドレスとしてＡ４、Ａ５を用い、其の間に位置する外部出力端子Ｓ２及びアドレスＡ２、Ａ３のレジスタは不使用とされる。他の画素に対しても同じである。ＣＯＦ実装のＷＶＧＡ、ＣＯＦ実装の５４０×５４０解像度、ＣＯＦ実装の４２０×４２０解像度、ＣＯＦ実装の３６０×３６０解像度についても同様であり、レジスタＲＥＧの配列に対して端から同様に必要個数だけ利用するようにされる。

図１８にはその他の動作モードに対応する接続形態が例示される。以上の説明では図１に示されるようにパネルインタフェース用ＦＰＣ配線１３のピッチが上段の端子配列ピッチに等しい場合としたが、この例ではパネルインタフェース用ＦＰＣ配線１３のピッチが上段の端子配列ピッチから僅かにずれているフレキシブル配線基板５を使用する場合を想定する。この場合には所定個数に１個の割合で外部出力端子を不使用にして接続することによって、ピッチの誤差を吸収することができる。図１８では上段の外部出力端子配列の２個に１個の割合で不使用とする。外部出力端子の配列ピッチに対するパネルインタフェース用ＦＰＣ配線１３のピッチずれ量が解れば幾つ置きに外部出力端子を不使用にすればよいかは事前に知ることができるので、その関係に従って動作モードを事前に決定し、それに応じた制御シーケンスを制御回路４３に組み込んでおけばよい。このときの画素と、その出力に用いる外部出力端子と、画素データとそれを保持するレジスタＲＥＧのアドレスとの関係は図１９に例示される通りであり、画素Ｐ１、Ｐ２の出力には外部出力端子Ｓ１を用い、そこから出力する画素データＤ０，Ｄ１の書き込み及び読み出しレジスタアドレスとしてＡ０、Ａ１を用い、画素Ｐ３、Ｐ４の出力には外部出力端子Ｓ３を用い、そこから出力する画素データＤ２，Ｄ３の書き込み及び読み出しレジスタアドレスとしてＡ４、Ａ５を用い、その間に位置する外部出力端子Ｓ２及びアドレスＡ２、Ａ３のレジスタは不使用とされる。次の画素Ｐ５、Ｐ６の出力には外部出力端子Ｓ７を用い、そこから出力する画素データＤ４、Ｄ５の書き込み及び読み出しレジスタアドレスとしてアドレスＡ１２、Ａ１３を用い、その間に位置する外部出力端子Ｓ４〜Ｓ６及びアドレスＡ６〜Ａ１１のレジスタは不使用とされる。

以上説明した表示ドライバ１によれば、表示パネルを駆動するとき表示駆動信号の出力に用いる外部出力端子Ｓ１〜Ｓ５４０の配列として配置ピッチが異なる複数種類の配列の中から一つの配列をモードデータＭｄａｔａに基づいて選択可能である。換言すれば、制御回路４３は外部出力端子Ｓ１〜Ｓ５４０の配列方向に対するラインラッチ回路４４Ｂへの画素データの書き込みレジスタ位置、そしてラインラッチ回路４４Ａから画素データを読み出す読み出しレジスタ位置が可変とされる。したがって、表示ドライバ１を実装する駆動用ＩＴＯ配線１２やパネルインタフェース用ＦＰＣ配線１３のピッチに合うようにモードデータＭｄａｔａをモードレジスタ６０に設定して、表示駆動信号の出力に用いる外部出力端子の配列を配置ピッチの異なる複数種類の配列の中から選択すればよい。したがって、表示ドライバ１は、表示ドライバ１から駆動信号を受ける信号配線のピッチが相違する表示パネルに対しても、また、実装される駆動用ＩＴＯ配線１２やパネルインタフェース用ＦＰＣ配線１３のような配線のピッチが相違されるＣＯＦ実装とＣＯＧ実装の何れに対しても、共用可能となる。これは、図７や図８に示す表示パネルモジュールのコスト低減に寄与するものである。

また、モードデータＭｄａｔａに従って制御回路４３が選択可能な複数種類の配列として、複数の外部出力端子Ｓ１〜Ｓ５４０の配列中で駆動信号の出力に用いられる複数の外部出力端子の隣接する端子間に割り当てられるピッチの状態が相違されていて、駆動信号の出力に用いられる複数の外部出力端子の配置がその配列の長手方向両端を基点に中央部に向って配置される配列を有する。図１８及び図１９で説明した配列などである。このように選択可能な配列間で、外部出力端子Ｓ１〜Ｓ５４０の隣接する端子間に割り当てられるピッチの状態に相違があるということは、表示ドライバ１を実装する実装相手の配線パターンの配列ピッチが外部出力端子Ｓ１〜Ｓ５４０の物理的配置のピッチに対して整数倍以外のピッチであっても選択可能な配列とすることができることを意味し、選択可能な配列のバリエーションが増える。外部出力端子Ｓ１〜Ｓ５４０の配列の両端から必要個数の外部出力端子を用いることは、表示ドライバ１を実装する実装相手の配線パターン（図７の駆動用ＩＴＯ配線１２、図８のパネルインタフェース用ＦＰＣ配線１３）の傾きが外部出力端子Ｓ１〜Ｓ５４０の配列方向に対して大きくなるように作用し、配線パターンの配線ピッチが極端に小さくならないようにするのに好適である。

更に、図１１で説明したようにモードデータＭｄａｔａに基づいて制御回路４３が選択可能な複数種類の配列として、外部出力端子Ｓ１〜Ｓ５４０の配列中で駆動信号の出力に用いられる複数の外部出力端子の数が相違され、駆動信号の出力に用いられる複数の外部出力端子の配置がその配列の長手方向両端を基点に中央部に向って配置される配列を有するので、選択可能な配列のバリエーションは格段に増える。

また、図１３などに基づいて説明したように、１個の外部出力端子を複数画素の駆動に共用すること、例えば１個のデータレジスタがｎ個の画素の画素データを保持する場合に１個の外部出力端子がｎ個の画素に時分割で表示駆動信号を供給するのに共用することにより、高解像度の表示パネル６に配置された表示素子９０の信号線Ｓｒｃ＿１〜Ｓｒｃ＿ｎを複数本単位でセレクタ７２を介して１本の配線１２又は１７に引き出して表示ドライバ１の外部出力端子に接続する構成を可能にする。これは、表示パネル６の高解像度化に対しても表示ドライバ１の外部出力端子の配列ピッチが極端に狭くならないようにすることができ、実装可能なピッチに留めておくことを可能にする。

図２０には表示パネルモジュールを用いた電子機器１００が例示される。この例では携帯端末を電子機１００の一例としている。ここでは表示パネルモジュール２Ａには表示パネル６と表示ドライバ１の外に、タッチパネル７０とタッチコントローラ７１が搭載される。特に制限されないが、タッチパネル７０は表示パネル６の表面に形成され、タッチコントローラ７１は表示ドライバ１にオンチップされる。

ホストプロセッサ３１は、特に制限されないが、通信プロトコル処理とその他のアプリケーション処理を制御するベースバンド・アプリケーションプロセッサ（ＢＢ／ＡＰＰ）として構成される。ＢＢ／ＡＰＰ３１は、特に制限されないが、音声信号や送受信信号に係る信号処理を行なうＤＳＰ（Digital Signal Processor）８０、カスタム機能（ユーザ論理）を提供するＡＳＩＣ（Application Specific Integrated Circuits）８１、装置全体の制御を行なうデータ処理装置としてのマイクロプロセッサ若しくはマイクロコンピュータ（以下、マイコンと略す）８２、及び表示ドライバ１等とインタフェースを行なうＭＩＰＩインタフェース回路８３を有する。ホストプロセッサ３１には、特に制限されないが、表示パネルモジュール２Ａの他に、スピーカ８９やマイクロホン８８の信号入出力を行なう音声インタフェース８４、アンテナ８６との間の信号の入出力を行なう高周波インタフェースのような通信部８５、及び不揮発性ファイルメモリ８７が接続される。

以上本発明者によってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、表示ドライバの外部出力端子配列に対する実装配線との接続形態、表示ドライバの外部出力端子を実装配線に接続する方法、表示パネルのガラス基板上における電極の配線構造や材質、そしてＦＰＣ基板の配線構造や材質は、上記実施の形態に限定されず、適宜変更可能である。駆動対象とする表示パネルの解像度は図１１に限定されず、その他の解像度であってもよいことは言うまでもない。表示ドライバの外部出力端子の配列は図２のように列間でピッチをずらした２列配置に限定されず、３列以上であってもよく、また、１列であってもよい。

また、表示ドライバがセレクタ７２を利用しない場合には表示ドライバは表示パネルのゲート電極線Ｇｔｄ＿１〜Ｇｔｄ＿ｍに直接ゲート駆動信号を出力すればよい。また、表示ドライバはタッチパネルコントローラを搭載しても良い。

また、入力段ラインラッチ回路４４ＢのレジスタＲＥＧ列に対する単位表示データの書き込み順序、出力段ラインラッチ回路４４ＡのレジスタＲＥＧ列に対する単位表示データの読出し順序は上記実施形態に制限されず、必要な表示機能を阻害しない範囲で適宜変更可能である。

１ 表示ドライバ
２ 表示ドライバをＣＯＧ実装した表示パネルモジュール
２Ａ 表示パネルモジュール
３ 表示ドライバをＣＯＦ実装した表示パネルモジュール
４ インタフェースコネクタ
５ フレキシブル配線基板
６，７ 表示パネル
８ フィルタ基板
９ アレイ基板
１０ フィルタ基板
１１ アレイ基板
Ｓ１〜Ｓｎ 外部出力端子
Ｈ１〜Ｈｉ ホストインタフェース端子
１２ 駆動用ＩＴＯ配線
１３ パネルインタフェース用ＦＰＣ配線
１４ ホストインタフェース用ＩＴＯ配線
１５ ＦＰＣ配線
１６ ホストインタフェース用ＦＰＣ配線
１７ 駆動用ＩＴＯ配線
Ｇｔｄ＿１〜Ｇｔｄ＿ｍ ゲート電極
Ｓｒｃ＿１〜ＳＲＣ＿ｎ ソース電極
２０ スマートフォン
２１ スマートウォッチ
２２ フリーフォームディスプレイ
３１ ホストプロセッサ
４０ ホストインタフェース回路
４１ レジスタ回路
４２ 表示データ処理回路
４３ タイミング制御回路
４４ ラインラッチ回路
４４Ｂ 入力段ラインラッチ回路
４４Ａ 出力段ラインラッチ回路
４５ ソース出力回路
４６ 出力回路
５０ 内蔵発振器
５１ 表示ＲＡＭ
５２ 表示駆動電圧発生回路
５３ パネルインタフェース回路
５４ 階調電圧生成回路
７０ タッチパネル
７１ タッチコントローラ
７２ セレクタ
ＣＮＴｓｐ 選択信号
Ｓｔｍ＿１〜Ｓｔｍ＿ｊ タイミング信号
ＲＥＲＧ レジスタ
ＤＡＴｄｉｓｐ 表示データ
ＡＤＲｗ 書き込みアドレス
ＣＮＴｗ 書き込みイネーブル信号
ＡＤＲｒ 読み出しアドレス
ＣＮＴｒ 読み出しイネーブル信号
ＤＡＴｄｉｓｐ 表示データ
６０ 出力モードレジスタ
６１ 読み出しレジスタアドレス生成ロジック（ＲＲＳＬｇｃ）
６２ 書き込みレジスタアドレス生成ロジック（ＷＲＳＬｇｃ）
９０ 表示素子
９１ 薄膜スイッチトランジスタ
９２ 容量成分
Ｖｃｏｍ 共通電圧信号線
１００ 電子機

Claims (12)

1. 長尺状の半導体集積回路として形成された表示ドライバであって、
   前記表示ドライバの長手方向に沿って規則的に配置された複数の外部出力端子と、
   所要の外部出力端子から表示パネルに供給するための表示駆動信号を生成する出力回路と、
   出力モードデータが書換え可能に設定される出力モードレジスタと、
   前記出力モードデータに従って、前記表示駆動信号を出力するために前記出力回路が用いる外部出力端子の配列を、配置ピッチが異なる複数種類の配列の中から選択する制御を行なう制御回路と、
   を含み、
   前記複数種類の配列は、
   前記複数の外部出力端子の全てを前記表示駆動信号の出力に用いる使用端子とする第１配列と、
   前記複数の外部出力端子のうちの一部を前記表示駆動信号の出力に用いる使用端子として残りを前記表示駆動信号の出力に用いない不使用端子とする第２配列と
   を含み、
   前記第１配列において隣接する２つの使用端子の間の前記長手方向のピッチである第１ピッチは、前記第２配列において隣接する２つの使用端子の間の前記長手方向のピッチのうちの最小ピッチである第２ピッチより小さく、
   前記第２配列において前記長手方向に隣接する２つの使用端子の間には少なくとも１つの不使用端子が配置されている、
   表示ドライバ。
2. 前記出力回路は、画素データを保持するデータレジスタが複数個並列されたラインラッチ回路と、前記ラインラッチ回路が出力する画素データから画素データ単位で前記表示駆動信号を生成して外部出力端子に与える駆動回路と、を含み、
   前記制御回路は、前記出力モードデータに従って前記ラインラッチ回路に画素データを逐次書き込む書き込みアドレスの制御と共に、画素データが書き込まれた前記複数のデータレジスタの出力を並列的に駆動回路に出力する出力制御を行なう、
   請求項１に記載の表示ドライバ。
3. 前記データレジスタは複数個の画素の画素データを一単位として保持し、
   前記駆動回路は、前記データレジスタが出力する複数個の画素の画素データに対して画素データ単位で対応する駆動信号を時分割で出力する、
   請求項２に記載の表示ドライバ。
4. 前記制御回路は、前記出力モードデータを解読して、前記書き込みアドレスの制御及び前記出力制御のための制御信号を生成するプログラムシーケンス制御ロジックを有する、
   請求項２又は３に記載の表示ドライバ。
5. 前記第２配列において隣接する２つの使用端子の間のピッチは、前記第２ピッチと、前記第２ピッチより大きい第３ピッチとを含む
   請求項１乃至４のいずれか１項に記載の表示ドライバ。
6. 前記第２配列において隣接する２つの使用端子の間のピッチは、前記第２ピッチより大きく前記第３ピッチより小さい第４ピッチをさらに含む
   請求項５に記載の表示ドライバ。
7. 前記第２配列の使用端子は、
   前記第２配列の長手方向両端の少なくとも一方に配置され、前記第２ピッチを挟んで隣接する２つの使用端子と、
   前記第２配列の中央部に配置され、前記第３ピッチを挟んで隣接する２つの使用端子と
   を含む、
   請求項５又は６に記載の表示ドライバ。
8. 表示素子がマトリクス配置された表示パネルと、
   長尺状の半導体集積回路として形成された表示ドライバと、を有する表示パネルモジュールであって、
   前記表示ドライバは、当該表示ドライバの長手方向に沿って規則的に配置された複数の外部出力端子と、
   所要の外部出力端子から前記表示パネルに供給するための表示駆動信号を生成する出力回路と、
   出力モードデータが書換え可能に設定される出力モードレジスタと、
   前記出力モードレジスタに設定された前記出力モードデータに従って、前記表示駆動信号を出力するために前記出力回路が用いる外部出力端子の配列を、配置ピッチが異なる複数種類の配列の中から選択する制御を行なう制御回路と、を含み、
   前記複数種類の配列は、
   前記複数の外部出力端子の全てを前記表示駆動信号の出力に用いる使用端子とする第１配列と、
   前記複数の外部出力端子のうちの一部を前記表示駆動信号の出力に用いる使用端子として残りを前記表示駆動信号の出力に用いない不使用の端子とする第２配列と
   を含み、
   前記第１配列において隣接する２つの使用端子の間の前記長手方向のピッチである第１ピッチは、前記第２配列において隣接する２つの使用端子の間の前記長手方向のピッチのうちの最小ピッチである第２ピッチより小さく、
   前記第２配列において前記長手方向に隣接する２つの使用端子の間には少なくとも１つの不使用端子が配置されている、
   表示パネルモジュール。
9. 前記第２配列において隣接する２つの使用端子の間のピッチは、前記第２ピッチと、前記第２ピッチより大きい第３ピッチとを含む
   請求項８に記載の表示パネルモジュール。
10. 前記第２配列において隣接する２つの使用端子の間のピッチは、前記第２ピッチより大きく前記第３ピッチより小さい第４ピッチをさらに含む
    請求項９に記載の表示パネルモジュール。
11. 前記第２配列の使用端子は、
    前記第２配列の長手方向両端の少なくとも一方に配置され、前記第２ピッチを挟んで隣接する２つの使用端子と、
    前記第２配列の中央部に配置され、前記第３ピッチを挟んで隣接する２つの使用端子と
    を含む、
    請求項９又は１０に記載の表示パネルモジュール。
12. 前記複数の外部出力端子を前記表示パネルに接続する配線パターン
    をさらに具備し、
    前記配線パターンの配列ピッチは、前記表示駆動信号を出力するために前記出力回路が用いる外部出力端子のピッチに対して整数倍以外のピッチである、
    請求項８乃至１１のいずれか一項に記載の表示パネルモジュール。
    

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