JP6690539B2 - 信号処理装置、制御方法、撮像素子、並びに、電子機器 - Google Patents

信号処理装置、制御方法、撮像素子、並びに、電子機器 Download PDF

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Description

本技術は、信号処理装置、制御方法、撮像素子、並びに、電子機器に関し、特に、RTSノイズを抑制することができるようにした信号処理装置、制御方法、撮像素子、並びに、電子機器に関する。
従来、イメージセンサ等において、トランジスタにおいて発生するRTS（Random TelegraphSignal）ノイズの対策が図られていた。例えば、A/D変換部において、差動段の入力トランジスタのサイズを大きくする方法が考えられたが、キックバックやコンパレータ出力の一斉反転に起因するノイズ悪化等の別なノイズが発生するおそれがあった。また、例えば、埋め込みトランジスタを用いる方法が考えられたが、プロセスの改変が必要であり、コストが増大するおそれがあった。
また、イメージセンサの場合、RTSノイズは、そのイメージセンサで得られる撮像画像において縦筋として人の目につきやすいために、わざとノイズを注入することでRTSノイズの影響を相対的に小さくする方法が考えられた（例えば、特許文献１参照）。
特開２００８−６０８７２号公報
しかしながら、この方法の場合、当然RTSノイズは低減しない。そればかりか、逆に、ノイズの絶対値は増加するので、撮像画像の画質が低減するおそれがあった。
本技術は、このような状況に鑑みて提案されたものであり、MOSトランジスタにおいて発生するRTSノイズを抑制することができるようにすることを目的とする。
本技術の一側面は、ゲートに入力される信号を増幅する増幅トランジスタと、前記増幅トランジスタの前記ゲートを、前記増幅トランジスタのゲート・ソース間電圧を低減させる電位に短絡させることができる短絡部と、前記増幅トランジスタが非動作状態の期間において、前記短絡部に、前記増幅トランジスタの前記ゲートを、前記増幅トランジスタの前記ゲート・ソース間電圧を低減させる電位に短絡させる制御部とを備える信号処理装置である。
前記増幅トランジスタは、NMOS（Negative Metal Oxide Semiconductor）であるようにすることができる。
前記短絡部は、前記増幅トランジスタの前記ゲートをグランド電位に短絡させることができるようにすることができる。
前記増幅トランジスタは、PMOS（Positive Metal Oxide Semiconductor）であるようにすることができる。
前記短絡部は、前記増幅トランジスタの前記ゲートを電源電位に短絡させることができるようにすることができる。
前記増幅トランジスタは、入力される２信号の信号レベルを比較し、比較結果を出力する比較部の入力トランジスタであるようにすることができる。
前記増幅トランジスタの前記ゲートとドレインを短絡させることにより、前記比較部の入力側と出力側とを短絡させるオートゼロを行うことができるオートゼロ部をさらに備え、前記短絡部は、前記オートゼロ部により前記ゲートと前記ドレインが短絡された前記増幅トランジスタの前記ドレインを、前記増幅トランジスタの前記ゲート・ソース間電圧を低減させる電位に短絡させることができる。
前記短絡部により前記増幅トランジスタの前記ゲートが、前記増幅トランジスタの前記ゲート・ソース間電圧を低減させる電位に短絡される際、前記短絡部と、前記比較部の出力側とを切断する切断部をさらに備えることができる。
前記比較部から出力される前記比較結果が変化するまでをカウントするカウンタをさらに備え、前記比較部は、入力アナログ信号と所定の参照信号とで信号レベルを比較してその比較結果を前記カウンタに出力し、前記カウンタは、前記比較結果が変化するまでをカウントしてそのカウント値を、前記入力アナログ信号をA/D変換したデジタルデータとして出力することができる。
前記比較部は、画素領域に形成される単位画素から読み出された信号と前記参照信号とで信号レベルを比較し、前記カウンタは、前記比較部から出力される比較結果が変化するまでのカウント値を、前記信号をA/D変換したデジタルデータとして出力することができる。
前記比較部は、前記単位画素が行列状に配置された画素領域の、自身に対応する列の単位画素から読み出された信号と前記参照信号とで信号レベルを比較することができる。
前記短絡部は、前記比較部が非動作状態の期間において、前記増幅トランジスタの前記ゲートを、前記増幅トランジスタの前記ゲート・ソース間電圧を低減させる電位に短絡させることができる。
前記期間は、前記信号の読み出し処理における水平ブランク期間であるようにすることができる。
前記期間は、前記信号の読み出し処理における垂直ブランク期間であるようにすることができる。
前記増幅トランジスタは、画素領域の各単位画素に形成され、フローティングディフュージョンの電位変化を増幅し、アナログ信号として出力する増幅トランジスタであり、前記短絡部は、前記フローティングディフュージョンを、前記増幅トランジスタの前記ゲート・ソース間電圧を低減させる電位に短絡させることができる。
前記制御部は、前記増幅トランジスタが非動作状態の期間であるか否かを判定し、前記非動作状態の期間であると判定された場合、前記短絡部に、前記増幅トランジスタの前記ゲートを、前記増幅トランジスタの前記ゲート・ソース間電圧を低減させる電位に短絡させ、前記非動作状態の期間が終了するか否かを判定し、前記非動作状態の期間が終了すると判定された場合、前記短絡部に、前記増幅トランジスタの前記ゲートを、前記増幅トランジスタの前記ゲート・ソース間電圧を低減させる電位から切断させることができる。
本技術の一側面は、また、ゲートに入力される信号を増幅する増幅トランジスタが非動作状態の期間であるか否かを判定し、前記非動作状態の期間であると判定された場合、前記増幅トランジスタの前記ゲートを、前記増幅トランジスタのゲート・ソース間電圧を低減させる電位に短絡させ、前記非動作状態の期間が終了するか否かを判定し、前記非動作状態の期間が終了すると判定された場合、前記増幅トランジスタの前記ゲートを、前記増幅トランジスタの前記ゲート・ソース間電圧を低減させる電位から切断させる信号処理方法である。
本技術の他の側面は、複数の単位画素が行列状に配置される画素アレイと、前記画素アレイの前記単位画素から読み出された信号と所定の参照信号とで信号レベルを比較する比較部と、前記比較部による前記信号と前記参照信号との前記信号レベルの比較結果が変化するまでをカウントし、そのカウント値を、前記信号をA/D変換したデジタルデータとして出力するカウンタと、前記比較部を制御する制御部とを備え、前記比較部は、前記単位画素から読み出された信号をゲートに入力して増幅する増幅トランジスタと、前記制御部の制御に従って、前記増幅トランジスタが非動作状態の期間において、前記増幅トランジスタの前記ゲートを、前記増幅トランジスタのゲート・ソース間電圧を低減させる電位に短絡させることができる短絡部とを備える撮像素子である。
本技術のさらに他の側面は、被写体を撮像する撮像部と、前記撮像部による撮像により得られた画像データを画像処理する画像処理部とを備え、前記撮像部は、複数の単位画素が行列状に配置される画素アレイと、前記画素アレイの前記単位画素から読み出された信号と所定の参照信号とで信号レベルを比較する比較部と、前記比較部による前記信号と前記参照信号との前記信号レベルの比較結果が変化するまでをカウントし、そのカウント値を、前記信号をA/D変換したデジタルデータとして出力するカウンタと、前記比較部を制御する制御部とを備え、前記比較部は、前記単位画素から読み出された信号をゲートに入力して増幅する増幅トランジスタと、前記制御部の制御に従って、前記増幅トランジスタが非動作状態の期間において、前記増幅トランジスタの前記ゲートを、前記増幅トランジスタのゲート・ソース間電圧を低減させる電位に短絡させることができる短絡部とを備える電子機器である。
本技術の一側面においては、ゲートに入力される信号を増幅する増幅トランジスタが非動作状態の期間であるか否かが判定され、非動作状態の期間であると判定された場合、増幅トランジスタのゲートが、増幅トランジスタのゲート・ソース間電圧を低減させる電位に短絡され、非動作状態の期間が終了するか否かが判定され、非動作状態の期間が終了すると判定された場合、増幅トランジスタのゲートが、増幅トランジスタのゲート・ソース間電圧を低減させる電位から切断される。
本技術の他の側面においては、撮像素子の、複数の単位画素が行列状に配置される画素アレイの単位画素から読み出された信号と所定の参照信号とで信号レベルを比較する比較部において、ゲートに入力される、参照信号と比較される信号を増幅する増幅トランジスタが非動作状態の期間において、その増幅トランジスタのゲートが、その増幅トランジスタのゲート・ソース間電圧を低減させる電位に短絡される。
本技術のさらに他の側面においては、電子機器の、複数の単位画素が行列状に配置される画素アレイを備える撮像素子の、前記画素アレイの単位画素から読み出された信号と所定の参照信号とで信号レベルを比較する比較部において、ゲートに入力される、参照信号と比較される信号を増幅する増幅トランジスタが非動作状態の期間において、その増幅トランジスタのゲートが、その増幅トランジスタのゲート・ソース間電圧を低減させる電位に短絡される。
本技術によれば、信号を処理することが出来る。また本技術によれば、RTSノイズを抑制することができる。
比較部の主な構成例を示す図である。 イメージセンサの主な構成例を示す図である。 画素アレイの主な構成例を示す図である。 単位画素の主な構成例を示す図である。 A/D変換部の主な構成例を示す図である。 カラムA/D変換部の主な構成例を示す図である。 比較部の主な構成例を示す図である。 制御処理の流れの例を説明するフローチャートである。 制御処理の実行タイミングの例を説明するタイミングチャートである。 制御処理の実行タイミングの例を説明するタイミングチャートである。 比較部の主な構成例を示す図である。 比較部の主な構成例を示す図である。 比較部の主な構成例を示す図である。 比較部の主な構成例を示す図である。 比較部の主な構成例を示す図である。 イメージセンサの物理構成の例を示す図である。 イメージセンサの他の構成例を示す図である。 イメージセンサの他の構成例を示す図である。 撮像装置の主な構成例を示す図である。
以下、本開示を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（イメージセンサ・比較部）
２．第２の実施の形態（イメージセンサ・単位画素）
３．第３の実施の形態（イメージセンサの他の構成例）
４．第４の実施の形態（撮像装置）
＜１．第１の実施の形態＞
＜RTSノイズ＞
従来、イメージセンサ等に用いられるアナログ回路、特にA/D変換部は、様々な低ノイズ化が図られている。例えば、一般的なA/D変換部にはコンパレータ（比較部とも称する）が用いられている。
図１に一般的な比較部の主な構成例を示す。図１に示されるように、一般的な比較部は、差動段と増幅段とにより構成される。この比較部は、差動段として、トランジスタ１１乃至トランジスタ１５、入力容量としてのキャパシタ１６およびキャパシタ１７、並びに、この比較部の入力側と出力側とを短絡させるオートゼロ処理を行うスイッチ１８およびスイッチ１９を有する。スイッチ１８およびスイッチ１９には、図示せぬ制御部から制御線３１および制御線３２を介して制御信号が供給され、その制御信号に基づいて駆動する（オン・オフ動作を行う）。また、この比較部は、増幅段として、トランジスタ２１およびトランジスタ２２、並びに、出力容量となるキャパシタ２３を有する。
このように一般的な比較部はトランジスタを有しており、その比較部内の差動部の低ノイズ化がすすめられている。差動部において発生するノイズには様々な種類があり、例えば、熱ノイズは帯域制限容量等によって、1/fノイズは相関二重サンプリング（CDS（Correlated Double Sampling））によって比較的容易に低減することができる。
しかしながら、トランジスタにおいて発生するRTS（Random Telegraph Signal）ノイズについては、十分な効果が得られる対策がとられていなかった。例えば、A/D変換部において、差動段の入力トランジスタのサイズを大きくする方法が考えられたが、キックバックやコンパレータ出力の一斉反転に起因するノイズ悪化等の別なノイズが発生するおそれがあった。また、例えば、埋め込みトランジスタを用いる方法が考えられたが、プロセスの改変が必要であり、コストが増大するおそれがあった。
イメージセンサの場合、RTSノイズは、そのイメージセンサで得られる撮像画像において縦筋として現れ、人の目につきやすい。そこで、特許文献１においては、わざとノイズを注入することで縦筋を目立たなくし、RTSノイズの影響を相対的に小さくする方法が提案された。
しかしながら、この方法はRTSノイズを低減させるものではなく、逆に、ノイズの絶対値を増加させてしまうので、撮像画像の画質が低減するおそれがあった。
そこで、トランジスタにおいて発生するRTSノイズを抑制するために、信号処理装置において、ゲートに入力される信号を増幅する増幅トランジスタと、その増幅トランジスタのゲートを、その増幅トランジスタのゲート・ソース間電圧を低減させる電位に短絡させることができる短絡部とを備えるようにする。
例えば、ゲートに入力される信号を増幅する増幅トランジスタが非動作状態の期間において、その増幅トランジスタのゲートを、その増幅トランジスタのゲート・ソース間電圧を低減させる電位に短絡させるようにする。例えば、増幅トランジスタが非動作状態の期間であるか否かを判定し、非動作状態の期間であると判定された場合、その増幅トランジスタのゲートを、その増幅トランジスタのゲート・ソース間電圧を低減させる電位に短絡させるようにする。また、例えば、増幅トランジスタが非動作状態の期間が終了するか否かを判定し、非動作状態の期間が終了すると判定された場合、その増幅トランジスタのゲートを、その増幅トランジスタのゲート・ソース間電圧を低減させる電位から切断させるようにする。
このようにすることにより、信号処理装置は、増幅トランジスタにおいて発生するRTSノイズを抑制することができる。
＜イメージセンサ＞
このような本技術を適用した撮像素子の一実施の形態であるイメージセンサの主な構成例を、図２に示す。図２に示されるイメージセンサ１００は、被写体からの光を光電変換して画像データとして出力するデバイスである。例えば、イメージセンサ１００は、CMOS（Complementary Metal Oxide Semiconductor）を用いたCMOSイメージセンサ、CCD（Charge Coupled Device）を用いたCCDイメージセンサ等として構成される。
図２に示されるように、イメージセンサ１００は、画素アレイ１０１、参照電圧発生部１０２、A/D変換部１０３、水平転送部１０４、制御部１１１、および垂直走査部１１２を有する。
画素アレイ１０１は、フォトダイオード等の光電変換素子を有する画素構成（単位画素）が平面状または曲面状に配置される画素領域である。画素アレイ１０１の構成の詳細については後述するが、単位画素から読み出されたアナログ信号は、垂直信号線１２１−１乃至垂直信号線１２１−Ｎのいずれかを介してA/D変換部１０３に伝送される。以下において、垂直信号線１２１−１乃至垂直信号線１２１−Ｎを互いに区別して説明する必要が無い場合、垂直信号線１２１と称する。
参照電圧発生部１０２は、A/D変換部１０３のA/D変換の基準信号となる参照信号（参照電圧とも称する）を発生する。この参照信号の波形は任意である。例えば、参照信号をランプ波（のこぎり波）としてもよい。以下においては、参照信号としてランプ波（Ramp）を用いる場合を例に説明する。参照電圧発生部１０２は、例えば、D/A変換部を有し、そのD/A変換部により参照信号（Ramp）を生成する。この参照信号（Ramp）は、参照信号線１２２を介してA/D変換部１０３に供給される。
A/D変換部１０３は、その参照信号を用いて、画素アレイ１０１から垂直信号線１２１を介して伝送される（各単位画素から読み出された）アナログ信号等をA/D変換し、そのデジタルデータを、信号線１２３−１乃至信号線１２３−Ｎのいずれかを介して水平転送部１０４に出力する。以下において、信号線１２３−１乃至信号線１２３−Ｎを互いに区別して説明する必要が無い場合、信号線１２３と称する。
水平転送部１０４は、A/D変換部１０３から信号線１２３を介して供給されるデジタルデータを、信号線１２４を介してイメージセンサ１００の外部等に転送する。
制御部１１１は、制御線１３１を介して制御信号を供給することにより参照電圧発生部１０２を制御する。また、制御部１１１は、制御線１３２を介して制御信号を供給することによりA/D変換部１０３を制御する。また、制御部１１１は、制御線１３３を介して制御信号を供給することにより水平転送部１０４を制御する。また、制御部１１１は、制御線１３４を介して制御信号を供給することにより垂直走査部１１２を制御する。このように、イメージセンサ１００の各部を制御することにより、制御部１１１は、イメージセンサ１００全体の動作（各部の動作）を制御する。
なお、図２においては、上述した制御線１３１乃至制御線１３４がそれぞれ１本の点線（点線矢印）により示されているが、これらの制御線はいずれも、複数の制御線により構成されるようにしてもよい。
垂直走査部１１２は、制御部１１１に制御されて、制御線１２５−１乃至制御線１２５−Ｍを介して制御信号を供給することにより、画素アレイ１０１の各単位画素のトランジスタの動作を制御する。なお、以下において、制御線１２５−１乃至制御線１２５−Ｍを互いに区別して説明する必要が無い場合、制御線１２５と称する。
＜画素アレイ＞
画素アレイ１０１の主な構成例を図３に示す。上述したように、画素領域（画素アレイ１０１）には、複数の単位画素が面状に並べられて配置されている。図３の例の場合、Ｍ×Ｎ個の単位画素１４１（単位画素１４１−１１乃至単位画素１４１−ＭＮ）が、Ｍ行Ｎ列の行列状（アレイ状）に並べられて配置されている（Ｍ、Ｎは任意の自然数）。以下において、単位画素１４１−１１乃至単位画素１４１−ＭＮを互いに区別して説明する必要が無い場合、単位画素１４１と称する。単位画素１４１の並べ方は任意であり、例えば、所謂ハニカム構造等のように、行列状以外の並べ方であってもよい。
図３に示されるように、単位画素１４１のカラム（列）（以下において、単位画素列とも称する）毎に垂直信号線１２１（垂直信号線１２１−１乃至垂直信号線１２１−Ｎ）が形成されている。そして、各垂直信号線１２１は、自身に対応するカラム（単位画素列）の各単位画素に接続され、その各単位画素から読み出された信号をA/D変換部１０３に伝送する。また、図３に示されるように、単位画素１４１の行（以下において、単位画素行とも称する）毎に制御線１２５（制御線１２５−１乃至制御線１２５−Ｍ）が形成されている。そして、各制御線１２５は、自身に対応する単位画素行の各単位画素に接続され、垂直走査部１１２から供給される制御信号を、その各単位画素に伝送する。
つまり、単位画素１４１は、自身が属するカラム（単位画素列）に割り当てられた垂直信号線１２１と、自身が属する単位画素行に割り当てられた制御線１２５とに接続されており、その制御線１２５を介して供給される制御信号に基づいて駆動し、自身において得られる電気信号を、その垂直信号線１２１を介してA/D変換部１０３に供給する。
なお、図３において各行の制御線１２５は１本の線として示されているが、この各行の制御線１２５が複数の制御線により構成されるようにしてもよい。
＜単位画素構成＞
図４は、単位画素１４１の回路構成の主な構成の例を示す図である。図４に示されるように、単位画素１４１は、フォトダイオード（PD）１５１、転送トランジスタ１５２、リセットトランジスタ１５３、増幅トランジスタ１５４、およびセレクトトランジスタ１５５を有する。
フォトダイオード（PD）１５１は、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。その蓄積された光電荷は、所定のタイミングにおいて読み出される。フォトダイオード（PD）１５１のアノード電極は画素領域のグランド（画素グランド）に接続され、カソード電極は転送トランジスタ１５２を介してフローティングディフュージョン（FD）に接続される。もちろん、フォトダイオード（PD）１５１のカソード電極が画素領域の電源（画素電源）に接続され、アノード電極が転送トランジスタ１５２を介してフローティングディフュージョン（FD）に接続され、光電荷が光正孔として読み出される方式としてもよい。
転送トランジスタ１５２は、フォトダイオード（PD）１５１からの光電荷の読み出しを制御する。転送トランジスタ１５２は、ドレイン電極がフローティングディフュージョンに接続され、ソース電極がフォトダイオード（PD）１５１のカソード電極に接続される。また、転送トランジスタ１５２のゲート電極には、垂直走査部１１２から供給される転送制御信号を伝送する転送制御線（TRG）が接続される。つまり、この転送制御線（TRG）は、図３の制御線１２５に含まれる。
転送制御線（TRG）の信号（すなわち、転送トランジスタ１５２のゲート電位）がオフ状態のとき、フォトダイオード（PD）１５１からの光電荷の転送が行われない（フォトダイオード（PD）１５１において光電荷が蓄積される）。これに対して、転送制御線（TRG）の信号がオン状態のとき、フォトダイオード（PD）１５１に蓄積された光電荷がフローティングディフュージョン（FD）に転送される。
リセットトランジスタ１５３は、フローティングディフュージョン（FD）の電位をリセットする。リセットトランジスタ１５３は、ドレイン電極が電源電位に接続され、ソース電極がフローティングディフュージョン（FD）に接続される。また、リセットトランジスタ１５３のゲート電極には、垂直走査部１１２から供給されるリセット制御信号を伝送するリセット制御線（RST）が接続される。つまり、このリセット制御線（RST）は、図３の制御線１２５に含まれる。
リセット制御線（RST）の信号（すなわち、リセットトランジスタ１５３のゲート電位）がオフ状態のとき、フローティングディフュージョン（FD）は電源電位と切り離されている。これに対して、リセット制御線（RST）の信号がオン状態のとき、フローティングディフュージョン（FD）の電荷が電源電位に捨てられ、フローティングディフュージョン（FD）がリセットされる。
増幅トランジスタ１５４は、フローティングディフュージョン（FD）の電位変化を増幅し、電気信号（アナログ信号）として出力する。増幅トランジスタ１５４は、ゲート電極がフローティングディフュージョン（FD）に接続され、ドレイン電極がソースフォロワ電源電圧に接続され、ソース電極がセレクトトランジスタ１５５のドレイン電極に接続されている。
例えば、増幅トランジスタ１５４は、リセットトランジスタ１５３によってリセットされたフローティングディフュージョン（FD）の電位をリセット信号（リセットレベル）としてセレクトトランジスタ１５５に出力する。また、増幅トランジスタ１５４は、転送トランジスタ１５２によって光電荷が転送されたフローティングディフュージョン（FD）の電位を光蓄積信号（信号レベル）としてセレクトトランジスタ１５５に出力する。
セレクトトランジスタ１５５は、増幅トランジスタ１５４から供給される電気信号の垂直信号線（VSL）１２１（すなわち、A/D変換部１０３）への出力を制御する。セレクトトランジスタ１５５は、ドレイン電極が増幅トランジスタ１５４のソース電極に接続され、ソース電極が垂直信号線１２１に接続されている。また、セレクトトランジスタ１５５のゲート電極には、垂直走査部１１２から供給されるセレクト制御信号を伝送するセレクト制御線（SEL）が接続される。つまり、このセレクト制御線（SEL）は、図３の制御線１２５に含まれる。
セレクト制御線（SEL）の信号（すなわち、セレクトトランジスタ１５５のゲート電位）がオフ状態のとき、増幅トランジスタ１５４と垂直信号線１２１は電気的に切り離されている。したがって、この状態のとき、当該単位画素１４１からリセット信号や画素信号等が出力されない。これに対して、セレクト制御線（SEL）がオン状態のとき、当該単位画素１４１が選択状態となる。つまり、増幅トランジスタ１５４と垂直信号線１２１が電気的に接続され、増幅トランジスタ１５４から出力される信号が、当該単位画素１４１の画素信号として、垂直信号線１２１に供給される。すなわち、当該単位画素１４１からリセット信号や画素信号等が読み出される。
＜A/D変換部の構成＞
次に、図５を参照して、A/D変換部１０３（図２）の構成例について説明する。図５に示されるように、A/D変換部１０３は、カラムA/D変換部１６１−１乃至カラムA/D変換部１６１−Ｎを有する。以下において、カラムA/D変換部１６１−1乃至カラムA/D変換部１６１−Ｎを互いに区別して説明する必要が無い場合、カラムA/D変換部１６１と称する。カラムA/D変換部１６１は、画素アレイ１０１のカラム（単位画素列）毎に設けられている。
そして、図５に示されるように、各カラムA/D変換部１６１（カラムA/D変換部１６１−１乃至カラムA/D変換部１６１−Ｎ）には、自身に対応するカラムの垂直信号線１２１（垂直信号線１２１−１乃至垂直信号線１２１−Ｎ）と、参照信号線１２２とが接続されている。カラムA/D変換部１６１は、シングルスロープA/D変換方式でA/D変換を行う。すなわち、各カラムA/D変換部１６１は、自身に対応するカラムの単位画素１４１から読み出され、そのカラムの垂直信号線１２１を介して供給される信号を、参照信号線１２２を介して参照電圧発生部１０２から供給される参照信号を利用して、A/D変換する。
また、図５に示されるように、各カラムA/D変換部１６１には、自身に対応するカラムの信号線１２３（信号線１２３−１乃至信号線１２３−Ｎ）が接続されている。各カラムA/D変換部１６１は、自身において得られたA/D変換結果を、自身に対応する信号線１２３を介して水平転送部１０４に供給する。
さらに、図５に示されるように、各カラムA/D変換部１６１には、制御線１３２（制御線１３２−１乃至制御線１３２−Ｎ）が接続されている。各カラムA/D変換部１６１は、自身に対応する制御線１３２を介して制御部１１１から供給される制御信号（すなわち、制御部１１１の制御）に基づいて駆動する。
＜カラムA/D変換部の構成＞
次に、図６を参照して、カラムA/D変換部１６１（図５）の構成例について説明する。図６に示されるように、カラムA/D変換部１６１は、比較部１７１、カウンタ１７２、キャパシタ１７３、およびキャパシタ１７４を有する。
２入力１出力の比較部１７１は、その入力端子HiZ_VSLが、キャパシタ１７４を介して、自身の対応するカラムの垂直信号線１２１に接続され、その入力端子HiZ_DACが、キャパシタ１７３を介して参照信号線１２２に接続され、その出力端子VCOが、カウンタ１７２に接続されている。
比較部１７１は、垂直信号線１２１およびキャパシタ１７４を介して入力端子HiZ_VSLに入力される入力信号（例えば単位画素１４１から読み出されたアナログ信号）と、参照信号線１２２およびキャパシタ１７３を介して入力端子HiZ_DACに入力される参照信号とを比較し（信号レベルの比較を行い）、その比較結果をカウンタ１７２に出力する。つまり、比較部１７１は、入力信号と参照信号とのいずれの信号レベルが大きいかを示す信号を出力端子VCOから出力し、カウンタ１７２に供給する。
例えば、この比較結果を示す信号は、１ビットのデジタルデータである。例えば、参照信号（入力端子HiZ_DACに入力される信号）の信号レベルが、入力信号（入力端子HiZ_VSLに入力される信号）の信号レベルより大きい場合、この比較結果を示す信号の値が「０」となり、逆の場合、値が「１」となる。もちろん、この信号の値の取り方は逆でもよい。また、比較結果を示す信号のビット長は任意であり、複数ビットからなる情報であってもよい。
カウンタ１７２は、入力端子が比較部１７１の出力端子VCOに接続され、出力端子が、自身に対応するカラムの信号線１２３に接続されている。カウンタ１７２には、比較部１７１から比較結果が供給される。カウンタ１７２は、カウント開始からその比較結果が反転（出力端子VCOの信号レベルが変化）するまでの時間（例えば、クロック信号のクロック数）をカウントする。そして、カウンタ１７２は、比較結果が反転した時点でそれまでのカウント値を、比較部１７１の入力端子HiZ_VSLに入力される入力信号のA/D変換結果（つまり、単位画素１４１から読み出された信号のデジタルデータ）として、信号線１２３を介して水平転送部１０４に出力する。
キャパシタ１７３およびキャパシタ１７４は、容量が固定の（所定の容量を有する）キャパシタである。
なお、図６に示されるように、比較部１７１、キャパシタ１７３、およびキャパシタ１７４をまとめて比較部１８１としてもよい（キャパシタ１７３およびキャパシタ１７４を比較部の構成に含めるようにしてもよい）。
以上のような構成の比較部１８１（若しくは比較部１７１）に本技術を適用するようにしてもよい。
すなわち、入力される２信号の信号レベルを比較し、比較結果を出力する比較部１８１の入力トランジスタの前記ゲートを、その入力トランジスタのゲート・ソース間電圧を低減させる電位に短絡させることができるようにしてもよい。
また、上述したカラムA/D変換部１６１に本技術を適用するようにしてもよい。つまり、本技術を適用した比較部１８１と、その比較部１８１から出力される比較結果が変化するまでをカウントするカウンタ１７２とを備えるカラムA/D変換部１６１として構成されるようにしてもよい。
この場合、比較部１８１は、入力アナログ信号と所定の参照信号とで信号レベルを比較してその比較結果をカウンタ１７２に出力し、カウンタ１７２は、その比較結果が変化するまでをカウントしてそのカウント値を、入力アナログ信号をA/D変換したデジタルデータとして出力する。
そして、このように本技術を適用したカラムA/D変換部１６１は、上述したようにイメージセンサ１００の構成として利用されるようにしてもよい。その場合、比較部１８１は、画素領域である画素アレイ１０１に形成される単位画素１４１から読み出された信号と参照信号とで信号レベルを比較し、カウンタ１７２は、比較部１８１から出力される比較結果が変化するまでのカウント値を、単位画素１４１から読み出された信号をA/D変換したデジタルデータとして出力する。
付言するに、本技術を適用したA/D変換部は、画素アレイ１０１のカラム毎に設けられたカラムA/D変換部として利用されるようにしてもよい。その場合、比較部１８１は、画素アレイ１０１の、自身に対応する単位画素列の単位画素１４１から読み出された信号と参照信号とで信号レベルを比較する。
＜比較部の構成＞
比較部１８１の主な構成例を図７に示す。図７に示されるように、比較部１８１は、比較部１７１の差動段として、トランジスタ２０１乃至トランジスタ２０５、並びにスイッチ２０６およびスイッチ２０７を有する。また、比較部１８１は、比較部１７１の増幅段として、トランジスタ２１１およびトランジスタ２１２、並びにキャパシタ２１３を有する。
これらの構成は、図１を参照して説明した一般的な比較部の構成と同様である。トランジスタ２０３およびトランジスタ２０４は、それぞれの入力端子（HiZ_DAC、HiZ_VSL）から入力される入力信号を増幅する入力トランジスタである。トランジスタ２０３のゲートは、入力端子HiZ_DACに接続され、参照信号（Ramp）がキャパシタ１７３を介して入力される。また、トランジスタ２０４のゲートは、入力端子HiZ_VSLに接続され、単位画素１４１から読み出された信号（VSL）がキャパシタ１７４を介して入力される。
なお、これらのトランジスタ２０３およびトランジスタ２０４は、NMOS（Negative Metal Oxide Semiconductor）としてもよい。また、その場合、これらのトランジスタ２０３およびトランジスタ２０４のゲート・ソース間電圧を低減させる電位をグランド電位（GND）としてもよい。つまり、これらのトランジスタ２０３およびトランジスタ２０４のゲートを、グランド電位に短絡させることができるようにしてもよい。
また、スイッチ２０６およびスイッチ２０７は、トランジスタ２０３およびトランジスタ２０４のゲートとドレインを短絡させることにより、比較部１８１の入力側と出力側とを短絡させるオートゼロを行うことができるオートゼロ部である。より具体的には、スイッチ２０６は、制御線１３２Ａを介して制御部１１１から供給される制御信号AZに従って駆動し（制御部１１１の制御に基づいて駆動し）、トランジスタ２０３のゲートとドレインを短絡させることによりオートゼロを行う。スイッチ２０７は、制御線１３２Ｂを介して制御部１１１から供給される制御信号AZに従って駆動し（制御部１１１の制御に基づいて駆動し）、トランジスタ２０４のゲートとドレインを短絡させることによりオートゼロを行う。
そして、このオートゼロ部（スイッチ２０６およびスイッチ２０７）がオートゼロを行っている状態において、すなわち、トランジスタ２０３およびトランジスタ２０４のゲートとドレインが短絡された状態において、そのトランジスタ２０３およびトランジスタ２０４のドレインを、トランジスタ２０３およびトランジスタ２０４のゲート・ソース間電圧を低減させる電位に短絡させるようにしてもよい。このようにすることにより、トランジスタ２０３およびトランジスタ２０４のゲートも、ゲート・ソース間電圧を低減させる電位に短絡させることができる。
そして、比較部１８１は、比較部１７１の差動段として、スイッチ２２１乃至スイッチ２２４をさらに有する。
スイッチ２２１およびスイッチ２２２は、トランジスタ２０３およびトランジスタ２０４のゲートを、そのゲート・ソース間電圧を低減させる電位に短絡させることができる短絡部である。より具体的には、スイッチ２２１は、制御線１３２Ｃを介して制御部１１１から供給される制御信号STRTSに従って駆動し（制御部１１１の制御に基づいて駆動し）、トランジスタ２０３のドレインをグランド電位（GND）に短絡させる。また、スイッチ２２２は、制御線１３２Ｄを介して制御部１１１から供給される制御信号STRTSに従って駆動し（制御部１１１の制御に基づいて駆動し）、トランジスタ２０４のドレインをグランド電位に短絡させる。
上述したように、トランジスタ２０３およびトランジスタ２０４がNMOSトランジスタであり、スイッチ２０６およびスイッチ２０７によりオートゼロが行われ、トランジスタ２０３およびトランジスタ２０４のゲートとドレインが短絡されているので、スイッチ２２１およびスイッチ２２２は、トランジスタ２０３およびトランジスタ２０４のドレインをグランド電位に短絡させることにより、トランジスタ２０３およびトランジスタ２０４のゲートを、そのゲート・ソース間電圧を低減させる電位に短絡させることができる。
このように、トランジスタを常時動作状態とせずに、定期的若しくは不定期に（時々）、そのゲート・ソース間電圧（Vgs）の絶対値を小さくすることにより、RTSノイズを低減させることができる。これにより、比較部１８１は、より正確な比較結果を出力することができる。また、カラムA/D変換部１６１（A/D変換部１０３）は、より正確にA/D変換を行うことができる。そして、イメージセンサ１００は、イメージセンサ１００において得られる撮像画像の画質の低減を抑制することができる。
なお、以上のような構成とすることにより、比較部１８１が動作状態のとき（オートゼロが行われていないとき）、スイッチ２２１およびスイッチ２２２を入力側から隠す（見えないようにする）ことができる。これにより、入力容量の増大を抑制することができる。
スイッチ２２３およびスイッチ２２４は、トランジスタ２０３およびトランジスタ２０４と比較部１８１の出力側との接続を制御する。より具体的には、スイッチ２２３には、制御部１１１から、制御線１３２Ｅを介して制御信号XSTRTSが供給される。また、スイッチ２２４には、制御部１１１から、制御線１３２Ｆを介して制御信号XSTRTSが供給される。
制御信号XSTRTSは、制御信号STRTSと逆の値を取る。つまり、スイッチ２２１およびスイッチ２２２がオン状態のときスイッチ２２３およびスイッチ２２４はオフ状態となり、スイッチ２２１およびスイッチ２２２がオフ状態のときスイッチ２２３およびスイッチ２２４はオン状態となる。
つまり、スイッチ２２３およびスイッチ２２４は、スイッチ２２１およびスイッチ２２２がトランジスタ２０３およびトランジスタ２０４のゲートをグランド電位に短絡させている状態の時、トランジスタ２０３およびトランジスタ２０４やスイッチ２２１およびスイッチ２２２を、比較部１８１の出力側から切断する切断部である。このようにすることにより、リークの発生を抑制することができる。
なお、スイッチ２２１およびスイッチ２２２がトランジスタ２０３およびトランジスタ２０４のゲートをグランド電位から切断している状態のときは、スイッチ２２３およびスイッチ２２４は、トランジスタ２０３およびトランジスタ２０４やスイッチ２２１およびスイッチ２２２を、比較部１８１の出力側に接続する。
＜制御処理＞
なお、比較部１８１が非動作状態の期間において、トランジスタ２０３およびトランジスタ２０４のゲートを、そのゲート・ソース間電圧を低減させる電位に短絡させるようにしてもよい。
例えば、制御部１１１が、トランジスタ２０３およびトランジスタ２０４が非動作状態の期間において、スイッチ２２１およびスイッチ２２２に、トランジスタ２０３およびトランジスタ２０４のゲートを、そのゲート・ソース間電圧を低減させる電位に短絡させるようにしてもよい。
また、例えば、制御部１１１が、トランジスタ２０３およびトランジスタ２０４が非動作状態の期間であるか否かを判定し、非動作状態の期間であると判定された場合、スイッチ２２１およびスイッチ２２２に、トランジスタ２０３およびトランジスタ２０４のゲートを、そのゲート・ソース間電圧を低減させる電位に短絡させるようにしてもよい。また、例えば、制御部１１１が、トランジスタ２０３およびトランジスタ２０４が非動作状態の期間が終了するか否かを判定し、非動作状態の期間が終了すると判定された場合、スイッチ２２１およびスイッチ２２２に、トランジスタ２０３およびトランジスタ２０４のゲートを、そのゲート・ソース間電圧を低減させる電位から切断させるようにしてもよい。
図８のフローチャートを参照して、制御部１１１により実行される制御処理の流れの例を説明する。
制御処理が開始されると、制御部１１１は、ステップＳ１０１において、入力トランジスタ（増幅トランジスタ。図７の例の場合、トランジスタ２０３およびトランジスタ２０４）が非動作状態の期間（非動作期間）であるか否かを判定する。非動作期間であると判定された場合、処理はステップＳ１０２に進む。
ステップＳ１０２において、制御部１１１は、スイッチ２２１およびスイッチ２２２をオン状態にすることにより、入力トランジスタのゲート電位を、その入力トランジスタのゲート・ソース間電圧（Vgs）を低減させる電位（図７の例の場合、グランド電位）に接続する。その際、制御部１１１は、スイッチ２２３およびスイッチ２２４をオフ状態としてもよい。
ステップＳ１０３において、制御部１１１は、非動作期間が終了するか否かを判定し、非動作期間が終了すると判定されるまで待機する。非動作期間が終了すると判定された場合、処理はステップＳ１０４に進む。
ステップＳ１０４において、制御部１１１は、スイッチ２２１およびスイッチ２２２をオフ状態にすることにより、入力トランジスタのゲート電位を、その入力トランジスタのゲート・ソース間電圧（Vgs）を低減させる電位（図７の例の場合、グランド電位）から切断する。その際、制御部１１１は、スイッチ２２３およびスイッチ２２４をオン状態としてもよい。
ステップＳ１０４の処理が終了すると、制御処理が終了する。また、ステップＳ１０１において、入力トランジスタが非動作期間で無い（トランジスタ２０３およびトランジスタ２０４）が動作状態の期間（動作期間）である）と判定された場合、制御処理が終了する。
比較部１８１（カラムA/D変換部１６１、A/D変換部１０３）が駆動する可能性がある間において、例えば、イメージセンサ１００が画素アレイ１０１から信号を読み出す読み出し処理を行う期間において、以上のように制御処理を繰り返し行うことにより、制御部１１１は、入力トランジスタ（増幅トランジスタ）を常時動作状態とせずに、その非動作期間において、そのゲート・ソース間電圧（Vgs）の絶対値を小さくすることができ、RTSノイズを低減させることができる。これにより、比較部１８１は、より正確な比較結果を出力することができる。また、カラムA/D変換部１６１（A/D変換部１０３）は、より正確にA/D変換を行うことができる。そして、イメージセンサ１００は、イメージセンサ１００において得られる撮像画像の画質の低減を抑制することができる。
＜非動作期間＞
なお、以上に説明した非動作期間は任意である。例えば、図９に示されるように、イメージセンサ１００の画素アレイ１０１からの信号の読み出し処理における水平ブランク期間（時刻Ｔ１１乃至時刻Ｔ１２（図９））を非動作期間とするようにしてもよい。
また、例えば、図１０に示されるように、イメージセンサ１００の画素アレイ１０１からの信号の読み出し処理における垂直ブランク期間（時刻Ｔ２１乃至時刻Ｔ２２（図１０））を非動作期間とするようにしてもよい。
＜比較部の他の構成１＞
比較部１８１の構成は、上述した例に限定されない。例えば、図１１に示されるように、比較部１８１の入力トランジスタ（増幅トランジスタ）をPMOS（Positive Metal Oxide Semiconductor）としてもよい。その場合、増幅トランジスタのゲート・ソース間電圧を低減させる電位を電源電位としてもよい。つまり、入力トランジスタのゲートを電源電位に短絡させるようにしてもよい。
図１１の例の場合、比較部１８１は、比較部１７１の差動段として、トランジスタ２５１乃至トランジスタ２５５、並びにスイッチ２５６およびスイッチ２５７を有する。また、比較部１８１は、比較部１７１の増幅段として、トランジスタ２８１およびトランジスタ２８２、並びにキャパシタ２８３を有する。
この場合、トランジスタ２５２およびトランジスタ２５３が、入力トランジスタとなり、それぞれの入力端子（HiZ_DAC、HiZ_VSL）から入力される入力信号を増幅する。つまり、トランジスタ２５２およびトランジスタ２５３は、それぞれ、図７のトランジスタ２０３およびトランジスタ２０４に対応する。トランジスタ２５２のゲートは、入力端子HiZ_DACに接続され、参照信号（Ramp）がキャパシタ１７３を介して入力される。また、トランジスタ２５３のゲートは、入力端子HiZ_VSLに接続され、単位画素１４１から読み出された信号（VSL）がキャパシタ１７４を介して入力される。
また、スイッチ２５６およびスイッチ２５７は、それぞれ図７のスイッチ２０６およびスイッチ２０７に対応し、トランジスタ２５２およびトランジスタ２５３のゲートとドレインを短絡させることにより、比較部１８１の入力側と出力側とを短絡させるオートゼロを行うことができるオートゼロ部である。スイッチ２５６およびスイッチ２５７は、スイッチ２０６およびスイッチ２０７と同様に制御部１１１に制御されて駆動する。
そして、比較部１８１は、比較部１７１の差動段として、スイッチ２７１乃至スイッチ２７４をさらに有する。スイッチ２７１およびスイッチ２７２は、それぞれ図７のスイッチ２２１およびスイッチ２２２に対応し、トランジスタ２５２およびトランジスタ２５３のゲートを、そのゲート・ソース間電圧を低減させる電位に短絡させることができる短絡部である。スイッチ２７１およびスイッチ２７２は、スイッチ２２１およびスイッチ２２２と同様に制御部１１１に制御されて駆動する。
ただし、スイッチ２７１およびスイッチ２７２は、トランジスタ２５２およびトランジスタ２５３のドレインを電源電位（VDD）に短絡させる。トランジスタ２５２およびトランジスタ２５３がPMOSトランジスタであり、スイッチ２５６およびスイッチ２５７によりオートゼロが行われ、トランジスタ２５２およびトランジスタ２５３のゲートとドレインが短絡されているので、スイッチ２７１およびスイッチ２７２は、トランジスタ２５２およびトランジスタ２５３のドレインを電源電位に短絡させることにより、トランジスタ２５２およびトランジスタ２５３のゲートを、そのゲート・ソース間電圧を低減させる電位に短絡させることができる。
このようにすることにより、図７の場合と同様に、比較部１８１は、RTSノイズを抑制することができる。
なお、スイッチ２７３およびスイッチ２７４は、それぞれ図７のスイッチ２２３およびスイッチ２２４に対応し、トランジスタ２５２およびトランジスタ２５３と比較部１８１の出力側との接続を制御する。スイッチ２７３およびスイッチ２７４は、スイッチ２２３およびスイッチ２２４と同様に制御部１１１に制御されて駆動する。
スイッチ２７３およびスイッチ２７４を制御する制御信号XSTRTSは、スイッチ２７１およびスイッチ２７２を制御する制御信号STRTSと逆の値を取るので、スイッチ２７３およびスイッチ２７４は、スイッチ２７１およびスイッチ２７２がトランジスタ２５２およびトランジスタ２５３のゲートをグランド電位に短絡させている状態の時、トランジスタ２５２およびトランジスタ２５３やスイッチ２７１およびスイッチ２７２を、比較部１８１の出力側から切断する切断部となる。このようにすることにより、リークの発生を抑制することができる。
＜比較部の他の構成２＞
また、比較部１７１の入力端子HiZ_DACおよびHiZ_VSLを、その入力トランジスタのゲート・ソース間電圧を低減させる電位に短絡させるようにしてもよい。その場合の比較部１８１の主な構成例を図１２に示す。
図１２の例の場合、比較部１８１は、図７の例と基本的に同様の構成を有するが、スイッチ２２１乃至スイッチ２２４の代わりに、スイッチ３０１およびスイッチ３０２を有する。
スイッチ３０１およびスイッチ３０２は、図７のスイッチ２２１およびスイッチ２２２に対応し、トランジスタ２０３およびトランジスタ２０４のゲートを、そのゲート・ソース間電圧を低減させる電位（グランド電位（GND））に短絡させることができる短絡部である。スイッチ３０１およびスイッチ３０２は、スイッチ２２１およびスイッチ２２２と同様に制御部１１１に制御されて駆動する。つまり、この場合も、図７の場合と同様に、比較部１８１は、RTSノイズを抑制することができる。
ただし、スイッチ３０１およびスイッチ３０２は、トランジスタ２０３およびトランジスタ２０４のドレインではなくゲートをグランド電位（GND）に短絡させる。したがって、スイッチ３０１およびスイッチ３０２は、オートゼロが行われていない状態であっても、トランジスタ２０３およびトランジスタ２０４のゲートを、そのゲート・ソース間電圧を低減させる電位（グランド電位（GND））に短絡させることができる。
＜比較部の他の構成３＞
なお、図６のカラムA/D変換部１６１の構成において、キャパシタ１７３およびキャパシタ１７４を省略するようにしてもよい。つまり、比較部１８１において、キャパシタ１７３およびキャパシタ１７４を省略するようにしてもよい。その場合の比較部１８１の主な構成例を図１３に示す。
図１３に示される例は、比較部１８１の図１２の例の構成から、キャパシタ１７３およびキャパシタ１７４を省略したものである。この場合、オートゼロを行うスイッチ２０６およびスイッチ２０７も省略される。上述したように、スイッチ３０１およびスイッチ３０２は、オートゼロが行われていない状態であっても、トランジスタ２０３およびトランジスタ２０４のゲートを、そのゲート・ソース間電圧を低減させる電位（グランド電位（GND））に短絡させることができる。したがって、スイッチ３０１およびスイッチ３０２は、図１３の場合も、図１２の場合と同様に、トランジスタ２０３およびトランジスタ２０４のゲートを、そのゲート・ソース間電圧を低減させる電位（グランド電位（GND））に短絡させることができる。つまり、この場合も、図７の場合と同様に、比較部１８１は、RTSノイズを抑制することができる。
＜比較部の他の構成４＞
また、短絡部や、その短絡部を比較部の出力側から切断する切断部を、ドレインとゲートの短絡回路部分に設けるようにしてもよい。その場合の比較部１８１の主な構成例を図１４に示す。
図１４の例の場合、比較部１８１は、図７の例と基本的に同様の構成を有するが、スイッチ２２１乃至スイッチ２２４の代わりに、スイッチ３４１乃至スイッチ３４４を有する。
スイッチ３４１およびスイッチ３４２は、それぞれ、図７のスイッチ２２１およびスイッチ２２２に対応し、スイッチ３４３およびスイッチ３４４は、それぞれ、図７のスイッチ２２３およびスイッチ２２４に対応する。つまり、スイッチ３４１およびスイッチ３４２は、それぞれ、図７のスイッチ２２１およびスイッチ２２２と同様に駆動し、スイッチ３４３およびスイッチ３４４は、それぞれ、図７のスイッチ２２３およびスイッチ２２４と同様に駆動する。すなわち、スイッチ３４１およびスイッチ３４２は、上述した短絡部として駆動し、スイッチ３４３およびスイッチ３４４は、上述した切断部として駆動する。
したがって、この場合も、図７の場合と同様に、比較部１８１は、RTSノイズを抑制することができる。
以上においては、本技術をカラムA/D変換部１６１に適用する場合について説明したが、本技術は、カラムA/D変換部１６１以外の任意のA/D変換部（例えば、A/D変換部１０３）にも適用することができる。また、本技術を適用したA/D変換部は、イメージセンサ１００以外の任意の構成（例えば回路、装置、電子機器等）に適用することができる。同様に、本技術を適用した比較部は、A/D変換部以外の任意の構成（例えば回路、装置、電子機器等）に適用することができる。同様に、本技術を適用した信号処理装置（増幅トランジスタおよび短絡部を含む構成（例えば回路、装置、電子機器等））は、任意の構成（例えば回路、装置、電子機器等）に適用することができる。
＜２．第２の実施の形態＞
＜単位画素＞
例えば、本技術は、画素アレイ１０１単位画素１４１に適用することもできる。図１５にその場合の単位画素１４１の主な構成例を示す。
図１５に示される例の場合、単位画素１４１は、図４の例の構成に加え、スイッチ３６１を有する。スイッチ３６１は、フローティングディフュージョン（FD）と、グランド電位（GND）との間に設けられており、制御部１１１から制御線３６２を介して供給される制御信号STRTSに従って（すなわち制御部１１１の制御に従って）駆動し、フローティングディフュージョン（FD）をグランド電位に短絡させることができる。つまり、スイッチ３６１は、増幅トランジスタ１５４のゲートを、その増幅トランジスタ１５４のゲート・ソース間電圧を低減させる電位に短絡させることができる。
この場合の制御処理は、基本的に図８のフローチャートを参照して説明した場合と同様である。すなわち、制御部１１１は、増幅トランジスタ１５４の非動作期間において、フローティングディフュージョン（FD）をグランド電位に短絡させる。このようにすることにより、単位画素１４１は、増幅トランジスタ１５４において発生するRTSノイズを抑制することができる。したがって、イメージセンサ１００は、画素アレイ１０１から読み出される画素信号に含まれるRTSノイズを抑制することができ、イメージセンサ１００において得られる撮像画像の画質の低減を抑制することができる。
＜３．第３の実施の形態＞
＜イメージセンサの物理構成＞
なお、本技術を適用する撮像素子は、例えば、半導体基板が封止されたパッケージ（チップ）やそのパッケージ（チップ）が回路基板に設置されたモジュール等として実現することができる。例えば、パッケージ（チップ）として実現する場合、そのパッケージ（チップ）において撮像素子が、単一の半導体基板により構成されるようにしてもよいし、互いに重畳される複数の半導体基板により構成されるようにしてもよい。
図１６は、本技術を適用した撮像素子であるイメージセンサ１００の物理構成の一例を示す図である。
図１６のＡに示される例の場合、図２等を参照して説明したイメージセンサ１００の回路構成は、全て単一の半導体基板に形成される。図１６のＡの例の場合、画素・アナログ処理部４０１、デジタル処理部４０２、およびフレームメモリ４０３を囲むように出力部４０４−１乃至出力部４０４−４が配置されている。画素・アナログ処理部４０１は、画素アレイ１０１やA/D変換部１０３等のアナログ構成が形成される領域である。出力部４０４−１乃至出力部４０４−４は、例えば、I/Oセル等の構成が配置される領域である。
もちろん、図１６のＡの構成例は一例であり、各処理部の構成の配置は、この例に限らない。
図１６のＢに示される例の場合、図２等を参照して説明したイメージセンサ１００の回路構成は、互いに重畳される２枚の半導体基板（積層基板（画素基板４１１および回路基板４１２））に形成される。
画素基板４１１には、画素・アナログ処理部４０１、デジタル処理部４０２、並びに、出力部４０４−１および出力部４０４−２が形成される。出力部４０４−１および出力部４０４−２は、例えば、I/Oセル等の構成が配置される領域である。
また、回路基板４１２には、フレームメモリ４０３が形成されている。
上述したように画素基板４１１および回路基板４１２は、互いに重畳され、多層構造（積層構造）を形成する。画素基板４１１に形成される画素・アナログ処理部４０１と、回路基板４１２に形成されるフレームメモリ４０３とは、ビア領域（VIA）４１３−１とビア領域（VIA）４１４−１とに形成される貫通ビア（VIA）等を介して互いに電気的に接続されている。同様に、画素基板４１１に形成されるデジタル処理部４０２と、回路基板４１２に形成されるフレームメモリ４０３とは、ビア領域（VIA）４１３−２とビア領域（VIA）４１４−２とに形成される貫通ビア（VIA）等を介して互いに電気的に接続されている。
このような積層構造のイメージセンサにも本技術を適用することができる。なお、この半導体基板（積層チップ）の数（層数）は任意であり、例えば、図１６のＣに示されるように、３層以上であってもよい。
図１６のＣの例の場合、イメージセンサ１００は、半導体基板４２１、半導体基板４２２、および半導体基板４２３を有する。半導体基板４２１乃至半導体基板４２３は、互いに重畳され、多層構造（積層構造）を形成する。半導体基板４２１には、画素・アナログ処理部４０１が形成され、半導体基板４２２には、デジタル処理部４０２、出力部４０４−１、および出力部４０４−２が形成され、半導体基板４２３には、フレームメモリ４０３が形成されている。各半導体基板の各処理部は、ビア領域（VIA）４２４−１、ビア領域（VIA）４２５−１、およびビア領域（VIA）４２６−１に形成される貫通ビア（VIA）、並びに、ビア領域（VIA）４２４−２、ビア領域（VIA）４２５−２、およびビア領域（VIA）４２６−２に形成される貫通ビア（VIA）を介して互いに電気的に接続されている。
このような積層構造のイメージセンサにも本技術を適用することができる。もちろん、各半導体基板に形成される処理部は任意であり、図１６の例に限定されない。
＜エリアA/D変換部＞
例えば、以上においては、A/D変換部１０３には単位画素列毎にA/D変換部（カラムA/D変換部１６１）が設けられ、各カラムA/D変換部１６１が、その単位画素列の各単位画素から読み出される信号をA/D変換するように説明したが、A/D変換部１０３の構成例はこれに限定されない。例えば、画素アレイ１０１において、所定数の単位画素毎に画素ユニットが形成され、A/D変換部１０３にはその画素ユニット毎にA/D変換部（エリアA/D変換部）が設けられ、各エリアA/D変換部が、自身に割り当てられた画素ユニットに属する各単位画素から読み出される信号をA/D変換するようにしてもよい。
その場合、例えば、図１７に示される例のように、画素ユニットとエリアA/D変換部とが互いに同一の半導体基板に形成されるようにしてもよい。図１７の例の場合、画素ユニット４４０−１乃至画素ユニット４４０−３と、それぞれに対応するエリアA/D変換部４４１−１乃至エリアA/D変換部４４１−３が、同一の半導体基板上に形成されている。もちろん、画素ユニットとエリアA/D変換部の数は任意である。
以下において、画素アレイ１０１に形成される各画素ユニットを互いに区別して説明する必要が無い場合、画素ユニット４４０と称し、A/D変換部１０３に形成される各エリアA/D変換部を互いに区別して説明する必要が無い場合、エリアA/D変換部４４１と称する。
また、この場合も、イメージセンサ１００の構成が、複数の半導体基板に形成されるようにしてもよい。例えば図１８に示されるように、イメージセンサ１００が互いに重畳される２枚の半導体基板（積層チップ（画素基板４５１および回路基板４５２））を有するようにしてもよい。
図１８の例の場合、画素基板４５１に、画素領域（すなわち、画素アレイ１０１）のＮ個の画素ユニット４４０（画素ユニット４４０−１乃至画素ユニット４４０−Ｎ）が形成されている。また、回路基板４５２の、各画素ユニット４４０に重畳する位置には、その画素ユニット４４０に対応するエリアA/D変換部４４１が形成されている。例えば、回路基板４５２の、画素基板４５１における画素ユニット４４０−Ｋの位置と同じ位置（画素ユニット４４０−Ｋに重畳する位置）には、その画素ユニット４４０−Ｋの単位画素から読み出された信号をA/D変換するエリアA/D変換部４４１−Ｋが形成されている。
もちろん、この場合も、イメージセンサ１００の半導体基板の数（層数）は任意であり、３層以上であってもよい。
＜４．第４の実施の形態＞
＜撮像装置＞
なお、本技術は、撮像素子以外にも適用することができる。例えば、撮像装置のような、撮像素子を有する装置（電子機器等）に本技術を適用するようにしてもよい。図１９は、本技術を適用した電子機器の一例としての撮像装置の主な構成例を示すブロック図である。図１９に示される撮像装置６００は、被写体を撮像し、その被写体の画像を電気信号として出力する装置である。
図１９に示されるように撮像装置６００は、光学部６１１、CMOSイメージセンサ６１２、画像処理部６１３、表示部６１４、コーデック処理部６１５、記憶部６１６、出力部６１７、通信部６１８、制御部６２１、操作部６２２、およびドライブ６２３を有する。
光学部６１１は、被写体までの焦点を調整し、焦点が合った位置からの光を集光するレンズ、露出を調整する絞り、および、撮像のタイミングを制御するシャッタ等よりなる。光学部６１１は、被写体からの光（入射光）を透過し、CMOSイメージセンサ６１２に供給する。
CMOSイメージセンサ６１２は、入射光を光電変換して画素毎の信号（画素信号）をA/D変換し、CDS等の信号処理を行い、処理後の撮像画像データを画像処理部６１３に供給する。
画像処理部６１３は、CMOSイメージセンサ６１２により得られた撮像画像データを画像処理する。より具体的には、画像処理部６１３は、CMOSイメージセンサ６１２から供給された撮像画像データに対して、例えば、混色補正や、黒レベル補正、ホワイトバランス調整、デモザイク処理、マトリックス処理、ガンマ補正、およびYC変換等の各種画像処理を施す。画像処理部６１３は、画像処理を施した撮像画像データを表示部６１４に供給する。
表示部６１４は、例えば、液晶ディスプレイ等として構成され、画像処理部６１３から供給された撮像画像データの画像（例えば、被写体の画像）を表示する。
画像処理部６１３は、さらに、画像処理を施した撮像画像データを、必要に応じて、コーデック処理部６１５に供給する。
コーデック処理部６１５は、画像処理部６１３から供給された撮像画像データに対して、所定の方式の符号化処理を施し、得られた符号化データを記憶部６１６に供給する。また、コーデック処理部６１５は、記憶部６１６に記録されている符号化データを読み出し、復号して復号画像データを生成し、その復号画像データを画像処理部６１３に供給する。
画像処理部６１３は、コーデック処理部６１５から供給される復号画像データに対して所定の画像処理を施す。画像処理部６１３は、画像処理を施した復号画像データを表示部６１４に供給する。表示部６１４は、例えば、液晶ディスプレイ等として構成され、画像処理部６１３から供給された復号画像データの画像を表示する。
また、コーデック処理部６１５は、画像処理部６１３から供給された撮像画像データを符号化した符号化データ、または、記憶部６１６から読み出した撮像画像データの符号化データを出力部６１７に供給し、撮像装置６００の外部に出力させるようにしてもよい。また、コーデック処理部６１５は、符号化前の撮像画像データ、若しくは、記憶部６１６から読み出した符号化データを復号して得られた復号画像データを出力部６１７に供給し、撮像装置６００の外部に出力させるようにしてもよい。
さらに、コーデック処理部６１５は、撮像画像データ、撮像画像データの符号化データ、または、復号画像データを、通信部６１８を介して他の装置に伝送させるようにしてもよい。また、コーデック処理部６１５は、撮像画像データや画像データの符号化データを、通信部６１８を介して取得するようにしてもよい。コーデック処理部６１５は、通信部６１８を介して取得した撮像画像データや画像データの符号化データに対して、適宜、符号化や復号等を行う。コーデック処理部６１５は、得られた画像データ若しくは符号化データを、上述したように、画像処理部６１３に供給したり、記憶部６１６、出力部６１７、および通信部６１８に出力したりするようにしてもよい。
記憶部６１６は、コーデック処理部６１５から供給される符号化データ等を記憶する。記憶部６１６に格納された符号化データは、必要に応じてコーデック処理部６１５に読み出されて復号される。復号処理により得られた撮像画像データは、表示部６１４に供給され、その撮像画像データに対応する撮像画像が表示される。
出力部６１７は、外部出力端子等の外部出力インターフェイスを有し、コーデック処理部６１５を介して供給される各種データを、その外部出力インターフェイスを介して撮像装置６００の外部に出力する。
通信部６１８は、コーデック処理部６１５から供給される画像データや符号化データ等の各種情報を、所定の通信（有線通信若しくは無線通信）の通信相手である他の装置に供給する。また、通信部６１８は、所定の通信（有線通信若しくは無線通信）の通信相手である他の装置から、画像データや符号化データ等の各種情報を取得し、それをコーデック処理部６１５に供給する。
制御部６２１は、撮像装置６００の各処理部（点線６２０内に示される各処理部、操作部６２２、並びに、ドライブ６２３）の動作を制御する。
操作部６２２は、例えば、ジョグダイヤル（商標）、キー、ボタン、またはタッチパネル等の任意の入力デバイスにより構成され、例えばユーザ等による操作入力を受け、その操作入力に対応する信号を制御部６２１に供給する。
ドライブ６２３は、自身に装着された、例えば、磁気ディスク、光ディスク、光磁気ディスク、または半導体メモリなどのリムーバブルメディア６２４に記憶されている情報を読み出す。ドライブ６２３は、リムーバブルメディア６２４からプログラムやデータ等の各種情報を読み出し、それを制御部６２１に供給する。また、ドライブ６２３は、書き込み可能なリムーバブルメディア６２４が自身に装着された場合、制御部６２１を介して供給される、例えば画像データや符号化データ等の各種情報を、そのリムーバブルメディア６２４に記憶させることができる。
以上のような撮像装置６００のCMOSイメージセンサ６１２として、各実施の形態において上述した本技術を適用する。すなわち、CMOSイメージセンサ６１２として、上述したイメージセンサ１００が用いられる。これにより、CMOSイメージセンサ６１２は、RTSノイズを抑制し、撮像画像の画質の低減を抑制することができる。したがって撮像装置６００は、被写体を撮像することにより、より高画質な撮像画像を得ることができる。
上述した一連の処理は、ハードウェアにより実行させることもできるし、ソフトウェアにより実行させることもできる。上述した一連の処理をソフトウェアにより実行させる場合には、そのソフトウェアを構成するプログラムが、ネットワークや記録媒体からインストールされる。
この記録媒体は、例えば、図１９に示されるように、装置本体とは別に、ユーザにプログラムを配信するために配布される、プログラムが記録されているリムーバブルメディア６２４により構成される。このリムーバブルメディア６２４には、磁気ディスク（フレキシブルディスクを含む）や光ディスク（CD-ROMやDVDを含む）が含まれる。さらに、光磁気ディスク（MD（Mini Disc）を含む）や半導体メモリ等も含まれる。
その場合、プログラムは、そのリムーバブルメディア６２４をドライブ６２３に装着することにより、記憶部６１６にインストールすることができる。
また、このプログラムは、ローカルエリアネットワーク、インターネット、デジタル衛星放送といった、有線または無線の伝送媒体を介して提供することもできる。その場合、プログラムは、通信部６１８で受信し、記憶部６１６にインストールすることができる。
その他、このプログラムは、記憶部６１６や制御部６２１内のROM（Read Only Memory）等に、あらかじめインストールしておくこともできる。
なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。
また、本明細書において、記録媒体に記録されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
また、上述した各ステップの処理は、上述した各装置、若しくは、上述した各装置以外の任意の装置において、実行することができる。その場合、その処理を実行する装置が、上述した、その処理を実行するのに必要な機能（機能ブロック等）を有するようにすればよい。また、処理に必要な情報を、適宜、その装置に伝送するようにすればよい。
また、本明細書において、システムとは、複数の構成要素（装置、モジュール（部品）等）の集合を意味し、全ての構成要素が同一筐体中にあるか否かは問わない。したがって、別個の筐体に収納され、ネットワークを介して接続されている複数の装置、及び、１つの筐体の中に複数のモジュールが収納されている１つの装置は、いずれも、システムである。
また、以上において、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
例えば、本技術は、１つの機能を、ネットワークを介して複数の装置で分担、共同して処理するクラウドコンピューティングの構成をとることができる。
また、上述のフローチャートで説明した各ステップは、１つの装置で実行する他、複数の装置で分担して実行することができる。
さらに、１つのステップに複数の処理が含まれる場合には、その１つのステップに含まれる複数の処理は、１つの装置で実行する他、複数の装置で分担して実行することができる。
また、本技術は、これに限らず、このような装置またはシステムを構成する装置に搭載するあらゆる構成、例えば、システムLSI（Large Scale Integration）等としてのプロセッサ、複数のプロセッサ等を用いるモジュール、複数のモジュール等を用いるユニット、ユニットにさらにその他の機能を付加したセット等（すなわち、装置の一部の構成）として実施することもできる。
なお、本技術は以下のような構成も取ることができる。
（１） ゲートに入力される信号を増幅する増幅トランジスタと、
前記増幅トランジスタの前記ゲートを、前記増幅トランジスタのゲート・ソース間電圧を低減させる電位に短絡させることができる短絡部と
を備える信号処理装置。
（２） 前記増幅トランジスタは、NMOS（Negative Metal Oxide Semiconductor）である
（１）に記載の信号処理装置。
（３） 前記短絡部は、前記増幅トランジスタの前記ゲートをグランド電位に短絡させることができる
（２）に記載の信号処理装置。
（４） 前記増幅トランジスタは、PMOS（Positive Metal Oxide Semiconductor）である
（１）乃至（３）のいずれかに記載の信号処理装置。
（５） 前記短絡部は、前記増幅トランジスタの前記ゲートを電源電位に短絡させることができる
（４）に記載の信号処理装置。
（６） 前記増幅トランジスタは、入力される２信号の信号レベルを比較し、比較結果を出力する比較部の入力トランジスタである
（１）乃至（５）のいずれかに記載の信号処理装置。
（７） 前記増幅トランジスタの前記ゲートとドレインを短絡させることにより、前記比較部の入力側と出力側とを短絡させるオートゼロを行うことができるオートゼロ部をさらに備え、
前記短絡部は、前記オートゼロ部により前記ゲートと前記ドレインが短絡された前記増幅トランジスタの前記ドレインを、前記増幅トランジスタの前記ゲート・ソース間電圧を低減させる電位に短絡させる
（６）に記載の信号処理装置。
（８） 前記短絡部により前記増幅トランジスタの前記ゲートが、前記増幅トランジスタの前記ゲート・ソース間電圧を低減させる電位に短絡される際、前記短絡部と、前記比較部の出力側とを切断する切断部をさらに備える
（６）または（７）に記載の信号処理装置。
（９） 前記比較部から出力される前記比較結果が変化するまでをカウントするカウンタをさらに備え、
前記比較部は、入力アナログ信号と所定の参照信号とで信号レベルを比較してその比較結果を前記カウンタに出力し、
前記カウンタは、前記比較結果が変化するまでをカウントしてそのカウント値を、前記入力アナログ信号をA/D変換したデジタルデータとして出力する
（６）乃至（８）のいずれかに記載の信号処理装置。
（１０） 前記比較部は、画素領域に形成される単位画素から読み出された信号と前記参照信号とで信号レベルを比較し、
前記カウンタは、前記比較部から出力される比較結果が変化するまでのカウント値を、前記信号をA/D変換したデジタルデータとして出力する
（９）に記載の信号処理装置。
（１１） 前記比較部は、前記単位画素が行列状に配置された画素領域の、自身に対応する列の単位画素から読み出された信号と前記参照信号とで信号レベルを比較する
（１０）に記載の信号処理装置。
（１２） 前記短絡部は、前記比較部が非動作状態の期間において、前記増幅トランジスタの前記ゲートを、前記増幅トランジスタの前記ゲート・ソース間電圧を低減させる電位に短絡させる
（１０）または（１１）に記載の信号処理装置。
（１３） 前記期間は、前記信号の読み出し処理における水平ブランク期間である
（１２）に記載の信号処理装置。
（１４） 前記期間は、前記信号の読み出し処理における垂直ブランク期間である
（１２）または（１３）に記載の信号処理装置。
（１５） 前記増幅トランジスタは、画素領域の各単位画素に形成され、フローティングディフュージョンの電位変化を増幅し、アナログ信号として出力する増幅トランジスタであり、
前記短絡部は、前記フローティングディフュージョンを、前記増幅トランジスタの前記ゲート・ソース間電圧を低減させる電位に短絡させる
（１）乃至（１４）のいずれかに記載の信号処理装置。
（１６） 前記短絡部を制御する制御部をさらに備え、
前記制御部は、前記増幅トランジスタが非動作状態の期間において、前記短絡部に、前記増幅トランジスタの前記ゲートを、前記増幅トランジスタの前記ゲート・ソース間電圧を低減させる電位に短絡させる
（１）乃至（１５）のいずれかに記載の信号処理装置。
（１７） 前記制御部は、
前記増幅トランジスタが非動作状態の期間であるか否かを判定し、前記非動作状態の期間であると判定された場合、前記短絡部に、前記増幅トランジスタの前記ゲートを、前記増幅トランジスタの前記ゲート・ソース間電圧を低減させる電位に短絡させ、
前記非動作状態の期間が終了するか否かを判定し、前記非動作状態の期間が終了すると判定された場合、前記短絡部に、前記増幅トランジスタの前記ゲートを、前記増幅トランジスタの前記ゲート・ソース間電圧を低減させる電位から切断させる
（１６）に記載の信号処理装置。
（１８） ゲートに入力される信号を増幅する増幅トランジスタが非動作状態の期間であるか否かを判定し、前記非動作状態の期間であると判定された場合、前記増幅トランジスタの前記ゲートを、前記増幅トランジスタのゲート・ソース間電圧を低減させる電位に短絡させ、
前記非動作状態の期間が終了するか否かを判定し、前記非動作状態の期間が終了すると判定された場合、前記増幅トランジスタの前記ゲートを、前記増幅トランジスタの前記ゲート・ソース間電圧を低減させる電位から切断させる
制御方法。
（１９） 複数の単位画素が行列状に配置される画素アレイと、
前記画素アレイの前記単位画素から読み出された信号と所定の参照信号とで信号レベルを比較する比較部と、
前記比較部による前記信号と前記参照信号との前記信号レベルの比較結果が変化するまでをカウントし、そのカウント値を、前記信号をA/D変換したデジタルデータとして出力するカウンタと
を備え、
前記比較部は、
前記単位画素から読み出された信号をゲートに入力して増幅する増幅トランジスタと、
前記増幅トランジスタの前記ゲートを、前記増幅トランジスタのゲート・ソース間電圧を低減させる電位に短絡させることができる短絡部と
を備える撮像素子。
（２０） 被写体を撮像する撮像部と、
前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
を備え、
前記撮像部は、
複数の単位画素が行列状に配置される画素アレイと、
前記画素アレイの前記単位画素から読み出された信号と所定の参照信号とで信号レベルを比較する比較部と、
前記比較部による前記信号と前記参照信号との前記信号レベルの比較結果が変化するまでをカウントし、そのカウント値を、前記信号をA/D変換したデジタルデータとして出力するカウンタと
を備え、
前記比較部は、
前記単位画素から読み出された信号をゲートに入力して増幅する増幅トランジスタと、
前記増幅トランジスタの前記ゲートを、前記増幅トランジスタのゲート・ソース間電圧を低減させる電位に短絡させることができる短絡部と
を備える電子機器。
１００ イメージセンサ， １０１ 画素アレイ， １０２ 参照電圧発生部， １０３ A/D変換部， １０４ 水平転送部， １１１ 制御部， １１２ 垂直走査部， １２１ 垂直信号線， １２２ 参照信号線， １２３および１２４ 信号線， １２５ 制御線， １３１乃至１３４ 制御線， １４１ 単位画素， １５１ フォトダイオード， １５２ 転送トランジスタ， １５３ リセットトランジスタ， １５４ 増幅トランジスタ， １５５ セレクトトランジスタ， １６１ カラムA/D変換部， １７１ 比較部、 １７２ カウンタ， １７３および１７４ キャパシタ， １８１ 比較部， ２０１乃至２０５ トランジスタ， ２０６および２０７ スイッチ， ２１１および２１２ トランジスタ， ２１３ キャパシタ， ２２１乃至２２４ スイッチ， ２５１乃至２５５ トランジスタ， ２５６および２５７ スイッチ， ２７１乃至２７４ スイッチ， ２８１および２８２ トランジスタ， ２８３ キャパシタ， ３０１および３０２ スイッチ， ３４１乃至３４４ スイッチ， ３６１ スイッチ， ３６２ 制御線， ６００ 撮像装置， ６１２ CMOSイメージセンサ

Claims (19)

  1. ゲートに入力される信号を増幅する増幅トランジスタと、
    前記増幅トランジスタの前記ゲートを、前記増幅トランジスタのゲート・ソース間電圧を低減させる電位に短絡させることができる短絡部と、
    前記増幅トランジスタが非動作状態の期間において、前記短絡部に、前記増幅トランジスタの前記ゲートを、前記増幅トランジスタの前記ゲート・ソース間電圧を低減させる電位に短絡させる制御部と
    を備える信号処理装置。
  2. 前記増幅トランジスタは、NMOS（Negative Metal Oxide Semiconductor）である
    請求項１に記載の信号処理装置。
  3. 前記短絡部は、前記増幅トランジスタの前記ゲートをグランド電位に短絡させることができる
    請求項２に記載の信号処理装置。
  4. 前記増幅トランジスタは、PMOS（Positive Metal Oxide Semiconductor）である
    請求項１に記載の信号処理装置。
  5. 前記短絡部は、前記増幅トランジスタの前記ゲートを電源電位に短絡させることができる
    請求項４に記載の信号処理装置。
  6. 前記増幅トランジスタは、入力される２信号の信号レベルを比較し、比較結果を出力する比較部の入力トランジスタである
    請求項１に記載の信号処理装置。
  7. 前記増幅トランジスタの前記ゲートとドレインを短絡させることにより、前記比較部の入力側と出力側とを短絡させるオートゼロを行うことができるオートゼロ部をさらに備え、
    前記短絡部は、前記オートゼロ部により前記ゲートと前記ドレインが短絡された前記増幅トランジスタの前記ドレインを、前記増幅トランジスタの前記ゲート・ソース間電圧を低減させる電位に短絡させる
    請求項６に記載の信号処理装置。
  8. 前記短絡部により前記増幅トランジスタの前記ゲートが、前記増幅トランジスタの前記ゲート・ソース間電圧を低減させる電位に短絡される際、前記短絡部と、前記比較部の出力側とを切断する切断部をさらに備える
    請求項６に記載の信号処理装置。
  9. 前記比較部から出力される前記比較結果が変化するまでをカウントするカウンタをさらに備え、
    前記比較部は、入力アナログ信号と所定の参照信号とで信号レベルを比較してその比較結果を前記カウンタに出力し、
    前記カウンタは、前記比較結果が変化するまでをカウントしてそのカウント値を、前記入力アナログ信号をA/D変換したデジタルデータとして出力する
    請求項６に記載の信号処理装置。
  10. 前記比較部は、画素領域に形成される単位画素から読み出された信号と前記参照信号とで信号レベルを比較し、
    前記カウンタは、前記比較部から出力される比較結果が変化するまでのカウント値を、前記信号をA/D変換したデジタルデータとして出力する
    請求項９に記載の信号処理装置。
  11. 前記比較部は、前記単位画素が行列状に配置された画素領域の、自身に対応する列の単位画素から読み出された信号と前記参照信号とで信号レベルを比較する
    請求項１０に記載の信号処理装置。
  12. 前記短絡部は、前記比較部が非動作状態の期間において、前記増幅トランジスタの前記ゲートを、前記増幅トランジスタの前記ゲート・ソース間電圧を低減させる電位に短絡させる
    請求項１０に記載の信号処理装置。
  13. 前記期間は、前記信号の読み出し処理における水平ブランク期間である
    請求項１２に記載の信号処理装置。
  14. 前記期間は、前記信号の読み出し処理における垂直ブランク期間である
    請求項１２に記載の信号処理装置。
  15. 前記増幅トランジスタは、画素領域の各単位画素に形成され、フローティングディフュージョンの電位変化を増幅し、アナログ信号として出力する増幅トランジスタであり、
    前記短絡部は、前記フローティングディフュージョンを、前記増幅トランジスタの前記ゲート・ソース間電圧を低減させる電位に短絡させる
    請求項１に記載の信号処理装置。
  16. 前記制御部は、
    前記増幅トランジスタが非動作状態の期間であるか否かを判定し、前記非動作状態の期間であると判定された場合、前記短絡部に、前記増幅トランジスタの前記ゲートを、前記増幅トランジスタの前記ゲート・ソース間電圧を低減させる電位に短絡させ、
    前記非動作状態の期間が終了するか否かを判定し、前記非動作状態の期間が終了すると判定された場合、前記短絡部に、前記増幅トランジスタの前記ゲートを、前記増幅トランジスタの前記ゲート・ソース間電圧を低減させる電位から切断させる
    請求項１に記載の信号処理装置。
  17. ゲートに入力される信号を増幅する増幅トランジスタが非動作状態の期間であるか否かを判定し、前記非動作状態の期間であると判定された場合、前記増幅トランジスタの前記ゲートを、前記増幅トランジスタのゲート・ソース間電圧を低減させる電位に短絡させ、
    前記非動作状態の期間が終了するか否かを判定し、前記非動作状態の期間が終了すると判定された場合、前記増幅トランジスタの前記ゲートを、前記増幅トランジスタの前記ゲート・ソース間電圧を低減させる電位から切断させる
    制御方法。
  18. 複数の単位画素が行列状に配置される画素アレイと、
    前記画素アレイの前記単位画素から読み出された信号と所定の参照信号とで信号レベルを比較する比較部と、
    前記比較部による前記信号と前記参照信号との前記信号レベルの比較結果が変化するまでをカウントし、そのカウント値を、前記信号をA/D変換したデジタルデータとして出力するカウンタと、
    前記比較部を制御する制御部と
    を備え、
    前記比較部は、
    前記単位画素から読み出された信号をゲートに入力して増幅する増幅トランジスタと、
    前記制御部の制御に従って、前記増幅トランジスタが非動作状態の期間において、前記増幅トランジスタの前記ゲートを、前記増幅トランジスタのゲート・ソース間電圧を低減させる電位に短絡させることができる短絡部と
    を備える撮像素子。
  19. 被写体を撮像する撮像部と、
    前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
    を備え、
    前記撮像部は、
    複数の単位画素が行列状に配置される画素アレイと、
    前記画素アレイの前記単位画素から読み出された信号と所定の参照信号とで信号レベルを比較する比較部と、
    前記比較部による前記信号と前記参照信号との前記信号レベルの比較結果が変化するまでをカウントし、そのカウント値を、前記信号をA/D変換したデジタルデータとして出力するカウンタと、
    前記比較部を制御する制御部と
    を備え、
    前記比較部は、
    前記単位画素から読み出された信号をゲートに入力して増幅する増幅トランジスタと、
    前記制御部の制御に従って、前記増幅トランジスタが非動作状態の期間において、前記増幅トランジスタの前記ゲートを、前記増幅トランジスタのゲート・ソース間電圧を低減させる電位に短絡させることができる短絡部と
    を備える電子機器。
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