JP6676166B2 - Pulse width correction circuit - Google Patents

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Description

本発明は、入力された信号のパルス幅を補正するパルス幅補正回路に関する。   The present invention relates to a pulse width correction circuit that corrects a pulse width of an input signal.

信号が回路を通過するとき、入力信号に対する出力信号の立上がりの遅延時間と、入力信号に対する出力信号の立下がりの遅延時間との間でずれが生じることがある。このため、多段に接続された回路を信号が通過した場合、信号のハイレベルまたはローレベルのパルスの期間が徐々に減少し、データの消失が起こりうる。   When a signal passes through a circuit, a delay may occur between the delay time of the rise of the output signal with respect to the input signal and the delay time of the fall of the output signal with respect to the input signal. Therefore, when a signal passes through circuits connected in multiple stages, the period of a high-level or low-level pulse of the signal gradually decreases, and data may be lost.

なお、以下では、パルスのレベルを特定しない場合のパルスの期間を「パルス幅」とし、ローレベルのパルスの期間を「ローレベルパルス幅」とし、ハイレベルのパルスの期間を「ハイレベルパルス幅」とする。   In the following, the pulse period when the pulse level is not specified is referred to as “pulse width”, the low-level pulse period is referred to as “low-level pulse width”, and the high-level pulse period is referred to as “high-level pulse width”. ".

特開２００６−６７４１４号公報（特許文献１）には、パルス幅の減少を解消するために、入力信号を立上がりのタイミングで２分周する第１の２分周器と、入力信号を立下がりのタイミングで２分周する第２の２分周器と、第１の２分周器の出力信号および第２の２分周器の出力信号のうちの一方を所定時間遅延する遅延素子と、第１の２分周器の出力信号および第２の２分周器の出力信号のうちの他方と遅延素子の出力信号とをその入力とし、ハイレベルパルス幅もしくはローレベルパルス幅が、遅延素子の遅延時間の分だけ広くなる方向に補正された出力信号を出力する論理回路とを備えたパルス幅補正回路が記載されている。   Japanese Patent Application Laid-Open No. 2006-67414 (Patent Document 1) discloses a first divide-by-2 frequency divider that divides an input signal by two at the rising timing and a falling edge of the input signal in order to eliminate a decrease in pulse width. A second divide-by-two frequency divider that divides the frequency by 2 at the timing described above, a delay element that delays one of the output signal of the first divide-by-two frequency divider and the output signal of the second divide-by-two frequency divider for a predetermined time, The other of the output signal of the first divide-by-2 frequency divider and the output signal of the second divide-by-2 frequency divider and the output signal of the delay element are used as inputs, and the high-level pulse width or the low-level pulse width corresponds to the delay element. And a logic circuit that outputs an output signal corrected in a direction wider by the delay time.

特開２００６−６７４１４号公報JP 2006-67414A 特開２００９−２５３９５１号公報JP 2009-253951 A

しかしながら、特開２００６−６７４１４号公報に記載の技術では、遅延素子は、第１の２分周器の出力信号および第２の２分周器の出力信号のうちの一方のみを遅延する。そのため、ハイレベルパルス幅およびローレベルパルス幅のいずれか一方しか補正できない。   However, in the technique described in Japanese Patent Application Laid-Open No. 2006-67414, the delay element delays only one of the output signal of the first 分 frequency divider and the output signal of the second ２ frequency divider. Therefore, only one of the high-level pulse width and the low-level pulse width can be corrected.

また、特開２００６−６７４１４号公報に記載のパルス幅補正回路は、ハイレベルパルス幅の補正を行う場合、入力信号のハイレベルパルス幅が十分に長いときであっても、パルス幅を広げる補正を行う。そのため、当該ハイレベルのパルス終了から次のハイレベルのパルスまでのローレベルの期間が短くなり、出力先の回路の動作に必要なローレベル期間を満たさなくなるという問題がある。同様に、特開２００６−６７４１４号公報に記載のパルス幅補正回路は、ローレベルパルス幅の補正を行う場合、入力信号のローレベルパルス幅が十分に長いときであっても、パルス幅を広げる補正を行う。そのため、当該ローレベルのパルス終了から次のローレベルのパルスまでのハイレベルの期間が短くなり、出力先の回路の動作に必要なハイレベル期間を満たさなくなるという問題がある。   Further, the pulse width correction circuit described in Japanese Patent Application Laid-Open No. 2006-67414, when performing the correction of the high-level pulse width, corrects the pulse width even if the high-level pulse width of the input signal is sufficiently long. I do. Therefore, the low-level period from the end of the high-level pulse to the next high-level pulse is shortened, and there is a problem that the low-level period required for the operation of the output destination circuit is not satisfied. Similarly, the pulse width correction circuit described in JP-A-2006-67414 expands the pulse width when correcting the low-level pulse width even when the low-level pulse width of the input signal is sufficiently long. Make corrections. Therefore, there is a problem that the high-level period from the end of the low-level pulse to the next low-level pulse becomes short, and the high-level period required for the operation of the output destination circuit is not satisfied.

本発明は、上記課題を解決するためになされたものであって、ローレベルパルス幅およびハイレベルパルス幅のいずれも補正でき、かつ、パルス終了から次のパルスまでの期間を確保できるパルス幅補正回路を提供することを目的とする。   The present invention has been made in order to solve the above-mentioned problem, and has a pulse width correction that can correct both a low-level pulse width and a high-level pulse width and can secure a period from the end of a pulse to the next pulse. It is intended to provide a circuit.

本発明のパルス幅補正回路は、入力信号のパルス幅を補正して出力信号を生成する回路であって、固定部と解除部とを備える。   A pulse width correction circuit according to the present invention is a circuit that corrects a pulse width of an input signal to generate an output signal, and includes a fixed unit and a release unit.

固定部は、前記出力信号がローレベルである状態が第１時間以上経過した後に前記入力信号がローレベルからハイレベルに変化した場合に、前記出力信号をハイレベルに固定し、前記出力信号がハイレベルである状態が前記第１時間以上経過した後に前記入力信号がハイレベルからローレベルに変化した場合に、前記出力信号をローレベルに固定する。解除部は、前記出力信号が固定された後に第２時間経過したときに、固定された前記出力信号を解除する。   The fixing unit fixes the output signal to a high level when the input signal changes from a low level to a high level after the state in which the output signal is at the low level has elapsed for a first time or more, and the output signal is When the input signal changes from the high level to the low level after the high level state has elapsed for the first time or more, the output signal is fixed at the low level. The release unit releases the fixed output signal when a second time has elapsed after the output signal was fixed.

本発明によれば、ハイレベルおよびローレベルのいずれの入力信号のパルスについても、第２時間未満のパルス幅を有する場合には第２時間のパルス幅の出力信号に補正される。このため、後段の回路におけるパルスの消失を抑制できる。また、入力信号が第２時間以上のパルス幅を有する場合には、パルス幅が補正されることなく出力信号が生成される。このため、パルス終了から次のパルスまでの期間を確保できる。   According to the present invention, if a pulse of any of the high-level and low-level input signals has a pulse width of less than the second time, it is corrected to an output signal having a pulse width of the second time. For this reason, the disappearance of the pulse in the subsequent circuit can be suppressed. When the input signal has a pulse width of the second time or longer, the output signal is generated without correcting the pulse width. Therefore, a period from the end of the pulse to the next pulse can be secured.

本発明の実施の形態に係るパルス幅補正回路の構成を示す図である。FIG. 3 is a diagram illustrating a configuration of a pulse width correction circuit according to the embodiment of the present invention. パルス幅補正回路の動作例１を示す信号波形図である。FIG. 5 is a signal waveform diagram illustrating an operation example 1 of the pulse width correction circuit. パルス幅補正回路の動作例２を示す信号波形図である。FIG. 8 is a signal waveform diagram illustrating an operation example 2 of the pulse width correction circuit. パルス幅補正回路の動作例３を示す信号波形図である。FIG. 9 is a signal waveform diagram illustrating an operation example 3 of the pulse width correction circuit. パルス幅補正回路の動作例４を示す信号波形図である。FIG. 9 is a signal waveform diagram illustrating an operation example 4 of the pulse width correction circuit. 入力信号が固定時間よりも長いパルス幅を有するときの、本発明の実施の形態と比較形態との出力信号の比較を示す信号波形図である。FIG. 9 is a signal waveform diagram showing a comparison between output signals of the embodiment of the present invention and a comparative example when an input signal has a pulse width longer than a fixed time.

以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一又は相当部分には同一符号を付してその説明は繰返さない。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings, the same or corresponding portions have the same reference characters allotted, and description thereof will not be repeated.

（装置の構成）
図１は、本発明の実施の形態に係るパルス幅補正回路の構成を示す図である。パルス幅補正回路１は、入力信号Ｓ_ＩＮのパルス幅の補正を行い、出力信号Ｓ_ＯＵＴを出力する。パルス幅補正回路１は、固定部１０と解除部２０とを備える。(Structure of the device)
FIG. 1 is a diagram showing a configuration of a pulse width correction circuit according to an embodiment of the present invention. The pulse width correction circuit 1 corrects the pulse width of the input signal S_IN and outputs an output signal S_OUT. The pulse width correction circuit 1 includes a fixing unit 10 and a release unit 20.

固定部１０は、入力信号Ｓ_ＩＮの入力を受け付け、出力信号Ｓ_ＯＵＴを出力する。このとき、固定部１０は、出力信号Ｓ_ＯＵＴがローレベルである状態が所定時間（第１時間）以上経過した後に入力信号Ｓ_ＩＮがローレベルからハイレベルに変化した場合に、出力信号Ｓ_ＯＵＴをハイレベルに固定する。また、固定部１０は、出力信号Ｓ_ＯＵＴがハイレベルである状態が所定時間（第１時間）以上経過した後に入力信号Ｓ_ＩＮがハイレベルからローレベルに変化した場合に、出力信号Ｓ_ＯＵＴをローレベルに固定する。   The fixing unit 10 receives an input of the input signal S_IN and outputs an output signal S_OUT. At this time, the fixed unit 10 changes the output signal S_OUT to the high level when the input signal S_IN changes from the low level to the high level after the state in which the output signal S_OUT is at the low level has passed for a predetermined time (first time) or more. Fixed to. In addition, when the input signal S_IN changes from the high level to the low level after the state in which the output signal S_OUT is at the high level has passed for a predetermined time (first time) or more, the fixed unit 10 changes the output signal S_OUT to the low level. Fix it.

固定部１０が出力信号Ｓ_ＯＵＴをハイレベルに固定している間、固定部１０は、入力信号Ｓ_ＩＮのレベルにかかわらず、ハイレベルの出力信号Ｓ_ＯＵＴを出力し続ける。同様に、固定部１０が出力信号Ｓ_ＯＵＴをローレベルに固定している間、固定部１０は、入力信号Ｓ_ＩＮのレベルにかかわらず、ローレベルの出力信号Ｓ_ＯＵＴを出力し続ける。   While the fixing unit 10 fixes the output signal S_OUT to the high level, the fixing unit 10 continues to output the high-level output signal S_OUT regardless of the level of the input signal S_IN. Similarly, while the fixing unit 10 fixes the output signal S_OUT to low level, the fixing unit 10 continues to output the low-level output signal S_OUT regardless of the level of the input signal S_IN.

解除部２０は、固定部１０が出力信号Ｓ_ＯＵＴのレベルを固定してから所定の固定時間（第２時間に対応する）経過したときに、固定部１０による出力信号Ｓ_ＯＵＴのレベルの固定を解除する。固定部１０による出力信号Ｓ_ＯＵＴのレベルの固定が解除されることにより、固定部１０は、入力信号Ｓ_ＩＮのレベルに応じた出力信号Ｓ_ＯＵＴを出力する。すなわち、固定部１０は、出力信号Ｓ_ＯＵＴの固定が解除されたタイミングで入力信号Ｓ_ＩＮがハイレベルの場合にハイレベルの出力信号Ｓ_ＯＵＴを出力し、出力信号Ｓ_ＯＵＴの固定が解除されたタイミングで入力信号Ｓ_ＩＮがローレベルの場合にローレベルの出力信号Ｓ_ＯＵＴを出力する。   The release unit 20 releases the fixing of the level of the output signal S_OUT by the fixing unit 10 when a predetermined fixed time (corresponding to the second time) has elapsed since the fixing unit 10 fixed the level of the output signal S_OUT. . When the level of the output signal S_OUT is released from being fixed by the fixing unit 10, the fixing unit 10 outputs the output signal S_OUT corresponding to the level of the input signal S_IN. That is, the fixing unit 10 outputs the high-level output signal S_OUT when the input signal S_IN is at the high level at the timing when the fixing of the output signal S_OUT is released, and at the timing when the fixing of the output signal S_OUT is released. When S_IN is at a low level, a low-level output signal S_OUT is output.

このように、固定部１０が固定時間だけ出力信号Ｓ_ＯＵＴの固定を継続するため、例えば入力信号Ｓ_ＩＮがローレベルからハイレベルに変化した後、固定時間経過するまでの間に入力信号Ｓ_ＩＮがハイレベルからローレベルに変化した場合であっても、ハイレベルが固定時間継続した出力信号Ｓ_ＯＵＴが出力される。同様に入力信号Ｓ_ＩＮがハイレベルからローレベルに変化した後、固定時間経過するまでの間に入力信号Ｓ_ＩＮがローレベルからハイレベルに変化した場合であっても、ローレベルが固定時間継続した出力信号Ｓ_ＯＵＴが出力される。すなわち、入力信号Ｓ_ＩＮのパルス幅が固定時間未満の場合、固定部１０は、パルス幅を固定時間に広げた出力信号Ｓ_ＯＵＴを生成し出力する。   As described above, since the fixing unit 10 keeps fixing the output signal S_OUT for the fixed time, for example, after the input signal S_IN changes from low level to high level, the input signal S_IN becomes high level until the fixed time elapses. The output signal S_OUT in which the high level continues for a fixed time is output even when the output signal S_OUT changes from the low level to the low level. Similarly, even when the input signal S_IN changes from the low level to the high level until the fixed time elapses after the input signal S_IN changes from the high level to the low level, the output in which the low level continues for the fixed time The signal S_OUT is output. That is, when the pulse width of the input signal S_IN is less than the fixed time, the fixed unit 10 generates and outputs the output signal S_OUT in which the pulse width is expanded to the fixed time.

ここで、固定時間は、パルス幅補正回路１の後段の回路でパルスが消失しないパルス幅の最小値または当該最小値よりも大きな値が設定される。これにより、入力信号Ｓ_ＩＮのパルス幅が固定時間未満であったとしても、後段の回路において消失しないパルス幅に補正された出力信号Ｓ_ＯＵＴが出力されるため、後段の回路でのパルスの消失を抑制できる。   Here, the fixed time is set to a minimum value or a value larger than the minimum value of the pulse width at which the pulse does not disappear in a circuit subsequent to the pulse width correction circuit 1. As a result, even if the pulse width of the input signal S_IN is shorter than the fixed time, the output signal S_OUT corrected to a pulse width that does not disappear in the subsequent circuit is output, so that the disappearance of the pulse in the subsequent circuit is suppressed. it can.

さらに、固定時間は、入力信号Ｓ_ＩＮの仕様上最短のパルス周期（パルスの開始時から次のパルスの開始時までの期間）の１／２以下とすることが好ましい。これにより、パルス幅を広げる補正が行われた出力信号Ｓ_ＯＵＴにおいて、当該パルス終了から次のパルスまでの期間としてパルス周期の１／２以上を確保することができる。   Further, it is preferable that the fixed time be equal to or less than の of the shortest pulse cycle (the period from the start of a pulse to the start of the next pulse) in the specification of the input signal S_IN. Accordingly, in the output signal S_OUT corrected to increase the pulse width, it is possible to secure a half or more of the pulse cycle as a period from the end of the pulse to the next pulse.

また、上述したように、固定部１０が出力信号Ｓ_ＯＵＴの固定を開始してから固定時間経過後に、当該固定が解除される。そのため、例えば入力信号Ｓ_ＩＮがローレベルからハイレベルに変化してから固定時間経過後に入力信号Ｓ_ＩＮがハイレベルからローレベルに変化した場合、出力信号Ｓ_ＯＵＴの固定が解除されているため、固定部１０は、入力信号Ｓ_ＩＮのレベルに応じて、出力信号Ｓ_ＯＵＴのレベルもハイレベルからローレベルに変化させる。   Further, as described above, the fixing is released after a fixed time has elapsed since the fixing unit 10 started fixing the output signal S_OUT. Therefore, for example, when the input signal S_IN changes from the high level to the low level after the fixed time elapses after the input signal S_IN changes from the low level to the high level, the fixing of the output signal S_OUT is released. Changes the level of the output signal S_OUT from the high level to the low level according to the level of the input signal S_IN.

同様に、入力信号Ｓ_ＩＮがハイレベルからローハイレベルに変化してから固定時間経過後に入力信号Ｓ_ＩＮがローレベルからハイレベルに変化した場合、出力信号Ｓ_ＯＵＴの固定が解除されているため、固定部１０は、入力信号Ｓ_ＩＮのレベルに応じて、出力信号Ｓ_ＯＵＴのレベルもローレベルからハイレベルに変化させる。   Similarly, when the input signal S_IN changes from the low level to the high level after a fixed time elapses after the input signal S_IN changes from the high level to the low-high level, the fixing of the output signal S_OUT is released. Changes the level of the output signal S_OUT from a low level to a high level according to the level of the input signal S_IN.

このように、入力信号Ｓ_ＩＮのパルス幅が固定時間以上の場合、固定部１０は、入力信号Ｓ_ＩＮのパルス幅と同じパルス幅を有する出力信号Ｓ_ＯＵＴを出力する。これにより、パルス終了から次のパルスまでの期間が短くなることを防止できる。   As described above, when the pulse width of the input signal S_IN is equal to or longer than the fixed time, the fixed unit 10 outputs the output signal S_OUT having the same pulse width as the pulse width of the input signal S_IN. This can prevent the period from the end of the pulse to the next pulse from being shortened.

次に、固定部１０および解除部２０の具体的な構成について説明する。図１に示されるように、固定部１０は、ＯＲ回路１０１と、ＡＮＤ回路１０２と、セレクタ１０３とを備える。また、解除部２０は遅延素子２０１を備える。   Next, specific configurations of the fixing unit 10 and the release unit 20 will be described. As shown in FIG. 1, the fixing unit 10 includes an OR circuit 101, an AND circuit 102, and a selector 103. The release unit 20 includes a delay element 201.

ＯＲ回路１０１は、入力信号Ｓ_ＩＮおよび出力信号Ｓ_ＯＵＴを入力として受け、出力信号Ｓ１をセレクタ１０３に出力する。   The OR circuit 101 receives the input signal S_IN and the output signal S_OUT as inputs, and outputs an output signal S1 to the selector 103.

ＡＮＤ回路１０２は、入力信号Ｓ_ＩＮおよび出力信号Ｓ_ＯＵＴを入力として受け、出力信号Ｓ２をセレクタ１０３に出力する。   AND circuit 102 receives input signal S_IN and output signal S_OUT as inputs, and outputs output signal S2 to selector 103.

セレクタ１０３は、ＯＲ回路１０１の出力信号Ｓ１およびＡＮＤ回路１０２の出力信号Ｓ２を入力として受け、出力信号Ｓ１，Ｓ２のいずれかを出力信号Ｓ_ＯＵＴとして出力する。具体的には、セレクタ１０３は、遅延素子２０１の出力信号Ｓ３を切替信号として受け、切替信号がローレベルの場合に、ＯＲ回路１０１の出力信号Ｓ１を出力信号Ｓ_ＯＵＴとして出力し、切替信号がハイレベルの場合に、ＡＮＤ回路１０２の出力信号Ｓ２を出力信号Ｓ_ＯＵＴとして出力する。   The selector 103 receives the output signal S1 of the OR circuit 101 and the output signal S2 of the AND circuit 102 as inputs, and outputs one of the output signals S1 and S2 as an output signal S_OUT. Specifically, the selector 103 receives the output signal S3 of the delay element 201 as a switching signal, and when the switching signal is at a low level, outputs the output signal S1 of the OR circuit 101 as an output signal S_OUT and sets the switching signal to high. In the case of the level, the output signal S2 of the AND circuit 102 is output as the output signal S_OUT.

遅延素子２０１は、セレクタ１０３の出力端子に接続され、セレクタ１０３の出力である出力信号Ｓ_ＯＵＴを上記の固定時間だけ遅延させた出力信号Ｓ３をセレクタ１０３に出力する。遅延素子２０１の遅延時間（つまり固定時間）は例えば７μｓである。   The delay element 201 is connected to the output terminal of the selector 103, and outputs to the selector 103 an output signal S3 obtained by delaying the output signal S_OUT output from the selector 103 by the fixed time. The delay time (that is, the fixed time) of the delay element 201 is, for example, 7 μs.

（パルス幅補正回路の動作例１）
次に、パルス幅補正回路１の具体的な動作例１について説明する。動作例１は、入力される入力信号Ｓ_ＩＮが定常的にローレベルの例である。具体的には、ローレベルの出力信号Ｓ_ＯＵＴが所定時間（本実施形態では固定時間と同一）以上経過した状態で、固定時間よりも短いハイレベルパルス幅を有する入力信号Ｓ_ＩＮが入力された例である。(Operation example 1 of pulse width correction circuit)
Next, a specific operation example 1 of the pulse width correction circuit 1 will be described. The operation example 1 is an example in which the input signal S_IN to be input is constantly at the low level. Specifically, in an example in which the input signal S_IN having a high-level pulse width shorter than the fixed time is input while the low-level output signal S_OUT has passed for a predetermined time (same as the fixed time in this embodiment). is there.

図２は、動作例１における、入力信号Ｓ_ＩＮ、ＯＲ回路の出力信号Ｓ１、ＡＮＤ回路の出力信号Ｓ２、出力信号Ｓ_ＯＵＴおよび遅延素子２０１の出力信号Ｓ３のタイミングチャートである。図２において、Ｔは固定時間、Ｗ０はパルス幅、Ｐ０はパルス周期を示している。なお、図３から図６においても同様である。   FIG. 2 is a timing chart of the input signal S_IN, the output signal S1 of the OR circuit, the output signal S2 of the AND circuit, the output signal S_OUT, and the output signal S3 of the delay element 201 in the first operation example. In FIG. 2, T indicates a fixed time, W0 indicates a pulse width, and P0 indicates a pulse period. The same applies to FIGS. 3 to 6.

図２に示されるように、ローレベルの出力信号Ｓ_ＯＵＴが固定時間Ｔ以上経過した状態の時刻ｔ１では、遅延素子２０１の出力信号Ｓ３もローレベル（図中Ｌと記す）であり、セレクタ１０３は、ＯＲ回路１０１の出力信号Ｓ１を出力信号Ｓ_ＯＵＴとして出力する。そのため、時刻ｔ１において、入力信号Ｓ_ＩＮがローレベルからハイレベル（図中Ｈと記す）に変化し、ＯＲ回路１０１の出力信号Ｓ１がローレベルからハイレベルに変化すると、セレクタ１０３は、出力信号Ｓ_ＯＵＴをローレベルからハイレベルに変化させる。このとき、入力信号Ｓ_ＩＮおよび出力信号Ｓ_ＯＵＴの両方がローレベルからハイレベルに変化するため、ＡＮＤ回路１０２の出力信号Ｓ２もローレベルからハイレベルに変化する。   As shown in FIG. 2, at time t1 when the low-level output signal S_OUT has passed the fixed time T or more, the output signal S3 of the delay element 201 is also at the low level (denoted by L in the figure), and the selector 103 , The output signal S1 of the OR circuit 101 as an output signal S_OUT. Therefore, at time t1, when the input signal S_IN changes from low level to high level (denoted as H in the figure) and the output signal S1 of the OR circuit 101 changes from low level to high level, the selector 103 outputs the output signal S_OUT. Is changed from a low level to a high level. At this time, since both the input signal S_IN and the output signal S_OUT change from low level to high level, the output signal S2 of the AND circuit 102 also changes from low level to high level.

次に、固定時間Ｔよりも短いパルス幅Ｗ０だけ経過した時刻ｔ２において、入力信号Ｓ_ＩＮがハイレベルからローレベルに変化する。このとき、入力信号Ｓ_ＩＮの変化に合わせて、ＡＮＤ回路１０２の出力信号Ｓ２がハイレベルからローレベルに変化するが、ＯＲ回路１０１の出力信号Ｓ１は、ハイレベルの出力信号Ｓ_ＯＵＴによりハイレベルを維持する。また、時刻ｔ２では、出力信号Ｓ_ＯＵＴがローレベルからハイレベルに変化した時刻ｔ１より固定時間Ｔ（つまり、遅延素子２０１の遅延時間）が経過していないため、遅延素子２０１の出力信号Ｓ３はローレベルを維持している。そのため、セレクタ１０３は、ＯＲ回路１０１のハイレベルの出力信号Ｓ１を出力信号Ｓ_ＯＵＴとして出力し続ける。   Next, at time t2 when the pulse width W0 shorter than the fixed time T has elapsed, the input signal S_IN changes from the high level to the low level. At this time, the output signal S2 of the AND circuit 102 changes from the high level to the low level in accordance with the change of the input signal S_IN, but the output signal S1 of the OR circuit 101 maintains the high level by the high-level output signal S_OUT. I do. At time t2, the fixed time T (that is, the delay time of the delay element 201) has not elapsed since the time t1 when the output signal S_OUT changed from the low level to the high level, so that the output signal S3 of the delay element 201 becomes low. Maintain the level. Therefore, the selector 103 continues to output the high-level output signal S1 of the OR circuit 101 as the output signal S_OUT.

次に、時刻ｔ１から固定時間Ｔだけ経過した時刻ｔ３では、遅延素子２０１の出力信号Ｓ３がローレベルからハイレベルに変化する。この結果、セレクタ１０３は、ＡＮＤ回路１０２の出力信号Ｓ２を出力信号Ｓ_ＯＵＴとして出力する。ＡＮＤ回路１０２の出力信号Ｓ２は、時刻ｔ２において、入力信号Ｓ_ＩＮの変化に合わせてハイレベルからローレベルへと変化している。そのため、セレクタ１０３は、時刻ｔ３において、出力信号Ｓ_ＯＵＴをハイレベルからローレベルに変化させる。このとき、入力信号Ｓ_ＩＮおよび出力信号Ｓ_ＯＵＴの両方がローレベルとなるため、ＯＲ回路１０１の出力信号Ｓ１もハイレベルからローレベルへと変化する。   Next, at time t3 when a fixed time T has elapsed from time t1, the output signal S3 of the delay element 201 changes from low level to high level. As a result, the selector 103 outputs the output signal S2 of the AND circuit 102 as the output signal S_OUT. The output signal S2 of the AND circuit 102 changes from the high level to the low level at the time t2 in accordance with the change of the input signal S_IN. Therefore, at time t3, the selector 103 changes the output signal S_OUT from the high level to the low level. At this time, since both the input signal S_IN and the output signal S_OUT are at the low level, the output signal S1 of the OR circuit 101 also changes from the high level to the low level.

このように、固定時間Ｔよりも短いパルス幅Ｗ０の入力信号Ｓ_ＩＮが入力された場合、入力信号Ｓ_ＩＮの立下がりのタイミングである時刻ｔ２では、出力信号Ｓ_ＯＵＴがハイレベルに固定され、固定時間Ｔが経過した時刻ｔ３に出力信号Ｓ_ＯＵＴが立下がる。これにより、固定時間Ｔのハイレベルパルス幅を有する出力信号Ｓ_ＯＵＴが出力される。   As described above, when the input signal S_IN having the pulse width W0 shorter than the fixed time T is input, the output signal S_OUT is fixed at the high level at the time t2 when the input signal S_IN falls, and the fixed time T The output signal S_OUT falls at time t3 when the time has elapsed. As a result, an output signal S_OUT having a high-level pulse width for a fixed time T is output.

次に、時刻ｔ３から固定時間Ｔが経過した時刻ｔ４では、遅延素子２０１の出力信号Ｓ３がハイレベルからローレベルに変化する。この結果、セレクタ１０３は、ＯＲ回路１０１の出力信号Ｓ１を出力信号Ｓ_ＯＵＴとして出力する。ＯＲ回路１０１の出力信号Ｓ１は、時刻ｔ３においてローレベルに変化しているため、セレクタ１０３は、遅延素子２０１の出力信号Ｓ３の変化後も、ローレベルの出力信号Ｓ_ＯＵＴを出力し続けることになる。   Next, at time t4 when the fixed time T has elapsed from time t3, the output signal S3 of the delay element 201 changes from the high level to the low level. As a result, the selector 103 outputs the output signal S1 of the OR circuit 101 as the output signal S_OUT. Since the output signal S1 of the OR circuit 101 has changed to low level at time t3, the selector 103 continues to output the low-level output signal S_OUT even after the output signal S3 of the delay element 201 changes. .

その後、時刻ｔ５において、次のパルスに応じて入力信号Ｓ_ＩＮがローレベルからハイレベルに変化する。ここで、固定時間Ｔがパルス周期Ｐ０（時刻ｔ１から時刻ｔ５までの期間）の１／２以下に設定されているため、出力信号Ｓ_ＯＵＴがローレベルに変化した時刻ｔ３から時刻ｔ５までの期間は固定時間Ｔ以上となる。すなわち、時刻ｔ５は、時刻ｔ１と同様に、ローレベルの出力信号Ｓ_ＯＵＴが固定時間Ｔ以上経過した状態であり、遅延素子２０１の出力信号Ｓ３もローレベルである。そのため、時刻ｔ５において、入力信号Ｓ_ＩＮがローレベルからハイレベルに変化し、ＯＲ回路１０１の出力信号Ｓ１がローレベルからハイレベルに変化すると、セレクタ１０３は、出力信号Ｓ_ＯＵＴをローレベルからハイレベルに変化させる。つまり、入力信号Ｓ_ＩＮのパルスの立上がりを出力信号Ｓ_ＯＵＴに反映させることができる。   Thereafter, at time t5, the input signal S_IN changes from the low level to the high level according to the next pulse. Here, since the fixed time T is set to be equal to or less than の of the pulse period P0 (the period from time t1 to time t5), the period from time t3 to time t5 when the output signal S_OUT changes to low level is It is longer than the fixed time T. That is, at time t5, as in time t1, the low-level output signal S_OUT has passed the fixed time T or more, and the output signal S3 of the delay element 201 is also at low level. Therefore, at time t5, when the input signal S_IN changes from low level to high level and the output signal S1 of the OR circuit 101 changes from low level to high level, the selector 103 changes the output signal S_OUT from low level to high level. Change. That is, the rising of the pulse of the input signal S_IN can be reflected on the output signal S_OUT.

（パルス幅補正回路の動作例２）
次に、パルス幅補正回路１の具体的な動作例２について説明する。動作例２は、入力信号Ｓ_ＩＮが定常的にハイレベルの例である。具体的には、ハイレベルの出力信号Ｓ_ＯＵＴが所定時間（本実施形態では固定時間と同一）以上経過した状態で、固定時間よりも短いローレベルパルス幅の入力信号Ｓ_ＩＮが入力された例である。(Operation example 2 of pulse width correction circuit)
Next, a specific operation example 2 of the pulse width correction circuit 1 will be described. The operation example 2 is an example in which the input signal S_IN is constantly at a high level. Specifically, this is an example in which the input signal S_IN having a low-level pulse width shorter than the fixed time is input while the high-level output signal S_OUT has passed for a predetermined time (same as the fixed time in this embodiment). .

図３は、動作例２における、入力信号Ｓ_ＩＮ、ＯＲ回路の出力信号Ｓ１、ＡＮＤ回路の出力信号Ｓ２、出力信号Ｓ_ＯＵＴおよび遅延素子２０１の出力信号Ｓ３のタイミングチャートである。   FIG. 3 is a timing chart of the input signal S_IN, the output signal S1 of the OR circuit, the output signal S2 of the AND circuit, the output signal S_OUT, and the output signal S3 of the delay element 201 in the operation example 2.

図３に示されるように、ハイレベルの出力信号Ｓ_ＯＵＴが固定時間Ｔ以上経過した状態の時刻ｔ６では、遅延素子２０１の出力信号Ｓ３もハイレベルであり、セレクタ１０３は、ＡＮＤ回路１０２の出力信号Ｓ２を出力信号Ｓ_ＯＵＴとして出力する。そのため、時刻ｔ６において、入力信号Ｓ_ＩＮがハイレベルからローレベルに変化し、ＡＮＤ回路１０２の出力信号Ｓ２がハイレベルからローレベルに変化すると、セレクタ１０３は、出力信号Ｓ_ＯＵＴをハイレベルからローレベルに変化させる。このとき、入力信号Ｓ_ＩＮおよび出力信号Ｓ_ＯＵＴの両方がハイレベルからローレベルに変化するため、ＯＲ回路１０１の出力信号Ｓ１もハイレベルからローレベルに変化する。   As shown in FIG. 3, at time t6 when the high-level output signal S_OUT has passed the fixed time T or more, the output signal S3 of the delay element 201 is also high, and the selector 103 outputs the output signal of the AND circuit 102. S2 is output as an output signal S_OUT. Therefore, at time t6, when the input signal S_IN changes from the high level to the low level and the output signal S2 of the AND circuit 102 changes from the high level to the low level, the selector 103 changes the output signal S_OUT from the high level to the low level. Change. At this time, since both the input signal S_IN and the output signal S_OUT change from the high level to the low level, the output signal S1 of the OR circuit 101 also changes from the high level to the low level.

次に、固定時間Ｔよりも短いパルス幅Ｗ０だけ経過した時刻ｔ７において、入力信号Ｓ_ＩＮがローレベルからハイレベルに変化する。このとき、入力信号Ｓ_ＩＮの変化に合わせて、ＯＲ回路１０１の出力信号Ｓ１がローレベルからハイレベルに変化するが、ＡＮＤ回路１０２の出力信号Ｓ２は、ローレベルの出力信号Ｓ_ＯＵＴによりローレベルを維持する。また、時刻ｔ７では、出力信号Ｓ_ＯＵＴがハイレベルからローレベルに変化した時刻ｔ６より固定時間Ｔ（つまり、遅延素子２０１の遅延時間）経過していないため、遅延素子２０１の出力信号Ｓ３はハイレベルを維持している。そのため、セレクタ１０３は、ＡＮＤ回路のローレベルの出力信号Ｓ２を出力信号Ｓ_ＯＵＴとして出力し続ける。   Next, at time t7 when a pulse width W0 shorter than the fixed time T has elapsed, the input signal S_IN changes from the low level to the high level. At this time, the output signal S1 of the OR circuit 101 changes from the low level to the high level in accordance with the change of the input signal S_IN, but the output signal S2 of the AND circuit 102 maintains the low level by the low-level output signal S_OUT. I do. At time t7, the fixed time T (that is, the delay time of the delay element 201) has not elapsed since the time t6 when the output signal S_OUT has changed from the high level to the low level, so that the output signal S3 of the delay element 201 has the high level. Has been maintained. Therefore, the selector 103 continues to output the low-level output signal S2 of the AND circuit as the output signal S_OUT.

次に、時刻ｔ６から固定時間Ｔだけ経過した時刻ｔ８では、遅延素子２０１の出力信号Ｓ３がハイレベルからローレベルに変化する。この結果、セレクタ１０３は、ＯＲ回路１０１の出力信号Ｓ１を出力信号Ｓ_ＯＵＴとして出力する。ＯＲ回路１０１の出力信号Ｓ１は、時刻ｔ７において、入力信号Ｓ_ＩＮの変化に合わせてローレベルからハイレベルへと変化している。そのため、セレクタ１０３は、時刻ｔ８において、出力信号Ｓ_ＯＵＴをローレベルからハイレベルに変化させる。このとき、入力信号Ｓ_ＩＮおよび出力信号Ｓ_ＯＵＴの両方がハイレベルとなるため、ＡＮＤ回路１０２の出力信号Ｓ２もローレベルからハイレベルへと変化する。   Next, at time t8 when a fixed time T has elapsed from time t6, the output signal S3 of the delay element 201 changes from the high level to the low level. As a result, the selector 103 outputs the output signal S1 of the OR circuit 101 as the output signal S_OUT. At time t7, the output signal S1 of the OR circuit 101 changes from a low level to a high level in accordance with a change in the input signal S_IN. Therefore, at time t8, the selector 103 changes the output signal S_OUT from the low level to the high level. At this time, since both the input signal S_IN and the output signal S_OUT are at the high level, the output signal S2 of the AND circuit 102 also changes from the low level to the high level.

このように、固定時間Ｔよりも短いパルス幅Ｗ０の入力信号Ｓ_ＩＮが入力された場合、入力信号Ｓ_ＩＮの立上がりのタイミングである時刻ｔ７では、出力信号Ｓ_ＯＵＴがローレベルに固定され、固定時間Ｔが経過した時刻ｔ８に出力信号Ｓ_ＯＵＴが立上がる。これにより、固定時間Ｔのローレベルのパルス幅を有する出力信号Ｓ_ＯＵＴが出力される。   As described above, when the input signal S_IN having the pulse width W0 shorter than the fixed time T is input, the output signal S_OUT is fixed to the low level at the time t7 when the input signal S_IN rises, and the fixed time T is reduced. The output signal S_OUT rises at the elapsed time t8. Thus, an output signal S_OUT having a low-level pulse width for the fixed time T is output.

次に、時刻ｔ８から固定時間Ｔが経過した時刻ｔ９では、遅延素子２０１の出力信号Ｓ３がローレベルからハイレベルに変化する。この結果、セレクタ１０３は、ＡＮＤ回路１０２の出力信号Ｓ２を出力信号Ｓ_ＯＵＴとして出力する。ＡＮＤ回路１０２の出力信号Ｓ２は、時刻ｔ８においてハイレベルに変化しているため、セレクタ１０３は、遅延素子２０１の出力信号Ｓ３の変化後も、ハイレベルの出力信号Ｓ_ＯＵＴを出力し続けることになる。   Next, at time t9 when the fixed time T has elapsed from time t8, the output signal S3 of the delay element 201 changes from low level to high level. As a result, the selector 103 outputs the output signal S2 of the AND circuit 102 as the output signal S_OUT. Since the output signal S2 of the AND circuit 102 has changed to the high level at the time t8, the selector 103 continues to output the high-level output signal S_OUT even after the output signal S3 of the delay element 201 changes. .

その後、時刻ｔ１０において、次のパルスに応じて入力信号Ｓ_ＩＮがハイレベルからローレベルに変化する。ここで、固定時間Ｔがパルス周期Ｐ０（時刻ｔ６から時刻ｔ１０までの期間）の１／２以下に設定されているため、出力信号Ｓ_ＯＵＴがハイレベルに変化した時刻ｔ８から時刻ｔ１０までの期間は固定時間Ｔ以上となる。すなわち、時刻ｔ１０は、ハイレベルの出力信号Ｓ_ＯＵＴが固定時間Ｔ以上経過した状態であり、遅延素子２０１の出力信号Ｓ３もハイレベルである。そのため、時刻ｔ１０において、入力信号Ｓ_ＩＮがハイレベルからローレベルに変化し、ＡＮＤ回路１０２の出力信号Ｓ２がハイレベルからローレベルに変化すると、セレクタ１０３は、出力信号Ｓ_ＯＵＴをハイレベルからローレベルに変化させる。つまり、入力信号Ｓ_ＩＮのパルスの立下がりを出力信号Ｓ_ＯＵＴに反映させることができる。   Thereafter, at time t10, the input signal S_IN changes from the high level to the low level according to the next pulse. Here, since the fixed time T is set to be equal to or less than half of the pulse period P0 (the period from time t6 to time t10), the period from time t8 to time t10 when the output signal S_OUT changes to the high level is set. It is longer than the fixed time T. That is, at time t10, the high-level output signal S_OUT has passed the fixed time T or more, and the output signal S3 of the delay element 201 is also at the high level. Therefore, at time t10, when the input signal S_IN changes from the high level to the low level and the output signal S2 of the AND circuit 102 changes from the high level to the low level, the selector 103 changes the output signal S_OUT from the high level to the low level. Change. That is, the falling of the pulse of the input signal S_IN can be reflected on the output signal S_OUT.

（パルス幅補正回路の動作例３）
次に、パルス幅補正回路１の具体的な動作例３について説明する。動作例３は、ローレベルの出力信号Ｓ_ＯＵＴが所定時間（本実施形態では固定時間と同一）以上経過した状態で、固定時間以上のハイレベルパルス幅の入力信号Ｓ_ＩＮが入力された例である。(Operation example 3 of pulse width correction circuit)
Next, a specific operation example 3 of the pulse width correction circuit 1 will be described. The operation example 3 is an example in which the input signal S_IN having a high-level pulse width equal to or longer than the fixed time is input after the low-level output signal S_OUT has elapsed for a predetermined time (same as the fixed time in this embodiment).

図４は、動作例３における、入力信号Ｓ_ＩＮ、ＯＲ回路の出力信号Ｓ１、ＡＮＤ回路の出力信号Ｓ２、出力信号Ｓ_ＯＵＴおよび遅延素子２０１の出力信号Ｓ３のタイミングチャートである。   FIG. 4 is a timing chart of the input signal S_IN, the output signal S1 of the OR circuit, the output signal S2 of the AND circuit, the output signal S_OUT, and the output signal S3 of the delay element 201 in the third operation example.

図４に示されるように、時刻ｔ１１において、入力信号Ｓ_ＩＮがローレベルからハイレベルに変化すると、図２の時刻ｔ１と同様に、ＯＲ回路１０１の出力信号Ｓ１がローレベルからハイレベルに、出力信号Ｓ_ＯＵＴがローレベルからハイレベルに、ＡＮＤ回路１０２の出力信号Ｓ２がローレベルからハイレベルに変化する。   As shown in FIG. 4, when the input signal S_IN changes from the low level to the high level at the time t11, the output signal S1 of the OR circuit 101 changes from the low level to the high level as in the case of the time t1 in FIG. The signal S_OUT changes from a low level to a high level, and the output signal S2 of the AND circuit 102 changes from a low level to a high level.

次に、時刻ｔ１１から固定時間Ｔだけ経過した時刻ｔ１２では、遅延素子２０１の出力信号Ｓ３がローレベルからハイレベルに変化する。この結果、セレクタ１０３の出力である出力信号Ｓ_ＯＵＴは、ＯＲ回路１０１の出力信号Ｓ１からＡＮＤ回路１０２の出力信号Ｓ２に切り替わる。しかしながら、時刻ｔ１１においてＯＲ回路１０１の出力信号Ｓ１およびＡＮＤ回路１０２の出力信号Ｓ２のいずれもローレベルからハイレベルに変化し、この状態が時刻ｔ１２でも継続しているため、時刻ｔ１２において、出力信号Ｓ_ＯＵＴのレベルは変化せず、ハイレベルが維持される。   Next, at time t12 when a fixed time T has elapsed from time t11, the output signal S3 of the delay element 201 changes from the low level to the high level. As a result, the output signal S_OUT output from the selector 103 switches from the output signal S1 of the OR circuit 101 to the output signal S2 of the AND circuit 102. However, at time t11, both output signal S1 of OR circuit 101 and output signal S2 of AND circuit 102 change from low level to high level, and this state continues at time t12. The level of S_OUT does not change and remains at the high level.

次に、時刻ｔ１３において、入力信号Ｓ_ＩＮがハイレベルからローレベルに変化する。このとき、入力信号Ｓ_ＩＮの変化に合わせて、ＡＮＤ回路１０２の出力信号Ｓ２がハイレベルからローレベルに変化する。セレクタ１０３は、出力信号Ｓ２の変化に合わせて、出力信号Ｓ_ＯＵＴをハイレベルからローレベルに変化させる。このとき、入力信号Ｓ_ＩＮおよび出力信号Ｓ_ＯＵＴの両方がローレベルとなるため、ＯＲ回路１０１の出力信号Ｓ１もハイレベルからローレベルへと変化する。   Next, at time t13, the input signal S_IN changes from the high level to the low level. At this time, the output signal S2 of the AND circuit 102 changes from the high level to the low level according to the change of the input signal S_IN. The selector 103 changes the output signal S_OUT from a high level to a low level according to the change of the output signal S2. At this time, since both the input signal S_IN and the output signal S_OUT are at the low level, the output signal S1 of the OR circuit 101 also changes from the high level to the low level.

なお、時刻ｔ１３から固定時間Ｔが経過した時刻ｔ１４では、遅延素子２０１の出力信号Ｓ３がハイレベルからローレベルに変化する。この結果、セレクタ１０３の出力である出力信号Ｓ_ＯＵＴは、ＡＮＤ回路１０２の出力信号Ｓ２からＯＲ回路１０１の出力信号Ｓ１に切り替わる。しかしながら、時刻ｔ１３において、ＯＲ回路１０１の出力信号Ｓ１およびＡＮＤ回路１０２の出力信号Ｓ２のいずれもハイレベルからローレベルに変化しているため、時刻ｔ１４において、出力信号Ｓ_ＯＵＴのレベルは変化せず、ローレベルが維持される。   At time t14 when the fixed time T has elapsed from time t13, the output signal S3 of the delay element 201 changes from the high level to the low level. As a result, the output signal S_OUT output from the selector 103 switches from the output signal S2 of the AND circuit 102 to the output signal S1 of the OR circuit 101. However, at time t13, both the output signal S1 of the OR circuit 101 and the output signal S2 of the AND circuit 102 have changed from the high level to the low level, so at time t14, the level of the output signal S_OUT does not change. The low level is maintained.

このように、固定時間Ｔより長いハイレベルパルス幅の入力信号Ｓ_ＩＮが入力された場合、セレクタ１０３は、入力信号Ｓ_ＩＮと出力信号Ｓ_ＯＵＴとで、立上がりおよび立下がりのそれぞれのタイミングを合わせる。そのため、セレクタ１０３は、パルス幅の補正を行うことなく、入力信号Ｓ_ＩＮのパルス幅と同一のパルス幅を有する出力信号Ｓ_ＯＵＴを出力する。   As described above, when the input signal S_IN having a high-level pulse width longer than the fixed time T is input, the selector 103 matches the rising and falling timings of the input signal S_IN and the output signal S_OUT. Therefore, the selector 103 outputs the output signal S_OUT having the same pulse width as the pulse width of the input signal S_IN without correcting the pulse width.

（パルス幅補正回路の動作例４）
次に、パルス幅補正回路１の具体的な動作例４について説明する。動作例４は、ハイレベルの出力信号Ｓ_ＯＵＴが所定時間（本実施形態では固定時間と同一）以上経過した状態で、固定時間以上のローレベルのパルス幅の入力信号Ｓ_ＩＮが入力された例である。(Operation example 4 of pulse width correction circuit)
Next, a specific operation example 4 of the pulse width correction circuit 1 will be described. The operation example 4 is an example in which the input signal S_IN having a low-level pulse width longer than the fixed time is input after the high-level output signal S_OUT has passed a predetermined time (same as the fixed time in this embodiment). .

図５は、動作例４における、入力信号Ｓ_ＩＮ、ＯＲ回路の出力信号Ｓ１、ＡＮＤ回路の出力信号Ｓ２、出力信号Ｓ_ＯＵＴおよび遅延素子２０１の出力信号Ｓ３のタイミングチャートである。   FIG. 5 is a timing chart of the input signal S_IN, the output signal S1 of the OR circuit, the output signal S2 of the AND circuit, the output signal S_OUT, and the output signal S3 of the delay element 201 in the operation example 4.

図５に示されるように、時刻ｔ１５において、入力信号Ｓ_ＩＮがハイレベルからローレベルに変化すると、図３の時刻ｔ６と同様に、ＡＮＤ回路１０２の出力信号Ｓ２がハイレベルからローレベルに、出力信号Ｓ_ＯＵＴがハイレベルからローレベルに、ＯＲ回路１０１の出力信号Ｓ１がハイレベルからローレベルに変化する。   As shown in FIG. 5, when the input signal S_IN changes from the high level to the low level at the time t15, the output signal S2 of the AND circuit 102 changes from the high level to the low level, similarly to the time t6 in FIG. The signal S_OUT changes from the high level to the low level, and the output signal S1 of the OR circuit 101 changes from the high level to the low level.

次に、時刻ｔ１５から固定時間Ｔだけ経過した時刻ｔ１６では、遅延素子２０１の出力信号Ｓ３がハイレベルからローレベルに変化する。この結果、セレクタ１０３の出力である出力信号Ｓ_ＯＵＴは、ＡＮＤ回路１０２の出力信号Ｓ２からＯＲ回路１０１の出力信号Ｓ１に切り替わる。しかしながら、時刻ｔ１５においてＯＲ回路１０１の出力信号Ｓ１およびＡＮＤ回路１０２の出力信号Ｓ２のいずれもハイレベルからローレベルに変化し、この状態が時刻ｔ１６でも継続しているため、時刻ｔ１６において、出力信号Ｓ_ＯＵＴのレベルは変化せず、ローレベルが維持される。   Next, at time t16 when a fixed time T has elapsed from time t15, the output signal S3 of the delay element 201 changes from the high level to the low level. As a result, the output signal S_OUT output from the selector 103 switches from the output signal S2 of the AND circuit 102 to the output signal S1 of the OR circuit 101. However, at time t15, both output signal S1 of OR circuit 101 and output signal S2 of AND circuit 102 change from the high level to the low level, and this state continues at time t16. The level of S_OUT does not change and the low level is maintained.

次に、時刻ｔ１７において、入力信号Ｓ_ＩＮがローレベルからハイレベルに変化する。このとき、入力信号Ｓ_ＩＮの変化に合わせて、ＯＲ回路１０１の出力信号Ｓ１がローレベルからハイレベルに変化することを受けて、セレクタ１０３は、出力信号Ｓ_ＯＵＴをローレベルからハイレベルに変化させる。このとき、入力信号Ｓ_ＩＮおよび出力信号Ｓ_ＯＵＴの両方がハイレベルとなるため、ＡＮＤ回路１０２の出力信号Ｓ２もローレベルからハイレベルへと変化する。   Next, at time t17, the input signal S_IN changes from the low level to the high level. At this time, in response to the change of the output signal S1 of the OR circuit 101 from the low level to the high level in accordance with the change of the input signal S_IN, the selector 103 changes the output signal S_OUT from the low level to the high level. At this time, since both the input signal S_IN and the output signal S_OUT are at the high level, the output signal S2 of the AND circuit 102 also changes from the low level to the high level.

なお、時刻ｔ１７から固定時間Ｔが経過した時刻ｔ１８では、遅延素子２０１の出力信号Ｓ３がローレベルからハイレベルに変化する。この結果、セレクタ１０３の出力である出力信号Ｓ_ＯＵＴは、ＯＲ回路１０１の出力信号Ｓ１からＡＮＤ回路１０２の出力信号Ｓ２に切り替わる。しかしながら、時刻ｔ１７において、ＯＲ回路１０１の出力信号Ｓ１およびＡＮＤ回路１０２の出力信号Ｓ２のいずれもローレベルからハイレベルに変化しているため、時刻ｔ１８において、出力信号Ｓ_ＯＵＴのレベルは変化せず、ハイレベルが維持される。   At time t18 when the fixed time T has elapsed from time t17, the output signal S3 of the delay element 201 changes from low level to high level. As a result, the output signal S_OUT output from the selector 103 switches from the output signal S1 of the OR circuit 101 to the output signal S2 of the AND circuit 102. However, at time t17, both the output signal S1 of the OR circuit 101 and the output signal S2 of the AND circuit 102 change from the low level to the high level. Therefore, at the time t18, the level of the output signal S_OUT does not change. High level is maintained.

このように、固定時間Ｔより長いローレベルパルス幅の入力信号Ｓ_ＩＮが入力された場合、セレクタ１０３は、入力信号Ｓ_ＩＮと出力信号Ｓ_ＯＵＴとで、立下がりおよび立上がりのそれぞれのタイミングを合わせる。そのため、セレクタ１０３は、パルス幅の補正を行うことなく、入力信号Ｓ_ＩＮのパルス幅と同一のパルス幅を有する出力信号Ｓ_ＯＵＴを出力する。   As described above, when the input signal S_IN having the low-level pulse width longer than the fixed time T is input, the selector 103 matches the falling and rising timings of the input signal S_IN and the output signal S_OUT. Therefore, the selector 103 outputs the output signal S_OUT having the same pulse width as the pulse width of the input signal S_IN without correcting the pulse width.

（パルス幅補正回路の効果）
上記のように、本実施形態のパルス幅補正回路１は、入力信号Ｓ_ＩＮのパルスがハイレベルおよびローレベルのいずれであっても、当該パルス幅Ｗ０が固定時間Ｔ未満の場合、パルス幅が固定時間Ｔに補正された出力信号Ｓ_ＯＵＴを出力する。すなわち、入力信号Ｓ_ＩＮのパルス幅が固定時間Ｔ未満であったとしても、後段の回路において消失しないパルス幅に補正された出力信号Ｓ_ＯＵＴが出力されるため、後段の回路でのパルスの消失を抑制できる。(Effect of pulse width correction circuit)
As described above, the pulse width correction circuit 1 according to the present embodiment has a fixed pulse width when the pulse width W0 is shorter than the fixed time T, regardless of whether the pulse of the input signal S_IN is at a high level or a low level. An output signal S_OUT corrected at time T is output. That is, even if the pulse width of the input signal S_IN is shorter than the fixed time T, the output signal S_OUT corrected to a pulse width that does not disappear in the subsequent circuit is output, so that the disappearance of the pulse in the subsequent circuit is suppressed. it can.

また、入力信号Ｓ_ＩＮのパルス幅が固定時間Ｔ以上の場合、パルス幅補正回路１は、入力信号Ｓ_ＩＮのパルス幅と同じパルス幅を有する出力信号Ｓ_ＯＵＴを出力する。   When the pulse width of the input signal S_IN is equal to or longer than the fixed time T, the pulse width correction circuit 1 outputs an output signal S_OUT having the same pulse width as the pulse width of the input signal S_IN.

図６は、パルス幅が固定時間Ｔ以上の入力信号Ｓ_ＩＮが入力された場合の、本実施形態の出力信号Ｓ_ＯＵＴと、特開２００６−６７４１４号公報に記載された技術を適用した比較形態の出力信号Ｓ_ＯＵＴとの比較を示す図である。   FIG. 6 shows the output signal S_OUT of the present embodiment when the input signal S_IN whose pulse width is equal to or longer than the fixed time T is compared with the output of the comparison form to which the technique described in JP-A-2006-67414 is applied. FIG. 9 is a diagram illustrating a comparison with a signal S_OUT.

図６に示されるように、比較形態では、パルス幅の長さにかかわらず、一定量だけパルス幅を広げる補正が行われる。そのため、入力信号Ｓ_ＩＮのパルス幅Ｗ０に対して、出力信号Ｓ_ＯＵＴのパルス幅Ｗ１が長くなっている。そのため、パルス終了から次のパルスまでの期間は、入力信号Ｓ_ＩＮでは（パルス周期Ｐ０−補正前のパルス幅Ｗ０）であるのに対し、（パルス周期Ｐ０−補正後のパルス幅Ｗ１）と短くなってしまう。一方、本実施形態では、パルス終了から次のパルスまでの期間は、入力信号Ｓ_ＩＮと出力信号Ｓ_ＯＵＴとでは変化がない。そのため、本実施形態のパルス幅補正回路１は、比較形態に比べて、固定時間Ｔ以上のパルス幅を有するパルス終了から次のパルスまでの期間を長くすることができ、後段の回路の動作に必要な期間を確保しやすくなる。   As shown in FIG. 6, in the comparative embodiment, correction is performed to increase the pulse width by a fixed amount regardless of the length of the pulse width. Therefore, the pulse width W1 of the output signal S_OUT is longer than the pulse width W0 of the input signal S_IN. Therefore, while the period from the end of the pulse to the next pulse is (pulse period P0-pulse width W0 before correction) in the input signal S_IN, it becomes short as (pulse period P0-pulse width W1 after correction). Would. On the other hand, in the present embodiment, the input signal S_IN and the output signal S_OUT do not change during the period from the end of the pulse to the next pulse. Therefore, the pulse width correction circuit 1 of the present embodiment can extend the period from the end of the pulse having the pulse width of the fixed time T or more to the next pulse, as compared with the comparative example, and can operate the subsequent circuit. It becomes easier to secure the necessary period.

また、特開２００６−６７４１４号公報では、パルス幅を広くするために２つのフリップフロップを用いている。また、特開２００９−２５３９５１号公報（特許文献２）では、パルス幅の補正のために電圧制御発振器を用いている。これに対し、本実施形態のパルス幅補正回路１は、図１に示すＯＲ回路１０１、ＡＮＤ回路１０２、セレクタ１０３および遅延素子２０１によりパルス幅の補正を行う。そのため、本実施形態のパルス幅補正回路１は、特開２００６−６７４１４号公報および特開２００９−２５３９５１号公報と比較して、回路面積を小さくすることができる。   In Japanese Patent Application Laid-Open No. 2006-67414, two flip-flops are used to increase the pulse width. In Japanese Patent Application Laid-Open No. 2009-253951 (Patent Document 2), a voltage-controlled oscillator is used for correcting a pulse width. On the other hand, the pulse width correction circuit 1 of the present embodiment corrects the pulse width by the OR circuit 101, the AND circuit 102, the selector 103, and the delay element 201 shown in FIG. Therefore, the circuit area of the pulse width correction circuit 1 of the present embodiment can be reduced as compared with JP-A-2006-67414 and JP-A-2009-253951.

例えば、遅延時間（固定時間）が７μｓの遅延素子２０１を用いた本実施形態のパルス幅補正回路１の回路面積は約６３３μｍ２である。これに対し、特開２００６−６７４１４号公報のように２個のフリップフロップを用いた比較形態に係るパルス幅補正回路では、約３５０μｍ２だけ回路面積が大きくなる。つまり、本実施形態のパルス幅補正回路１に比べて、比較形態では回路面積が１．５倍となる。また、特開２００９−２５３９５１号公報に記載されている電圧制御発振器の回路規模は、本実施形態のパルス幅補正回路１の回路面積に比べて格段に大きい。For example, the circuit area of the pulse width correction circuit 1 of this embodiment using the delay element 201 having a delay time (fixed time) of 7 μs is about 633 μm 2 . On the other hand, in the pulse width correction circuit according to the comparative example using two flip-flops as disclosed in JP-A-2006-67414, the circuit area is increased by about 350 μm 2 . That is, the circuit area is 1.5 times as large in the comparative example as compared with the pulse width correction circuit 1 of the present embodiment. The circuit scale of the voltage-controlled oscillator described in Japanese Patent Application Laid-Open No. 2009-253951 is much larger than the circuit area of the pulse width correction circuit 1 of the present embodiment.

（変形例）
上記の説明では、固定部１０がＯＲ回路１０１とＡＮＤ回路１０２とセレクタ１０３とを備える形態としたが、固定部１０は、例えば、出力信号Ｓ_ＯＵＴがローレベルである状態が所定時間経過した後において入力信号Ｓ_ＩＮがローレベルからハイレベルに変化した場合に、出力信号Ｓ_ＯＵＴをハイレベルに固定し、出力信号Ｓ_ＯＵＴがハイレベルである状態が所定時間経過した後において入力信号Ｓ_ＩＮがハイレベルからローレベルに変化した場合に、出力信号Ｓ_ＯＵＴをローレベルに固定するとともに、解除部２０からの指示に応じて出力信号Ｓ_ＯＵＴの固定を解除するプログラムが記憶された記憶部と、当該プログラムを実行するプロセッサとで構成されていてもよい。(Modification)
In the above description, the fixed unit 10 includes the OR circuit 101, the AND circuit 102, and the selector 103. However, the fixed unit 10 may, for example, output the signal S_OUT at a low level after a predetermined time has elapsed. When the input signal S_IN changes from the low level to the high level, the output signal S_OUT is fixed at the high level, and after the output signal S_OUT is at the high level for a predetermined time, the input signal S_IN is changed from the high level to the low level. When the output signal S_OUT is fixed to a low level and a program for releasing the fixing of the output signal S_OUT in accordance with an instruction from the release unit 20 is stored, and a processor for executing the program is provided. May be configured.

また、上記の説明では、解除部２０が遅延素子２０１を備える形態としたが、解除部２０は、固定部１０による出力信号Ｓ_ＯＵＴの固定が開始されてから固定時間経過後に固定部１０に対して当該固定の解除指示を出力するプログラムが記憶された記憶部と、当該プログラムを実行するプロセッサとで構成されていてもよい。   In the above description, the canceling unit 20 includes the delay element 201. However, the canceling unit 20 transmits the fixed signal to the fixed unit 10 after a fixed time elapses after the fixing unit 10 starts fixing the output signal S_OUT. It may be configured by a storage unit in which a program for outputting the fixed release instruction is stored, and a processor that executes the program.

なお、上記の説明では、固定部１０が出力信号Ｓ_ＯＵＴの固定を行う条件として定められている、出力信号Ｓ_ＯＵＴがローレベルまたはハイレベルの状態を継続している所定時間（第１時間）を固定時間（第２時間）と同一とした。しかしながら、固定部１０および解除部２０を、プログラムを記憶した記憶部およびプロセッサで構成する場合、当該所定時間（第１時間）と固定時間（第２時間）とを異ならせてもよい。   In the above description, a predetermined time (first time) in which the output signal S_OUT continues to be in the low level or the high level, which is defined as a condition for the fixing unit 10 to fix the output signal S_OUT, is fixed. It was the same as the time (second time). However, when the fixing unit 10 and the release unit 20 are configured by a storage unit storing a program and a processor, the predetermined time (first time) may be different from the fixed time (second time).

今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。   The embodiments disclosed this time are to be considered in all respects as illustrative and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description of the embodiments, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

１ パルス幅補正回路、１０ 固定部、２０ 解除部、１０１ ＯＲ回路、１０２ ＡＮＤ回路、１０３ セレクタ、２０１ 遅延素子。   1 pulse width correction circuit, 10 fixed section, 20 release section, 101 OR circuit, 102 AND circuit, 103 selector, 201 delay element.

Claims (3)

入力信号のパルス幅を補正して出力信号を生成するパルス幅補正回路であって、
前記出力信号がローレベルである状態が第１時間経過した後に前記入力信号がローレベルからハイレベルに変化した場合に、前記出力信号をハイレベルに固定し、前記出力信号がハイレベルである状態が前記第１時間経過した後に前記入力信号がハイレベルからローレベルに変化した場合に、前記出力信号をローレベルに固定する固定部と、
前記出力信号が固定されてから第２時間経過したときに、固定された前記出力信号を解除する解除部とを備える、パルス幅補正回路。A pulse width correction circuit that corrects a pulse width of an input signal to generate an output signal,
A state in which the output signal is fixed at a high level when the input signal changes from a low level to a high level after a lapse of a first time from a state in which the output signal is at a low level; and a state in which the output signal is at a high level A fixing unit that fixes the output signal to a low level when the input signal changes from a high level to a low level after the first time has elapsed;
A pulse width correction circuit comprising: a release unit that releases the fixed output signal when a second time has elapsed since the output signal was fixed. 前記固定部は、
前記入力信号および前記出力信号を受けるＯＲ回路と、
前記入力信号および前記出力信号を受けるＡＮＤ回路と、
前記ＯＲ回路および前記ＡＮＤ回路のいずれか一方の出力を前記出力信号として出力するセレクタとを備え、
前記解除部は、前記出力信号を前記第２時間遅延させる遅延素子を備え、
前記セレクタは、前記遅延素子の出力がローレベルの場合に前記ＯＲ回路の出力を前記出力信号として出力し、前記遅延素子の出力がハイレベルの場合に前記ＡＮＤ回路の出力を前記出力信号として出力する、請求項１に記載のパルス幅補正回路。The fixing part,
An OR circuit receiving the input signal and the output signal;
An AND circuit receiving the input signal and the output signal;
A selector that outputs one of the output of the OR circuit and the AND circuit as the output signal;
The release unit includes a delay element that delays the output signal by the second time,
The selector outputs the output of the OR circuit as the output signal when the output of the delay element is at a low level, and outputs the output of the AND circuit as the output signal when the output of the delay element is at a high level. The pulse width correction circuit according to claim 1, wherein 前記第２時間は、前記入力信号のパルス周期の１／２以下である、請求項１または２に記載のパルス幅補正回路。   The pulse width correction circuit according to claim 1, wherein the second time is equal to or less than の of a pulse cycle of the input signal.
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