KR100803370B1

KR100803370B1 - Reset apparatus and method in dll circuit

Info

Publication number: KR100803370B1
Application number: KR1020060134738A
Authority: KR
Inventors: 구영준; 장지은
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-12-27
Filing date: 2006-12-27
Publication date: 2008-02-13

Abstract

A method and an apparatus for resetting a DLL circuit are provided to generate a stable reset signal by generating the reset signal with a constant duration irrespective of a clock frequency. An apparatus for resetting a DLL(Delay Locked Loop) circuit includes a signal combiner(10), a latch unit(20), and a pulse generator(30). The signal combiner combines a mode register pulse signal with a mode register level signal and outputs a combination signal. The latch unit latches the combination signal according to a delay signal and outputs the latched signal. The pulse generator delays the latch signal to generate a delay signal and combines the delay signal with the latch signal to generate a reset signal. The signal combiner inverts a common high interval for the mode register pulse signal and the mode register level signal to generate the combination signal.

Description

ＤＬＬ 회로의 리셋 장치 및 방법{Reset Apparatus and Method in DLL Circuit}Reset Apparatus and Method in DLL Circuit

도 1은 본 발명의 일 실시예에 따른 DLL 회로의 리셋 장치의 구성을 나타낸 블록도,1 is a block diagram showing the configuration of a reset device of a DLL circuit according to an embodiment of the present invention;

도 2는 도 1에 도시한 DLL 회로의 리셋 장치의 상세 구성도,2 is a detailed configuration diagram of a reset device of the DLL circuit shown in FIG. 1;

도 3a 및 도 3b는 도 1 및 도 2에 도시한 DLL 회로의 리셋 장치의 동작을 설명하기 위한 타이밍도이다.3A and 3B are timing diagrams for explaining the operation of the reset device of the DLL circuit shown in FIGS. 1 and 2.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

10 : 신호 조합부 20 : 래치부10: signal combination 20: latch

30 : 펄스 발생부30: pulse generator

본 발명은 DLL(Delay Locked Loop) 회로의 리셋 장치 및 방법에 관한 것으로, 보다 상세하게는 고속 동작시에도 안정적으로 리셋 신호를 생성하는 DLL 회로의 리셋 장치 및 방법에 관한 것이다.The present invention relates to a reset device and a method of a DLL (Delay Locked Loop) circuit, and more particularly, to a reset device and a method of a DLL circuit for generating a stable reset signal even at high speed operation.

일반적으로 DLL 회로는 반도체 집적 회로의 내부에서 클럭의 이동 경로에 존 재하는 지연 소자들에 의한 지연값을 보상하기 위해 외부 클럭보다 소정 시간 앞선 위상을 갖는 DLL 클럭을 생성함으로써 클럭과 데이터가 정확히 동기될 수 있도록 하는 동작을 수행한다. DLL 회로는 반도체 집적 회로와 연동하여 동작하고 그에 따라 클럭에 대한 지연량을 증감하므로, 반도체 집적 회로의 상태에 따라서 그 동작을 초기화 하여 초기의 지연 시간을 복원할 필요가 있다. 이를 위해 DLL 회로는 리셋 장치를 구비하여 리셋 신호를 발생하며, 리셋 신호가 인에이블 되면 DLL 회로의 지연 라인은 입력되는 클럭에 대해 초기에 설정된 지연 시간을 부여하게 된다.In general, the DLL circuit generates a DLL clock having a phase ahead of the external clock to compensate for the delay caused by the delay elements present in the clock movement path inside the semiconductor integrated circuit, thereby accurately synchronizing the clock and the data. Perform the action to make it possible. Since the DLL circuit operates in conjunction with the semiconductor integrated circuit and accordingly increases or decreases the delay amount for the clock, it is necessary to initialize the operation according to the state of the semiconductor integrated circuit to restore the initial delay time. To this end, the DLL circuit includes a reset device to generate a reset signal. When the reset signal is enabled, the delay line of the DLL circuit gives an initially set delay time to an input clock.

리셋 장치는 모드 레지스터가 외부 클럭을 이용하여 생성하는 모드 레지스터 셋트 펄스 신호와 모드 레지스터가 특정 어드레스 신호의 입력에 대응하여 생성하는 모드 레지스터 레벨 신호를 입력 받아 리셋 신호를 생성한다. 이를 위해, 리셋 장치는 상기 모드 레지스터 펄스 신호와 상기 모드 레지스터 레벨 신호를 낸드 조합하여 조합 신호를 생성하고, 조합 신호를 펄스 발생기 회로에 입력하여 상기 리셋 신호를 생성하는 동작을 수행한다.The reset device generates a reset signal by receiving a mode register set pulse signal generated by the mode register using an external clock and a mode register level signal generated by the mode register corresponding to an input of a specific address signal. To this end, the reset device generates a combined signal by NAND combining the mode register pulse signal and the mode register level signal, and generates the reset signal by inputting the combined signal into a pulse generator circuit.

반도체 집적 회로가 고속화 구현되어 가는 추세에 따라 클럭의 주파수는 점점 높아지고 있다. 따라서 상기 모드 레지스터 펄스 신호의 펄스 폭이 점점 좁아지고 있는 상황이다. 따라서 조합 신호의 펄스 폭 또한 감소하고 있으며, 이에 따라 정상적인 리셋 신호가 생성되지 못하는 오동작이 발생 가능하게 되었다. 리셋 신호를 생성하기 위한 펄스 발생기에 구비되는 지연 소자의 지연량을 증가시켜 이를 해결하는 방법이 구현 가능하나, 조합 신호의 펄스 폭에 비해 지연 소자의 지연 시간이 더 긴 경우에는 리셋 신호가 두 번 생성되는 오동작이 발생하기도 한다. 이처럼 종래의 기술에 있어서는 고주파의 클럭에 의해 리셋 신호가 비정상적으로 생성되는 문제점 및 단점이 존재하였다.As semiconductor integrated circuits become faster and faster, the frequency of the clock is increasing. Therefore, the pulse width of the mode register pulse signal is getting narrower. Accordingly, the pulse width of the combined signal is also decreasing, thereby causing a malfunction in which a normal reset signal cannot be generated. A method of solving this problem can be implemented by increasing the delay amount of the delay element included in the pulse generator for generating the reset signal. A malfunction that is generated may occur. As described above, there have been problems and disadvantages in that a reset signal is abnormally generated by a high frequency clock.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 반도체 집적 회로의 고속 동작시 고주파의 클럭이 사용됨에 따라 발생 가능한 오동작을 방지하여 안정적인 리셋 신호를 생성하는 DLL 회로의 리셋 장치 및 방법을 제공하는 데에 그 기술적 과제가 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and provides a reset device and method for a DLL circuit that generates a stable reset signal by preventing a malfunction that may occur when a high frequency clock is used during high speed operation of a semiconductor integrated circuit. There is a technical problem.

또한, 본 발명은 클럭의 주파수에 관계 없이 일정한 폭의 리셋 신호를 생성하여 리셋 동작의 안정성을 향상시키는 DLL 회로의 리셋 장치 및 방법을 제공하는 데에 다른 기술적 과제가 있다.Another object of the present invention is to provide a reset device and a method of a DLL circuit for generating a reset signal having a constant width regardless of a clock frequency, thereby improving stability of the reset operation.

상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 DLL 회로의 리셋 장치는, 모드 레지스터 펄스 신호와 모드 레지스터 레벨 신호를 조합하여 조합 신호를 생성하는 신호 조합부; 지연 신호의 제어에 따라 상기 조합 신호를 래치하고 래치 신호를 출력하는 래치부; 및 상기 래치 신호를 지연시켜 상기 지연 신호를 생성하고, 상기 지연 신호와 상기 래치 신호를 조합하여 리셋 신호를 생성하는 펄스 생성부;를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a device for resetting a DLL circuit, including: a signal combination unit generating a combination signal by combining a mode register pulse signal and a mode register level signal; A latch unit for latching the combined signal and outputting a latch signal according to a control of a delay signal; And a pulse generator configured to delay the latch signal to generate the delay signal, and to generate a reset signal by combining the delay signal and the latch signal.

또한 본 발명의 일 실시예에 따른 DLL 회로의 리셋 방법은, a) 모드 레지스터 펄스 신호와 모드 레지스터 레벨 신호를 조합하여 조합 신호를 생성하는 단계; b) 지연 신호의 제어에 따라 상기 조합 신호를 래치하고 래치 신호를 출력하는 단 계; 및 c) 상기 래치 신호를 지연시켜 상기 지연 신호를 생성하고, 상기 지연 신호와 상기 래치 신호를 조합하여 리셋 신호를 생성하는 단계;를 포함하는 것을 특징으로 한다.In addition, the method of resetting the DLL circuit according to an embodiment of the present invention, a) generating a combination signal by combining the mode register pulse signal and the mode register level signal; b) latching the combined signal and outputting a latch signal according to the control of a delay signal; And c) delaying the latch signal to generate the delay signal, and generating a reset signal by combining the delay signal and the latch signal.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 1은 본 발명의 일 실시예에 따른 DLL 회로의 리셋 장치의 구성을 나타낸 블록도이다.1 is a block diagram showing the configuration of a reset device of a DLL circuit according to an embodiment of the present invention.

도시한 바와 같이, 상기 DLL 회로의 리셋 장치는 모드 레지스터 펄스 신호(mrp)와 모드 레지스터 레벨 신호(mrl)를 조합하여 조합 신호(cmb)를 생성하는 신호 조합부(10), 지연 신호(dly)의 제어에 따라 상기 조합 신호(cmb)를 래치하고 래치 신호(lat)를 출력하는 래치부(20) 및 상기 래치 신호(lat)를 지연시켜 상기 지연 신호(dly)를 생성하고, 상기 지연 신호(dly)와 상기 래치 신호(lat)를 조합하여 리셋 신호(rst)를 생성하는 펄스 생성부(30)를 포함한다.As shown in the drawing, the reset device of the DLL circuit includes a signal combiner 10 and a delay signal dly which combine a mode register pulse signal mrp and a mode register level signal mrl to generate a combined signal cmb. According to the control of the latch signal (cmb) and the latch unit 20 for outputting the latch signal (lat) and the latch signal (lat) is delayed to generate the delay signal (dly), the delay signal ( and a pulse generator 30 for generating a reset signal rst by combining the latch signal lat with a dly.

여기에서 상기 모드 레지스터 펄스 신호(mrp) 및 상기 래치 신호(lat)는 하이 펄스(High Pulse) 신호이고, 상기 조합 신호(cmb), 상기 지연 신호(dly) 및 상기 리셋 신호(rst)는 로우 펄스(Low Pulse) 신호이다.Here, the mode register pulse signal mrp and the latch signal lat are high pulse signals, and the combination signal cmb, the delay signal dly, and the reset signal rst are low pulses. (Low Pulse) Signal.

반도체 집적 회로가 사용하는 클럭이 소정 주파수 이상의 고주파 클럭인 경우, 상기 래치 신호(lat)는 상기 조합 신호(cmb)에 비해 넓은 폭을 갖는 펄스 신호로서 생성된다. 이는 상기 래치 신호(lat)가 상기 조합 신호(cmb)가 인에이블 되면 인에이블 되고, 상기 펄스 생성부(30)가 상기 래치 신호(lat)를 소정 시간 지연시켜 생성하는 상기 지연 신호(dly)의 인에이블 타임에 디스에이블 되기 때문이다. 이후 상기 리셋 신호(rst)는 상기 래치 신호(lat)와 상기 지연 신호(dly)의 공통의 하이 레벨 구간으로부터 추출된다.When the clock used by the semiconductor integrated circuit is a high frequency clock of a predetermined frequency or more, the latch signal lat is generated as a pulse signal having a wider width than the combination signal cmb. This is enabled when the latch signal lat is enabled when the combination signal cmb is enabled and the delay signal dly generated by the pulse generator 30 by delaying the latch signal lat for a predetermined time. This is because it is disabled at enable time. The reset signal rst is then extracted from a common high level period between the latch signal lat and the delay signal dly.

반도체 집적 회로가 사용하는 클럭이 소정 주파수 미만의 저주파 클럭인 경우, 상기 래치 신호(lat)는 상기 조합 신호(cmb)와 같은 폭을 갖는 펄스 신호로서 생성된다. 상기 펄스 생성부(30)가 상기 래치 신호(lat)에 소정의 지연 시간을 부여하여 상기 지연 신호(dly)를 생성하고, 이후 상기 래치 신호(lat)와 상기 지연 신호(dly)의 공통의 하이 레벨 구간으로부터 상기 리셋 신호(rst)가 추출되므로, 상기 리셋 신호(rst)의 펄스 폭은 반도체 집적 회로가 고주파 클럭을 사용하는 경우와 동일하게 된다.When the clock used by the semiconductor integrated circuit is a low frequency clock of less than a predetermined frequency, the latch signal lat is generated as a pulse signal having the same width as the combination signal cmb. The pulse generator 30 generates the delay signal dly by giving a predetermined delay time to the latch signal lat, and then generates a common high of the latch signal lat and the delay signal dly. Since the reset signal rst is extracted from the level section, the pulse width of the reset signal rst becomes the same as the case where the semiconductor integrated circuit uses a high frequency clock.

도 2는 도 1에 도시한 DLL 회로의 리셋 장치의 상세 구성도이다.FIG. 2 is a detailed configuration diagram of a reset device of the DLL circuit shown in FIG. 1.

도시한 것과 같이, 상기 신호 조합부(10)는 상기 모드 레지스터 펄스 신호(mrp)와 상기 모드 레지스터 레벨 신호(mrl)를 입력 받아 상기 조합 신호(cmb)를 출력하는 제 1 낸드게이트(ND1)를 포함한다.As shown in the drawing, the signal combination unit 10 receives the mode register pulse signal mrp and the mode register level signal mrl and outputs a first NAND gate ND1 for outputting the combination signal cmb. Include.

또한 상기 래치부(20)는 상기 조합 신호(cmb)와 제 3 낸드게이트(ND3)의 출력 신호를 입력 받아 상기 래치 신호(lat)를 출력하는 제 2 낸드게이트(ND2) 및 상기 래치 신호(lat)와 상기 지연 신호(dly)를 입력 받는 상기 제 3 낸드게이트(ND3)를 포함한다.In addition, the latch unit 20 receives an output signal of the combination signal cmb and the third NAND gate ND3, and outputs the latch signal lat to the second NAND gate ND2 and the latch signal lat. ) And the third NAND gate ND3 receiving the delay signal dly.

그리고 상기 펄스 생성부(30)는 상기 래치 신호(lat)를 소정 시간동안 반전 지연시켜 상기 지연 신호(dly)를 출력하는 반전 지연기(IDLY) 및 상기 래치 신호(lat)와 상기 지연 신호(dly)를 입력 받아 상기 리셋 신호(rst)를 출력하는 제 4 낸드게이트(ND4)를 포함한다.The pulse generator 30 inverts and delays the latch signal lat for a predetermined time and outputs the delay signal dly, the latch signal lat, and the delay signal dly. ) And a fourth NAND gate ND4 for outputting the reset signal rst.

상기 신호 조합부(10)에서 출력되는 상기 조합 신호(cmb)가 로우 레벨로 인에이블 되면 이에 따라 상기 래치 신호(lat)가 인에이블 된다. 그리고 상기 래치 신호(lat)의 인에이블 상태는 상기 조합 신호(cmb)가 디스에이블 된 이후에도 지속된다. 이후 상기 지연 신호(dly)는 상기 펄스 생성부(30)의 상기 반전 지연기(IDLY)가 상기 래치 신호(lat)에 부여하는 만큼의 지연 시간 이후 로우 레벨로 인에이블 된다. 상기 래치 신호(lat)가 하이 레벨로 인에이블 되고, 상기 지연 신호(dly)가 로우 레벨로 인에이블 되기까지의 구간 동안 상기 펄스 생성부(30)의 상기 제 4 낸드게이트(ND4)는 상기 리셋 신호(rst)를 인에이블 시켜 출력한다. 이후 로우 레벨로 인에이블 된 상기 지연 신호(dly)가 상기 래치부(20)의 상기 제 3 낸드게이트(ND3)에 입력되면 상기 래치 신호(lat)는 디스에이블 된다.When the combination signal cmb output from the signal combination unit 10 is enabled at a low level, the latch signal lat is enabled accordingly. The enable state of the latch signal lat continues even after the combination signal cmb is disabled. Thereafter, the delay signal dly is enabled at a low level after a delay time as long as the inversion delay IDLY of the pulse generator 30 gives the latch signal lat. The fourth NAND gate ND4 of the pulse generator 30 is reset while the latch signal lat is enabled at a high level and the delay signal dly is enabled at a low level. The signal rst is enabled and output. Thereafter, when the delay signal dly enabled to the low level is input to the third NAND gate ND3 of the latch unit 20, the latch signal lat is disabled.

이와 같은 동작에 의해 생성되는 상기 리셋 신호(rst)는 종래의 기술에 의한 리셋 신호에 비해 더 큰 폭의 펄스를 갖게 된다. 이는 상기 리셋 신호(rst)가 상기 래치부(20)에 의해 인에이블 구간이 소정 시간 이상 지속되는 상기 래치 신호(lat)에 의해 인에이블 되고, 상기 펄스 생성부(30)의 상기 반전 지연기(IDLY)가 갖는 지연 시간 동안 이를 유지시키기 때문이다.The reset signal rst generated by such an operation has a larger width pulse than the reset signal of the related art. The reset signal rst is enabled by the latch signal lat in which the enable period is continued by the latch unit 20 for a predetermined time or more, and the inversion delay unit of the pulse generator 30 IDLY) for maintaining the delay time.

도 3a 및 도 3b는 도 1 및 도 2에 도시한 DLL 회로의 리셋 장치의 동작을 설명하기 위한 타이밍도로서, 도 3a는 반도체 집적 회로가 사용하는 클럭이 소정 주 파수 이상의 고주파 클럭인 경우를 나타내고, 도 3b는 반도체 집적 회로가 사용하는 클럭이 상기 소정 주파수 미만의 저주파 클럭인 경우를 나타낸다. 도시한 것처럼 상기 조합 신호(cmb)의 펄스 폭은 클럭의 주파수에 따라 결정된다.3A and 3B are timing diagrams for explaining the operation of the reset device of the DLL circuit shown in Figs. 1 and 2, and Fig. 3A shows a case where the clock used by the semiconductor integrated circuit is a high frequency clock of a predetermined frequency or more. 3B illustrates a case where the clock used by the semiconductor integrated circuit is a low frequency clock below the predetermined frequency. As shown, the pulse width of the combined signal cmb is determined according to the frequency of the clock.

도 3a를 보면, 상술한 것과 같이, 상기 래치 신호(lat)는 상기 조합 신호(cmb)의 인에이블 타임에 의해 인에이블 되고, 상기 지연 신호(dly)는 상기 래치 신호(lat)를 반전 지연시킨 신호이며, 상기 리셋 신호(rst)는 상기 래치 신호(lat)와 상기 지연 신호(dly)의 공통의 하이 레벨 구간을 추출하여 반전시킨 신호라는 것을 확인할 수 있다. 이 경우, 상기 래치 신호(lat)의 디스에이블 시점은 상기 지연 신호(dly)의 인에이블 시점에 의해 결정된다.Referring to FIG. 3A, as described above, the latch signal lat is enabled by an enable time of the combination signal cmb, and the delay signal dly inverts and delays the latch signal lat. The reset signal rst is a signal obtained by extracting and inverting a common high level period between the latch signal lat and the delay signal dly. In this case, the disable timing of the latch signal lat is determined by the enable timing of the delay signal dly.

도 3b 또한 마찬가지로, 상기 래치 신호(lat), 상기 지연 신호(dly) 및 상기 리셋 신호(rst)의 생성 원리는 도 3a에 도시하고 설명한 것과 동일하다. 그러나 이 경우, 상기 래치 신호(lat)의 디스에이블 시점은 상기 조합 신호(cmb)의 디스에이블 시점에 의해 결정된다.Similarly, the generation principle of the latch signal lat, the delay signal dly and the reset signal rst is the same as that shown and described with reference to FIG. 3a. However, in this case, the disable timing of the latch signal lat is determined by the disable timing of the combination signal cmb.

두 가지 경우 모두, 상기 리셋 신호(rst)의 인에이블 구간이 동일하다는 것을 확인할 수 있다. 이는 상기 리셋 신호(rst)가 상기 래치 신호(lat)의 인에이블 시점에 인에이블 되기 시작하여 상기 지연 신호(dly)의 인에이블 시점에 디스에이블 되는 신호이기 때문이다. 즉, 상기 리셋 신호(rst)의 인에이블 구간은 상기 펄스 생성부(30)에 구비되는 상기 반전 지연기(IDLY)에 의해 정의되므로, 클럭의 주파수에 무관하게 일정한 폭의 펄스를 갖게 된다.In both cases, it can be seen that the enable period of the reset signal rst is the same. This is because the reset signal rst starts being enabled at the enable time of the latch signal lat and is disabled at the enable time of the delay signal dly. That is, the enable period of the reset signal rst is defined by the inversion delay unit IDLY included in the pulse generator 30, and thus has a constant width pulse regardless of the clock frequency.

반도체 집적 회로가 고속화 구현되어 가는 추세에 따라 클럭의 주파수가 점 점 높아지고, 모드 레지스터 펄스 신호의 펄스 폭이 점점 좁아지며, 모드 레지스터 펄스 신호와 모드 레지스터 레벨 신호를 조합한 조합 신호의 펄스 폭 또한 감소하고 있는 현재의 상황에서, 본 발명은 조합 신호를 래치시켜 래치 신호를 생성하고, 래치 신호를 반전 지연시켜 지연 신호를 생성한 후, 래치 신호와 지연 신호를 조합하여 리셋 신호를 생성하므로, 정상적인 리셋 신호가 생성되지 못하는 오동작의 발생 가능성을 감소시킨다. 게다가 클럭의 주파수에 무관하게 일정한 펄스 폭을 갖는 리셋 신호를 생성함에 따라 보다 안정적인 리셋 동작을 수행하는 이점을 갖는다.As semiconductor integrated circuits become faster and faster, the frequency of the clock gradually increases, the pulse width of the mode register pulse signal becomes narrower, and the pulse width of the combination signal combining the mode register pulse signal and the mode register level signal also decreases. In the present situation, the present invention latches a combination signal to generate a latch signal, inverts and delays the latch signal to generate a delay signal, and then combines the latch signal and the delay signal to generate a reset signal. Reduce the likelihood of malfunction due to no signal being generated. In addition, generating a reset signal having a constant pulse width regardless of the frequency of the clock has the advantage of performing a more stable reset operation.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof. Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

이상에서 설명한 본 발명의 DLL 회로의 리셋 장치 및 방법은, 반도체 집적 회로의 고속 동작시 고주파의 클럭이 사용됨에 따라 발생 가능한 오동작을 방지하여 안정적인 리셋 신호를 생성하는 효과가 있다.The apparatus and method for resetting a DLL circuit of the present invention described above has an effect of generating a stable reset signal by preventing a malfunction that may occur when a high frequency clock is used during a high speed operation of a semiconductor integrated circuit.

아울러, 본 발명의 DLL 회로의 리셋 장치 및 방법은, 클럭의 주파수에 관계 없이 일정한 폭의 리셋 신호를 생성하여 리셋 동작의 안정성을 향상시키는 효과가 있다.In addition, the reset device and method of the DLL circuit of the present invention has the effect of improving the stability of the reset operation by generating a reset signal of a constant width regardless of the clock frequency.

Claims

모드 레지스터 펄스 신호와 모드 레지스터 레벨 신호를 조합하여 조합 신호를 생성하는 신호 조합부;A signal combination unit that generates a combination signal by combining the mode register pulse signal and the mode register level signal;

지연 신호의 제어에 따라 상기 조합 신호를 래치하고 래치 신호를 출력하는 래치부; 및A latch unit for latching the combined signal and outputting a latch signal according to a control of a delay signal; And

상기 래치 신호를 지연시켜 상기 지연 신호를 생성하고, 상기 지연 신호와 상기 래치 신호를 조합하여 리셋 신호를 생성하는 펄스 생성부;A pulse generator configured to delay the latch signal to generate the delay signal, and to generate a reset signal by combining the delay signal and the latch signal;

를 포함하는 것을 특징으로 하는 DLL 회로의 리셋 장치.Reset device for a DLL circuit comprising a.

제 1 항에 있어서,The method of claim 1,

상기 신호 조합부는 상기 모드 레지스터 펄스 신호와 상기 모드 레지스터 레벨 신호의 공통의 하이 구간을 반전시켜 상기 조합 신호를 생성하는 것을 특징으로 하는 DLL 회로의 리셋 장치.And the signal combination unit generates the combination signal by inverting a common high section of the mode register pulse signal and the mode register level signal.

제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2,

상기 래치부는 상기 조합 신호의 인에이블 시점에 상기 래치 신호를 인에이블 시키고, 상기 조합 신호의 디스에이블 시점 또는 상기 지연 신호의 인에이블 시점에 상기 래치 신호를 디스에이블 시키는 것을 특징으로 하는 DLL 회로의 리셋 장치.The latch unit enables the latch signal at the time of enabling the combination signal, and disables the latch signal at the time of disabling the combination signal or at the time of enabling the delay signal. Device.

제 3 항에 있어서,The method of claim 3, wherein

상기 래치부는,The latch unit,

상기 조합 신호와 제 2 낸드게이트의 출력 신호를 입력 받아 상기 래치 신호를 출력하는 제 1 낸드게이트; 및A first NAND gate receiving the combined signal and the output signal of the second NAND gate and outputting the latch signal; And

상기 래치 신호와 상기 지연 신호를 입력 받는 상기 제 2 낸드게이트;The second NAND gate receiving the latch signal and the delay signal;

제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2,

상기 펄스 생성부는 상기 래치 신호의 인에이블 시점에 상기 리셋 신호를 인에이블 시키고, 상기 지연 신호의 인에이블 시점에 상기 리셋 신호를 디스에이블 시키는 것을 특징으로 하는 DLL 회로의 리셋 장치.And the pulse generator enables the reset signal at the time of enabling the latch signal and disables the reset signal at the time of enabling the delay signal.

제 5 항에 있어서,The method of claim 5, wherein

상기 펄스 생성부는,The pulse generator,

상기 래치 신호를 소정 시간동안 반전 지연시켜 상기 지연 신호를 출력하는 반전 지연기; 및An inverting delayer which inverts the latch signal for a predetermined time and outputs the delay signal; And

상기 래치 신호와 상기 지연 신호를 입력 받아 상기 리셋 신호를 출력하는 낸드게이트;A NAND gate receiving the latch signal and the delay signal and outputting the reset signal;

a) 모드 레지스터 펄스 신호와 모드 레지스터 레벨 신호를 조합하여 조합 신호를 생성하는 단계;a) combining the mode register pulse signal and the mode register level signal to produce a combined signal;

b) 지연 신호의 제어에 따라 상기 조합 신호를 래치하고 래치 신호를 출력하는 단계; 및b) latching the combined signal and outputting a latch signal according to the control of a delay signal; And

c) 상기 래치 신호를 지연시켜 상기 지연 신호를 생성하고, 상기 지연 신호와 상기 래치 신호를 조합하여 리셋 신호를 생성하는 단계;c) delaying the latch signal to generate the delay signal, and combining the delay signal and the latch signal to generate a reset signal;

를 포함하는 것을 특징으로 하는 DLL 회로의 리셋 방법.Reset method of a DLL circuit comprising a.

제 7 항에 있어서,The method of claim 7, wherein

상기 a) 단계는 상기 모드 레지스터 펄스 신호와 상기 모드 레지스터 레벨 신호의 공통의 하이 구간을 반전시켜 상기 조합 신호를 생성하는 것을 특징으로 하는 DLL 회로의 리셋 방법.In the step a), inverting a common high section of the mode register pulse signal and the mode register level signal to generate the combination signal.

제 7 항 또는 제 8 항에 있어서,The method according to claim 7 or 8,

상기 b) 단계는 상기 조합 신호의 인에이블 시점에 상기 래치 신호를 인에이블 시키고, 상기 조합 신호의 디스에이블 시점 또는 상기 지연 신호의 인에이블 시점에 상기 래치 신호를 디스에이블 시키는 것을 특징으로 하는 DLL 회로의 리셋 방법.In the step b), the latch signal is enabled at the time of enabling the combined signal and the latch signal is disabled at the time of disabling the combined signal or at the time of enabling the delayed signal. How to reset.

제 7 항 또는 제 8 항에 있어서,The method according to claim 7 or 8,

상기 c) 단계는 상기 래치 신호의 인에이블 시점에 상기 리셋 신호를 인에이블 시키고, 상기 지연 신호의 인에이블 시점에 상기 리셋 신호를 디스에이블 시키는 것을 특징으로 하는 DLL 회로의 리셋 방법.C) enabling the reset signal at the time of enabling the latch signal, and disabling the reset signal at the time of enabling the delay signal.