JP6674016B2 - 印刷配線板およびその製造方法 - Google Patents

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Description

本開示は、電気特性、機械特性、加工性などの物性が異なる2種以上の絶縁材料を用いたハイブリッド構造を有する印刷配線板およびその製造方法に関する。
従来、電気特性、機械特性、加工性などの物性が異なる2種以上の絶縁材料を用いたハイブリッド構造基板は、各機能基板を分割製造後に接着剤で張り合わせて製造されている。この方法は煩雑な工程を経るため、近年、より簡便な方法として、物性の異なる2種以上の絶縁材料を用い、一体成形によって製造する方法も採用されている。
ハイブリッド構造基板は、物性が異なる2種以上の絶縁材料を用いている。そのため、ハイブリッド構造基板を一体成形によって製造する場合、絶縁材料が有する熱膨張係数の差などによって、冷熱サイクルの際にそれぞれの絶縁材料が異なる挙動を示す。その結果、スルーホールコーナ部へのストレスが大きくなってコーナクラックが発生し、スルーホール接続信頼性が低下する。このような事象に対して、例えば、特許文献1には、二重構造スルーホールビアと一重構造スルーホールビアの物性値の差異を無くし、片方のスルーホールビアに応力が集中しないようにすることで、スルーホールビアのクラックを低減することが記載されている。
特開2013−89902号公報
本開示の印刷配線板は、絶縁体の表面に導体回路が位置するコア層と、コア層の表面に積層された第1の樹脂を含む第1ビルドアップ層と、第1ビルドアップ層の表面に積層された第2の樹脂を含む第2ビルドアップ層と、コア層、第1ビルドアップ層および第2ビルドアップ層を貫通するスルーホールと、を備え、第1の樹脂と第2の樹脂とは互いに異なる樹脂であり、第2ビルドアップ層は、スルーホールの開口部周辺に、導体が充填された複数のフィルドビアを有している。
本開示の印刷配線板の製造方法は、絶縁体の表面に導体回路を形成してコア層を得る工程と、コア層の少なくとも一つの面に、第1の樹脂を含む少なくとも1層の第1ビルドアップ層を積層する工程と、第1ビルドアップ層の表面に、第2の樹脂を含む第2ビルドアップ層を積層する工程と、コア層と第1および第2ビルドアップ層とを貫通するスルーホールを形成する工程と、第2ビルドアップ層におけるスルーホールの開口部周辺に、導体が充填されたフィルドビアを複数形成する工程とを含む。
(a)は本開示の一実施形態に係る印刷配線板の断面図を示し、(b)は(a)の破線で囲んだ領域Xを矢印Y方向から見た第2ビルドアップ層の最下部の平面図である。 (a)〜(d)は、本開示の一実施形態に係る印刷配線板の製造方法を示す工程図である。 (e)および(f)は、本開示の一実施形態に係る印刷配線板の製造方法を示す工程図である。 (a)〜(d)は、本開示の他の実施形態に係る印刷配線板の製造方法を示す工程図である。 (e)および(f)は、本開示の他の実施形態に係る印刷配線板の製造方法を示す工程図である。 スルーホールの開口部周辺に配置された複数のフィルドビアの一例を示す説明図である。
本開示の一実施形態に係る印刷配線板を、図1(a)および(b)に基づいて説明する。図1(a)に示すように、印刷配線板100は、コア層10と、このコア層10の上下両面に積層された第1ビルドアップ層3と、コア層10の下面側に位置する第1ビルドアップ層3の表面に積層された第2ビルドアップ層3’と、スルーホール5とを含む。
コア層10は、絶縁体1とこの絶縁体1の上下両面に位置する導体回路2とを含む。絶縁体1は、絶縁性を有する素材で構成されていれば特に限定されない。絶縁性を有する素材としては、例えば、エポキシ樹脂、ビスマレイミド−トリアジン樹脂、ポリイミド樹脂などの有機樹脂などが挙げられる。これらの有機樹脂は2種以上を混合して用いてもよい。
絶縁体1として有機樹脂を使用する場合、有機樹脂に補強材を配合して使用するのが有効である。補強材としては、例えば、ガラス繊維、ガラス不織布、アラミド不織布、アラミド繊維、ポリエステル繊維などの絶縁性布材が挙げられる。これらの補強材の中でも、ガラス繊維などのガラス材がより有効である。補強材は2種以上を併用してもよい。さらに、絶縁体1には、シリカ、硫酸バリウム、タルク、クレー、ガラス、炭酸カルシウム、酸化チタンなどの無機充填材が含まれていてもよい。絶縁体1は単層構造であってもよく、多層構造であってもよい。
絶縁体1の表面には、導体回路2が位置している。導体回路2は、導電性材料で構成されていれば限定されない。導電性材料としては、金属、導電性樹脂などが挙げられる。これらの導電性材料の中でも、エッチングなどの加工性の点で銅が有効である。導体回路2は、例えば、化学銅めっき(無電解銅めっき)、電解銅めっきなどの銅めっき、銅箔、銅箔上に銅めっきを施すことによって形成される。さらに、導体回路2は、絶縁体1にレーザ加工によって穴部を形成し、この穴部にめっき処理を施して形成してもよい。
絶縁体1と導体回路2とを含むコア層10の上下両面には、第1ビルドアップ層3が積層されている。図1(a)に示す印刷配線板100では、コア層10の上下両面それぞれに2層の第1ビルドアップ層3が積層されている。第1ビルドアップ層3は、絶縁樹脂層31、32およびこの絶縁樹脂層31、32の表面に位置する導体回路20、21を含む。通常、絶縁樹脂層31、32は同じ絶縁樹脂で形成されている。絶縁樹脂層31、32を構成している第1の樹脂としては、例えば、エポキシ樹脂、ビスマレイミド−トリアジン樹脂、ポリイミド樹脂などが挙げられる。第1の樹脂は、コア層10に含まれる絶縁体1を構成している絶縁樹脂と同じであることが有効である。第1の樹脂も絶縁体1と同じく、上記のような補強材を配合していることが有効である。
絶縁樹脂層31は、コア層10の導体回路2と電気的に接続されるビア4を備える。ビア4は穴部に導体材料を被着または充填することによって形成される。絶縁樹脂層32は、絶縁樹脂層31の表面に位置する導体回路20と電気的に接続されるビア4’を備える。このビア4’は、穴部に導体材料を被着または充填することで形成される。図1に示すように、必要に応じて、このビア4’および図示しない配線パターンを保護するために、ソルダーレジスト層8が位置していてもよい。ビア4、4’の個数および位置は限定されず、印刷配線板の大きさおよび配線規模などに応じて適宜設定される。
コア層10の下面側に位置する第1ビルドアップ層3の表面には、第2ビルドアップ層3’が位置している。第2ビルドアップ層3’は、第1ビルドアップ層3とは異なる樹脂(第2の樹脂)で構成される。この第2の樹脂は第1の樹脂と異なれば特に限定されず、例えば、低誘電性を有する樹脂など所望の特性に応じて適宜選択される。このような第2の樹脂としては、例えば液晶ポリマー(LCP)、フッ素樹脂、ポリフェニレンエーテル(PPE)樹脂、ポリフェニレンオキシド(PPO)樹脂などが挙げられる。第2の樹脂は、通常、第1の樹脂よりも大きな熱膨張係数を有する。
スルーホール5は、コア層10、第1ビルドアップ層3および第2ビルドアップ層3’を通り、印刷配線板100の上下面を貫通している。スルーホール5の内壁面および開口部周辺には、例えば、銅めっきなどの金属めっきにより構成される導体層7を備えている。この導体層7は、印刷配線板100の上下面にある配線パターン(図示せず)に接続される。ファインパターンをサブトラクティブ法で形成することを考慮すると、スルーホール5の内壁面および開口部周辺に位置する導体層7の厚みは薄い方が有効である。具体的には、スルーホール5の内壁面および開口部周辺に位置する導体層7は15〜25μm程度の厚みを有することがより有効である。
図1(a)に示す印刷配線板100では、第2ビルドアップ層3’におけるスルーホール5の開口部周辺に、複数のフィルドビア6が配置されている。フィルドビア6は、リベットのように働き、第2ビルドアップ層3’を固定する、すなわちコア層10側に押さえつける作用を有する。そのため、印刷配線板100が高温環境下に曝された場合であっても、例えば大きな熱膨張係数を有する第2の樹脂の熱膨張を低減することができる。その結果、スルーホール5の内壁面および開口部周辺に形成される導体層7の厚みが薄くても、導体層7のコーナクラックの発生が低減される。フィルドビア6は電気的に独立しており、配線パターン(図示せず)などに接続されていない。
フィルドビア6に充填されている導体は特に限定されず、例えば、第2の樹脂よりも小さい熱膨張係数を有する導体が有効である。このような導体としては、例えば銅、アルミニウム、金、銀、コバルト、鉄、パラジウムなどが挙げられる。しかし、コスト面や、スルーホール5および配線パターンの形成に主に用いる銅表面を汚染しないために、この導体は銅であることが有効である。フィルドビア6の開口部の径は限定されない。例えば、フィルドビア6の開口部の径は、スルーホール5の開口部の径よりも小さい。印刷配線板100の大きさにもよるが、フィルドビア6の開口部の径は、スルーホール5の開口部の径の2〜4割程度の大きさである。
フィルドビア6の配置については、図1(b)に示すように、スルーホール5の壁面と各フィルドビア6の壁面との距離d1が一定となるように配置されるのが有効である。このように距離d1が一定となるように、すなわちフィルドビア6が、スルーホール5を中心にして同一円周上に配置されると、リベットとしての効用がより強く発揮される。その結果、第2の樹脂の熱膨張をより効率よく低減することができる。図1(b)では、1つのスルーホール5に対して、8個のフィルドビア6を形成している。しかし、フィルドビア6は2個以上、さらには3個以上であれば、第2の樹脂の熱膨張を低減することができる。
スルーホール5の壁面とフィルドビア6の壁面との距離d1は特に限定されない。スルーホール5とフィルドビア6とは、距離d1が、少なくとも0.3mmとなるように配置するのが有効である。距離d1が、少なくとも0.3mmとなるようにすることによって、リベットとしての効用がより強く発揮され、第2の樹脂の熱膨張をより効率よく低減することができる。上限については、スルーホール5周辺部に存在するスペース、第1の樹脂および第2の樹脂の種類などにもよるが、0.5mm程度である。
隣接するフィルドビア6の壁面同士の距離d2は特に限定されない。隣接するフィルドビア6、6の壁面同士の距離d2は、少なくとも0.3mmとなるように配置するのが有効である。距離d2が、少なくとも0.3mmとなるようにすることによって、リベットとしての効用がより強く発揮され、第2の樹脂の熱膨張をより効率よく低減することができる。上限については、スルーホール5周辺部に存在するスペース、第1の樹脂および第2の樹脂の種類などにもよるが、0.5mm程度である。
本開示の一実施形態に係る印刷配線板の製造方法は、下記の工程(I)〜(V)を含む。
(I)絶縁体の表面に導体回路を形成してコア層を得る工程。
(II)コア層の少なくとも一つの面に、第1の樹脂を含む少なくとも1層の第1ビルドアップ層を積層させる工程。
(III)第1ビルドアップ層の表面に、第2の樹脂を含む第2ビルドアップ層を積層させる工程。
(IV)コア層と第1および第2ビルドアップ層とを貫通するスルーホールを形成する工程。
(V)第2ビルドアップ層におけるスルーホールの開口部周辺に、導体が充填されたフィルドビアを複数形成する工程。
以下、本開示の一実施形態に係る印刷配線板の製造方法を、図2(a)〜(d)および図3(e)および(f)に基づいて説明する。
まず、図2(a)に示すように、絶縁体1の表面に導体回路2が形成されたコア層10を準備する。コア層10は、例えば、次のようにして得られる。表面に導体(銅箔)が形成された絶縁体1に、エッチングレジストであるドライフィルム(図示せず)を真空下で貼付して露光および現像する。その後、エッチングを行い、ドライフィルムを剥離すると絶縁体1の表面に導体回路2が形成される。導体層が内壁面に被着された孔部1aは、表面に導体(めっき、銅箔、銅箔上にめっき)が形成された絶縁体1を、ドリル加工またはレーザ加工に供して孔を形成し、例えばめっきによって孔の内壁面に導体(銅など)を被着させて得られる。レーザ加工で用いられるレーザ光としては、例えば、CO2レーザ、UV−YAGレーザなどが挙げられる。
次に、図2(b)に示すように、コア層10の上下両面に第1の樹脂を含む絶縁樹脂層31を積層する。第1の樹脂については上述の通りであり、説明は省略する。この絶縁樹脂層31の表面に、さらに導体回路20を形成する。導体回路20の形成は、例えば、上記の導体回路2を形成する方法で行えばよい。
絶縁樹脂層31には、コア層10の導体回路2と電気的に接続するビア4が形成される。ビア4は、例えば、絶縁樹脂層31を上記のレーザ加工に供して穴を形成し、めっきによって穴の内壁面に導体(銅など)を被着させて得られる。めっきとしては、例えば化学銅めっき(無電解銅めっき)、電解銅めっきなどの銅めっきが挙げられる。
次に、図2(c)に示すように、コア層10の上下両面に形成された絶縁樹脂層31の表面それぞれに、第1のプリプレグ32’と銅箔21aとを載せる(レイアップする)。第1のプリプレグ32’は、熱プレス後に絶縁樹脂層32となる。通常、絶縁樹脂層31と絶縁樹脂層32とは同じ絶縁樹脂で形成されている。
コア層10の下面側には、第1のプリプレグ32’と銅箔21aとを載せた後、さらに、樹脂付き銅箔3aがレイアップされる。樹脂付き銅箔3aは、銅箔3a’’の一つの面に、第1のプリプレグ32’の樹脂とは異なる樹脂(半硬化樹脂)3a’を被着して、一体化したものである。樹脂(半硬化樹脂)3a’は、熱プレス後に第2ビルドアップ層3’となる。第2ビルドアップ層3’については上述の通りであり、説明は省略する。このような樹脂付き銅箔3aとしては、R−F10(パナソニック(株)製)などが市販されている。
次に、各層がレイアップされたコア層10を熱プレスに供することによって、図2(d)に示すように、コア層10の上下両面に各層が積層された積層板11が得られる。このとき、ビア4内には、第1のプリプレグ32’に含まれる溶融した樹脂が充填される。
次に、図3(e)に示すように、積層板11の上下面を貫通するように、スルーホール下孔5aをドリル加工または上述のレーザ加工により形成する。このとき、絶縁樹脂層31の導体回路20と電気的に接続するビア4’形成用の穴部4’aを、絶縁樹脂層32に上述のレーザ加工により形成する。スルーホール下孔5aおよび穴部4’aの開口部周辺、内壁面などに、開口時の樹脂の残渣(図示せず)が残ることがある。その場合は、デスミア処理により残渣を除去する。
さらに、樹脂付き銅箔3aにおいて、スルーホール下孔5aの開口部周辺に、フィルドビア6形成用の穴部6aを、例えば上述のレーザ加工により形成する。この穴部6aは、スルーホール下孔5a開口部周辺に複数設けられる。穴部6aの開口部周辺、内壁面などに、開口時の樹脂の残渣(図示せず)が残ることがある。その場合は、デスミア処理により残渣を除去する。
次に、スルーホール下孔5aの内壁面および開口部周辺に、ビア4と同じく、めっきによって導体(銅など)を被着させて導体層7を形成する。さらに、ビア4’形成用の穴部4’aおよびフィルドビア6形成用の穴部6aにも、めっきによって導体(銅など)が充填され、ビア4’およびフィルドビア6が形成される。めっきとしては、例えば電解銅めっきなどの銅めっきが挙げられる。
めっき処理後、積層板11の表面に、ドライフィルムを真空下で貼付する。その後、露光および現像し、ビア4’形成用の穴部4’a、フィルドビア6形成用の穴部6aおよびスルーホール下孔5aの形成位置以外のドライフィルムを除去する。導体をエッチングした後、導体回路などを形成した場所のドライフィルムを剥離する。これにより、導体回路20と電気的に接続したビア4’と、積層板11の上下面を貫通し内壁面および開口部周辺に導体層7が形成されたスルーホール5とフィルドビア6とを得ることができる。最後に、所望の部分にソルダーレジスト層8を形成し、表面処理を行うと、図3(f)に示す印刷配線板100が得られる。
さらに、本実施形態の製造方法では、第2ビルドアップ層3’の材料として樹脂付き銅箔3aを用いて説明した。しかし、第2ビルドアップ層3’の材料は、樹脂付き銅箔3aの代わりに、樹脂(半硬化樹脂)3a’のみを用いてもよい。あるいは、第2ビルドアップ層3’の材料は、樹脂付き銅箔3aの代わりに、2層基板を用いてもよい。2層基板を用いた実施形態を、図4(a)〜(d)および図5(e)および(f)に基づいて説明する。図4(a)および(b)は、図2(a)および(b)と同じであり、説明は省略する。
図4(c)に示すように、コア層10の上面側に形成された絶縁樹脂層31の表面に、第1のプリプレグ32’と銅箔21aとをレイアップする。さらに、コア層10の下面側に形成された絶縁樹脂層31の表面には、第1のプリプレグ32’と2層基板3bとをレイアップする。第1のプリプレグ32’は、熱プレス後に絶縁樹脂層32となる。通常、絶縁樹脂層31と絶縁樹脂層32とは同じ絶縁樹脂で形成されている。
2層基板3bは、絶縁体3b’と、この絶縁体3b’の上下両面にそれぞれ形成された導体層3b’’、3b''とを含む。なお、一つの面の導体層3b’’は所望の導体回路である。絶縁体3b’は、熱プレス後に第2ビルドアップ層3’となる。2層基板3bは、レイアップの前に、予め次のような加工を施しておく必要がある。2層基板3bを構成する材料としては、RO3003(Rogers Corporation製)、NPC−F275(日本ピラー工業(株)製)、R−F705T(パナソニック(株)製)、R−5785(パナソニック(株)製)、Astra MT(Isola社製)などが市販されている。
まず、2層基板3bにフィルドビア6形成用の穴部を、例えば上述のレーザ加工により形成する。この穴部は、スルーホール5が形成される周辺、すなわち、スルーホール5の開口部周辺に複数設けられる。穴部の開口部周辺、内壁面などに、開口時の樹脂の残渣(図示せず)が残ることがある。その場合は、デスミア処理により残渣を除去する。その後、穴部に、上述のめっきによって導体(銅など)が充填され、フィルドビア6が形成される。なお、フィルドビア6は、この段階で形成しなくてもよい。例えば、フィルドビア6は、上述の図3(e)および(f)と同じく、2層基板3bを熱プレスした後にフィルドビア6形成用の穴部を形成し、次いで穴部に導体を充填して形成してもよい。
フィルドビア6を形成した後、2層基板3bの両面にドライフィルムを真空下で貼付する。その後、2層基板3bの一つの面に所望の導体回路が形成されるように、露光および現像を行う。このようにして、複数のフィルドビア6および一つの面に所望の導体回路である導体層3b’’を有する2層基板3bが得られる。なお、2層基板3bの上下両面に形成された導体層3b’’は、20μm以下の厚みを有することが有効である。
各層がレイアップされたコア層10を熱プレスに供することによって、図4(d)に示すように、コア層10の上下両面に各層が積層された積層板12が得られる。このとき、ビア4内には、第1のプリプレグ32’に含まれる溶融した樹脂が充填される。
次に、図5(e)に示すように、積層板12の上下面を貫通するように、スルーホール下孔5aをドリル加工または上述のレーザ加工により形成する。このとき、絶縁樹脂層31の導体回路20と電気的に接続するビア4’形成用の穴部4’aを、絶縁樹脂層32に上述のレーザ加工により形成する。スルーホール下孔5aおよび穴部4’aの開口部周辺、内壁面などに、開口時の樹脂の残渣(図示せず)が残ることがある。その場合は、デスミア処理により残渣を除去する。
次に、スルーホール下孔5aの内壁面に、めっきによって導体(銅など)を被着させて導体層7を形成する。さらに、ビア4’形成用の穴部4’aにも、めっきによって導体(銅など)が充填され、ビア4’が形成される。めっきについては上述の通りであり、説明は省略する。
めっき処理後、積層板12の表面に、ドライフィルムを真空下で貼付する。その後、露光および現像し、ビア4’形成用の穴部4’aおよびスルーホール下孔5aの形成位置以外のドライフィルムを除去する。導体をエッチングした後、導体回路21などを形成した場所のドライフィルムを剥離すると、導体回路20と電気的に接続したビア4’と、積層板12の上下面を貫通し、内壁面および開口部周辺に導体層7が形成されたスルーホール5とを得ることができる。最後に、所望の部分にソルダーレジスト層8を形成し、表面処理を行うと、図5(f)に示す印刷配線板110が得られる。
本開示の一実施形態に係る印刷配線板は、スルーホールの内壁面および開口部周辺に形成される導体層の厚みが薄くても、コーナクラックの発生が低減される。例えば、スルーホールの内壁面および開口部周辺に形成される導体層の厚みが10μm程度と薄くても、260℃で15秒および20℃で20秒の冷熱サイクル試験を300サイクル行っても、クラックが発生しなかった。さらに、冷熱サイクル試験前の抵抗値と300サイクル後の抵抗値とを比べたところ、抵抗変化率は初期値から3%以内でほとんど変化していなかった。したがって、本開示の一実施形態に係る印刷配線板は、スルーホール断線が発生せず、スルーホール接続信頼性が向上する。
フィルドビア6が形成されていない印刷配線板を用いた場合、スルーホールの内壁面および開口部周辺に形成される導体層の厚みが25μm程度であっても、冷熱サイクル試験を100サイクル行った時点でクラックが発生した。また、冷熱サイクル試験を300サイクルまで行って抵抗値を測定した。その結果、抵抗変化率は初期値から10%程度変化していた。
本開示の印刷配線板は、上述の実施形態に限定されるものではなく、特許請求の範囲に記載の範囲内で種々の改良が可能である。例えば、上述の実施形態では、第2ビルドアップ層3’は印刷配線板100、110の片面のみに設けられている。しかし、両面に第2ビルドアップ層3’が設けられていてもよい。その場合、上下両方の第2ビルドアップ層3’のそれぞれにおいて、スルーホール5の開口部周辺に、複数のフィルドビア6が形成される。
さらに、上述の実施形態では、図1(b)に示すように、1つのスルーホール5の開口部を複数のフィルドビア6が囲むように配置されている。しかし、複数のスルーホール5が集中して形成されているような場合、図6に示すように、複数のスルーホール5をまとめて、複数のフィルドビア6で囲んでもよい。
1 絶縁体
1a 孔部
10 コア層
2、20、21 導体回路
21a 銅箔
3 第1ビルドアップ層
31、32 絶縁樹脂層
32’ 第1のプリプレグ
3' 第2ビルドアップ層
3a 樹脂付き銅箔
3a' 樹脂(半硬化樹脂)
3a'' 銅箔
3b 2層基板
3b' 絶縁体
3b'' 導体層
4、4’ ビア
4’a ビア形成用の穴部
5 スルーホール
5a スルーホール下孔
6 フィルドビア
6a フィルドビア形成用の穴部
7 導体層
8 ソルダーレジスト層
11、12 積層板
100、110 印刷配線板

Claims (12)

  1. 絶縁体の表面に導体回路が位置するコア層と、
    該コア層の表面に積層された第1の樹脂を含む第1ビルドアップ層と、
    該第1ビルドアップ層の表面に積層された第2の樹脂を含む第2ビルドアップ層と、
    前記コア層、前記第1ビルドアップ層および前記第2ビルドアップ層を貫通するスルーホールと、を備え、
    前記第1の樹脂と前記第2の樹脂とは互いに異なる樹脂であり、
    前記第2の樹脂は、前記第1の樹脂よりも大きい熱膨張係数を有し、
    前記第2ビルドアップ層は、前記スルーホールの開口部周辺に、前記第2の樹脂よりも小さい熱膨張係数を有する導体が充填された複数のフィルドビアを有し、複数のフィルドビアは電気的に独立していることを特徴とする印刷配線板。
  2. 前記フィルドビアが、前記スルーホールの開口部周辺に少なくとも2個配置されている請求項1に記載の印刷配線板。
  3. 複数の前記フィルドビアが、前記スルーホールを中心にして同一円周上に配置されている請求項1または2に記載の印刷配線板。
  4. 前記スルーホールの壁面と前記フィルドビアの壁面とが、少なくとも0.3mmの距離を設けて位置している請求項1〜3のいずれかに記載の印刷配線板。
  5. 隣接する前記フィルドビアの壁面同士の距離が、少なくとも0.3mm離れて位置している請求項1〜4のいずれかに記載の印刷配線板。
  6. 前記コア層の前記絶縁体を形成する樹脂と前記第1ビルドアップ層を形成する前記第1の樹脂とが、同じ樹脂である請求項1〜5のいずれかに記載の印刷配線板。
  7. 前記第1ビルドアップ層は、前記コア層の上下両面に位置しており、
    前記第2ビルドアップ層は、片方または両方の前記第1ビルドアップ層の表面に位置している請求項1〜6のいずれかに記載の印刷配線板。
  8. 前記第2ビルドアップ層が、前記コア層の一つの面に位置する前記第1ビルドアップ層の表面に位置している請求項1〜7のいずれかに記載の印刷配線板。
  9. 前記第1ビルドアップ層が、前記第1の樹脂を含む少なくとも一層により構成される請求項1〜8のいずれかに記載の印刷配線板。
  10. 絶縁体の表面に導体回路を形成してコア層を得る工程と、
    コア層の少なくとも一つの面に、第1の樹脂を含む第1ビルドアップ層を積層する工程と、
    第1ビルドアップ層の表面に、前記第1の樹脂よりも大きい熱膨張係数を有する第2の樹脂を含む第2ビルドアップ層を積層する工程と、
    前記コア層と第1および第2ビルドアップ層とを貫通するスルーホールを形成する工程と、
    前記第2ビルドアップ層における前記スルーホールの開口部周辺に、前記第2の樹脂よりも小さい熱膨張係数を有する導体が充填されたフィルドビアを電気的に独立させて複数形成する工程と、
    を含むことを特徴とする印刷配線板の製造方法。
  11. 前記第2ビルドアップ層が、樹脂付き銅箔である請求項10に記載の印刷配線板の製造方法。
  12. 前記第2ビルドアップ層が、2層基板である請求項10に記載の印刷配線板の製造方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200279814A1 (en) * 2019-02-28 2020-09-03 Advanced Semiconductor Engineering, Inc. Wiring structure and method for manufacturing the same
US10790241B2 (en) 2019-02-28 2020-09-29 Advanced Semiconductor Engineering, Inc. Wiring structure and method for manufacturing the same
EP3979308A4 (en) 2019-05-31 2023-08-16 Kyocera Corporation PRINTED CARD AND METHOD OF MAKING A PRINTED CARD

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3961092B2 (ja) * 1997-06-03 2007-08-15 株式会社東芝 複合配線基板、フレキシブル基板、半導体装置、および複合配線基板の製造方法
JP2000196240A (ja) * 1998-12-24 2000-07-14 Kyocera Corp 積層回路基板
US6362438B1 (en) * 1999-12-15 2002-03-26 Intel Corporation Enhanced plated-through hole and via contact design
MXPA04011463A (es) * 2002-05-23 2005-07-01 Ibm Estructura mejorada de vias apiladas en portadores de dispositivos electronicos multicapa.
JP2004172329A (ja) * 2002-11-20 2004-06-17 Toshiba Corp 多層プリント配線板、回路モジュールおよび電子機器
JP3905546B2 (ja) * 2003-06-09 2007-04-18 富士通株式会社 プリント基板およびプリント基板ユニット
JP4230840B2 (ja) * 2003-07-24 2009-02-25 大日本スクリーン製造株式会社 基板処理方法および基板処理装置
JP2005142553A (ja) * 2003-10-15 2005-06-02 Toshiba Corp 半導体装置
KR100651414B1 (ko) * 2004-02-13 2006-11-29 삼성전기주식회사 동축 비아홀을 구비한 인쇄회로기판
TWI296492B (en) * 2004-06-29 2008-05-01 Phoenix Prec Technology Corp Un-symmetric circuit board and method for fabricating the same
JP4367660B2 (ja) * 2004-07-23 2009-11-18 日本電気株式会社 多層印刷回路基板の複合ビア構造およびこれを用いたフィルタ
DE102004060962A1 (de) * 2004-12-17 2006-07-13 Advanced Micro Devices, Inc., Sunnyvale Mehrlagige gedruckte Schaltung mit einer Durchkontaktierung für Hochfrequenzanwendungen
US20080289866A1 (en) * 2004-12-28 2008-11-27 Ngk Spark Plug Co., Ltd. Wiring Board and Wiring Board Manufacturing Method
US7834273B2 (en) * 2005-07-07 2010-11-16 Ibiden Co., Ltd. Multilayer printed wiring board
JP4580839B2 (ja) * 2005-08-05 2010-11-17 プライムアースEvエナジー株式会社 プリント配線板
US7602062B1 (en) * 2005-08-10 2009-10-13 Altera Corporation Package substrate with dual material build-up layers
JP2007207897A (ja) * 2006-01-31 2007-08-16 Victor Co Of Japan Ltd 端面スルーホールを有するプリント基板
JP2008172094A (ja) * 2007-01-12 2008-07-24 Calsonic Kansei Corp 回路基板及び電子機器
JP5056080B2 (ja) * 2007-03-07 2012-10-24 日本電気株式会社 多層プリント配線板及びその製造方法
TW200839999A (en) * 2007-03-30 2008-10-01 Phoenix Prec Technology Corp Packaging substrate structure
WO2009028108A1 (en) * 2007-08-31 2009-03-05 Nec Corporation Multi-layer substrate
JP2009099624A (ja) * 2007-10-12 2009-05-07 Fujitsu Ltd 配線基板およびその製造方法
JP2009176915A (ja) * 2008-01-24 2009-08-06 Calsonic Kansei Corp 回路基板及びこれを用いた電子機器
US8030781B2 (en) * 2008-09-19 2011-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Bond pad structure having dummy plugs and/or patterns formed therearound
KR101067207B1 (ko) * 2009-04-16 2011-09-22 삼성전기주식회사 트렌치 기판 및 그 제조방법
US7969013B2 (en) * 2009-10-22 2011-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Through silicon via with dummy structure and method for forming the same
JP5874309B2 (ja) 2011-10-21 2016-03-02 富士通株式会社 配線基板及びその製造方法
JP5797548B2 (ja) * 2011-12-28 2015-10-21 京セラサーキットソリューションズ株式会社 配線基板およびそれを用いたプローブカード
JP2013172137A (ja) * 2012-02-23 2013-09-02 Kyocer Slc Technologies Corp 配線基板およびそれを用いたプローブカード
US8742553B2 (en) * 2012-02-28 2014-06-03 Ibiden Co., Ltd. Printed wiring board
JP2013197245A (ja) 2012-03-19 2013-09-30 Ibiden Co Ltd プリント配線板
JP2014045130A (ja) * 2012-08-28 2014-03-13 Kyocer Slc Technologies Corp 配線基板およびそれを用いたプローブカード
JP2015090894A (ja) * 2013-11-05 2015-05-11 イビデン株式会社 プリント配線板
JP6600176B2 (ja) * 2015-06-19 2019-10-30 ホシデン株式会社 多層プリント配線板及び多層プリント配線板とコネクタとの接続構造

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