JP6672626B2 - 半導体装置および半導体装置の制御方法 - Google Patents

半導体装置および半導体装置の制御方法 Download PDF

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Description

本発明は、半導体装置および半導体装置の制御方法に関する。
半導体製品の更なる高密度化、回路間の配線長を短くすることによる半導体製品の性能の向上化を図るため、半導体チップの２．５次元実装技術及び３次元実装技術が注目されている。半導体チップの２．５次元実装技術では、シリコンインターポーザ上に複数の半導体チップ（ダイ）を隣接して搭載している。半導体チップの３次元実装技術では、複数の半導体チップを積層し、ＴＳＶ（Through Silicon Via：シリコン貫通ビア）によって
各半導体チップを貫通して複数の半導体チップを相互接続している。
特開２００８−１５３５７６号公報 特開２０１０−２１３０６号公報 特開２００９−２７７３３４号公報 特開２０１４−２８２６号公報
半導体チップの３次元実装技術では、複数の半導体チップが積層され、複数の半導体チップがＴＳＶ、バンプ等によって高さ方向に接続される。複数の半導体チップが高さ方向に積層されるため、単位面積当たりの実装密度が向上する。積層された半導体チップ（以下、積層チップ又は半導体装置とも称する。）における単位面積当たりのピン（電極）の数は増加しない。したがって、積層チップの全体における消費電力は増加するが、電力供給に用いることが可能なピンの数は増加しない。このため、積層チップの各半導体チップに対して十分な電力供給が行えない場合、半導体チップ内の電圧降下（電源電圧の低下）が発生し、半導体チップが正しく動作しない可能性がある。また、積層チップの消費電力が大きくなると、積層チップの発熱が大きくなる。積層チップの内部で発生する熱の排熱が不十分である場合、積層チップの内部の温度が上昇し、半導体チップが正しく動作しない可能性がある。そのため、積層チップの発熱を抑制することが求められている。
本願は、上記の課題に鑑みてなされたものであり、半導体装置に対して効率的に電力を供給し、半導体装置の発熱を抑制する技術を提供することを目的とする。
本願の一観点によると、積層された複数の半導体チップと、前記複数の半導体チップにそれぞれ含まれる複数の回路ブロックと、前記複数の回路ブロックのうち、一の前記回路ブロックに対して他の前記回路ブロックとは独立して電力の供給及び電力の供給の停止を行う第１電源ドメインと、前記複数の回路ブロックのうち、少なくとも２つの前記回路ブロックに対して共通して電力の供給及び電力の供給の停止を行い、かつ、他の前記回路ブロックとは独立して電力の供給及び電力の供給の停止を行う第２電源ドメインと、を備える半導体装置が提供される。
本願によれば、半導体装置に対して効率的に電力を供給し、半導体装置の発熱を抑制する技術を提供できる。
図１は、実施形態に係る半導体装置の構成の一例を示す図である。 図２は、実施形態に係る半導体装置の模式図である。 図３は、クロックゲーティング回路の説明図である。 図４は、実施形態に係る半導体装置の電源供給網の構造の一例を示す図である。 図５は、実施形態に係る半導体装置の電源供給網の構造の一例を示す図である。 図６は、実施形態に係る半導体装置の電源供給網の構造の一例を示す図である。 図７は、実施形態に係る半導体装置の電源供給網の構造の一例を示す図である。 図８は、実施形態に係る半導体装置の電源供給網の構造の一例を示す図である。 図９は、実施形態に係る半導体装置の電源供給網の構造の一例を示す図である。 図１０は、実施形態に係る半導体装置の電源供給網の構造の一例を示す図である。 図１１Ａは、実施形態に係る半導体装置の電源供給網の構造の一例を示す図である。 図１１Ｂは、実施形態に係る半導体装置の電源供給網の構造の一例を示す図である。 図１２Ａは、実施形態に係る半導体装置の電源供給網の構造の一例を示す図である。 図１２Ｂは、実施形態に係る半導体装置の電源供給網の構造の一例を示す図である。 図１３Ａは、検出部の配置例を示す図である。 図１３Ｂは、検出部の配置例を示す図である。 図１４Ａは、検出部の配置例を示す図である。 図１４Ｂは、検出部の配置例を示す図である。 図１５Ａは、検出部の配置例を示す図である。 図１５Ｂは、検出部の配置例を示す図である。
以下、図面を参照して、実施形態を説明する。実施形態の構成は例示であり、本発明は、実施形態の構成に限定されない。
図１は、実施形態に係る半導体装置１の構成の一例を示す図である。半導体装置１は、複数の半導体チップが積層された積層チップである。図１には、２層の半導体チップを備える半導体装置１を示すが、図１に示す半導体装置１に限定されず、実施形態に係る半導体装置１は、３層以上の半導体チップを備えてもよい。
図１に示す半導体装置１は、配線基板１０上に実装されている。図１に示す半導体装置１は、配線基板１０上に３次元積層された半導体チップ（ダイ）２０及び半導体チップ３０を有している。図１に示す半導体装置１では、半導体チップ２０の回路面と半導体チップ３０の回路面とが向かい合った状態（Face to Face）で、半導体チップ２０上に半導体チップ３０が配置されている。半導体チップ２０は、配線基板１０上に実装されている。配線基板１０は、例えば、プリント基板、インターポーザ、セラミック基板等である。配線基板１０の上面に複数のパッド１１が形成されている。パッド１１上にバンプ１２、１
３が配置されている。バンプ１２、１３は、例えば、半田ボールである。
半導体チップ２０は、シリコン基板２１及びシリコン基板２１を貫通するＴＳＶ２２を有する。半導体チップ２１の回路面の反対面にパッド２３が形成されている。バンプ１２は、パッド１１及びＴＳＶ２２に接合されている。バンプ１３は、パッド１１、２３に接合されている。パッド１１、バンプ１２及びＴＳＶ２２を介して、配線基板１０と半導体チップ２０とが電気的に接続されている。また、パッド１１、バンプ１３及びパッド２３を介して、配線基板１０と半導体チップ２０とが電気的に接続されている。
半導体チップ２０の回路面にバンプ３１、３２が設置されている。バンプ３１、３２は、例えば、半田ボールである。バンプ３１は、ＴＳＶ２２に接合されている。また、バンプ３１は、半導体チップ３０の回路面に形成されたパッド３３に接合されている。バンプ３２は、半導体チップ２０の回路面に形成されたパッド２４に接合されている。また、バンプ３２は、半導体チップ３０の回路面に形成されたパッド３４に接合されている。ＴＳＶ２２、バンプ３１及びパッド３３を介して、半導体チップ２０と半導体チップ３０とが電気的に接続されている。また、パッド２４、バンプ３２及びパッド３４を介して、半導体チップ２０と半導体チップ３０とが電気的に接続されている。
配線基板１０は、配線基板１０の内部に形成された配線１４と、配線基板１０上に配置された電源ＩＣ１５とを備える。配線１４は、パッド１１及び電源ＩＣ１５に接続されている。電源ＩＣ１５は、例えば、ＤＣ−ＤＣコンバータ又はＬＤＯ（Low Drop Out）である。ＤＣ−ＤＣコンバータは、スイッチングレギュレータとも呼ばれ、ＬＤＯは、リニアレギュレータ又はシリーズレギュレータとも呼ばれる。電源ＩＣ１５は、外部電源から入力される電力の電圧を昇圧又は降圧して、半導体装置１に電力を供給する。
半導体装置１は複数の電源ドメインを有する。電源ドメインは、半導体装置１の外部から電力が供給される領域である。また、電源ドメインは、半導体装置１が有する回路ブロックに電力を供給する領域である。回路ブロックは、例えば、論理ブロック（論理回路）やメモリブロック（メモリ回路）等である。１つの電源ドメインから１つの回路ブロックに対して電力が供給されてもよいし、１つの電源ドメインから少なくとも２つの回路ブロックに対して電力が供給されてもよい。以下では、１つの回路ブロックに対して電力を供給する電源ドメインを、独立電源ドメインと表記する。独立電源ドメインは、第１電源ドメインの一例である。以下では、独立電源ドメインから電力が供給される回路ブロックを、独立回路ブロックと表記する。以下では、少なくとも２つの回路ブロックに対して電力を供給する電源ドメインを共通電源ドメインと表記する。共通電源ドメインは、第２電源ドメインの一例である。以下では、共通電源ドメインから電力が供給される回路ブロックを、共通回路ブロックと表記する。半導体装置１は、少なくとも１つの独立電源ドメインを有する。また、半導体装置１は、複数の独立電源ドメインを有してもよい。半導体装置１は、少なくとも１つの共通電源ドメインを有する。また、半導体装置１は、複数の共通電源ドメインを有してもよい。
独立電源ドメインから独立回路ブロックに対して電力が供給される場合、独立回路ブロックに対して他の回路ブロックとは独立して電力供給及び電力供給の停止が行われる。共通電源ドメインから少なくとも２つの共通回路ブロックに対して電力が供給される場合、少なくとも２つの共通回路ブロックに対して共通して電力供給及び電力供給の停止が行われ、かつ、他の回路ブロックとは独立して電力供給及び電力供給の停止が行われる。例えば、半導体チップ、回路ブロックの物理実装密度や、回路ブロック間の論理的関係から生じる制約により、電力供給を分離できない場合、共通電源ドメインから少なくとも２つの共通回路ブロックに電力が供給される。
図２は、実施形態に係る半導体装置１の模式図である。図２には、２層の半導体チップ２０，３０を備える半導体装置１を示すが、図２に示す半導体装置１に限定されず、実施形態に係る半導体装置１は、３層以上の半導体チップを備えてもよい。図２に示す例では、半導体チップ２０は、回路ブロック４０Ａ〜４０Ｄ及び４０Ｉを有し、半導体チップ３０は、回路ブロック４０Ｅ〜４０Ｈ及び４０Ｊを有する。以下の説明において、回路ブロック４０Ａ〜４０Ｊのうちの一つを示す場合、回路ブロック４０と記述する場合がある。図２に示す例では、半導体チップ２０は、電源ドメイン５０Ａ〜５０Ｄを有し、半導体チップ３０は、電源ドメイン５０Ｅ〜５０Ｈを有する。図２に示す例では、半導体チップ２０，３０の其々は、共通の電源ドメイン５０Ｉを有する。電源ドメイン５０Ａ〜５０Ｈは、第１電源ドメインの一例である。電源ドメイン５０Ｉは、第２電源ドメインの一例である。
電源ドメイン５０Ａ〜５０Ｈでは、回路ブロック４０Ａ〜４０Ｈに対して独立して電力供給及び電力供給の停止が行われる。例えば、電源ドメイン５０Ａから回路ブロック４０Ａに電力が供給され、電源ドメイン５０Ｂから回路ブロック４０Ｂに電力が供給される。回路ブロック４０Ａに対する電力供給及び電力供給の停止は、回路ブロック４０Ｂ〜４０Ｊとは独立して行われる。また、回路ブロック４０Ｂに対する電力供給及び電力供給の停止は、回路ブロック４０Ａ，４０Ｃ〜４０Ｊとは独立して行われる。そのため、回路ブロック４０Ａに対する電力供給を停止し、回路ブロック４０Ｂに対する電力供給を継続することが可能である。
また、電源ドメイン５０Ａから回路ブロック４０Ａに供給される電力の電源電圧と、電源ドメイン５０Ｂから回路ブロック４０Ｂに供給される電力の電源電圧とが独立に制御されている。例えば、回路ブロック４０Ａに供給される電力の電源電圧と、回路ブロック４０Ｂに供給される電力の電源電圧とを異なる値に制御することが可能である。また、回路ブロック４０Ａに供給される電力の電源電圧と、回路ブロック４０Ｂに供給される電力の電源電圧とを同一の値に制御することも可能である。
電源ドメイン５０Ｉでは、回路ブロック４０Ｉ，４０Ｊに対して共通して電力供給及び電力供給の停止が行われ、かつ、回路ブロック４０Ａ〜４０Ｈとは独立して電力供給及び電力供給の停止が行われる。電源ドメイン５０Ｉから回路ブロック４０Ｉ，４０Ｊに電力が供給され、回路ブロック４０Ｉに対する電力供給と、回路ブロック４０Ｊに対する電力供給とが共通に制御されている。すなわち、電源ドメイン５０Ｉから回路ブロック４０Ｉ，４０Ｊに共通の電力が供給されている。そのため、回路ブロック４０Ｉに対する電力供給の停止と、回路ブロック４０Ｊに対する電力供給の停止とが同時に行われる。
回路ブロック４０Ｉ，４０Ｊに供給される電力の電源電圧は共通に制御されている。したがって、回路ブロック４０Ｉに供給される電力の電源電圧と、回ブロック４０Ｊに供給される電力の電源電圧とが同一の値に制御されている。
電源ドメイン５０Ａ〜５０Ｈにおける電力供給と、電源ドメイン５０Ｉにおける電力供給とは独立に制御されている。したがって、回路ブロック４０Ａ〜４０Ｈに対する電力供給と、回路ブロック４０Ｉ，４０Ｊに対する電力供給とが独立に制御されている。例えば、回路ブロック４０Ａに対する電力供給を停止し、回路ブロック４０Ｉ，４０Ｊに対する電力供給を継続することが可能である。また、例えば、回路ブロック４０Ｉ，４０Ｊに対する電力供給を停止し、回路ブロック４０Ａに対する電力供給を継続することが可能である。
半導体装置１は、回路ブロック４０Ａ〜４０Ｊに対する電力供給、電力供給の停止及び回路ブロック４０Ａ〜４０Ｊに供給される電源電圧の変更を制御する制御回路（制御部）
を備えてもよい。以下では、回路ブロック４０Ａ〜４０Ｊに対する電力供給、電力供給の停止及び回路ブロック４０Ａ〜４０Ｊに供給される電源電圧の変更を制御する処理を、電源制御処理とも表記する。回路ブロック４０Ａ〜４０Ｊの何れか一つ又は複数が、電源制御処理を実行する制御回路として機能してもよい。半導体装置１とは異なる制御装置（例えば、ＣＰＵ（Central Processing Unit）等のプロセッサ）が、電源制御処理を実行し
てもよい。制御装置は、配線基板１０上に設けられてもよい。
半導体装置１の内部回路又は外部装置によって、回路ブロック４０Ａ〜４０Ｊに対する電力供給の停止（遮断）及び再開を行うことが可能である。例えば、半導体装置１の内部に形成されたパワーゲーティング回路のオン又はオフを制御することにより、回路ブロック４０Ａ〜４０Ｊに対する電力供給の停止又は再開が行われてもよい。制御回路又は制御装置から半導体装置１内のパワーゲーティング回路に制御信号が送信されることにより、パワーゲーティング回路のオン又はオフが制御される。また、例えば、半導体装置１と電源ＩＣ１５との間に配置されたパワースイッチのオン又はオフを制御することにより、回路ブロック４０Ａ〜４０Ｊに対する電力供給の停止又は再開が行われてもよい。制御回路又は制御装置からパワースイッチに制御信号が送信されることにより、パワースイッチのオン又はオフが制御される。
電源ＩＣ１５を制御することにより、回路ブロック４０Ａ〜４０Ｊ供給される電力の電源電圧を変更することが可能である。例えば、制御回路又は制御装置から電源ＩＣ１５に制御信号が送信されることにより、電源ＩＣ１５が制御される。また、半導体装置１は、電源ＩＣ１５から供給される電力の電源電圧を昇圧又は降圧して、回路ブロック４０Ａ〜４０Ｊに電力を供給する電源回路を備えてもよい。この場合、半導体装置１内の電源回路を制御することにより、回路ブロック４０Ａ〜４０Ｊに供給される電力の電源電圧を変更することが可能である。例えば、制御回路又は制御装置から半導体装置１内の電源回路に制御信号が送信されることにより、半導体装置１内の電源回路が制御される。
回路ブロック４０Ａ〜４０Ｊへのクロック信号の供給及び供給の停止が独立して行われる。すなわち、回路ブロック４０Ａ〜４０Ｊ毎に独立してクロック信号の供給及び供給の停止が行われる。回路ブロック４０Ａに対するクロック信号の供給と、回路ブロック４０Ｂに対するクロック信号の供給とが独立に制御される。これにより、回路ブロック４０Ａに対するクロック信号の供給を停止し、回路ブロック４０Ｂに対するクロック信号の供給を継続することが可能である。回路ブロック４０Ｉに対するクロック信号の供給と、回路ブロック４０Ｊに対するクロック信号の供給とが独立に制御される。これにより、回路ブロック４０Ｉ，４０Ｊに対して電力を供給しつつ、回路ブロック４０Ｉに対するクロック信号の供給を停止し、回路ブロック４０Ｊに対するクロック信号の供給を継続することが可能である。
回路ブロック４０Ａに供給されるクロック信号の周波数と、回路ブロック４０Ｂに供給されるクロック信号の周波数とが独立に制御される。回路ブロック４０Ａに供給されるクロック信号の周波数と、回路ブロック４０Ｂに供給されるクロック信号の周波数とを異なる値に制御することが可能である。また、回路ブロック４０Ａに供給されるクロック信号の周波数と、回路ブロック４０Ｂに供給されるクロック信号の周波数とを同一の値に制御することも可能である。
回路ブロック４０Ｉに供給されるクロック信号の周波数と、回路ブロック４０Ｊに供給されるクロック信号の周波数とが独立に制御される。回路ブロック４０Ｉに供給されるクロック信号の周波数と、回路ブロック４０Ｊに供給されるクロック信号の周波数とを異なる値に制御することが可能である。また、回路ブロック４０Ｉに供給されるクロック信号の周波数と、回路ブロック４０Ｊに供給されるクロック信号の周波数とを同一の値に制御
することも可能である。
半導体装置１は、回路ブロック４０Ａ〜４０Ｊに対するクロック信号の供給、クロック信号の供給の停止及びクロック信号の周波数の変更を制御する制御回路を備えてもよい。以下では、回路ブロック４０Ａ〜４０Ｊに対するクロック信号の供給、クロック信号の供給の停止及びクロック信号の周波数の変更を制御する処理を、信号制御処理とも表記する。回路ブロック４０Ａ〜４０Ｊの何れか一つ又は複数が、信号制御処理を実行する制御回路として機能してもよい。回路ブロック４０Ａ〜４０Ｊの何れか一つ又は複数が、電源制御処理及び信号制御処理を実行する制御回路として機能してもよい。電源制御処理を実行する制御回路が、信号制御処理を実行してもよい。半導体装置１とは異なる制御装置（例えば、ＣＰＵ等のプロセッサ）が、信号制御処理を実行してもよい。制御装置が、電源制御処理及び信号制御処理を実行してもよい。制御装置は、配線基板１０上に設けられてもよい。
半導体装置１は、クロック信号を生成し、回路ブロック４０Ａ〜４０Ｊにクロック信号を供給するクロック信号供給回路（クロック生成回路）を備えてもよい。クロック信号供給回路は、例えば、ＰＬＬ（Phase Locked Loop）回路である。回路ブロック４０Ａ〜４
０Ｊの何れか一つ又は複数が、クロック信号を生成し、回路ブロック４０Ａ〜４０Ｊにクロック信号を供給するクロック信号供給回路として機能してもよい。半導体装置１の外部にクロック信号供給回路を設けてもよい。クロック信号供給回路は、配線基板１０上に設けられてもよい。
半導体装置１の内部回路によって、回路ブロック４０Ａ〜４０Ｊに対するクロック信号の供給の停止及び供給の再開を行うことが可能である。例えば、半導体装置１の内部に形成されたクロックゲーティング回路６０のオン又はオフを制御することにより、回路ブロック４０Ａ〜４０Ｊに対するクロック信号の供給の停止又は供給の再開が行われてもよい。
図３に示すように、制御回路又は制御装置からクロックゲーティング回路６０にイネーブル信号（制御信号）が入力されることにより、クロックゲーティング回路６０のオン又はオフが制御される。クロックゲーティング回路６０がオンの場合、クロックゲーティング回路６０は、回路ブロック４０Ａにクロック信号を供給する。クロックゲーティング回路６０がオフの場合、クロックゲーティング回路６０は、回路ブロック４０Ａに対するクロック信号の供給を停止する。半導体装置１は、回路ブロック４０Ａ〜４０Ｊの其々に対応する複数のクロックゲーティング回路６０を備える。
図４〜図６は、実施形態に係る半導体装置１の電源供給網の構造の一例を示す図である。図４〜図６に示す電源供給網の構造は、回路ブロック４０Ａ，４０Ｅの電源供給網の構造を示している。図４は、回路ブロック４０Ａの平面図である。図５は、回路ブロック４０Ｅの平面図である。図６は、回路ブロック４０Ａ，４０Ｅの斜視図である。図４〜図６に示す電源供給網の構造は、回路ブロック４０Ｂ〜４０Ｄ，４０Ｆ〜４０Ｈのうち上下方向（垂直方向）に重なった２つの回路ブロック４０の電源供給網の構造に適用してもよい。
図４及び図６に示すように、回路ブロック４０Ａに対する電力供給に用いられる電源網７０と、回路ブロック４０Ｅに対する電力供給に用いられる電源網７１，７２とが、回路ブロック４０Ａに形成されている。回路ブロック４０Ａの中央部分に電源網７０が形成されている。回路ブロック４０Ａの中央部分に形成された電源網７０を挟むようにして、回路ブロック４０Ａに電源網７１，７２が形成されている。電源ドメイン５０Ａは電源網７０を有しており、電源ドメイン５０Ａから回路ブロック４０Ａに電力が供給される。
図５及び図６に示すように、回路ブロック４０Ｅに対する電力供給に用いられる電源網７１，７２が、回路ブロック４０Ｅに形成されている。電源網７１，７２の其々は、櫛型形状となっている。すなわち、電源網７１，７２の其々は複数の櫛歯部分を有し、電源網７１の複数の櫛歯部分と電源網７２の複数の櫛歯部分とが其々交互に配列されている。電源ドメイン５０Ｅは電源網７１，７２を有しており、電源ドメイン５０Ｅから回路ブロック４０Ｅに電力が供給される。
電源網７０は、ＶＳＳ配線及びＶＤＤ配線を有する。電源網７０のＶＳＳ配線及びＶＤＤ配線は、回路ブロック４０Ａに形成されている。電源網７１は、ＶＳＳ配線及びＶＳＳ
ＴＳＶを有する。電源網７１のＶＳＳ配線は、回路ブロック４０Ａ，４０Ｅに形成され
ている。電源網７１のＶＳＳ ＴＳＶは、回路ブロック４０Ａと回路ブロック４０Ｅとの
間に形成されている。電源網７２は、ＶＤＤ配線及びＶＤＤ ＴＳＶを有する。電源網７
２のＶＤＤ配線は、回路ブロック４０Ａ，４０Ｅに形成されている。電源網７２のＶＤＤ
ＴＳＶは、回路ブロック４０Ａと回路ブロック４０Ｅとの間に形成されている。電源網
７０のＶＳＳ配線、電源網７１のＶＳＳ配線及びＶＳＳ ＴＳＶには、グランド電圧が供
給される。電源網７０のＶＤＤ配線、電源網７２のＶＤＤ配線及びＶＤＤ ＴＳＶには、
電源電圧が供給される。
図７〜図９は、実施形態に係る半導体装置１の電源供給網の構造の一例を示す図である。図７〜図９に示す電源供給網の構造は、回路ブロック４０Ｉ，４０Ｊの電源供給網の構造を示している。図７は、回路ブロック４０Ｉの平面図である。図８は、回路ブロック４０Ｊの平面図である。図９は、回路ブロック４０Ｉ，４０Ｊの斜視図である。
図７及び図９に示すように、回路ブロック４０Ｉに対する電力供給に用いられる電源網８０，８１が、回路ブロック４０Ｉに形成されている。図８及び図９に示すように、回路ブロック４０Ｊに対する電力供給に用いられる電源網８０，８１が、回路ブロック４０Ｊに形成されている。図８及び図９に示すように、電源網８０，８１の其々は、櫛型形状となっている。すなわち、電源網８０，８１の其々は複数の櫛歯部分を有し、電源網８０の複数の櫛歯部分と電源網８１の複数の櫛歯部分とが其々交互に配列されている。電源ドメイン５０Ｉは電源網８０，８１を有しており、電源ドメイン５０Ｉから回路ブロック４０Ｉ，４０Ｊに電力が供給される。
電源網８０は、ＶＳＳ配線及びＶＳＳ ＴＳＶを有する。電源網８０のＶＳＳ配線は、
回路ブロック４０Ｉ，４０Ｊに形成されている。電源網８０のＶＳＳ ＴＳＶは、回路ブ
ロック４０Ｉと回路ブロック４０Ｊとの間に形成されている。電源網８１は、ＶＤＤ配線及びＶＤＤ ＴＳＶを有する。電源網８１のＶＤＤ配線は、回路ブロック４０Ｉ，４０Ｊ
に形成されている。電源網８１のＶＤＤ ＴＳＶは、回路ブロック４０Ｉと回路ブロック
４０Ｊとの間に形成されている。電源網８０のＶＳＳ配線及びＶＳＳ ＴＳＶには、グラ
ンド電圧が供給される。電源網８１のＶＤＤ配線及びＶＤＤ ＴＳＶには、電源電圧が供
給される。
図１０は、実施形態に係る半導体装置１の電源供給網の構造の一例を示す図であって、半導体装置１の内部にパワーゲーティング回路を形成した例を示している。半導体装置１は、パワーゲーティング回路７３〜７６を備えている。パワーゲーティング回路７３は、電源網７０のＶＳＳ配線と、半導体装置１の内部に形成されたＶＳＳ配線との間に配置されている。パワーゲーティング回路７４は、電源網７０のＶＤＤ配線と、半導体装置１の内部に形成されたＶＤＤ配線との間に配置されている。パワーゲーティング回路７５は、電源網７１のＶＳＳ配線と、半導体装置１の内部に形成されたＶＳＳ配線との間に配置されている。パワーゲーティング回路７６は、電源網７２のＶＤＤ配線と、半導体装置１の
内部に形成されたＶＤＤ配線との間に配置されている。
半導体チップ３０は、半導体チップ２０上に配置されている。したがって、半導体チップ３０は、半導体チップ２０よりも電源ＩＣ１５からの距離が長いため、半導体チップ３０は、半導体チップ２０よりも電圧降下となる可能性が高い。図１１Ａ〜図１２Ｂを参照して、２層目以上に配置された半導体チップの電圧降下を抑制するための電源供給網の構造を説明する。
図１１Ａ及び図１１Ｂは、実施形態に係る半導体装置１の電源供給網の構造の一例を示す図である。図１１Ａ及び図１１Ｂに示す電源供給網の構造は、回路ブロック４０Ｉ，４０Ｊの電源供給網の構造を示している。図１１Ａは、回路ブロック４０Ｉの平面図である。図１１Ｂは、回路ブロック４０Ｊの平面図である。
図１１Ａに示すように、回路ブロック４０Ｉに対する電力供給に用いられる電源網９０，９１，９２が、回路ブロック４０Ｉに形成されている。図１１Ｂに示すように、回路ブロック４０Ｊに対する電力供給に用いられる電源網９０，９１，９２が、回路ブロック４０Ｊに形成されている。電源ドメイン５０Ｉは電源網９０，９１，９２を有しており、電源ドメイン５０Ｉから回路ブロック４０Ｉ，４０Ｊに電力が供給される。
電源網９０は、ＶＳＳ配線及びＶＳＳ ＴＳＶを有する。電源網９０のＶＳＳ配線は、
回路ブロック４０Ｉ，４０Ｊに形成されている。電源網９０のＶＳＳ ＴＳＶは、回路ブ
ロック４０Ｉと回路ブロック４０Ｊとの間に形成されている。電源網９１は、ＶＤＤ配線及びＶＤＤ ＴＳＶを有する。電源網９１のＶＤＤ配線は、回路ブロック４０Ｉ，４０Ｊ
に形成されている。電源網９１のＶＤＤ ＴＳＶは、回路ブロック４０Ｉと回路ブロック
４０Ｊとの間に形成されている。電源網９２は、ＶＳＳ配線、ＶＳＳ ＴＳＶ、ＶＤＤ配
線及びＶＤＤ ＴＳＶを有する。電源網９２のＶＳＳ配線及びＶＤＤ配線は、回路ブロッ
ク４０Ｉ，４０Ｊに形成されている。電源網９２のＶＳＳ ＴＳＶ及びＶＤＤ ＴＳＶは、回路ブロック４０Ｉと回路ブロック４０Ｊとの間に形成されている。電源網９０のＶＳＳ配線及びＶＳＳ ＴＳＶ、電源網９２のＶＳＳ配線及びＶＳＳ ＴＳＶには、グランド電圧が供給される。電源網９１のＶＤＤ配線及びＶＤＤ ＴＳＶ、電源網９２のＶＤＤ配線及
びＶＤＤ ＴＳＶには、電源電圧が供給される。
図１１Ａに示すように、回路ブロック４０Ｉの中央部分に電源網９２が形成され、図１１Ｂに示すように、回路ブロック４０Ｊの中央部分に電源網９２が形成されている。これにより、回路ブロック４０Ｉの中央部分及び回路ブロック４０Ｊの中央部分の電圧降下が抑制される。図１１Ｂに示すように、回路ブロック４０Ｊの中央部分に形成された電源網９２は、回路ブロック４０Ｊの中央部分から周辺部分に向かって延伸する複数の突出部分を有している。電源網９２が複数の突出部分を有することにより、回路ブロック４０Ｊの電圧降下を抑制することができる。また、図１１Ａ及び図１１Ｂに示す電源供給網の構造を、回路ブロック４０Ａ〜４０Ｈに適用してもよい。この場合、図１１Ａに示す電源網９０の周囲に、回路ブロック４０Ａ〜４０Ｄに対する電力供給に用いられる電源網を形成すればよい。
図１２Ａ及び図１２Ｂは、実施形態に係る半導体装置１の電源供給網の構造の一例を示す図である。図１２Ａ及び図１２Ｂに示す電源供給網の構造は、回路ブロック４０Ｉ，４０Ｊの電源供給網の構造を示している。図１２Ａは、回路ブロック４０Ｉの平面図である。図１２Ｂは、回路ブロック４０Ｊの平面図である。
図１２Ａに示すように、回路ブロック４０Ｉに対する電力供給に用いられる複数の電源網１００，１０１が、回路ブロック４０Ｉに形成されている。図１２Ｂに示すように、回
路ブロック４０Ｊに対する電力供給に用いられる複数の電源網１００，１０１が、回路ブロック４０Ｊに形成されている。図１２Ａ及び図１２Ｂに示すように、電源網１００と電源網１０１とが隣接するようにして回路ブロック４０Ｉ，４０Ｊに複数の電源網１００，１０１が形成されている。電源ドメイン５０Ｉは電源網１００，１０１を有しており、電源ドメイン５０Ｉから回路ブロック４０Ｉ，４０Ｊに電力が供給される。
電源網１００は、ＶＳＳ配線及びＶＳＳ ＴＳＶを有する。電源網１００のＶＳＳ配線
は、回路ブロック４０Ｉ，４０Ｊに形成されている。電源網１００のＶＳＳ ＴＳＶは、
回路ブロック４０Ｉと回路ブロック４０Ｊとの間に形成されている。電源網１０１は、ＶＤＤ配線及びＶＤＤ ＴＳＶを有する。電源網１０１のＶＤＤ配線は、回路ブロック４０
Ｉ，４０Ｊに形成されている。電源網１０１のＶＤＤ ＴＳＶは、回路ブロック４０Ｉと
回路ブロック４０Ｊとの間に形成されている。電源網１００のＶＳＳ配線及びＶＳＳ Ｔ
ＳＶには、グランド電圧が供給される。電源網１０１のＶＤＤ配線及びＶＤＤ ＴＳＶに
は、電源電圧が供給される。
図１２Ａに示すように、電源網１００と電源網１０１とが隣接した一対の電源網１０２が回路ブロック４０Ｉに配置されている。複数の電源網１０２が、回路ブロック４０Ｉの一方の端部から他方の端部に向かって所定間隔で配置されることにより、回路ブロック４０Ｉの電圧降下を抑制することができる。図１２Ｂに示すように、電源網１００と電源網１０１とが隣接した一対の電源網１０３が回路ブロック４０Ｊに配置されている。複数の電源網１０３が、回路ブロック４０Ｊの一方の端部から他方の端部に向かって所定間隔で配置されることにより、回路ブロック４０Ｊの電圧降下を抑制することができる。
回路ブロック４０Ａ〜４０Ｊの状態に基づいて、電源制御処理及び信号制御処理が行われてもよい。回路ブロック４０Ａ〜４０Ｊの電圧値や電圧降下量に基づいて、電源制御処理及び信号制御処理が行われてもよい。例えば、回路ブロック４０Ａの電圧降下が発生する場合、回路ブロック４０Ａに供給される電力量が不足している可能性がある。回路ブロック４０Ａの周辺に配置されている回路ブロック４０Ｂ又は回路ブロック４０Ｃに対する電力供給を停止してもよいし、又は回路ブロック４０Ｂ，４０Ｃに対する電力供給を停止してもよい。これにより、回路ブロック４０Ａに供給される電力量が増加し、回路ブロック４０Ａの電圧降下を抑制することができる。
例えば、回路ブロック４０Ｊの電圧降下が発生する場合、回路ブロック４０Ｊに供給される電力量が不足している可能性がある。回路ブロック４０Ｊの周辺に配置されている回路ブロック４０Ｇ又は回路ブロック４０Ｈに対する電力供給を停止してもよいし、又は回路ブロック４０Ｇ，４０Ｈに対する電力供給を停止してもよい。これにより、回路ブロック４０Ｊに供給される電力量が増加し、回路ブロック４０Ｊの電圧降下を抑制することができる。この場合、回路ブロック４０Ｊと共通の電力が供給される回路ブロック４０Ｉに対する電力供給は停止しない。
回路ブロック４０Ａに供給される電力の電源電圧を下げてもよい。回路ブロック４０Ａに供給される電力の電源電圧を下げることにより、回路ブロック４０Ａの消費電力が低下するため、回路ブロック４０Ａの電圧降下を抑制することができる。回路ブロック４０Ｂ又は回路ブロック４０Ｃに供給される電力の電源電圧を下げてもよいし、又は回路ブロック４０Ｂ，４０Ｃに供給される電力の電源電圧を下げてもよい。これにより、回路ブロック４０Ｂ，４０Ｃの消費電力が低下するため、回路ブロック４０Ａに供給される電力量が増加し、回路ブロック４０Ａの電圧降下を抑制することができる。
回路ブロック４０Ｉ，４０Ｊに供給される電力の電源電圧を下げてもよい。回路ブロック４０Ｉ，４０Ｊに供給される電力の電源電圧は共通であるため、回路ブロック４０Ｉ，
４０Ｊに供給される電力の電源電圧の変更は共通して行われる。回路ブロック４０Ｉ，４０Ｊに供給される電力の電源電圧を下げることにより、回路ブロック４０Ｉ，４０Ｊの消費電力が低下するため、回路ブロック４０Ｊの電圧降下を抑制することができる。回路ブロック４０Ｇ又は回路ブロック４０Ｈに供給される電力の電源電圧を下げてもよいし、又は回路ブロック４０Ｇ，４０Ｈに供給される電力の電源電圧を下げてもよい。これにより、回路ブロック４０Ｇ，４０Ｈの消費電力が低下するため、回路ブロック４０Ｊに供給される電力量が増加し、回路ブロック４０Ｊの電圧降下を抑制することができる。
回路ブロック４０Ａに供給されるクロック信号の周波数を下げてもよい。回路ブロック４０Ａに供給されるクロック信号の周波数を下げることにより、回路ブロック４０Ａの消費電力が低下するため、回路ブロック４０Ａの電圧降下を抑制することができる。回路ブロック４０Ｂ又は回路ブロック４０Ｃに対するクロック信号の供給を停止してもよいし、回路ブロック４０Ｂ，４０Ｃに対するクロック信号の供給を停止してもよい。これにより、回路ブロック４０Ｂや回路ブロック４０Ｃの消費電力が低下するため、回路ブロック４０Ａに供給される電力量が増加し、回路ブロック４０Ａの電圧降下を抑止することができる。
回路ブロック４０Ｊに供給されるクロック信号の周波数を下げてもよい。回路ブロック４０Ｉ，４０Ｊに対してクロック信号は独立して供給されるため、回路ブロック４０Ｉ，４０Ｊに供給されるクロック信号の周波数の変更は独立して行われる。回路ブロック４０Ｊに供給されるクロック信号の周波数を下げることにより、回路ブロック４０Ｊの消費電力が低下するため、回路ブロック４０Ｊの電圧降下を抑制することができる。回路ブロック４０Ｈ又は回路ブロック４０Ｉに対するクロック信号の供給を停止してもよいし、回路ブロック４０Ｈ，４０Ｉに対するクロック信号の供給を停止してもよい。回路ブロック４０Ｈ又は回路ブロック４０Ｉに供給されるクロック信号の周波数を下げてもよいし、回路ブロック４０Ｈ，４０Ｉに供給されるクロック信号の周波数を下げてもよい。これにより、回路ブロック４０Ｈや回路ブロック４０Ｉの消費電力が低下するため、回路ブロック４０Ｊに供給される電力量が増加し、回路ブロック４０Ｊの電圧降下を抑止することができる。
回路ブロック４０Ａ〜４０Ｊに対する電力供給を停止し、かつ、回路ブロック４０Ａ〜４０Ｊに対するクロック信号の供給を停止してもよい。回路ブロック４０Ａ〜４０Ｊに供給される電力の電源電圧を下げ、かつ、回路ブロック４０Ａ〜４０Ｊに供給されるクロック信号の周波数を下げてもよい。
回路ブロック４０Ａ〜４０Ｊの温度値や温度上昇量に基づいて、電源制御処理及び信号制御処理が行われてもよい。例えば、回路ブロック４０Ａの温度が過度に上昇している場合、回路ブロック４０Ａが誤作動したり、故障したりする可能性がある。回路ブロック４０Ａの温度が過度に上昇している場合、回路ブロック４０Ａに対する電力供給を停止することにより、回路ブロック４０Ａの温度上昇を抑制することができる。また、回路ブロック４０Ａの温度が過度に上昇している場合、回路ブロック４０Ａに供給されるクロック信号の周波数を下げることにより、回路ブロック４０Ａの温度上昇を抑制することができる。回路ブロック４０Ａの過度の温度上昇を抑制することにより、回路ブロック４０Ａの誤動作や故障を回避することができる。
回路ブロック４０Ａ〜４０Ｊのタイミング違反情報に基づいて、電源制御処理及び信号制御処理が行われてもよい。例えば、回路ブロック４０Ａの電圧降下によって、回路ブロック４０Ａ内のフリップフロップ間のタイミング違反が発生する場合がある。回路ブロック４０Ａ内のフリップフロップ間のタイミング違反を検出することにより、回路ブロック４０Ａの電圧降下を検出することが可能である。回路ブロック４０Ａ内のフリップフロッ
プ間のタイミング違反が発生する場合、回路ブロック４０Ｂ又は回路ブロック４０Ｃに対する電力供給を停止してもよいし、回路ブロック４０Ｂ，４０Ｃに対する電力供給を停止してもよい。回路ブロック４０Ａ内のフリップフロップ間のタイミング違反が発生する場合、回路ブロック４０Ａに供給されるクロック信号の周波数を下げてもよい。
回路ブロック４０Ａ〜４０Ｊの状態を検出する検出部を、回路ブロック４０Ａ〜４０Ｊの其々に対して設けてもよい。検出部は、回路ブロック４０の電圧降下を検出するセンサであってもよい。検出部は、回路ブロック４０の電圧降下量が所定量を越える場合、検出信号を出力するセンサであってもよい。検出部は、回路ブロック４０の温度を測定し、回路ブロック４０の温度が所定値を超える場合、検出信号を出力する温度センサであってもよい。温度センサは、例えば、ダイオードのバンドギャップを利用するタイプのセンサであってもよい。検出部は、回路ブロック４０内のフリップフロップ間でタイミング違反が発生したときに検出信号を出力してもよい。検出部は、回路ブロック４０が有する複数のフリップフロップ間のタイミング違反を検出する回路であってもよい。タイミング違反を検出する回路は、例えば、カナリアフリップフロップ回路、Razor回路等である。
図１３Ａ〜図１５Ｂは、検出部の配置例を示す図である。図１３Ａは、回路ブロック４０Ａの平面図である。図１３Ｂは、回路ブロック４０Ｅの平面図である。図１３Ａ及び図１３Ｂに示す検出部１１０の配置例では、回路ブロック４０Ａに検出部１１０を配置せず、回路ブロック４０Ｅに複数の検出部１１０を配置している。回路ブロック４０Ｅに形成された電源網７１と電源網７２との間に複数の検出部１１０が配置されている。検出部１１０の数は任意である。回路ブロック４０Ｅに少なくとも１つの検出部１１０を配置することにより、回路ブロック４０Ｅの状態を検出することが可能である。
図１４Ａは、回路ブロック４０Ｂの平面図である。図１４Ｂは、回路ブロック４０Ｆの平面図である。図１４Ａ及び図１４Ｂに示す検出部１１０の配置例では、回路ブロック４０Ｂに複数の検出部１１０を配置し、回路ブロック４０Ｆに検出部１１０を配置していない。検出部１１０の数は任意である。回路ブロック４０Ｂに少なくとも１つの検出部１１０を配置することにより、回路ブロック４０Ｂの状態を検出することが可能である。
図１５Ａは、回路ブロック４０Ｃの平面図である。図１５Ｂは、回路ブロック４０Ｇの平面図である。図１５Ａ及び図１５Ｂに示す検出部１１０の配置例では、回路ブロック４０Ｃに複数の検出部１１０を配置し、回路ブロック４０Ｇに複数の検出部１１０を配置している。検出部１１０の数は任意である。回路ブロック４０Ｃに少なくとも１つの検出部１１０を配置することにより、回路ブロック４０Ｃの状態を検出することが可能である。回路ブロック４０Ｇに少なくとも１つの検出部１１０を配置することにより、回路ブロック４０Ｇの状態を検出することが可能である。
回路ブロック４０Ａ〜４０Ｊは、パフォーマンスカウンタを備えていてもよい。パフォーマンスカウンタから回路ブロック４０Ａ〜４０Ｊの使用状況（使用回数）を読み出すことにより、電源制御処理及び信号制御処理が実行されてもよい。例えば、単位時間当たりの回路ブロック４０Ａの使用回数が閾値を越える場合、回路ブロック４０Ａの周辺に配置されている回路ブロック４０Ｂや回路ブロック４０Ｃに対する電力供給を停止してもよい。パフォーマンスカウンタの情報に基づいて、制御回路又は制御装置が電源制御処理及び信号制御処理を実行してもよいし、オペレーティングシステム（ＯＳ）又はファームウェアによって電源制御処理及び信号制御処理が実行されてもよい。ＯＳ及びファームウェアは、回路ブロック４０Ａ〜４０Ｊに記憶されていてもよいし、半導体装置１とは異なるメモリ等の記憶装置に記憶されていてもよい。
回路ブロック４０Ａ〜４０Ｊの少なくとも１つによって実行されるプログラムの情報に
基づいて、電源制御処理及び信号制御処理が行われてもよい。例えば、回路ブロック４０Ａ〜４０Ｊの少なくとも１つによって実行されるプログラムの実行フェーズ、プログラムの性質、複数のプログラムの組み合わせ等の情報に基づいて、電源制御処理及び信号制御処理が行われてもよい。
プログラムの実行フェーズについて説明する。一つのプログラムは、複数のフェーズに分割することができる。例えば、処理に必要なデータを準備する、一部のデータを計算する、メモリ内のデータへアクセスする、他のマシンが持つデータへアクセスする、単精度の演算をする、倍精度の演算をする等のフェーズがある。各フェーズは、パイプラインを用いたパイプライン処理を行うことにより、複数の処理を同時に行うことが可能であるが、データの依存関係が生じたことにより複数の処理を同時に処理することができない場合やハード資源の競合により複数の処理を同時に処理することができない場合などがある。例えば、特定の演算器を多用するフェーズが実行される場合、実行フェーズの情報に基づいて、フェーズの実行に用いられる演算器を備える回路ブロック４０の電圧降下が発生しないように、電源制御処理及び信号制御処理が行われてもよい。
プログラムの性質の情報には、プログラム毎に使用される回路ブロック４０Ａ〜４０Ｊの使用率の差に関する情報が含まれる。例えば、科学技術プログラムの演算では、倍精度の演算器の使用率が高く、単精度の演算器の使用率は低い。一方、科学技術プログラム以外のプログラムの演算では、倍精度の演算器の使用率は低い。したがって、このような性質の異なるプログラムでは実行時に使用される回路上の領域が異なるため、プログラム毎に使用される回路ブロック４０Ａ〜４０Ｊの使用率に差が生じる。例えば、回路ブロック４０Ａの使用率が高い場合、回路ブロック４０Ａの電圧降下が発生しないように、回路ブロック４０Ａの周辺に配置されている回路ブロック４０Ｂ，４０Ｃに対して電源制御処理及び信号制御処理が行われてもよい。
複数のプログラムの組み合わせの情報には、プログラム毎に使用される回路ブロック４０Ａ〜４０Ｊの競合に関する情報が含まれる。複数のプログラムが実行されるときに同じ回路ブロック４０が使用される場合、回路ブロック４０に競合が発生する。例えば、回路ブロック４０Ａで競合が発生している場合、回路ブロック４０Ａの電圧降下が発生しないように、回路ブロック４０Ａの周辺に配置されている回路ブロック４０Ｂ，４０Ｃに対して電源制御処理及び信号制御処理が行われてもよい。
上記では、半導体チップ２０の回路ブロック４０Ｉ及び半導体チップ３０の回路ブロック４０Ｊに対して共通して電力供給及び電力供給の停止が行われる例を示した。実施形態はこの例に限定されず、半導体チップ２０の回路ブロック４０Ａ〜４０Ｄの少なくとも２つに対して共通して電力供給及び電力供給の停止を行ってもよい。半導体チップ３０の回路ブロック４０Ｅ〜４０Ｈの少なくとも２つに対して共通して電力供給及び電力供給の停止を行ってもよい。
半導体装置１では、回路ブロック４０Ａ〜４０Ｈに対する電力供給を独立して行うことができ、回路ブロック４０Ｉ，４０Ｊに対する電力供給を共通して行うことができる。例えば、半導体チップ３０の回路ブロック４０Ｅに対する電力供給を停止して、半導体チップ２０の回路ブロック４０Ａに対する電力供給を行う。これにより、回路ブロック４０Ａに対して優先的に電流が流れることになり、回路ブロック４０Ａを優先的に動作させることができる。例えば、半導体チップ２０の回路ブロック４０Ａ〜４０Ｄに対する電力供給を行うことにより回路ブロック４０Ａ〜４０Ｄを動作させ、半導体チップ３０の回路ブロック４０Ｅ〜４０Ｈに対する電力供給を停止することができる。例えば、半導体チップ２０の回路ブロック４０Ｉ及び半導体チップ３０の回路ブロック４０Ｊに対する電力供給を行うことにより回路ブロック４０Ｊ，４０Ｉを動作させ、回路ブロック４０Ａ〜４０Ｈに
対する電力供給を停止することができる。
回路ブロック４０Ａ〜４０Ｈの少なくとも１つに対する電力供給の停止を行うことにより、他の回路ブロック４０や回路ブロック４０Ｉ，４０Ｊに供給される電力量を増加することができる。また、回路ブロック４０Ａ〜４０Ｈの少なくとも１つの消費電力を下げることができる。回路ブロック４０Ａ〜４０Ｈの消費電力が下がることにより、回路ブロック４０Ａ〜４０Ｈの発熱が抑制される。回路ブロック４０Ｉ，４０Ｊに対する電力供給の停止を行うことにより、回路ブロック４０Ａ〜４０Ｈに供給される電力量を増加することができる。また、回路ブロック４０Ｉ，４０Ｊの消費電力を下げることができる。回路ブロック４０Ｉ，４０Ｊの消費電力が下がることにより、回路ブロック４０Ｉ，４０Ｊの発熱が抑制される。したがって、実施形態によれば、半導体装置１に対して効率的に電力を供給することができ、半導体装置１の発熱を抑制することができる。
回路ブロック４０Ａ〜４０Ｈの少なくとも１つに対して供給される電力の電源電圧を下げることにより、他の回路ブロック４０や回路ブロック４０Ｉ，４０Ｊに供給される電力量を増加することができる。また、回路ブロック４０Ａ〜４０Ｈの少なくとも１つの消費電力を下げることができる。回路ブロック４０Ｉ，４０Ｊに供給される電力の電源電圧を下げることにより、回路ブロック４０Ａ〜４０Ｈに供給される電力量を増加することができる。また、回路ブロック４０Ｉ，４０Ｊの消費電力を下げることができる。したがって、実施形態によれば、半導体装置１に対して効率的に電力を供給することができ、半導体装置１の発熱を抑制することができる。
回路ブロック４０Ａ〜４０Ｊの少なくとも１つに対するクロック信号の供給の停止を行うことにより、他の回路ブロック４０に供給される電力量を増加することができる。回路ブロック４０Ａ〜４０Ｊの少なくとも１つに供給されるクロック信号の周波数を下げることにより、他の回路ブロック４０に供給される電力量を増加することができる。また、回路ブロック４０Ａ〜４０Ｊの少なくとも１つの消費電力を下げることができる。したがって、実施形態によれば、半導体装置１に対して効率的に電力を供給することができ、半導体装置１の発熱を抑制することができる。
１ 半導体装置
１０ 配線基板
１１ パッド
１２，１３，３１，３２ バンプ
２０，３０ 半導体チップ
２１ シリコン基板
２２ ＴＳＶ
２３，２４，３３，３４ パッド
４０Ａ〜４０Ｊ 回路ブロック
５０Ａ〜５０Ｉ 電源ドメイン
６０ クロックゲーティング回路
７０〜７２，８０，８１，９０〜９２，１００，１０１ 電源網
７３〜７６ パワーゲーティング回路
１１０ 検出部

Claims (8)

  1. 積層された複数の半導体チップと、
    前記複数の半導体チップにそれぞれ含まれる複数の回路ブロックと、
    前記複数の回路ブロックのうち、一の前記回路ブロックに対して他の前記回路ブロックとは独立して電力の供給及び電力の供給の停止を行う第１電源ドメインと、
    前記複数の回路ブロックのうち、少なくとも２つの前記回路ブロックに対して共通して電力の供給及び電力の供給の停止を行い、かつ、他の前記回路ブロックとは独立して電力の供給及び電力の供給の停止を行う第２電源ドメインと、
    を備え、
    前記複数の回路ブロックのうち、電圧降下量が所定量を超える少なくとも１つの前記回路ブロックに対する電力の供給が継続され、前記電圧降下量が前記所定量を超える少なくとも１つの前記回路ブロックとは異なる少なくとも１つの前記回路ブロックに対する電力の供給の停止が行われる、
    半導体装置。
  2. 前記複数の回路ブロックの状態に基づいて、前記第１電源ドメインにおける前記回路ブロックに対する電力の供給の停止が行われ、又は、前記第２電源ドメインにおける少なくとも２つの前記回路ブロックに対する電力の供給の停止が行われる、
    請求項１に記載の半導体装置。
  3. 前記複数の回路ブロックにそれぞれ独立してクロック信号の供給が行われ、
    前記複数の回路ブロックの状態に基づいて、少なくとも１つの前記回路ブロックに対するクロック信号の供給の停止が行われ、又は、少なくとも１つの前記回路ブロックに供給されるクロック信号の周波数を下げる制御が行われる、
    請求項１又は２に記載の半導体装置。
  4. 前記複数の回路ブロックの状態を検出する複数の検出部を備える、
    請求項２又は３に記載の半導体装置。
  5. 少なくとも１つの前記回路ブロックによって実行されるプログラムの情報に基づいて、
    前記第１電源ドメインにおける少なくとも１つの前記回路ブロックに対する電力の供給の停止が行われ、又は、前記第２電源ドメインにおける少なくとも２つの前記回路ブロックに対する電力の供給の停止が行われる、
    請求項１から４の何れか一項に記載の半導体装置。
  6. 前記複数の回路ブロックにそれぞれ独立してクロック信号の供給が行われ、
    少なくとも１つの前記回路ブロックによって実行されるプログラムの情報に基づいて、少なくとも１つの前記回路ブロックに対するクロック信号の供給の停止が行われ、又は、少なくとも１つの前記回路ブロックに供給されるクロック信号の周波数を下げる制御が行われる、
    請求項１から５の何れか一項に記載の半導体装置。
  7. 前記第１電源ドメインでは、少なくとも１つの前記回路ブロックに対して供給される電力の電源電圧と、他の前記回路ブロックに対して供給される電力の電源電圧とが独立して制御され、
    前記第２電源ドメインでは、少なくとも２つの前記回路ブロックに対して供給される電力の電源電圧が共通して制御され、
    前記複数の回路ブロックの状態に基づいて、前記第１電源ドメインにおける少なくとも１つの前記回路ブロックに対して供給される電力の電源電圧を下げる制御が行われ、又は、前記第２電源ドメインにおける少なくとも２つの前記回路ブロックに対して供給される電力の電源電圧を下げる制御が行われる、
    請求項１から６の何れか一項に記載の半導体装置。
  8. 積層された複数の半導体チップと、前記複数の半導体チップにそれぞれ含まれる複数の回路ブロックとを有する半導体装置の制御方法において、
    前記半導体装置が有する第１電源ドメインが、前記複数の回路ブロックのうち、一の前記回路ブロックに対して他の前記回路ブロックとは独立して電力の供給及び電力の供給の停止を行い、
    前記半導体装置が有する第２電源ドメインが、前記複数の回路ブロックのうち、少なくとも２つの前記回路ブロックに対して共通して電力の供給及び電力の供給の停止を行い、かつ、他の前記回路ブロックとは独立して電力の供給及び電力の供給の停止を行い、
    前記複数の回路ブロックのうち、電圧降下量が所定量を超える少なくとも１つの前記回路ブロックに対する電力の供給が継続され、前記電圧降下量が前記所定量を超える少なくとも１つの前記回路ブロックとは異なる少なくとも１つの前記回路ブロックに対する電力の供給の停止が行われる、
    半導体装置の制御方法。
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