JP6662402B2 - 表示ドライバー、電気光学装置及び電子機器 - Google Patents

Description

本発明は、表示ドライバー、電気光学装置及び電子機器等に関する。

液晶表示装置等の電気光学装置では、表示ドライバーが電気光学パネルを駆動することで画素にデータ電圧を書き込む。電気光学パネルには、その長辺に沿って複数の画像信号入力端子が設けられている。例えば、水平方向の画素数が３８４０画素の４Ｋパネルを、マルチ数８のデマルチプレクス駆動で駆動する場合、４８０個の画像信号入力端子が長辺に沿って設けられる。この画像信号入力端子に画像信号を供給するために、表示ドライバーＩＣは細長い長方形になっており、その長辺が電気光学パネルの長辺に対向するように基板に実装される。例えば、電気光学パネルに接続されるフレキシブル基板に表示ドライバーＩＣが実装される。

４Ｋパネル等の端子数が多い電気光学パネルを駆動する場合には、複数の表示ドライバーを用いて電気光学パネルを駆動する。例えば２つの表示ドライバーを用いる場合、フレキシブル基板を２枚重ねて電気光学パネルに接続し、各々のフレキシブル基板に１つずつ表示ドライバーＩＣを実装する。こうすると、表示ドライバーの画像信号出力端子の数に対して２倍の入力数をもつ電気光学パネルを駆動できる。例えば特許文献１には、複数の表示ドライバーを用いて電気光学パネルを駆動する技術が開示されている。

特開２０１０−９１８２５号公報

表示ドライバーは、ゲートアレイ回路とラインラッチ回路とマルチプレクサーとＤ／Ａ変換回路とアンプ回路とを含む。ゲートアレイ回路は、１つのマルチプレクサーに対応した表示データを１回のデータ出力において出力し、これを時分割に繰り返して１ライン分の表示データをラインラッチ回路に出力する。例えば１画素の表示データが１２ビットであり、マルチ数８のデマルチプレクス駆動を行う場合、１回のデータ出力は９６ビットとなる。９６ビットを送信する９６本の信号線は、ラインラッチ回路の長辺方向、即ち表示ドライバーＩＣの長辺方向に沿って配線される。この長辺方向に沿った９６本の信号線に対して、ゲートアレイ回路の左右から９６本の信号線が回り込んで接続される。

上記の構成では、ラインラッチ回路がゲートアレイ回路とは別にレイアウト配置されているため、ゲートアレイ回路の左右から多数の信号線が回り込んでラインラッチ回路に接続されている。この回り込む配線のレイアウト領域は、表示ドライバーＩＣの長辺の長さを増大させる一因となっている。

本発明の一態様は、電気光学パネルを駆動する第１〜第ｍのアンプ回路（ｍは２以上の整数）と、前記第１〜第ｍのアンプ回路に対して第１〜第ｍのＤ／Ａ変換電圧を出力する第１〜第ｍのＤ／Ａ変換回路と、ロジック回路と、前記第１〜第ｍのＤ／Ａ変換回路と前記ロジック回路とを接続する第１〜第ｍの信号線群と、を含み、前記第１〜第ｍのアンプ回路は、第１の方向に沿って配置され、前記第１〜第ｍのＤ／Ａ変換回路は、前記第１〜第ｍのアンプ回路の前記第１の方向に直交する第２の方向側において、前記第１の方向に沿って配置され、前記ロジック回路は、前記第１〜第ｍのＤ／Ａ変換回路の前記第２の方向側に配置され、各表示データがｋビットである第１〜第ｎの表示データ（ｎ、ｋは２以上の整数）を時分割に前記第１〜第ｍの信号線群の第ｉの信号線群（ｉは１以上ｍ以下の整数）を介して前記第１〜第ｍのＤ／Ａ変換回路の第ｉのＤ／Ａ変換回路に出力する表示ドライバーに関係する。

また本発明の一態様では、前記ロジック回路は、前記第１〜第ｎの表示データをラッチし、ラッチした前記第１〜第ｎの表示データを時分割に出力してもよい。

また本発明の一態様では、前記ロジック回路は、自動配置配線されたゲートアレイ回路、又はスタンダードセルアレイ回路であってもよい。

また本発明の一態様では、前記ロジック回路は、前記第１〜第ｎの表示データの各々を上位側ビットデータと下位側ビットデータに分割し、前記上位側ビットデータと前記下位側ビットデータを時分割に出力してもよい。

また本発明の一態様では、前記ロジック回路は、前記第１〜第ｎの表示データの第ｊの表示データ（ｊは１以上ｎ以下の整数）に基づくオーバードライブ演算を行い、オーバードライブ演算により得られたオーバードライブ用の表示データと、前記第ｊの表示データとを時分割に出力してもよい。

また本発明の一態様では、前記ロジック回路は、前記オーバードライブ用の表示データ及び前記第ｊの表示データの各々を上位側ビットデータと下位側ビットデータに分割し、前記オーバードライブ用の表示データの上位側ビットデータ及び下位側ビットデータと、前記第ｊの表示データの下位側ビットデータとを時分割に出力してもよい。

また本発明の一態様では、前記ロジック回路は、前記第ｉのＤ／Ａ変換回路の制御信号を前記第ｉの信号線群を介して前記第ｉのＤ／Ａ変換回路に出力し、前記第ｉの信号線群は、前記第１〜第ｎの表示データを伝送する信号線と、前記制御信号を伝送する信号線と、を有してもよい。

また本発明の一態様では、前記第ｉのＤ／Ａ変換回路は、前記第１〜第ｎの表示データに基づく演算処理を行う演算回路を有し、前記制御信号は、前記演算回路を制御する信号であってもよい。

また本発明の一態様では、前記第ｉのＤ／Ａ変換回路は、前記ロジック回路からの表示データをラッチするラッチ回路を有し、前記制御信号は、前記ラッチ回路のラッチ信号であり、前記ロジック回路は、前記第１〜第ｎの表示データの第ｐの表示データ（ｐは１以上ｎ以下の整数）及び前記第ｐの表示データをラッチさせる前記ラッチ信号を出力し、前記第ｐの表示データの次の第ｑの表示データ（ｑは１以上ｎ以下でｑ≠ｐの整数）が前記第ｐの表示データと同じとき、前記第ｑの表示データをラッチさせる前記ラッチ信号を出力しなくてもよい。

また本発明の一態様では、前記第ｉの信号線群の各信号線は、前記第２の方向に沿って配線されてもよい。

また本発明の他の態様は、上記のいずれかに記載の表示ドライバーと、前記電気光学パネルと、を含む電気光学装置に関係する。

また本発明の更に他の態様は、上記のいずれかに記載の表示ドライバーを含む電子機器に関係する。

ラインラッチ回路をゲートアレイ回路の外部に設けた場合における表示ドライバーのレイアウト構成例。 ラインラッチ回路をゲートアレイ回路の外部に設けた場合における表示ドライバーのレイアウト構成例。 本実施形態における表示ドライバーのレイアウト構成例。 本実施形態におけるロジック回路の機能ブロック図。 ロジック回路の動作を説明するタイミングチャート。 ロジック回路の動作を説明するタイミングチャート。 Ｄ／Ａ変換回路及び信号線群の第１の詳細な構成例の機能ブロック図。 ロジック回路及びＤ／Ａ変換回路の動作を説明する第１のタイミングチャート。 演算回路の第１の詳細な構成例。 演算回路の第２の詳細な構成例。 ロジック回路及びＤ／Ａ変換回路の動作を説明する第２のタイミングチャート。 ロジック回路及びＤ／Ａ変換回路の動作を説明する第３のタイミングチャート。 ロジック回路及びＤ／Ａ変換回路の動作を説明する第４のタイミングチャート。 Ｄ／Ａ変換回路及び信号線群の第２の詳細な構成例の機能ブロック図。 電気光学装置の構成例。 電子機器の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．表示ドライバー
図１、図２は、ラインラッチ回路をゲートアレイ回路の外部に設けた場合における表示ドライバー４００のレイアウト構成例である。図１、図２には、半導体チップを厚み方向から平面視したときのレイアウト配置を示す。

図１に示すように、表示ドライバー４００の半導体チップは長方形である。半導体チップの長辺方向を方向Ｄ１とし、半導体チップの短辺方向を方向Ｄ２とする。表示ドライバー４００は、アナログ回路ＡＮＢと、アナログ回路ＡＮＢの方向Ｄ２側（第２の方向側）に配置されるラインラッチ回路ＬＴＢと、ラインラッチ回路ＬＴＢの方向Ｄ２側に配置されるゲートアレイ回路ＧＡＢと、を含む。

アナログ回路ＡＮＢ、ラインラッチ回路ＬＴＢ及びゲートアレイ回路ＧＡＢの長辺は、方向Ｄ１に沿った辺であり、その長辺の長さはほぼ同一である。以下、方向Ｄ１における長さを横幅とも呼ぶ。ゲートアレイ回路ＧＡＢとラインラッチ回路ＬＴＢは、配線領域ＷＡ１、ＷＡ２に配線された信号線によって接続されている。この信号線は、ゲートアレイ回路ＧＡＢの短辺からラインラッチ回路ＬＴＢの短辺へ回り込むように配線されている。このため、配線領域ＷＡ１、ＷＡ２の横幅をＨＷとすると、表示ドライバー４００の横幅ＬＳＷは、ゲートアレイ回路ＧＡＢ等の横幅よりも２×ＨＷだけ長くなる。

図２には、１出力に対応して設けられる回路ブロックのレイアウト構成例である。１出力とは、１つの画像信号出力端子に画像信号を出力することである。図２では１ブロックだけ示すが、実際には出力数の回路ブロックが方向Ｄ１に沿って並ぶ。なお、以下ではデマルチプレクス駆動におけるマルチ数が８である場合を例にとって説明する。

アンプ回路ＡＰとＤ／Ａ変換回路ＤＡは図１のアナログ回路ＡＮＢに含まれ、マルチプレクサーＭＸとラッチ回路ＬＴ１〜ＬＴ８とシフトレジスターＳＲは図１のラインラッチ回路ＬＴＢに含まれる。ゲートアレイ回路ＧＡＢは全出力に対して１つである。ラッチ回路ＬＴ１〜ＬＴ８の各々は、１画素の表示データを保持する。１画素の表示データを例えば１２ビットとすると、ラッチ回路ＬＴ１〜ＬＴ８は９６ビットのデータを保持する。ラッチ回路ＬＴ１〜ＬＴ８の上には、９６本の信号線を含む信号線群ＷＧが方向Ｄ１に沿って配線されている。この信号線群ＷＧはゲートアレイ回路ＧＡＢに接続されている。

シフトレジスターＳＲはラッチ信号を隣のシフトレジスターに順次に送っていく。シフトレジスターＳＲがラッチ信号をラッチしたとき、ラッチ回路ＬＴ１〜ＬＴ８が９６本の信号線から表示データをラッチする。マルチプレクサーＭＸは、ラッチ回路ＬＴ１〜ＬＴ８を１つずつ選択し、８つの表示データを時分割に出力する。Ｄ／Ａ変換回路ＤＡが時分割の表示データをＤ／Ａ変換し、アンプ回路ＡＰがＤ／Ａ変換電圧をバッファリング又は増幅して画像信号出力端子に出力する。

以上の例では、１出力に対して９６ビットの表示データをラッチする必要があるため、９６本の信号線が必要である。この信号線群ＷＧの縦幅をＬＨＷとする。例えば配線間隔を１ｕｍとした場合、ＬＨＷは約１００ｕｍになる。仮に信号線群ＷＧを方向Ｄ２に沿って配線した場合、１出力に対応した回路ブロックの横幅ＢＰＴとして１００ｕｍが必要になる。しかし、表示ドライバーＩＣの横幅ＬＳＷを小さくするためには、１出力に対応した回路ブロックの横幅ＢＰＴを出来るだけ小さくする必要がある。

このように、信号線群ＷＧを方向Ｄ１に沿って配線したことで、ゲートアレイ回路ＧＡＢと信号線群ＷＧを接続するために、図１で説明した配線領域ＷＡ１、ＷＡ２が必要となる。配線領域ＷＡ１、ＷＡ２の横幅ＨＷは、信号線群ＷＧの信号線数が増えるほど広くなり、表示ドライバーＩＣの横幅ＬＳＷが大きくなってしまう。

例えば、フレキシブル基板等への実装を考えると、表示ドライバーＩＣの長辺の長さＬＳＷは電気光学パネルの長辺の長さと同程度であることが望ましい。このため４Ｋパネル等の高精細な電気光学パネルを駆動する場合には、２枚のフレキシブル基板を重ねて電気光学パネルに接続し、フレキシブル基板の各々に表示ドライバーＩＣを実装する。例えば、これを１つの表示ドライバーＩＣに集約しようとした場合、上記の配線レイアウト領域が問題となり、表示ドライバーＩＣの長辺の長さＬＳＷを電気光学パネルの長辺の長さと同程度にすることが困難となる。

或いは、近年では高フレームレート化や高精細化が進んでいる。フレームレートを２倍にするとゲートアレイ回路ＧＡＢからラインラッチ回路ＬＴＢへの転送レートが２倍になるが、信号遅延が間に合わない場合には信号線数を２倍にして転送レートを下げる必要がある。或いは、電気光学パネルを高精細化した場合には、マルチ数を増やすか転送レートを上げる必要がある。マルチ数を増やす場合には、その分だけ信号線数が増え、転送レートを上げた場合には、フレームレートの場合と同様に信号線数が増える。高精細化すると出力数が増えるため、アナログ回路ＡＮＢの横幅が増加し、更に配線領域ＷＡ１、ＷＡ２の横幅ＨＷが増加することで、表示ドライバーＩＣの横幅ＬＳＷを電気光学パネルの横幅に合わせることが難しくなる。

図３は、本実施形態における表示ドライバー１００のレイアウト構成例である。また図４は、本実施形態におけるロジック回路１０の機能ブロック図である。

図３には、半導体チップを厚み方向から平面視したときのレイアウト配置を示す。図３において実線の四角は回路の配置領域を示す。配置領域は、回路を構成する回路素子が配置される領域である。回路素子は例えばトランジスターや抵抗、キャパシター等であり、それらを構成する拡散領域やポリシリコン、金属配線、コンタクト等が配置される領域が配置領域である。

図３に示すように、表示ドライバー１００は、アンプ回路ＡＰ１〜ＡＰｍ（第１〜第ｍのアンプ回路（ｍは２以上の整数））と、Ｄ／Ａ変換回路ＤＡ１〜ＤＡｍ（第１〜第ｍのＤ／Ａ変換回路）と、ロジック回路１０と、信号線群ＧＨ１〜ＧＨｍ（第１〜第ｍの信号線群）と、を含む。

アンプ回路ＡＰ１〜ＡＰｍは、電気光学パネルを駆動する。アンプ回路ＡＰ１〜ＡＰｍは、方向Ｄ１（第１の方向）に沿って配置される。即ち、アンプ回路ＡＰｓの方向Ｄ１側にアンプ回路ＡＰｓ＋１が隣り合って配置される。ｓは１以上ｍ−１以下の整数である。

Ｄ／Ａ変換回路ＤＡ１〜ＤＡｍは、アンプ回路ＡＰ１〜ＡＰｍに対して第１〜第ｍのＤ／Ａ変換電圧を出力する。Ｄ／Ａ変換回路ＤＡ１〜ＤＡｍは、アンプ回路ＡＰ１〜ＡＰｍの方向Ｄ２側において、方向Ｄ１に沿って配置される。即ち、Ｄ／Ａ変換回路ＤＡｉ（第ｉのＤ／Ａ変換回路）はアンプ回路ＡＰｉ（第ｉのアンプ回路）の方向Ｄ２側に配置され、Ｄ／Ａ変換回路ＤＡｉがアンプ回路ＡＰｉに対して第ｉのＤ／Ａ変換電圧を出力する。アンプ回路ＡＰｉは、第ｉのＤ／Ａ変換電圧を増幅又はバッファリングして画像信号を出力する。なお、方向Ｄ１は表示ドライバー１００の長辺に沿った方向であり、方向Ｄ２は表示ドライバー１００の短辺に沿った方向であり、方向Ｄ２は方向Ｄ１に直交する方向である。

信号線群ＧＨ１〜ＧＨｍは、Ｄ／Ａ変換回路ＤＡ１〜ＤＡｍとロジック回路１０とを接続する。即ち、信号線群ＧＨｉ（第ｉの信号線群（ｉは１以上ｍ以下の整数））は、Ｄ／Ａ変換回路ＤＡｉの第２方向側に設けられ、Ｄ／Ａ変換回路ＤＡｉとロジック回路１０とを接続する。

ロジック回路１０は、Ｄ／Ａ変換回路ＤＡ１〜ＤＡｍの方向Ｄ２側に配置され、第１〜第ｎの表示データ（ｎ、ｋは２以上の整数）を時分割に信号線群ＧＨｉを介してＤ／Ａ変換回路ＤＡｉに出力する。第１〜第ｎの表示データの各々は、ｋビットのデータである。ｎはデマルチプレクス駆動におけるマルチ数である。ｔを２≦ｔ≦ｋの整数としたとき、信号線群ＧＨｉは少なくともｔ本の信号線を含む。ｔは時分割の分割数で決まっており、例えば分割数がｎの場合にはｔ＝ｋとなる。なお、以下ではｎ＝８、ｋ＝１２を例に説明する。

本実施形態によれば、第１〜第８の表示データが時分割に信号線群ＧＨｉを介してロジック回路１０からＤ／Ａ変換回路ＤＡｉに出力される。１画素の表示データは１２ビットなので、第１〜第８の表示データは９６ビットであるが、それが時分割に出力されることで信号線群ＧＨｉの信号線数を９６本より少なくできる。例えばロジック回路１０が１２ビットずつ時分割に出力する場合、信号線群ＧＨｉは１２本の信号線を含んでいればよい。これにより、信号線群ＧＨｉの配線領域の横幅を、Ｄ／Ａ変換回路ＤＡｉ及びアンプ回路ＡＰｉの横幅よりも狭くでき、Ｄ／Ａ変換回路ＤＡｉとロジック回路１０の間に信号線群ＧＨｉを配置することが可能となる。即ち、図１のような配線領域ＷＡ１、ＷＡ２を設ける必要がなくなり、表示ドライバー１００の横幅を短縮できる。

また本実施形態では、信号線群ＧＨｉの各信号線は、方向Ｄ２に沿って配線される。即ち、信号線の一端はＤ／Ａ変換回路ＤＡｉに接続されており、Ｄ／Ａ変換回路ＤＡｉから方向Ｄ２に沿って信号線が延び、信号線の他端がロジック回路１０に接続される。信号線群ＧＨｉは、方向Ｄ２に沿った信号線を複数含んでおり、その複数の信号線が方向Ｄ１に沿って並んで配置されている。

このように、信号線群ＧＨｉの各信号線が方向Ｄ２に沿って配線されることで、図１のような配線領域ＷＡ１、ＷＡ２を設ける必要がなくなり、表示ドライバー１００の横幅を短縮できる。

図４に示すように、ロジック回路１０は制御回路２０とラッチ回路３０とマルチプレクサー４０と出力制御回路５０とを含む。なお出力制御回路５０は省略されてもよい。ここで、図４は機能ブロック図を示すものであり、各回路がレイアウトにおいて分離されているとは限らない。

図５、図６は、ロジック回路１０の動作を説明するタイミングチャートである。図５に示すように、制御回路２０は表示データＰＤＴ１〜ＰＤＴ８（第１〜第８の表示データ）を出力する。例えば表示データＰＤＴ１として、１水平走査期間において表示データＤ１＿１、Ｄ１＿２、・・・、Ｄ１＿ｍが時分割に出力される。表示データＤ１＿１、Ｄ１＿２、・・・、Ｄ１＿ｍの各々は、１画素分の表示データであり、１２ビットの表示データである。

また制御回路２０は、ラッチ信号ＳＬＴ１〜ＳＬＴｍを出力する。ラッチ信号ＳＬＴ１〜ＳＬＴｍには、１水平走査期間において順次にパルス信号が発生する。ラッチ信号ＳＬＴ１の立ち下がりエッジでラッチ回路３０が表示データＤ１＿１〜Ｄ８＿１を保持データＬＬＱ１としてラッチする。表示データＤ１＿１〜Ｄ８＿１は、デマルチプレクス駆動において時分割駆動される８画素分の表示データである。同様に、ラッチ信号ＳＬＴ２、・・・、ＳＬＴｍの立ち下がりエッジでラッチ回路３０が表示データＤ１＿２〜Ｄ８＿２、・・・、Ｄ１＿ｍ〜Ｄ８＿ｍを保持データＬＬＱ２、・・・、ＬＬＱｍとしてラッチする。

図４に示すように制御回路２０はアドレス生成回路２１とアドレスデコーダー２２を有する。ラッチ回路３０は第１〜第ｍのラッチ群を含んでおり、アドレス生成回路２１は、いずれのラッチ群に表示データＰＤＴ１〜ＰＤＴ８をラッチさせるかを指定するアドレスを生成する。アドレスデコーダー２２は、アドレスをデコードし、そのデコード結果に基づいてラッチ信号ＳＬＴ１〜ＳＬＴｍを生成する。即ち、アドレスが指定するラッチ群に対応したラッチ信号にパルス信号を発生させる。このようにして、第１〜第ｍのラッチ群に保持データＬＬＱ１〜ＬＬＱｍがラッチされる。

制御回路２０は、ラッチイネーブル信号ＥＬＬをマルチプレクサー４０に対して出力する。マルチプレクサー４０はラッチ回路を有しており、ラッチイネーブル信号ＥＬＬの立ち下がりエッジで保持データＬＬＱ２、・・・、ＬＬＱｍをラッチする。即ち、表示データＤ１＿１〜Ｄ８＿１、Ｄ１＿２〜Ｄ８＿２、・・・、Ｄ１＿ｍ〜Ｄ８＿ｍをラッチする。このラッチした保持データをＭＸＬ１＿１〜ＭＸＬ８＿１、ＭＸＬ１＿２〜ＭＸＬ８＿２、・・・、ＭＸＬ１＿ｍ〜ＭＸＬ８＿ｍとする。

図６に示すように、制御回路２０は、マルチプレクサー４０に対して選択信号ＳＥＬ１〜ＳＥＬ８を出力する。選択信号ＳＥＬ１〜ＳＥＬ８は、水平走査期間において順次にアクティブとなる。図６ではハイレベルがアクティブである。なお、デマルチプレクス駆動においてローテーションを行う場合には、選択信号ＳＥＬ１〜ＳＥＬ８がアクティブとなる順番はローテーション処理によって決まる。マルチプレクサー４０は、選択信号ＳＥＬ１がアクティブである期間においてＭＸＬ１＿１〜ＭＸＬ１＿ｍを選択する。これにより表示データＤ１＿１〜Ｄ１＿ｍが出力データＭＸＱ１〜ＭＸＱｍとして出力される。同様に、マルチプレクサー４０は、選択信号ＳＥＬ２、・・・、ＳＥＬ８がアクティブである期間においてＭＸＬ２＿１〜ＭＸＬ２＿ｍ、・・・、ＭＸＬ８＿１〜ＭＸＬ８＿ｍを選択する。これにより表示データＤ２＿１〜Ｄ２＿ｍ、・・・、Ｄ８＿１〜Ｄ８＿ｍが出力データＭＸＱ１〜ＭＸＱｍとして出力される。

出力制御回路５０は、マルチプレクサー４０の出力データＭＸＱ１〜ＭＸＱｍに対して例えば演算処理や時分割処理を行い、その結果を表示データＤＱ１〜ＤＱｍとして出力する。即ち、出力データＭＸＱｉに対して例えば演算処理や時分割処理を行い、処理後のデータを表示データＤＱｉとして信号線群ＧＨｉを介してＤ／Ａ変換回路ＤＡｉに出力する。出力制御回路５０が演算処理を行う場合、出力制御回路５０は演算回路５２を含むことができる。後述するように、演算回路５２は例えばグレーコード化処理やオーバードライブ演算等を行う。制御回路２０は、出力制御回路５０に対して制御信号ＳＣＵを出力する。制御信号ＳＣＵは、例えば時分割タイミングを制御する信号である。

なお、出力制御回路５０を省略し、マルチプレクサー４０の出力データＭＸＱ１〜ＭＸＱｍを表示データＤＱ１〜ＤＱｍとして出力してもよい。また出力制御回路５０の演算回路５２を省略し、それに相当する演算回路をＤ／Ａ変換回路側に設けてもよい。

以上の実施形態によれば、ロジック回路１０は、表示データをラッチし、そのラッチした表示データを時分割に出力する。表示データＤＱｉを例にとると、制御回路２０がＰＤＴ１〜ＰＤＴ８＝Ｄ１＿ｉ〜Ｄ８＿ｉを出力し、ラッチ回路３０がＬＬＱｉ＝Ｄ１＿ｉ〜Ｄ８＿ｉをラッチする。マルチプレクサー４０は、Ｄ１＿ｉ〜Ｄ８＿ｉを時分割に選択し、その時分割データを出力データＭＸＱｉとして出力する。出力制御回路５０が出力データＭＸＱｉを処理し、表示データＤＱｉを出力する。

本実施形態によれば、ロジック回路１０が信号線群ＧＨｉを介して出力するデータは表示データＤＱｉである。表示データＤＱｉはＤ１＿ｉ〜Ｄ８＿ｉを時分割に選択したデータなので１２ビットである。或いは、出力制御回路５０が更に時分割する場合には１２ビットより少ないビット数となる。これにより、信号線群ＧＨｉは１２本又はそれ以下の信号線を含む信号線群となり、その配線領域の幅をＤ／Ａ変換回路ＤＡｉの横幅以下にできる。

また本実施形態では、ロジック回路１０は、自動配置配線されたゲートアレイ回路、又はスタンダードセルアレイ回路である。具体的には、ロジック回路１０は、ロジック素子と、ロジック素子の間を接続する信号線とを含み、そのロジック素子及び信号線によって機能が実現されている。ロジック素子は例えばＡＮＤ素子やＯＲ素子等の論理演算素子、或いはフリップフロップ回路等の記憶素子である。自動配置配線されたゲートアレイ回路は、ロジックゲートが自動的に配置され、且つ信号線が自動的に配線されたアレイ回路である。また、スタンダードセルアレイ回路において、ロジック素子は標準化されたセルになっている。スタンダードセルアレイ回路は、配置されたロジック素子に対して信号線が自動的に配線されたアレイ回路である。

本実施形態によれば、図１のラインラッチ回路ＬＴＢに相当する図４のラッチ回路３０及びマルチプレクサー４０が、ゲートアレイ回路又はスタンダードセルアレイ回路によって実現される。従来は、ラインラッチ回路をゲートアレイ回路に含めると、信号遅延を考慮してロジック素子のトランジスターサイズが大きくなり、チップ面積が増加する問題があった。このため、ラインラッチ回路をゲートアレイ回路とは別にレイアウト配置することでレイアウト面積を削減していた。しかし、プロセス技術の進展により、ラインラッチ回路をゲートアレイ回路に含めてもチップ面積を抑えることが可能となってきた。本実施形態ではラッチ回路３０及びマルチプレクサー４０をゲートアレイ回路又はスタンダードセルアレイ回路に含めることで、信号線群ＧＨｉをロジック回路１０とＤ／Ａ変換回路ＤＡｉの間に配線することが可能となっている。

２．詳細な構成例
図７は、Ｄ／Ａ変換回路ＤＡｉ及び信号線群ＧＨｉの第１の詳細な構成例の機能ブロック図である。Ｄ／Ａ変換回路ＤＡｉは、Ｄ／Ａ変換器ＤＨＫとラッチ回路ＬＫＲとを含む。また信号線群ＧＨｉは信号線群ＤＨと信号線ＳＨとを含む。

信号線群ＤＨは、表示データＤＱｉを伝送する信号線で構成される。具体的には、表示データＤＱｉの１ビットを１本の信号線で伝送するので、信号線群ＤＨは、表示データＤＱｉのビット数と同じ本数の信号線で構成される。信号線ＳＨは、ラッチ回路ＬＫＲのラッチ信号を制御信号として伝送する。例えばロジック回路１０が図６のＭＸＱｉをＤＱｉとして出力する場合、ロジック回路１０は信号線群ＤＨを介してＤ１＿ｉ、Ｄ２＿ｉ、・・・、Ｄ８＿ｉを順次に出力すると共に、信号線ＳＨを介してラッチ信号を出力する。ラッチ回路ＬＫＲは、ラッチ信号に基づいてＤ１＿ｉをラッチし、そのラッチしたＤ１＿ｉをＤ／Ａ変換器ＤＨＫに出力する。次に、同様にしてＤ２＿ｉ、・・・、Ｄ８＿ｉを順次にラッチし、そのラッチしたＤ２＿ｉ、・・・、Ｄ８＿ｉを順次にＤ／Ａ変換器ＤＨＫに出力する。なお、信号線群ＧＨｉは、上記制御信号以外の制御信号を伝送する信号線を更に含んでもよい。例えばアンプ回路ＡＰｉの制御信号を伝送する信号線を更に含んでもよい。

本実施形態によれば、信号線群ＧＨｉがＤ／Ａ変換回路ＤＡｉの制御信号を含むことができる。即ち、Ｄ／Ａ変換回路ＤＡｉとロジック回路１０の間に配置される信号線群ＧＨｉを介して、表示データＤＱｉ及びＤ／Ａ変換回路ＤＡｉの制御信号を伝送することができる。

図８は、ロジック回路１０及びＤ／Ａ変換回路ＤＡｉの動作を説明する第１のタイミングチャートである。図８では、マルチプレクサー４０が出力データＭＸＱｉとして１２ビットの表示データＤ１＿ｉ［１１：０］を出力するときを例にとって説明する。

出力制御回路５０は、表示データＤ１＿ｉ［１１：０］の上位側ビットデータＤ１＿ｉ［１１：６］と下位側ビットデータＤ１＿ｉ［５：０］を時分割に出力する。ＤＱｉは６ビットのデータとなり、図７の信号線群ＤＨは６本の信号線で構成される。出力制御回路５０は、Ｄ／Ａ変換回路ＤＡｉのラッチ回路ＬＫＲに対してラッチ信号ＬＳＤＡ１、ＬＳＤＡ２を出力する。ラッチ回路ＬＫＲは、ラッチ信号ＬＳＤＡ１に基づいて上位側ビットデータＤ１＿ｉ［１１：６］をラッチし、ラッチ信号ＬＳＤＡ２に基づいて下位側ビットデータＤ１＿ｉ［５：０］をラッチする。これによりラッチ回路ＬＫＲが表示データＤ１＿ｉ［１１：０］を保持することになる。図７の信号線ＳＨは例えばラッチ信号ＬＳＤＡ１を伝送し、信号線群ＧＨｉは、ラッチ信号ＬＳＤＡ２を伝送する信号線を更に含む。以下、同様に出力制御回路５０が表示データＤ２＿ｉ、・・・、Ｄ８＿ｉの上位側ビットデータと下位側ビットデータを時分割に出力し、ラッチ回路ＬＫＲが表示データＤ２＿ｉ、・・・、Ｄ８＿ｉの上位側ビットデータと下位側ビットデータをラッチする。

本実施形態によれば、ロジック回路１０は、表示データＤ１＿ｉ〜Ｄ８＿ｉの各々を上位側ビットデータと下位側ビットデータに分割し、その上位側ビットデータと下位側ビットデータを時分割に出力する。ここで、上位側ビットデータは表示データのＭＳＢを含む所定ビットのデータであり、下位側ビットデータは表示データのＬＳＢを含む所定ビットのデータである。

このようにすれば、表示データＤＱｉを伝送する信号線群ＤＨの本数を１２本／２＝６本に削減できるので、信号線群ＧＨｉの配線領域の横幅を更に狭くできる。例えば画像信号の出力数を増やした場合、表示ドライバー１００の横幅を維持しようとすると、Ｄ／Ａ変換回路１個あたりの横幅は狭くなる。本実施形態によれば、信号線群ＧＨｉの本数が削減されるので、横幅が狭いＤ／Ａ変換回路にも対応できる。

図９は、演算回路５２の第１の詳細な構成例である。なお図９では表示データのビット数を８とする。即ちｋ＝８とする。

図９の演算回路５２はグレーコード化処理を行う。具体的には、演算回路５２は排他的論理和回路ＥＸＲ１〜ＥＸＲ７を含む。マルチプレクサー４０の出力データをＭＸＱｉ［７：０］とし、演算回路５２の出力データをＣＵＱｉ［７：０］とする。排他的論理和回路ＥＸＲａはＭＸＱｉ［ａ−１］とＭＸＱｉ［ａ］の排他的論理和を求め、その結果をＣＵＱｉ［ａ−１］として出力する。ａは１以上７以下の整数である。なお、ＣＵＱｉ［７］＝ＭＸＱｉ［７］である。出力制御回路５０は、例えばＤＱｉ［７：０］＝ＣＵＱｉ［７：０］を出力する。或いは、図８のようにＣＵＱｉ［７：０］を上位側ビットデータと下位側ビットデータに分割し、時分割に出力する。

図１０は、演算回路５２の第２の詳細な構成例である。また図１１は、ロジック回路１０及びＤ／Ａ変換回路ＤＡｉの動作を説明する第２のタイミングチャートである。なお、ここでは表示データのビット数を１２とする。即ちｋ＝１２とする。

図１０に示すように、演算回路５２は加算データ出力回路５４と加算回路５６とを含む。加算データ出力回路５４は、マルチプレクサー４０の出力データＭＸＱｉ［１１：０］に基づいて加算データＡＤＤ［４：０］を出力する。制御回路２０はオーバードライブ演算のイネーブル信号ＯＤＥＮを出力する。このイネーブル信号ＯＤＥＮは図４の制御信号ＳＣＵに対応する。ＯＤＥＮがイネーブルの場合、加算データ出力回路５４はゼロでない加算データＡＤＤ［４：０］を出力し、ＥＤＥＮがディセーブルの場合、加算データＡＤＤ［４：０］＝０を出力する。なお、ここでは加算データを５ビットとしているが、加算データのビット数はこれに限定されない。加算回路５６は、ＭＸＱｉ［１１：０］とＡＤＤ［４：０］とを加算し、その結果を出力データＣＵＱｉ［１１：０］として出力する。

図１１には、ＭＸＱｉ＝Ｄ２＿ｉであるときのタイミングチャートを示す。図１１では、データのビット構成を表す［１１：０］等を省略している。また図１１では、イネーブル信号ＯＤＥＮのハイレベルがイネーブルに対応する。加算データ出力回路５４は、Ｄ２＿ｉの前のＤ１＿ｉが入力されたときにＤ１＿ｉを保持し、Ｄ２＿ｉが入力されたときに、Ｄ２＿ｉ−Ｄ１＿ｉを求める。イネーブル信号ＯＤＥＮがハイレベルの期間において、加算データ出力回路５４は、Ｄ２＿ｉ−Ｄ１＿ｉ＞０のときＡＤＤ＞０の加算データを出力し、Ｄ２＿ｉ−Ｄ１＿ｉ＜０のときＡＤＤ＜０の加算データを出力する。加算回路５６は、ＣＵＱｉ＝Ｄ２＿ｉ＋ＡＤＤ＝ＯＤＤを出力する。ＯＤＤをオーバードライブ用の表示データと呼ぶ。イネーブル信号ＯＤＥＮがローレベルの期間において、加算回路５６はＣＵＱｉ＝Ｄ２＿ｉを出力する。出力制御回路５０は、加算回路５６の出力データＣＵＱｉを表示データＤＱｉとして出力する。

出力制御回路５０はラッチ信号ＬＳＤＡをＤ／Ａ変換回路ＤＡｉのラッチ回路ＬＫＲに出力し、ラッチ回路ＬＫＲは、ラッチ信号ＬＳＤＡに基づいてＯＤＤ、Ｄ２＿ｉを順次にラッチする。ラッチ信号ＬＳＤＡは図７の信号線ＳＨにより伝送される。Ｄ／Ａ変換回路ＤＡｉは、ＯＤＤ、Ｄ２＿ｉを順次にＤ／Ａ変換して出力する。これにより、アンプ回路ＡＰｉが、まずオーバードライブ用の表示データＯＤＤに対応した画像信号でデータ線及び画素を駆動し、次に通常の表示データＤ２＿ｉに対応した画像信号でデータ線及び画素を駆動する。オーバードライブ用の表示データＯＤＤに対応した画像信号は、データ線及び画素の電圧変化を加速させるので、画素への高速な書き込みが可能となる。

本実施形態によれば、ロジック回路１０は、表示データＤ２＿ｉに基づくオーバードライブ演算を行い、オーバードライブ演算により得られたオーバードライブ用の表示データＯＤＤと、表示データＤ２＿ｉとを時分割に出力する。なお、ここでは表示データＤ２＿ｉ（第２の表示データ）を例に説明したが、広義には表示データＤｊ＿ｉ（第ｊの表示データ（ｊは１以上ｎ以下の整数））としてよい。

オーバードライブ用の表示データＯＤＤ、表示データＤ２＿ｉのいずれも１２ビットなので、これらを時分割に出力することで図７の信号線群ＤＨの本数を１２本にできる。即ち、信号線群ＧＨｉの本数を増やすことなくオーバードライブを実現できる。

図１２は、ロジック回路１０及びＤ／Ａ変換回路ＤＡｉの動作を説明する第３のタイミングチャートである。図１２では、オーバードライブ用の表示データＯＤＤが更に時分割に出力される。なお図１１と同じ内容については説明を省略する。

図１２に示すように、イネーブル信号ＯＤＥＮがハイレベルの期間において、出力制御回路５０はオーバードライブ用の表示データＯＤＤ［１１：０］の上位側ビットデータＯＤＤ［１１：６］と下位側ビットデータＯＤＤ［５：０］を時分割に出力する。またイネーブル信号ＯＤＥＮがローレベルの期間において、出力制御回路５０は、表示データＤ２＿ｉ［１１：０］の下位側ビットデータＯＤＤ［５：０］を出力する。出力制御回路５０は、ラッチ信号ＬＳＤＡ１、ＬＳＤＡ２をＤ／Ａ変換回路ＤＡｉのラッチ回路ＬＫＲに出力する。ラッチ回路ＬＫＲは、ラッチ信号ＬＳＤＡ１に基づいて上位側ビットデータＯＤＤ［１１：６］をラッチし、ラッチ信号ＬＳＤＡ２に基づいて下位側ビットデータＯＤＤ［５：０］、Ｄ２＿ｉ［５：０］をラッチする。ラッチ回路ＬＫＲがＤ２＿ｉ［５：０］をラッチしたとき、下位側ビットデータだけ更新されるので、上位側ビットデータはＯＤＤ［１１：６］のままである。

本実施形態によれば、ロジック回路１０は、オーバードライブ用の表示データＯＤＤ［１１：０］及び表示データＤ２＿ｉの各々を上位側ビットデータと下位側ビットデータに分割し、オーバードライブ用の表示データの上位側ビットデータＯＤＤ［１１：６］及び下位側ビットデータＯＤＤ［５：０］と、表示データの下位側ビットデータＤ２＿ｉ［５：０］とを時分割に出力する。

図１０の例では加算データＡＤＤ［４：０］が５ビットなので、ＣＵＱｉ［１１：０］の上位側ビットデータはＣＵＱｉ［１１：６］＝ＭＸＱｉ［１１：６］である。即ち、図１２においてＯＤＤ［１１：６］＝Ｄ２＿ｉ［１１：６］である。このような場合、上位側ビットデータＤ２＿ｉ［１１：６］を再度、Ｄ／Ａ変換回路ＤＡｉに送信する必要がない。本実施形態では、データが変化する下位側ビットデータＯＤＤ［５：０］、Ｄ２＿ｉ［５：０］のみ送信しなおしている。これにより、ラッチ回路ＬＫＲがラッチ動作する回数を削減できる。例えば４Ｋパネルをマルチ数８でデマルチプレクス駆動する場合、表示ドライバー１００の出力数は４８０以上となる。ラッチ回路ＬＫＲは出力数と同数設けられ、高フレームレート化の影響を考慮すると１秒間のラッチ動作回数は非常に多くなる。このため、ラッチ動作回数を削減することで低消費電力化を期待できる。

図１３は、ロジック回路１０及びＤ／Ａ変換回路ＤＡｉの動作を説明する第４のタイミングチャートである。

図１３に示すように、出力制御回路５０は、表示データＤＱｉとしてＤ１＿ｉ、Ｄ２＿ｉ、Ｄ３＿ｉを順次に出力する。出力制御回路５０はラッチ信号ＬＳＤＡをＤ／Ａ変換回路ＤＡｉのラッチ回路ＬＫＲに出力し、ラッチ回路ＬＫＲはラッチ信号ＬＳＤＡに基づいて表示データＤＱｉをラッチする。Ｄ２＿ｉ＝Ｄ１＿ｉ、Ｄ３＿ｉ≠Ｄ２＿ｉである場合、出力制御回路５０は、Ｄ１＿ｉ、Ｄ３＿ｉの出力期間においてラッチ信号ＬＳＤＡにパルス信号を発生させるが、Ｄ２＿ｉの出力期間においてラッチ信号ＬＳＤＡにパルス信号を発生させない。即ち、ラッチ回路ＬＫＲはＤ２＿ｉをラッチする動作を行わない。

本実施形態によれば、ロジック回路１０は、表示データＤ１＿ｉ、及び表示データＤ１＿ｉをラッチさせるラッチ信号ＬＳＤＡを出力し、表示データＤ１＿ｉの次の表示データＤ２＿ｉが表示データＤ１＿ｉと同じとき、表示データＤ２＿ｉをラッチさせるラッチ信号ＬＳＤＡを出力しない。

このようにすれば、ロジック回路１０がＤ／Ａ変換回路ＤＡｉに出力する表示データが前の表示データから変化しない場合には、ラッチ信号ＬＳＤＡが出力されないので、Ｄ／Ａ変換回路ＤＡｉのラッチ回路ＬＫＲがラッチ動作を行わない。これにより、ラッチ動作回数が削減されるので、低消費電力化を期待できる。

なお、図１３では表示データＤ１＿ｉ、Ｄ２＿ｉを例に説明したが、広義には表示データＤｐ＿ｉ（第ｐの表示データ（ｐは１以上ｎ以下の整数））、表示データＤｑ＿ｉ（第ｑの表示データ（ｑは１以上ｎ以下でｑ≠ｐの整数））としてよい。例えばローテーション処理を行う場合には、ローテーション処理によって表示データの出力順が決まる。

図１４は、Ｄ／Ａ変換回路ＤＡｉ及び信号線群ＧＨｉの第２の詳細な構成例の機能ブロック図である。Ｄ／Ａ変換回路ＤＡｉは、Ｄ／Ａ変換器ＤＨＫと演算回路ＥＺＫとラッチ回路ＬＫＲとを含む。また信号線群ＧＨｉは信号線群ＤＨと信号線ＳＨ、ＳＨ２とを含む。なお、図７で説明した構成要素と同じ構成要素には同一の符号を付し、その構成要素の説明を適宜省略する。

ロジック回路１０は、演算回路ＥＺＫの演算処理を制御する制御信号を、信号線ＳＨ２を介して演算回路ＥＺＫに出力する。演算回路５２は、その制御信号に基づいて、ラッチ回路ＬＫＲの保持データに対して演算処理を行う。Ｄ／Ａ変換器ＤＨＫは、演算回路ＥＺＫの出力データをＤ／Ａ変換する。

具体的には、図４の演算回路５２を省略し、同等の構成の演算回路ＥＺＫをＤ／Ａ変換回路ＤＡｉに設ける。例えば演算回路ＥＺＫはグレーコード化処理及びオーバードライブ演算の少なくとも一方を行う。この場合、イネーブル信号ＯＤＥＮが信号線ＳＨ２により伝送される。或いは、図４の演算回路５２がオーバードライブ演算を行い、図１４の演算回路ＥＺＫがグレーコード化処理を行ってもよい。演算回路ＥＺＫは、グレーコード化処理後の表示データをラッチするラッチ回路を含み、ロジック回路１０は、そのラッチ回路に対して、信号線ＳＨ２を介してラッチ信号を出力する。

本実施形態によれば、Ｄ／Ａ変換回路ＤＡｉは、表示データＤ１＿ｉ〜Ｄ８＿ｉに基づく演算処理を行う演算回路ＥＺＫを有する。ロジック回路１０が信号線群ＧＨｉを介してＤ／Ａ変換回路ＤＡｉに出力する制御信号は、演算回路ＥＺＫを制御する信号である。

本実施形態によれば、信号線群ＧＨｉが演算回路ＥＺＫの制御信号を含むことができる。即ち、Ｄ／Ａ変換回路ＤＡｉとロジック回路１０の間に配置される信号線群ＧＨｉを介して、表示データＤ１＿ｉ〜Ｄ８＿ｉ及び演算回路ＥＺＫの制御信号を伝送することができる。

３．電気光学装置、電子機器
図１５は、表示ドライバー１００を含む電気光学装置３５０の構成例である。電気光学装置３５０は、表示ドライバー１００、電気光学パネル２００を含む。

電気光学パネル２００は、例えばアクティブマトリックス型の液晶表示パネルである。例えば表示ドライバー１００はフレキシブル基板に実装され、そのフレキシブル基板が電気光学パネル２００に接続され、フレキシブル基板に形成された配線によって表示ドライバー１００の画像信号出力端子と電気光学パネル２００の画像信号入力端子とが接続される。或いは、表示ドライバー１００はリジッド基板に実装され、リジッド基板と電気光学パネル２００とがフレキシブル基板により接続され、リジッド基板及びフレキシブル基板に形成された配線によって表示ドライバー１００の画像信号出力端子と電気光学パネル２００の画像信号入力端子とが接続されてもよい。

図１６は、表示ドライバー１００を含む電子機器３００の構成例である。電子機器３００は、処理装置３１０、表示コントローラー３２０、表示ドライバー１００、電気光学パネル２００、記憶部３３０、通信部３４０、操作部３６０を含む。記憶部３３０は記憶装置又はメモリーとも呼ぶ。通信部３４０は通信回路又は通信装置とも呼ぶ。操作部３６０は操作装置とも呼ぶ。電子機器３００の具体例としては、例えばプロジェクターやヘッドマウントディスプレイ、携帯情報端末、車載装置、携帯型ゲーム端末、情報処理装置等の、表示装置を搭載する種々の電子機器を想定できる。車載装置は、例えばメーターパネル、カーナビゲーションシステム等である。

操作部３６０は、ユーザーからの種々の操作を受け付けるユーザーインターフェースである。例えば、ボタンやマウスやキーボード、電気光学パネル２００に装着されたタッチパネル等である。通信部３４０は、画像データや制御データの入出力を行うデータインターフェースである。通信部３４０は、例えば無線ＬＡＮや近距離無線通信等の無線通信インターフェース、或いは有線ＬＡＮやＵＳＢ等の有線通信インターフェースである。記憶部３３０は、例えば通信部３４０から入力されたデータを記憶したり、或いは、処理装置３１０のワーキングメモリーとして機能したりする。記憶部３３０は、例えばＲＡＭやＲＯＭ等のメモリー、或いはＨＤＤ等の磁気記憶装置、或いはＣＤドライブ、ＤＶＤドライブ等の光学記憶装置等である。表示コントローラー３２０は、通信部３４０から入力された或いは記憶部３３０に記憶された画像データを処理して表示ドライバー１００に転送する。表示ドライバー１００は、表示コントローラー３２０から転送された画像データに基づいて電気光学パネル２００に画像を表示させる。処理装置３１０は、電子機器３００の制御処理や、種々の信号処理等を行う。処理装置３１０は、例えばＣＰＵやＭＰＵ等のプロセッサー、或いはＡＳＩＣ等である。

例えば電子機器３００がプロジェクターである場合、電子機器３００は更に光源と光学系とを含む。光学系は、例えばレンズ、プリズム、ミラー等である。電気光学パネル２００が透過型である場合、光学装置が光源からの光を電気光学パネル２００に入射させ、電気光学パネル２００を透過した光をスクリーンに投影させる。電気光学パネル２００が反射型である場合、光学装置が光源からの光を電気光学パネル２００に入射させ、電気光学パネル２００から反射された光をスクリーンに投影させる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また表示ドライバー、電気光学装置、電子機器の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１０…ロジック回路、２０…制御回路、２１…アドレス生成回路、２２…アドレスデコーダー、３０…ラッチ回路、４０…マルチプレクサー、５０…出力制御回路、５２…演算回路、５４…加算データ出力回路、５６…加算回路、１００…表示ドライバー、２００…電気光学パネル、３００…電子機器、３１０…処理装置、３２０…表示コントローラー、３３０…記憶部、３４０…通信部、３５０…電気光学装置、３６０…操作部、４００…表示ドライバー、ＡＰ１〜ＡＰｍ…アンプ回路、Ｄ１…第１の方向、Ｄ２…第２の方向、ＤＡ１〜ＤＡｍ…Ｄ／Ａ変換回路、ＥＺＫ…演算回路、ＧＨ１〜ＧＨｍ…信号線群、ＬＫＲ…ラッチ回路、ＬＳＤＡ…ラッチ信号、ＯＤＤ…オーバードライブ用の表示データ、ＰＤＴ１〜ＰＤＴ８…表示データ、ＳＨ、ＳＨ２…信号線

Claims (10)

1. 電気光学パネルを駆動する第１〜第ｍのアンプ回路（ｍは２以上の整数）と、
   前記第１〜第ｍのアンプ回路に対して第１〜第ｍのＤ／Ａ変換電圧を出力する第１〜第ｍのＤ／Ａ変換回路と、
   ロジック回路と、
   前記第１〜第ｍのＤ／Ａ変換回路と前記ロジック回路とを接続する第１〜第ｍの信号線群と、
   を含み、
   前記第１〜第ｍのアンプ回路は、
   第１の方向に沿って配置され、
   前記第１〜第ｍのＤ／Ａ変換回路は、
   前記第１〜第ｍのアンプ回路の前記第１の方向に直交する第２の方向側において、前記第１の方向に沿って配置され、
   前記ロジック回路は、
   前記第１〜第ｍのＤ／Ａ変換回路の前記第２の方向側に配置され、各表示データがｋビットである第１〜第ｎの表示データ（ｎ、ｋは２以上の整数）を時分割に前記第１〜第ｍの信号線群の第ｉの信号線群（ｉは１以上ｍ以下の整数）を介して前記第１〜第ｍのＤ／Ａ変換回路の第ｉのＤ／Ａ変換回路に出力し、
   前記第１〜第ｎの表示データの各々を上位側ビットデータと下位側ビットデータに分割し、前記上位側ビットデータと前記下位側ビットデータを時分割に出力することを特徴とする表示ドライバー。
2. 電気光学パネルを駆動する第１〜第ｍのアンプ回路（ｍは２以上の整数）と、
   前記第１〜第ｍのアンプ回路に対して第１〜第ｍのＤ／Ａ変換電圧を出力する第１〜第ｍのＤ／Ａ変換回路と、
   ロジック回路と、
   前記第１〜第ｍのＤ／Ａ変換回路と前記ロジック回路とを接続する第１〜第ｍの信号線群と、
   を含み、
   前記第１〜第ｍのアンプ回路は、
   第１の方向に沿って配置され、
   前記第１〜第ｍのＤ／Ａ変換回路は、
   前記第１〜第ｍのアンプ回路の前記第１の方向に直交する第２の方向側において、前記第１の方向に沿って配置され、
   前記ロジック回路は、
   前記第１〜第ｍのＤ／Ａ変換回路の前記第２の方向側に配置され、各表示データがｋビットである第１〜第ｎの表示データ（ｎ、ｋは２以上の整数）を時分割に前記第１〜第ｍの信号線群の第ｉの信号線群（ｉは１以上ｍ以下の整数）を介して前記第１〜第ｍのＤ／Ａ変換回路の第ｉのＤ／Ａ変換回路に出力し、
   前記第１〜第ｎの表示データの第ｊの表示データ（ｊは１以上ｎ以下の整数）に基づくオーバードライブ演算を行い、前記オーバードライブ演算により得られたオーバードライブ用の表示データと、前記第ｊの表示データとを時分割に出力することを特徴とする表示ドライバー。
3. 請求項２において、
   前記ロジック回路は、
   前記オーバードライブ用の表示データ及び前記第ｊの表示データの各々を上位側ビットデータと下位側ビットデータに分割し、前記オーバードライブ用の表示データの上位側ビットデータ及び下位側ビットデータと、前記第ｊの表示データの下位側ビットデータとを時分割に出力することを特徴とする表示ドライバー。
4. 電気光学パネルを駆動する第１〜第ｍのアンプ回路（ｍは２以上の整数）と、
   前記第１〜第ｍのアンプ回路に対して第１〜第ｍのＤ／Ａ変換電圧を出力する第１〜第ｍのＤ／Ａ変換回路と、
   ロジック回路と、
   前記第１〜第ｍのＤ／Ａ変換回路と前記ロジック回路とを接続する第１〜第ｍの信号線群と、
   を含み、
   前記第１〜第ｍのアンプ回路は、
   第１の方向に沿って配置され、
   前記第１〜第ｍのＤ／Ａ変換回路は、
   前記第１〜第ｍのアンプ回路の前記第１の方向に直交する第２の方向側において、前記第１の方向に沿って配置され、
   前記第１〜第ｍのＤ／Ａ変換回路の第ｉのＤ／Ａ変換回路は、
   前記第１〜第ｎの表示データに基づく演算処理を行う演算回路を有し、
   前記ロジック回路は、
   前記第１〜第ｍのＤ／Ａ変換回路の前記第２の方向側に配置され、各表示データがｋビットである第１〜第ｎの表示データ（ｎ、ｋは２以上の整数）を時分割に前記第１〜第ｍの信号線群の第ｉの信号線群（ｉは１以上ｍ以下の整数）を介して前記第ｉのＤ／Ａ変換回路に出力し、
   前記演算回路を制御する制御信号を前記第ｉの信号線群を介して前記第ｉのＤ／Ａ変換回路に出力し、
   前記第ｉの信号線群は、
   前記第１〜第ｎの表示データを伝送する信号線と、前記制御信号を伝送する信号線と、を有することを特徴とする表示ドライバー。
5. 電気光学パネルを駆動する第１〜第ｍのアンプ回路（ｍは２以上の整数）と、
   前記第１〜第ｍのアンプ回路に対して第１〜第ｍのＤ／Ａ変換電圧を出力する第１〜第ｍのＤ／Ａ変換回路と、
   ロジック回路と、
   前記第１〜第ｍのＤ／Ａ変換回路と前記ロジック回路とを接続する第１〜第ｍの信号線群と、
   を含み、
   前記第１〜第ｍのアンプ回路は、
   第１の方向に沿って配置され、
   前記第１〜第ｍのＤ／Ａ変換回路は、
   前記第１〜第ｍのアンプ回路の前記第１の方向に直交する第２の方向側において、前記第１の方向に沿って配置され、
   前記第１〜第ｍのＤ／Ａ変換回路の第ｉのＤ／Ａ変換回路は、
   前記ロジック回路からの表示データをラッチするラッチ回路を有し、
   前記ロジック回路は、
   前記第１〜第ｍのＤ／Ａ変換回路の前記第２の方向側に配置され、各表示データがｋビットである第１〜第ｎの表示データ（ｎ、ｋは２以上の整数）を時分割に前記第１〜第ｍの信号線群の第ｉの信号線群（ｉは１以上ｍ以下の整数）を介して前記第ｉのＤ／Ａ変換回路に出力し、
   前記第１〜第ｎの表示データの第ｐの表示データ（ｐは１以上ｎ以下の整数）及び前記第ｐの表示データをラッチさせるラッチ信号を前記第ｉの信号線群を介して前記第ｉのＤ／Ａ変換回路に出力し、前記第ｐの表示データの次の第ｑの表示データ（ｑは１以上ｎ以下でｑ≠ｐの整数）が前記第ｐの表示データと同じとき、前記第ｑの表示データをラッチさせる前記ラッチ信号を出力せず、
   前記第ｉの信号線群は、
   前記第１〜第ｎの表示データを伝送する信号線と、前記ラッチ信号を伝送する信号線と、を有することを特徴とする表示ドライバー。
6. 請求項１乃至５のいずれかにおいて、
   前記ロジック回路は、
   前記第１〜第ｎの表示データをラッチし、ラッチした前記第１〜第ｎの表示データを時分割に出力することを特徴とする表示ドライバー。
7. 請求項１乃至６のいずれかにおいて、
   前記ロジック回路は、
   自動配置配線されたゲートアレイ回路、又はスタンダードセルアレイ回路であることを特徴とする表示ドライバー。
8. 請求項１乃至７のいずれかにおいて、
   前記第ｉの信号線群の各信号線は、前記第２の方向に沿って配線されることを特徴とする表示ドライバー。
9. 請求項１乃至８のいずれかに記載の表示ドライバーと、
   前記電気光学パネルと、
   を含むことを特徴とする電気光学装置。
10. 請求項１乃至８のいずれかに記載の表示ドライバーを含むことを特徴とする電子機器。

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