JP6660986B2 - 記憶装置 - Google Patents
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Description
ニュファクチャ、又は組成物(コンポジション・オブ・マター)に関する。例えば、本明
細書では、半導体装置、表示装置、蓄電装置、その駆動方法、及びその作製方法等につい
て説明する。本明細書では、半導体装置として、例えば、記憶回路、記憶回路を含むプロ
セッサ(代表的には、プログラマブル・ロジック・デバイス、CPU、マイクロコントロ
ーラ)、及び同プロセッサを備えた電子機器等に関して説明される。
を含む回路を有する装置をいう。または、半導体装置とは、半導体特性を利用することで
機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、表示装置、発
光装置、及び電子機器等は、半導体装置に含まれている場合や、半導体装置を有する場合
がある。
信号処理装置は、その用途によって多種多様な構成を有している。信号処理装置は、一般
的に、データやプログラムを記憶するためのメインメモリの他に、レジスタ、キャッシュ
メモリなど、各種の記憶回路が設けられている。レジスタは、演算処理やプログラムの実
行状態の保持などのために一時的にデータ信号を保持する役割を担っている。また、キャ
ッシュメモリは、演算装置とメインメモリの間に介在し、低速なメインメモリへのアクセ
スを減らして演算処理を高速化させることを目的として設けられている。
高速でデータ信号の書き込みを行う必要がある。よって、通常は、レジスタとしてフリッ
プ・フロップが、キャッシュメモリとしてSRAM(Static Random Ac
cess Memory)等が用いられる。つまり、これらのレジスタ、キャッシュメモ
リ等には、電源電圧の供給が途絶えるとデータ信号を消失してしまう揮発性の記憶回路が
用いられている。
電源電圧の供給を一時的に停止するという方法が提案されている(例えば、特許文献1参
照)。特許文献1の方法では、レジスタ、キャッシュメモリ等の揮発性の記憶回路の周辺
に不揮発性の記憶回路を配置し、上記データ信号をその不揮発性の記憶回路に一時的に記
憶させる。こうして、信号処理装置において電源電圧の供給を停止する間も、レジスタ、
キャッシュメモリ等に記憶されたデータ信号は保持される。
停止の前に、揮発性の記憶回路内のデータ信号をハードディスク、フラッシュメモリ等の
外部記憶回路に移すことで、データ信号の消失を防ぐこともできる。
配置した不揮発性の記憶回路へ揮発性の記憶回路に保存されているデータ信号を記憶させ
る方法では、これらの不揮発性の記憶回路として主に磁気素子や強誘電体が用いられてい
るため、信号処理装置の作製工程が複雑である。
回路のデータ信号を記憶させる方法では、外部記憶回路から揮発性の記憶回路にデータ信
号を戻すには時間を要する。よって、外部記憶回路によるデータ信号のバックアップは、
消費電力の低減を目的としたデータ信号の入出力が行われない短時間の電源電圧供給停止
には適さない。
えばチャネル形成領域に酸化物半導体を用いたトランジスタ)と、保持容量と、を上記不
揮発性の記憶回路の代わりに用いる記憶装置140(図9)が提案されている。図9の構
成では、チャネル形成領域がSiで形成されたトランジスタ(以下Siトランジスタと言
う。)を用いて構成された記憶回路121と、Siトランジスタで構成された選択回路1
36と、酸化物半導体をチャネル形成領域に用いたトランジスタ(以下OSトランジスタ
101と言う。)と、保持容量102と、を有し、OSトランジスタ101のオフ状態に
おけるリーク電流が著しく小さいことを利用して、保持容量102に記憶した信号を、電
源が遮断されても保持出来る構成となっている。
を提供することができる。特に、短時間であっても電源電圧供給停止により消費電力を抑
えることができる記憶装置を提供することができる。また、不揮発性の記憶回路の代わり
に、OSトランジスタと保持容量を用いることで、書き換えによる特性劣化がないという
利点を有する。
ートが接続されている前提となっているが、選択回路の設計によっては、Siトランジス
タのソース又はドレインが接続されている場合もある。また、Siトランジスタのゲート
のリーク電流が十分に小さいことが前提となっているが、LSIの微細化が進み、設計に
おいてトランジスタのゲートのリーク電流が無視できない程度に大きくなってきている。
従って、図9の様な構成では、データを十分な時間にわたり保持することが困難になって
きている。
を抑えることができる記憶装置の提供を目的の一つとする。また、短時間の電源電圧供給
停止であっても消費電力を抑えることができる記憶装置の提供を目的の一つとする。特に
、Siトランジスタの微細化に伴いゲートリークが大きくなる場合においても、電源電圧
供給停止により消費電力を抑えることができる記憶装置の提供を目的の一つとする。
タ及び保持容量を有する記憶回路を用いる。保持容量の一方の端子は、第1のトランジス
タのソース又はドレインの一方と、第2のトランジスタのソース又はドレインの一方に電
気的に接続される。当該第1のトランジスタ及び第2のトランジスタは、オフ状態におけ
るリーク電流が著しく小さいトランジスタ、例えばチャネル形成領域に酸化物半導体を用
いたトランジスタ(OSトランジスタという。)を用いる。当該OSトランジスタは、オ
フ状態におけるリーク電流が著しく小さいため、保持容量に保持された信号を長期間保つ
ことができる。また、このように第1のトランジスタ及び第2のトランジスタとしてOS
トランジスタを用いた記憶回路は、書き換えによる特性劣化が無いという利点を有する。
回路は、第1のトランジスタ、第2のトランジスタ及び保持容量を有する。保持容量の一
方の端子は、第1のトランジスタのソース又はドレインの一方と、第2のトランジスタの
ソース又はドレインの一方に電気的に接続される。当該第1のトランジスタ及び第2のト
ランジスタは、オフ状態におけるリーク電流が著しく小さいトランジスタ、例えばチャネ
ル形成領域に酸化物半導体を用いたトランジスタ(OSトランジスタという。)を用いる
。当該OSトランジスタは、オフ状態におけるリーク電流が著しく小さいため、保持容量
に保持された信号を長期間保つことができる。第2のトランジスタのソース又はドレイン
の他方は、選択回路の第2の入力端子に電気的に接続される。選択回路の出力端子は、第
2の記憶回路の入力端子に電気的に接続される。第1のトランジスタのソース又はドレイ
ンの他方は、選択回路の第1の入力端子又は第2の記憶回路の出力端子に電気的に接続さ
れる。
ファ回路を介して、電気的に接続されていても良い。バッファ回路を設けることで、電源
電圧供給停止期間において、保持容量に保持された信号の電圧が減少した場合に、出力時
において電圧を補って正常な電圧として出力することが可能となる。バッファ回路を設け
、電圧を補うことができると、記憶装置の動作保証範囲を広げることができる。
記憶回路の出力端子はインバータ回路を介して、電気的に接続され、第2のトランジスタ
のソース又はドレインの他方と、選択回路の第2の入力端子は、インバータ回路を介して
、電気的に接続されていても良い。インバータ回路を設けることで、電源電圧供給停止期
間において、保持容量に保持された信号の電圧が減少した場合に、出力時において電圧を
補って正常な電圧として出力することが可能となる。インバータ回路を設け、電圧を補う
ことができると、記憶装置の動作保証範囲を広げることができる。
3のトランジスタ及び第4のトランジスタは、例えばSiをチャネル形成領域に用いたト
ランジスタを用いる。
できる記憶装置を提供することができる。また、短時間であっても電源電圧供給停止によ
り消費電力を抑えることができる記憶装置を提供することができる。特に、Siトランジ
スタの微細化に伴いゲートリークが大きくなる場合に消費電力を抑えることができる効果
が大きい。
、本明細書に開示された発明は多くの異なる態様で実施することが可能であり、本明細書
に開示された発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変
更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限
定して解釈されるものではない。なお、以下に示す図面において、同一部分又は同様な機
能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
るために、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示す
る発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
を避けるために付すものであり、数的に限定するものではないことを付記する。なお、電
圧とは、ある電位と、基準の電位(例えばグランド電位)との電位差のことを示す場合が
多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可
能である。
されている場合と、AとBとが機能的に接続されている場合と、AとBとが直接接続され
ている場合とを含むものとする。
」とし、トランジスタのソース及びドレインが非導通である状態を「オフ状態」とする。
<図1に示す記憶装置の構成>
本実施の形態では、本発明の一態様の記憶装置の構成について、図1を参照して説明する
。
スタ203及び保持容量202を有する記憶回路220、第3のトランジスタで構成され
た記憶回路221、第4のトランジスタで構成された選択回路236(マルチプレクサと
も言う。)を有している。
ネル形成領域に用いたトランジスタ(OSトランジスタ)を用いる。当該OSトランジス
タはオフ状態におけるリーク電流が著しく小さいため、保持容量202に記憶した信号を
、電源が遮断されても保持出来る記憶回路220を構成することが可能である。このよう
に、第1のトランジスタ201及び第2のトランジスタ203としてOSトランジスタを
用いた記憶回路220は、書き換えによる特性劣化がないという利点を有する。当該酸化
物半導体については後述する。
トランジスタを用いる。当該Siは、単結晶Siまたは多結晶Siであってもよいが、特
に単結晶Siにチャネルが形成されるトランジスタは、駆動周波数が高く好適である。ま
た、Siに代えて、Ge、SiCなどの半導体、GaAs、GaPなどの化合物半導体を
用いても良い。
又はドレインの一方及び第2のトランジスタ203のソース又はドレインの一方に電気的
に接続されている。保持容量202の他方の端子は、低電位(例えば接地電位GND)が
入力される。なお、第1のトランジスタ201のソース又はドレインの一方、第2のトラ
ンジスタ203のソース又はドレインの一方及び保持容量202の接続部分をノードFN
とする。
スタ203のゲートには、制御信号OSG2が入力される。
他方が電気的に接続され、選択回路236の第2の入力端子に、第2のトランジスタ20
3のソース又はドレインの他方が電気的に接続されている。選択回路236の出力端子は
、記憶回路221の入力端子に電気的に接続されている。
選択された信号を出力する。
路236を介して、記憶回路221にて記憶される。記憶回路221は、電源電圧Vx(
図示しない。)が供給されている間のみデータ信号を保持できる揮発性の記憶回路である
。より具体的には、記憶回路221として、第4のトランジスタによって構成されたラッ
チ回路やフリップ・フロップ回路等を用いることができる。
図1に示す記憶装置240を、駆動させる場合のタイミングチャートを図2に示す。
記憶装置240が通常に動作する期間を期間T1とする。
入力信号INは記憶回路221に保持される。
フ状態となる制御信号OSG1が入力されている方が良い。保持容量202が負荷となら
ないため、記憶装置240の動作が高速に行え、消費電力の低減が出来る。
ノードFNからの信号は記憶回路221には伝わらない。
記憶回路220に入力信号INを書き込む期間を、期間T2とする。また期間T2は、後
述する期間T3(電源電圧供給停止期間)の前の期間である。すなわち、電源電圧Vxの
供給が停止する前に、記憶回路220に入力信号INが書き込まれる。
202に入力信号INを十分に書き込める電圧となり、当該電圧が第1のトランジスタ2
01のゲートに入力されると、第1のトランジスタ201のソース及びドレインが導通す
る(オン状態)。これにより、入力信号INが第1のトランジスタ201を介して保持容
量202に入力され、入力信号INは保持容量202によって保持される。このとき、後
の電源電圧Vxの供給を停止する期間が短い場合には、第2のトランジスタ203はオン
状態である方が好ましい。第2のトランジスタ203と選択回路236の間のノードを入
力信号INと同じ電位にしておくことで、記憶装置240の動作が速く出来、こまめな電
源のオンオフに効果的である。また、後の電源電圧Vxの供給を停止する期間が長い場合
には、第2のトランジスタ203はオン状態であってもオフ状態であっても構わない。保
持容量202に保持された信号は、第1のトランジスタ201及び第2のトランジスタ2
03のオフ状態におけるリーク電流が著しく小さいため、電源電圧Vxの供給を停止する
期間が長くても十分に長い時間保持される。当該保持容量202にデータ信号を十分に書
き込める電圧とは、ハイレベル電位(VDD)でなくてもよいし、ハイレベル電位(VD
D)でもよい。
電源電圧Vxの供給を停止する期間を期間T3とする。期間T3のはじめに、記憶装置2
40への電源電圧Vxの供給を停止する。また、第1のトランジスタ201を制御する制
御信号OSG1をローレベル電位(VSS)とする。これにより第1のトランジスタ20
1をオフ状態とする。電源電圧Vxの供給が停止すると、記憶回路221に保持されてい
たデータは消える。しかし、記憶回路221への電源電圧Vxの供給が停止した後におい
ても、保持容量202に保持されている入力信号INは保持される。保持容量202に接
続されている第1のトランジスタ201及び第2のトランジスタ203はオフ状態におけ
るリーク電流が著しく小さいため、保持容量202によって保持された入力信号INを長
期間保つことができる。こうして、記憶装置240は電源電圧Vxの供給が停止した後も
、入力信号INを保持する。期間T3は、記憶装置240への電源電圧Vxの供給が停止
している期間に対応する。
るリーク電流が著しく小さいため、保持容量202によって保持された入力信号INを長
期間保つことができる。
電源電圧Vxの供給を再開する期間を期間T4とする。期間T4のはじめに記憶装置24
0への電源電圧Vxの供給を再開する。この際、第1のトランジスタ201及び第2のト
ランジスタ203を制御する制御信号OSG1及びOSG2はローレベル電位(VSS)
であり、第1のトランジスタ201及び第2のトランジスタ203はオフ状態のままであ
る。そのため入力信号INは、保持容量202に保持されたままである。
記憶回路220に書き込まれた入力信号INを読み出す期間を期間T5とする。期間T5
のはじめに、選択信号RC及び第2のトランジスタ203を制御する制御信号OSG2が
ローレベル電位(VSS)からハイレベル電位(VDD)となる。選択回路236にハイ
レベル電位(VDD)の選択信号RCが入力され、第2のトランジスタ203にハイレベ
ル電位(VDD)が入力され保持容量202に保持されていた入力信号INが記憶回路2
21に入力される。記憶回路221に入力された入力信号INは、出力信号OUTとして
出力される。
され、新たな入力信号INが記憶装置240に入力される。
トランジスタ201のゲートにハイレベル電位(VDD)が入力されることにより、第1
のトランジスタ201を介して入力信号INが保持容量202に保持される。
ており、第3のトランジスタ又は第4のトランジスタのゲートには直接接続されていない
ため、第3のトランジスタ又は第4のトランジスタのゲートのリーク電流が大きい場合で
も、第1のトランジスタ201及び第2のトランジスタ203のオフ状態におけるリーク
電流が著しく小さいため、保持容量202によって保持された入力信号INを長期間保つ
ことができる。
も電源電圧供給停止により消費電力を抑えることができる記憶装置を提供することができ
る。特に、Siトランジスタの微細化に伴いゲートリークが大きくなる場合に消費電力を
抑えることができる効果が大きい。
。
本実施の形態では、本発明の一態様の記憶装置の構成について、図1とは異なる記憶装置
の構成について、図3を参照して説明する。
6との間に、バッファ回路204を設けた場合である。その他の構成は、上記実施の形態
1と同様である。当該バッファ回路204を設けることで、電源電圧供給停止期間におい
て、保持容量202に保持された入力信号INの電圧が減少した場合に、出力時において
当該電圧を補って正常な電圧として出力することが可能となる。当該バッファ回路204
を設け、上記電圧を補うことができると、記憶装置240の動作保証範囲を広げることが
できる。
6との間に、インバータ回路205を設け、第2のトランジスタ203のソース又はドレ
インの他方と、選択回路236との間に、インバータ回路206を設けた場合である。そ
の他の構成は、上記実施の形態1と同様である。図3(A)のバッファ回路204を設け
た場合と同様に、電源電圧供給停止期間において、保持容量202に保持された入力信号
INの電圧が減少した場合に、出力時において当該電圧を補って正常な電圧として出力す
ることが可能となる。当該インバータ回路205、インバータ回路206を設け、上記電
圧を補うことができると、記憶装置240の動作保証範囲を広げることができる。
。
本実施の形態では、本発明の一態様の記憶装置の構成について、図1、図3とは異なる記
憶装置の構成について、図4、図5を参照して説明する。
の出力端子と電気的に接続されている。その他の構成は、上記実施の形態1と同様である
。但し、記憶回路221の構成として、記憶回路221の入力端子に入力される入力信号
INの電位と同じレベルの電位が出力信号OUTとして出力端子に出力される場合である
。
ており、第3のトランジスタ又は第4のトランジスタのゲートには直接接続されていない
ため、第3のトランジスタ又は第4のトランジスタのゲートのリーク電流が大きい場合で
も、第1のトランジスタ201及び第2のトランジスタ203のオフ状態におけるリーク
電流が著しく小さいため、保持容量202によって保持された出力信号OUTを長期間保
つことができる。
6との間に、バッファ回路204を設けた場合である。その他の構成は、上記図4(A)
と同様である。当該バッファ回路204を設けることで、電源電圧供給停止期間において
、保持容量202に保持された出力信号OUTの電圧が減少した場合に、出力時において
当該電圧を補って正常な電圧として出力することが可能となる。当該バッファ回路204
を設け、上記電圧を補うことができると、記憶装置240の動作保証範囲を広げることが
できる。
1との間に、インバータ回路205を設け、第2のトランジスタ203のソース又はドレ
インの他方と、選択回路236との間に、インバータ回路206を設けた場合である。そ
の他の構成は、上記図4(A)と同様である。図4(B)のバッファ回路204を設けた
場合と同様に、電源電圧供給停止期間において、保持容量202に保持された出力信号O
UTの電圧が減少した場合に、出力時において当該電圧を補って正常な電圧として出力す
ることが可能となる。当該インバータ回路205、インバータ回路206を設け、上記電
圧を補うことができると、記憶装置240の動作保証範囲を広げることができる。
205を介して記憶回路221の出力端子と電気的に接続されている。その他の構成は、
上記実施の形態1と同様である。但し、記憶回路221の構成として、記憶回路221の
入力端子に入力される入力信号INの電位と異なるレベルの電位(入力信号INがハイレ
ベル電位の場合ローレベル電位となり、入力信号INがローレベル電位の場合ハイレベル
電位となる。)が出力信号OUTとして出力端子に出力される場合である。
ており、第3のトランジスタ又は第4のトランジスタのゲートには直接接続されていない
ため、第3のトランジスタ又は第4のトランジスタのゲートのリーク電流が大きい場合で
も、第1のトランジスタ201及び第2のトランジスタ203のオフ状態におけるリーク
電流が著しく小さいため、保持容量202によって保持された出力信号OUTを長期間保
つことができる。
の出力端子と電気的に接続され、第2のトランジスタ203のソース又はドレインの他方
と、選択回路236との間に、インバータ回路206を設けた場合である。その他の構成
は、上記実施の形態1と同様である。但し、記憶回路221の構成として、記憶回路22
1の入力端子に入力される入力信号INの電位と異なるレベルの電位(入力信号INがハ
イレベル電位の場合ローレベル電位となり、入力信号INがローレベル電位の場合ハイレ
ベル電位となる。)が出力信号OUTとして出力端子に出力される場合である。当該イン
バータ回路206を設けることで、電源電圧供給停止期間において、保持容量202に保
持された出力信号OUTの電圧が減少した場合に、出力時において当該電圧を補って正常
な電圧として出力することが可能となる。当該インバータ回路206を設け、上記電圧を
補うことができると、記憶装置240の動作保証範囲を広げることができる。
205を介して記憶回路221の出力端子と電気的に接続され、第2のトランジスタ20
3のソース又はドレインの他方と、選択回路236との間に、バッファ回路204を設け
た場合である。その他の構成は、上記実施の形態1と同様である。但し、記憶回路221
の構成として、記憶回路221の入力端子に入力される入力信号INの電位と異なるレベ
ルの電位(入力信号INがハイレベル電位の場合ローレベル電位となり、入力信号INが
ローレベル電位の場合ハイレベル電位となる。)が出力信号OUTとして出力端子に出力
される場合である。当該バッファ回路204を設けることで、電源電圧供給停止期間にお
いて、保持容量202に保持された出力信号OUTの電圧が減少した場合に、出力時にお
いて当該電圧を補って正常な電圧として出力することが可能となる。当該バッファ回路2
04を設け、上記電圧を補うことができると、記憶装置240の動作保証範囲を広げるこ
とができる。
られている。したがって、記憶装置240に入力される入力信号INが安定するまでの時
間にばらつきが生じる可能性がある。第1のトランジスタ201のソース又はドレインの
他方を記憶回路221の入力端子側に電気的に接続する構成の場合、保持容量202への
充電時間を一定にすると、保持容量202に書き込まれた電圧がばらつく可能性がある。
また、書き込みによる電圧のばらつきを抑えるためには、記憶装置240に接続されてい
る様々な回路の構成を考慮し、充電時間はマージンを持たせて設定する必要がある。第1
のトランジスタ201のソース又はドレインの他方が記憶回路221の出力端子と電気的
に接続される構成とすることで、記憶装置240の構成が一定となるため、書き込みによ
る電位のばらつきを抑えることが出来る。また、異なる回路が接続されている記憶装置2
40であっても、保持容量202への充電時間はそれぞれに接続されている回路を考慮す
ることなく一定にすることが出来る。
。
本実施の形態では、本発明の一態様の記憶装置の記憶回路221に適用可能な揮発性のラ
ッチ回路、フリップ・フロップ回路の構成の一例について、図6、図7を参照して説明す
る。
する回路図である。インバータ回路207、インバータ回路208、クロックドインバー
タ回路211及びアナログスイッチ回路213で構成される。インバータ回路207の入
力端子は、記憶回路221の入力端子に接続され、インバータ回路207の出力端子は、
アナログスイッチ回路213の入力端子に接続される。インバータ回路208の入力端子
は、アナログスイッチ回路213の出力端子に接続され、インバータ回路208の出力端
子は、記憶回路221の出力端子に接続される。クロックドインバータ回路211の入力
端子は、インバータ回路208の出力端子に接続され、クロックドインバータ回路211
の出力端子はインバータ回路208の入力端子に接続される。
の一例を説明する回路図である。インバータ回路207、インバータ回路208、インバ
ータ回路209、インバータ回路210、クロックドインバータ回路211、クロックド
インバータ回路212、アナログスイッチ回路213及びアナログスイッチ回路214で
構成される。インバータ回路207の入力端子は、記憶回路221の入力端子に接続され
、インバータ回路207の出力端子は、アナログスイッチ回路213の入力端子に接続さ
れる。インバータ回路208の入力端子は、アナログスイッチ回路213の出力端子に接
続され、インバータ回路208の出力端子は、アナログスイッチ回路214の入力端子に
接続される。クロックドインバータ回路211の入力端子は、インバータ回路208の出
力端子に接続され、クロックドインバータ回路211の出力端子はインバータ回路208
の入力端子に接続される。インバータ回路209の入力端子は、アナログスイッチ回路2
14の出力端子に接続され、インバータ回路209の出力端子は、インバータ回路210
の入力端子に接続される。クロックドインバータ回路212の入力端子は、インバータ回
路209の出力端子に接続され、クロックドインバータ回路212の出力端子はインバー
タ回路209の入力端子に接続される。インバータ回路210の出力端子は、記憶回路2
21の出力端子に接続される。
。
本実施の形態では、本発明の一態様の半導体装置に適用可能なトランジスタのうち、オフ
状態におけるリーク電流が著しく小さいトランジスタについて、そのチャネル形成領域に
用いることができる半導体について説明する。
におけるリーク電流が著しく小さいトランジスタ(OSトランジスタ)は、実施の形態6
で説明するトランジスタに適用できる。
キャリア密度を十分に低減して得られた酸化物半導体層が適用されたトランジスタは、オ
フ状態でのソースとドレイン間のリーク電流(オフ電流)を、従来のシリコンを用いたト
ランジスタと比較して極めて低いものとすることができる。
また、用いる酸化物半導体としては、少なくともインジウム(In)あるいは亜鉛(Zn
)を含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体
を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それ
らに加えてガリウム(Ga)を有することが好ましい。また、スタビライザーとしてスズ
(Sn)を有することが好ましい。また、スタビライザーとしてハフニウム(Hf)、ジ
ルコニウム(Zr)、チタン(Ti)、スカンジウム(Sc)、イットリウム(Y)、ラ
ンタノイド(例えば、セリウム(Ce)、ネオジム(Nd)、ガドリニウム(Gd))か
ら選ばれた一種、または複数種が含まれていることが好ましい。
物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系
酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、三元系金属の
酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する)、In−Al−Zn系
酸化物、In−Sn−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸
化物、Sn−Al−Zn系酸化物、In−Hf−Zn系酸化物、In−Zr−Zn系酸化
物、In−Ti−Zn系酸化物、In−Sc−Zn系酸化物、In−Y−Zn系酸化物、
In−La−Zn系酸化物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、I
n−Nd−Zn系酸化物、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In
−Gd−Zn系酸化物、In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−
Ho−Zn系酸化物、In−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Y
b−Zn系酸化物、In−Lu−Zn系酸化物、四元系金属の酸化物であるIn−Sn−
Ga−Zn系酸化物、In−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化
物、In−Sn−Al−Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−
Al−Zn系酸化物を用いることができる。
という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の
金属元素が入っていてもよい。
で表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた
一の金属元素または複数の金属元素、若しくは上記のスタビライザーとしての元素を示す
。また、酸化物半導体として、In2SnO5(ZnO)n(n>0、且つ、nは整数)
で表記される材料を用いてもよい。
:Ga:Zn=2:1:3の原子数比のIn−Ga−Zn系酸化物やその組成の近傍の酸
化物を用いるとよい。
単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化
物半導体膜、CAAC−OS(C Axis Aligned Crystalline
Oxide Semiconductor)膜などをいう。
Axis Aligned Crystal)、多結晶、微結晶、非晶質部を有する。
非晶質部は、微結晶、CAACよりも欠陥準位密度が高い。また、微結晶は、CAACよ
りも欠陥準位密度が高い。
c軸配向し、a軸または/およびb軸はマクロに揃っていない。
、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、1nm以上10nm未
満の大きさの微結晶(ナノ結晶ともいう。)を含む。従って、微結晶酸化物半導体膜は、
非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜
は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、膜中における原子配列が不
規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有
さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物
半導体の領域と、CAAC−OSの領域と、を有する。また、混合膜は、例えば、非晶質
酸化物半導体の領域と、微結晶酸化物半導体の領域と、CAAC−OSの領域と、の積層
構造を有してもよい。
たは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部
間で、それぞれa軸およびb軸の向きが異なっていてもよい。そのような酸化物半導体膜
の一例としては、CAAC−OS膜がある。
CAAC−OS膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結
晶部は、一辺が100nm未満の立方体内に収まる大きさである。従って、CAAC−O
S膜に含まれる結晶部は、一辺が10nm未満、5nm未満または3nm未満の立方体内
に収まる大きさの場合も含まれる。CAAC−OS膜は、微結晶酸化物半導体膜よりも欠
陥準位密度が低いという特徴がある。以下、CAAC−OS膜について詳細な説明を行う
。
ron Microscope)によって観察すると、結晶部同士の明確な境界、即ち結
晶粒界(グレインバウンダリーともいう。)を確認することができない。そのため、CA
AC−OS膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
れている状態をいう。従って、−5°以上5°以下の場合も含まれる。また、「垂直」と
は、二つの直線が80°以上100°以下の角度で配置されている状態をいう。従って、
85°以上95°以下の場合も含まれる。
。
)すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、CAAC−OS膜の膜を形成する面(被形成面ともいう。)または上面の凹凸
を反映した形状であり、CAAC−OS膜の被形成面または上面と平行に配列する。
M観察)すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
いることがわかる。
置を用いて構造解析を行うと、例えばInGaZnO4の結晶を有するCAAC−OS膜
のout−of−plane法による解析では、回折角(2θ)が31°近傍にピークが
現れる場合がある。このピークは、InGaZnO4の結晶の(009)面に帰属される
ことから、CAAC−OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
ane法による解析では、2θが56°近傍にピークが現れる場合がある。このピークは
、InGaZnO4の結晶の(110)面に帰属される。InGaZnO4の単結晶酸化
物半導体膜であれば、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)と
して試料を回転させながら分析(φスキャン)を行うと、(110)面と等価な結晶面に
帰属されるピークが6本観察される。これに対し、CAAC−OS膜の場合は、2θを5
6°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
規則であるが、c軸配向性を有し、かつc軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面TEM観察で確認された層状に配
列した金属原子の各層は、結晶のab面に平行な面である。
った際に形成される。上述したように、結晶のc軸は、CAAC−OS膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、CAAC−OS膜の形
状をエッチングなどによって変化させた場合、結晶のc軸がCAAC−OS膜の被形成面
または上面の法線ベクトルと平行にならないこともある。
の結晶部が、CAAC−OS膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、CAA
C−OS膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。
による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れ
る場合がある。2θが36°近傍のピークは、CAAC−OS膜中の一部に、c軸配向性
を有さない結晶が含まれることを示している。CAAC−OS膜は、2θが31°近傍に
ピークを示し、2θが36°近傍にピークを示さないことが好ましい。
が小さい。よって、当該トランジスタは、信頼性が高い。
AC−OS膜のうち、二種以上を有する積層膜であってもよい。
酸化物半導体膜として、CAAC−OS膜を適用する場合、該CAAC−OS膜を形成す
る方法としては、三つ挙げられる。
で、酸化物半導体膜に含まれる結晶部のc軸が、被形成面の法線ベクトルまたは表面の法
線ベクトルに平行な方向に揃った結晶部を形成する方法である。
を行うことで、酸化物半導体膜に含まれる結晶部のc軸が、被形成面の法線ベクトルまた
は表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。
理を行い、さらに二層目の酸化物半導体膜の成膜を行うことで、酸化物半導体膜に含まれ
る結晶部のc軸が、被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃
った結晶部を形成する方法である。
用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが
衝突すると、スパッタリング用ターゲットに含まれる結晶領域がa−b面から劈開し、a
−b面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離する
ことがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基
板に到達することで、CAAC−OS膜を成膜することができる。
る。例えば、成膜室内に存在する不純物濃度(水素、水、二酸化炭素および窒素など)を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が
−80℃以下、好ましくは−100℃以下である成膜ガスを用いる。
レーションが起こる。具体的には、基板加熱温度を100℃以上740℃以下、好ましく
は200℃以上500℃以下として成膜する。成膜時の基板加熱温度を高めることで、平
板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、
スパッタリング粒子の平らな面が基板に付着する。
を軽減すると好ましい。成膜ガス中の酸素割合は、30体積%以上、好ましくは100体
積%とする。
いて以下に示す。
、1000℃以上1500℃以下の温度で加熱処理をすることで多結晶であるIn−Ga
−Zn−O化合物ターゲットとする。なお、X、YおよびZは任意の正数である。ここで
、所定のmol数比は、例えば、InOX粉末、GaOY粉末およびZnOZ粉末が、2
:2:1、8:4:3、3:1:1、1:1:1、4:2:3または3:1:2である。
なお、粉末の種類、およびその混合するmol数比は、作製するスパッタリング用ターゲ
ットによって適宜変更すればよい。
酸化物半導体膜の形成後において、脱水化処理(脱水素化処理)を行い酸化物半導体膜か
ら、水素、または水分を除去して不純物が極力含まれないように高純度化し、脱水化処理
(脱水素化処理)によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加え
る処理を行うことが好ましい。また、本明細書等において、酸化物半導体膜に酸素を供給
する場合を、加酸素化処理、または過酸素化処理と記す場合がある。
除去され、加酸素化処理により酸素欠損を補填することによって、i型(真性)化または
i型に限りなく近い酸化物半導体膜とすることができる。このような酸化物半導体膜中に
は、ドナーに由来するキャリアが極めて少なく(ゼロに近く)、キャリア濃度は1×10
14/cm3未満、好ましくは1×1012/cm3未満、さらに好ましくは1×101
1/cm3未満、より好ましくは1.45×1010/cm3未満となる。
素欠損に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層を備える
トランジスタは、極めて優れたオフ電流特性を実現できる。例えば、室温(25℃)での
オフ電流(ここでは、単位チャネル幅(1μm)あたりの値)は、100zA(1zA(
ゼプトアンペア)は1×10−21A)以下、望ましくは、10zA以下となる。また、
85℃では、100zA(1×10−19A)以下、望ましくは10zA(1×10−2
0A)以下となる。このように、i型(真性)化または実質的にi型化された酸化物半導
体層を用いることで、極めて優れたオフ電流特性のトランジスタを得ることができる。
本実施の形態では、本発明の一態様の記憶装置に適用可能な構成について、図8を参照し
て説明する。図8は本発明の一態様の記憶装置の構成を説明する断面模式図であり、具体
的には、オフ状態におけるリーク電流が著しく低いトランジスタと容量素子とを備える記
憶回路の一部が、CMOSプロセスで形成された他の回路の一部の上層に設けられている
。
いて説明する半導体を、チャネルが形成される領域に備える。
スタ303と容量素子302とを備える記憶回路220の一部が、CMOSプロセスで形
成されるトランジスタ301を含む選択回路236又は記憶回路221の上層に設けられ
ている。具体的には、元素周期表における第14族の半導体(シリコンなど)を含有する
半導体層を含むトランジスタ301と、チャネルが形成される酸化物半導体層を含むトラ
ンジスタ303と、容量素子302を有する。また、半導体層311と、絶縁層314と
、導電層315と、絶縁層316と、絶縁層317と、接続層318と、導電層319a
、導電層319b、及び導電層319cと、絶縁層320と、接続層321と、半導体層
331と、絶縁層333と、導電層334と、導電層336a及び導電層336bと、導
電層338と、絶縁層339と、接続層341と、導電層342と、を含む。
(例えば、記憶回路221や選択回路236など)に重ねて形成できるため、記憶装置の
占有面積の増大を抑制できる。
部の領域に設けられた絶縁層312により、隣接するトランジスタが電気的に分離されて
いる。
に設けられた半導体を半導体層311として用いることもできる。
付与するドーパントが添加された領域である。領域313a及び領域313bは、トラン
ジスタのソース領域又はドレイン領域としての機能を有する。また、領域313a及び領
域313bは、それぞれ接続層318を介して導電層319aまたは導電層319bに電
気的に接続されている。
型の導電性を付与する元素を用いる。一方、pチャネル型のトランジスタの場合には、p
型の導電性を付与する元素を用いる。
域の深さは、それ以外の領域の深さより小さくてもよいが、これに限定されない。
層314は、トランジスタ301のゲート絶縁層としての機能を有する。
化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化ア
ルミニウム、酸化ハフニウム、有機絶縁材料(例えばポリイミド又はアクリルなど)など
の材料の層を用いることができる。また、絶縁層314に適用可能な材料を積層して絶縁
層314を構成してもよい。
する半導体層311の領域がトランジスタ301のチャネル形成領域になる。導電層31
5は、トランジスタ301のゲートとしての機能を有する。
タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料、又
はこれらを主成分とする合金材料の層を用いることができる。また、導電層315に適用
可能な材料を積層して導電層315を構成することもできる。
一対の側面に接して設けられる。
絶縁層314に適用した材料と同じ材料の層又は異なる材料の層を用いることができる。
また、絶縁層316及び絶縁層317に適用可能な材料を積層して、絶縁層316又は絶
縁層317を構成することもできる。
13a又は領域313bと電気的に接続される。
。導電層319aは接続層318を介して領域313aと電気的に接続する。導電層31
9bは接続層318を介して領域313bと電気的に接続する。また導電層319cは図
示しない接続層318を介して導電層315と電気的に接続する。
上述した導電層315に適用可能な材料のうち、導電層315に適用した材料と同じ材料
の層又は異なる材料の層を用いることができる。また、接続層318、並びに導電層31
9a、導電層319b、及び導電層319cに適用可能な材料を積層して、接続層318
、並びに導電層319a、導電層319b、及び導電層319cを構成することもできる
。
19c上に設けられる。絶縁層320の構成としては、絶縁層317と同様の構成を用い
ることができる。
319cと電気的に接続される。接続層321の構成としては、接続層318と同様の構
成を用いることができる。
態5において説明する半導体を用いることができる。
添加された領域を設けてもよい。ドーパントとしては、15族元素(代表的には窒素(N
)、リン(P)、砒素(As)、およびアンチモン(Sb))、ホウ素(B)、アルミニ
ウム(Al)、アルゴン(Ar)、ヘリウム(He)、ネオン(Ne)、インジウム(I
n)、フッ素(F)、塩素(Cl)、チタン(Ti)、及び亜鉛(Zn)のいずれかから
選択される一以上を用いることができる。なお、当該領域は必ずしも設けなくともよい。
に電気的に接続される。導電層336aおよび導電層336bは、トランジスタのソース
電極またはドレイン電極として機能する。また、導電層336bは接続層321と電気的
に接続される。また、導電層336aは、容量素子302の一方の電極としても機能する
。
銅(Cu)、タンタル(Ta)、チタン(Ti)、モリブデン(Mo)、タングステン(
W)、ネオジム(Nd)、スカンジウム(Sc)などの金属、または、上述した金属元素
を成分とする合金、上述した金属元素を組み合わせた合金、上述した金属元素の窒化物な
どを用いて形成することができる。また、マンガン(Mn)、マグネシウム(Mg)、ジ
ルコニウム(Zr)、ベリリウム(Be)などの金属元素を用いてもよい。
また絶縁層333は、トランジスタのゲート絶縁層としての機能を有する。また、絶縁層
333は、容量素子302の誘電層としての機能をも有する。
ウム、酸化窒化アルミニウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒
化シリコン、酸化タンタル、または酸化ランタンから選ばれた材料を、単層でまたは積層
して形成することができる。
ハフニウムシリケート(HfSixOyNz)、窒素が添加されたハフニウムアルミネー
ト(HfAlxOyNz)、酸化ハフニウム、酸化イットリウムなどのhigh−k材料
を用いることで、実質的な(例えば、酸化シリコン換算の)ゲート絶縁膜の厚さを変えな
いまま、物理的なゲート絶縁膜を厚くすることにより、ゲートリークを低減できる。さら
には、high−k材料と、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化
シリコン、酸化アルミニウム、酸化窒化アルミニウム、及び酸化ガリウムのいずれか一以
上との積層構造とすることができる。
ランジスタのゲートとしての機能を有する。また導電層334の一部が導電層336a及
び336bと重畳して設けられることが好ましい。
(Ta)、チタン(Ti)、モリブデン(Mo)、タングステン(W)、ネオジム(Nd
)、スカンジウム(Sc)から選ばれた金属、または上述した金属元素を成分とする合金
、上述した金属元素を組み合わせた合金、上述した金属元素の窒化物などを用いて形成す
ることができる。また、マンガン(Mn)、マグネシウム(Mg)、ジルコニウム(Zr
)、ベリリウム(Be)などの金属元素を用いてもよい。
コンを含むアルミニウムを用いた単層構造、アルミニウム上にチタンを積層する二層構造
、窒化チタン上にチタンを積層する二層構造、窒化チタン上にタングステンを積層する二
層構造、窒化タンタル上にタングステンを積層する二層構造、Cu−Mg−Al合金上に
Cuを積層する二層構造、チタンと、そのチタン上にアルミニウムを積層し、さらにその
上にチタンを形成する三層構造などがある。
、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、
酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したイ
ンジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記
透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
して、酸化ガリウムや、窒素を含むインジウムガリウム亜鉛酸化物や、窒素を含むインジ
ウム錫酸化物や、窒素を含むインジウムガリウム酸化物や、窒素を含むインジウム亜鉛酸
化物や、窒素を含む酸化錫や、窒素を含むインジウム酸化物や、金属窒化物(InN、Z
nNなど)を形成してもよい。
を介して半導体層331と重畳させることで、トランジスタのしきい値電圧をプラスにす
ることができ、所謂ノーマリーオフのスイッチング素子を実現できる。例えば、窒素を含
むIn−Ga−Zn−Oを用いる場合、少なくとも半導体層331より高い窒素濃度、具
体的には窒素濃度が7原子%以上のIn−Ga−Zn−Oを用いる。
される。
8と電気的に接続する。
電層338と電気的に接続する。
することができる。
プゲート構造であるが、所謂ボトムゲート構造としても良い。また、半導体層の上に導電
層が設けられている所謂トップコンタクト構造であるが、導電層の上に半導体層を設ける
所謂ボトムコンタクト構造としても良い。
。
102 保持容量
121 記憶回路
136 選択回路
140 記憶装置
201 トランジスタ
202 保持容量
203 トランジスタ
204 バッファ回路
205 インバータ回路
206 インバータ回路
207 インバータ回路
208 インバータ回路
209 インバータ回路
210 インバータ回路
211 クロックドインバータ回路
212 クロックドインバータ回路
213 アナログスイッチ回路
214 アナログスイッチ回路
220 記憶回路
221 記憶回路
236 選択回路
240 記憶装置
301 トランジスタ
302 容量素子
303 トランジスタ
311 半導体層
312 絶縁層
313a 領域
313b 領域
314 絶縁層
315 導電層
316 絶縁層
317 絶縁層
318 接続層
319a 導電層
319b 導電層
319c 導電層
320 絶縁層
321 接続層
331 半導体層
333 絶縁層
334 導電層
336a 導電層
336b 導電層
338 導電層
339 絶縁層
341 接続層
342 導電層
Claims (5)
- 第1のトランジスタと、
第2のトランジスタと、
保持容量と、
選択回路と、
記憶回路と、
インバータ回路と、を有し、
前記第1のトランジスタのソース又はドレインの一方は、前記保持容量の一方の端子及び前記第2のトランジスタのソース又はドレインの一方に直接接続され、
前記第1のトランジスタのソース又はドレインの他方は、前記インバータ回路を介して前記記憶回路の出力端子に電気的に接続され、
前記第2のトランジスタのソース又はドレインの他方は、前記選択回路の第1の入力端子に電気的に接続され、
前記選択回路の出力端子は、前記記憶回路の入力端子に電気的に接続され、
前記記憶回路は、前記選択回路と前記インバータ回路との間に電気的に接続され、
前記第1のトランジスタは、チャネル形成領域を含む酸化物半導体層を含み、
前記第2のトランジスタは、チャネル形成領域を含む酸化物半導体層を含むことを特徴とする記憶装置。 - 請求項1において、
前記第2のトランジスタのソース又はドレインの他方は、バッファ回路を介して、前記選択回路の第1の入力端子に電気的に接続されていることを特徴とする記憶装置。 - 請求項1または2において、
前記記憶回路はラッチ回路であることを特徴とする記憶装置。 - 請求項1乃至3のいずれか一において、
前記記憶回路はフリップ・フロップ回路であることを特徴とする記憶装置。 - 請求項1乃至4のいずれか一において、
前記記憶回路は、第3のトランジスタを有し、
前記選択回路は、第4のトランジスタを有し、
前記第3のトランジスタ及び前記第4のトランジスタのチャネル形成領域は、Siを有することを特徴とする記憶装置。
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