JP6642883B2 - 窒化物半導体装置およびその製造方法 - Google Patents

Description

この発明は、III族窒化物半導体（以下単に「窒化物半導体」という場合がある。）からなる窒化物半導体装置およびその製造方法に関する。

III族窒化物半導体とは、III-Ｖ族半導体においてＶ族元素として窒素を用いた半導体である。窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）が代表例である。一般には、Ａｌ_ｘＩｎ_ｙＧａ_１−x−yＮ（０≦ｘ≦１，０≦ｙ≦１，０≦ｘ＋ｙ≦１）と表わすことができる。
このような窒化物半導体を用いたＨＥＭＴ（High Electron Mobility Transistor;
高電子移動度トランジスタ）が提案されている。このようなＨＥＭＴは、たとえば、ＧａＮからなる電子走行層と、この電子走行層上にエピタキシャル成長されたＡｌＧａＮからなる電子供給層とを含む。電子供給層に接するように一対のソース電極およびドレイン電極が形成され、それらの間にゲート電極が配置される。ゲート電極は、絶縁膜を挟んで電子供給層に対向するように配置される。ＧａＮとＡｌＧａＮとの格子不整合に起因する分極のために、電子走行層内において、電子走行層と電子供給層との界面から数Åだけ内方の位置に、二次元電子ガスが形成される。この二次元電子ガスをチャネルとして、ソース・ドレイン間が接続される。ゲート電極に制御電圧を印加することで、二次元電子ガスを遮断すると、ソース・ドレイン間が遮断される。ゲート電極に制御電圧を印加していない状態では、ソース・ドレイン間が導通するので、ノーマリーオン型のデバイスとなる。

窒化物半導体を用いたデバイスは、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を有するため、パワーデバイスへの応用が検討されている。
しかし、パワーデバイスとして用いるためには、ゼロバイアス時に電流を遮断するノーマリーオフ型のデバイスである必要があるため、前述のようなＨＥＭＴは、パワーデバイスには適用できない。

ノーマリーオフ型の窒化物半導体ＨＥＭＴを実現するための構造は、たとえば、特許文献１において提案されている。特許文献１では、電子走行層上に、電子供給層と電子走行層との界面に連続する界面を有する酸化膜が形成されている。そして、ゲート電極は、酸化膜を挟んで電子走行層上に対向している。このような構成では、ゲート電極の直下に電子供給層が存在しないので、ゲート電極の直下に二次元電子ガスは形成されない。これにより、ノーマリーオフが達成される。酸化膜は、たとえば、電子供給層の一部を熱酸化することにより作成される。

特開２０１３−６５６１２号公報

ゲート電極の直下に酸化膜を有する窒化物半導体装置においては、酸化膜が作成しやすくなるという理由から、電子供給層としてＡｌＮ層が用いられることがある。しかしながら、電子供給層としてＡｌＮ層が用いられた場合には、電子走行層と電子供給層との格子不整合に起因する分極が強くなりすぎるために、電子走行層内に発生する２次元電子ガス濃度が過度に高くなるおそれがある。電子走行層内に発生する２次元電子ガス濃度が過度に高くなると、窒化物半導体装置の耐圧の低下、リーク電流の増加、容量の増加などの弊害を招くおそれがある。このような問題は、電子供給層としてＡｌＮ層が用いられた場合だけではなく、電子供給層としてＡｌ組成の高い窒化物半導体層が用いられた場合にも起こりうる。

この発明の目的は、電子供給層としてＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０．８≦ｘ≦１．０，０≦ｘ＋ｙ≦１）層が用いられる場合において、２次元電子ガス濃度を適切に低下させることができる、窒化物半導体装置およびその製造方法を提供することにある。

この発明の一実施形態は、ＧａＮからなる電子走行層と、前記電子走行層上に形成され、Ａｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０．８≦ｘ≦１．０，０≦ｘ＋ｙ≦１）層からなり、前記電子走行層によって引っ張り歪が加えられている電子供給層と、前記電子供給層上に形成され、前記電子供給層に達する開口部を有する、ＳｉＮからなるパッシベーション膜と、前記電子供給層上に、前記開口部内に形成されたゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟むように前記ゲート電極から離れて配置され、前記電子供給層に電気的に接続されたソース電極およびドレイン電極とを含み、前記パッシベーション膜の膜厚が１０ｎｍ以上である、窒化物半導体装置を提供する。

電子走行層を構成するＧａＮとパッシベーション膜を構成するＳｉＮの熱膨張係数はほぼ同じであるが、ＳｉＮの成膜温度はＧａＮの成膜温度よりも高い。このため、パッシベーション膜の成膜後に室温に戻したときに、パッシベーション膜を構成するＳｉＮは、電子走行層を構成するＧａＮよりも収縮する。これにより、パッシベーション膜は、電子供給層および電子走行層に圧縮応力（圧縮歪）を加えることになる。この結果、電子供給層に生じるピエゾ分極が小さくなるから、電子走行層内に発生する２次元電子ガス濃度を適切に低下させることができる。

この発明の一実施形態は、ＧａＮからなる電子走行層と、前記電子走行層上に形成され、Ａｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０．８≦ｘ≦１．０，０≦ｘ＋ｙ≦１）層からなり、前記電子走行層によって引っ張り歪が加えられている電子供給層と、前記電子供給層上に形成され、前記電子供給層に達する開口部を有する、ＳｉＮからなるパッシベーション膜と、前記電子供給層上に、前記開口部内に形成されたゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟むように前記ゲート電極から離れて配置され、前記電子供給層に電気的に接続されたソース電極およびドレイン電極と、前記ゲート電極への電界集中を緩和するためのフィールドプレートとを含み、ドレイン電圧が０Ｖ時の出力容量Ｃossを基準出力容量Ｃossoとすると、出力容量Ｃossが基準出力容量Ｃossoの１／２となるドレイン電圧が２０Ｖ以下である、窒化物半導体装置を提供する。

電子走行層を構成するＧａＮとパッシベーション膜を構成するＳｉＮの熱膨張係数はほぼ同じであるが、ＳｉＮの成膜温度はＧａＮの成膜温度よりも高い。このため、パッシベーション膜の成膜後に室温に戻したときに、パッシベーション膜を構成するＳｉＮは、電子走行層を構成するＧａＮよりも収縮する。これにより、パッシベーション膜は、電子供給層および電子走行層に圧縮応力を加えることになる。この結果、電子供給層に生じるピエゾ分極が小さくなるから、電子走行層内に発生する２次元電子ガス濃度を適切に低下させることができる。

ドレイン電圧を印加すると、フィールドプレート直下の２次元電子ガス濃度が低減するので、出力容量Ｃossが低下する。電子走行層内に発生している二次元電子ガス濃度が高いほど、出力容量Ｃossは減少しにくい。したがって、電子走行層内に発生している２次元電子ガス濃度が高いほど、出力容量Ｃossが基準出力容量Ｃossoの１／２となるドレイン電圧が大きくなる。パッシベーション膜によって電子供給層に所定以上の圧縮歪が加えられていない場合には、２次元電子ガス濃度が過度に高くなるため、出力容量Ｃossが基準出力容量Ｃossoの１／２となるドレイン電圧が２０Ｖよりも高くなる。この構成では、パッシベーション膜によって電子供給層に所定以上の圧縮歪が加えられており、２次元電子ガス濃度が適切に低下されているので、出力容量Ｃossが基準出力容量Ｃossoの１／２となるドレイン電圧が２０Ｖ以下となる。

この発明の一実施形態は、ＧａＮからなる電子走行層と、前記電子走行層上に形成され、Ａｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０．８≦ｘ≦１．０，０≦ｘ＋ｙ≦１）層からなり、前記電子走行層によって引っ張り歪が加えられている電子供給層と、前記電子供給層上に形成され、前記電子供給層に達する開口部を有する、ＳｉＮからなるパッシベーション膜と、前記電子供給層上に、前記開口部内に形成されたゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟むように前記ゲート電極から離れて配置され、前記電子供給層に電気的に接続されたソース電極およびドレイン電極とを含み、ゲート長が１μｍ以下である、窒化物半導体装置を提供する。

電子走行層を構成するＧａＮとパッシベーション膜を構成するＳｉＮの熱膨張係数はほぼ同じであるが、ＳｉＮの成膜温度はＧａＮの成膜温度よりも高い。このため、パッシベーション膜の成膜後に室温に戻したときに、パッシベーション膜を構成するＳｉＮは、電子走行層を構成するＧａＮよりも収縮する。これにより、パッシベーション膜は、電子供給層および電子走行層に圧縮応力を加えることになる。この結果、電子供給層に生じるピエゾ分極が小さくなるから、電子走行層内に発生する２次元電子ガス濃度を適切に低下させることができる。

パッシベーション膜によって電子供給層に所定以上の圧縮歪が加えられていない場合には、２次元電子ガス濃度が過度に高くなるので、耐圧を維持するために、ゲート長を１μｍよりも大きくする必要がある。この構成では、パッシベーション膜によって電子供給層に所定以上の圧縮歪が加えられており、２次元電子ガス濃度が適切に低下されているので、ゲート長は１μｍ以下となる。

この発明の一実施形態では、前記電子供給層がＡｌＮ層からなる。
この発明の一実施形態では、前記電子走行層がＧａＮ層からなる。
この発明の一実施形態では、前記パッシベーション膜は、熱ＣＶＤ法で形成されている。
この発明の一実施形態では、前記電子供給層は、前記開口部の底部に、当該電子供給層の酸化によって形成された酸化膜を含む。

この発明の一実施形態では、前記電子供給層の膜厚は１．５ｎｍ以上である。
この発明の一実施形態では、前記パッシベーション膜は、前記電子走行層を成膜するための成膜装置内で形成されている。
この発明の一実施形態では、前記パッシベーション膜上において、前記ゲート電極の近傍に配置され、前記ソース電極に電気的に接続されたソースフィールドプレートをさらに含む。

この発明の一実施形態では、前記第２の窒化物半導体装置における前記フィールドプレートが、前記パッシベーション膜上において、前記ゲート電極の近傍に配置され、前記ソース電極に電気的に接続されたソースフィールドプレートである。
この発明による窒化物半導体装置の製造方法は、ＧａＮからなる電子走行層を形成する工程と、前記電子走行層上に、Ａｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０．８≦ｘ≦１．０，０≦ｘ＋ｙ≦１）層からなり、前記電子走行層によって引っ張り歪が加えられる電子供給層を形成する工程と、前記電子供給層上に形成され、ＳｉＮからなるパッシベーション膜を熱ＣＶＤ法によって形成する工程と、前記パッシベーション膜上に絶縁層を形成する工程と、前記絶縁層および前記パッシベーション膜に、前記電子供給層に達するゲート開口部を形成する工程と、前記ゲート開口部の底部に、前記電子供給層を選択的に酸化することにより、酸化膜を形成する工程と、前記ゲート開口部の底部および側部を覆うようにゲート絶縁膜を形成する工程と、前記ゲート開口部内の前記ゲート絶縁膜上にゲート電極を形成する工程と、前記電子供給層上にドレイン電極を形成する工程と、前記ゲート電極に対して前記ドレイン電極とは反対側において、前記電子供給層上にソース電極を形成する工程とを含み、前記パッシベーション膜が１０ｎｍ以上である。

この方法では、電子走行層内に発生する２次元電子ガス濃度を適切に低下させることができる窒化物半導体装置が得られる。
この発明の一実施形態では、前記絶縁層の形成に先立って、前記パッシベーション膜上にプレート膜を形成する工程を含み、前記ゲート開口部を形成する工程は、前記プレート膜の少なくとも一部に対向する領域を含むエッチング領域から前記絶縁層および前記プレート膜をエッチングして第１開口部を形成する工程と、前記第１開口部の底部における前記パッシベーション膜を選択的に除去することにより、前記第１開口部に連通する第２開口部とを形成する工程とを含み、前記ドレイン電極を形成する工程は、前記ゲート電極との間に前記プレート膜を挟むように、前記電子供給層上にドレイン電極を形成する工程を含む。

図１は、この発明の一実施形態に係る窒化物半導体装置の構成を説明するための断面図である。 図２Ａは、前記窒化物半導体装置の製造工程の一例を示す断面図である。 図２Ｂは、図２Ａの次の工程を示す断面図である。 図２Ｃは、図２Ｂの次の工程を示す断面図である。 図２Ｄは、図２Ｃの次の工程を示す断面図である。 図２Ｅは、図２Ｄの次の工程を示す断面図である。 図２Ｆは、図２Ｅの次の工程を示す断面図である。 図２Ｇは、図２Ｆの次の工程を示す断面図である。 図２Ｈは、図２Ｇの次の工程を示す断面図である。 図２Ｉは、図２Ｈの次の工程を示す断面図である。 図２Ｊは、図２Ｉの次の工程を示す断面図である。 図２Ｋは、図２Ｊの次の工程を示す断面図である。 図２Ｌは、図２Ｋの次の工程を示す断面図である。 図２Ｍは、図２Ｌの次の工程を示す断面図である。 図３は、ゲート電極直下以外の領域におけるエネルギー分布を示すエネルギーバンド図である。 図４は、表面ドナー順位Ｅ_ＤＤをパラメータとして、参考例のゲート電極直下以外の領域での電子供給層の膜厚に対するシートキャリア密度Ｎ_Ｓの特性を示すグラフである。 図５は、表面ドナー順位Ｅ_ＤＤをパラメータとして、比較例のゲート電極直下以外の領域での電子供給層の膜厚に対するシートキャリア密度Ｎ_Ｓの特性を示すグラフである。 図６は、表面ドナー順位Ｅ_ＤＤをパラメータとして、本実施形態のゲート電極直下以外の領域での電子供給層の膜厚に対するシートキャリア密度Ｎ_Ｓの特性を示すグラフである。 図７は、本実施形態のパッシベーション膜の膜厚に対するシートキャリア密度Ｎ_Ｓの特性を示すグラフである。 図８は、本実施形態および比較例におけるドレイン電圧Ｖ_Ｄに対する出力容量Ｃossの特性を示すグラフである。

以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る窒化物半導体装置の構成を説明するための断面図である。
窒化物半導体装置１は、基板２と、基板２の表面に形成されたバッファ層３と、バッファ層３上にエピタキシャル成長された電子走行層４と、電子走行層４上にエピタキシャル成長された電子供給層５とを含む。窒化物半導体装置１は、電子供給層５上に配置された、ソース電極６、ゲート電極７、ドレイン電極８、フローティングプレート９およびソースフィールドプレート１０をさらに含む。フローティングプレート９は、ソース電極６とゲート電極７との間に配置されている。ソースフィールドプレート１０は、ゲート電極７とドレイン電極８との間に配置されている。

基板２は、たとえば、シリコン基板であってもよい。バッファ層３は、たとえば、ＡｌＮの単膜から構成されている。バッファ層３は、基板２の表面に接するＡｌＮ膜からなる第１バッファ層と、この第１バッファ層の表面（基板２とは反対側の表面）に積層されたＡｌＧａＮ膜からなる第２バッファ層から構成されていてもよい。
電子走行層４および電子供給層５は、互いにＡｌ組成の異なる窒化物半導体からなる。この実施形態では、電子走行層４は、ＧａＮ層からなり、その厚さは０．１μｍ〜３．０μｍ程度である。電子供給層５は、電子走行層４よりもＡｌ組成の高い窒化物半導体からなっている。この実施形態では、電子供給層５は、ＡｌＮ層からなり、その厚さは１．５ｎｍ〜７ｎｍ程度である。電子供給層５の膜厚は１．５ｎｍ以上であることが好ましい。電子供給層５は、ＡｌＮ層に限らず、Ａｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０．８≦ｘ≦１．０，０≦ｘ＋ｙ≦１）層から構成されていればよい。

このように電子走行層４と電子供給層５とは、Ａｌ組成の異なる窒化物半導体からなっており、それらの間には格子不整合が生じている。具体的には、電子供給層５を構成しているＡｌＮの格子定数は、電子走行層４を構成しているＧａＮの格子定数よりも小さい。このため、電子供給層５には、成長面に平行な方向に引っ張り歪が生じている。そして、電子走行層４および電子供給層５の自発分極ならびにそれらの間の格子不整合に起因するピエゾ分極によって、電子走行層４と電子供給層５との界面における電子走行層４の伝導帯のエネルギーレベルはフェルミ準位よりも低くなる。これにより、電子走行層４と電子供給層５との界面に近い位置（たとえば界面から数Å程度の距離）には、二次元電子ガス（２ＤＥＧ）１１が広がっている。

電子供給層５には、その表面から電子走行層４に至るように、酸化膜１２が選択的に形成されている。酸化膜１２は、電子供給層５とほぼ等しい膜厚を有している。酸化膜１２は、たとえば熱酸化膜である。電子供給層５がＡｌＮ層である場合、酸化膜１２は、ＡｌＯＮ膜からなっていてもよい。
窒化物半導体装置１は、電子供給層５上に形成された、パッシベーション膜１３および絶縁層１４をさらに含む。パッシベーション膜１３は、ＳｉＮ膜からなる。この実施形態では、パッシベーション膜１３は、電子供給層５の酸化保護膜としての機能の他、電子供給層５の分極を弱める機能を有している。パッシベーション膜１３の膜厚に電子供給層５の酸化保護膜としての機能のみを持たせる場合には、パッシベーション膜１３の膜厚は２ｎｍ〜３ｎｍで足りる。しかしながら、この実施形態のように、パッシベーション膜１３に電子供給層５の分極を弱める機能を持たせるためには、パッシベーション膜１３の膜厚は、１０ｎｍ以上であることが好ましい。この実施形態では、パッシベーション膜１３の膜厚は、１０ｎｍ〜１００ｎｍ程度である。

絶縁層１４は、パッシベーション膜１３を覆っており、第１層１５および第１層１５上の第２層１６を含む。たとえば、第１層１５および第２層１６は、共にＳｉＯ_２膜からなっていてもよい。また、絶縁層１４は、１．５μｍ〜２μｍの厚さを有していてもよい。個別には、第１層１５が５００ｎｍ〜１０００ｎｍの厚さを有し、第２層１６が５００ｎｍ〜１０００ｎｍの厚さを有していてもよい。

第１層１５およびパッシベーション膜１３には、電子供給層５（酸化膜１２）に達するゲート開口部１７が形成されている。ゲート開口部１７は、第１層１５に形成された第１開口部１７ａと、パッシベーション膜１３に形成され、第１開口部１７ａに連通する第２開口部１７ｂとを含む。第１ゲート開口部１７の底部には、酸化膜１２が露出している。ゲート開口部１７の底部および側部を覆うようにゲート絶縁膜１８が形成されている。ゲート絶縁膜１８は、ゲート開口部１７内に加えて、第１層１５と第２層１６との間にも形成されている。たとえば、ゲート絶縁膜１８は、構成元素としてＳｉ、ＡｌおよびＨｆからなる群から選択される少なくとも一種の材料膜からなっていてもよい。具体的には、ゲート絶縁膜１８は、ＳｉＮ、ＳｉＯ_２、ＳｉＯＮ、Ａｌ_２Ｏ_３、ＡｌＮ、ＡｌＯＮ、ＨｆＳｉＯおよびＨｆＯ_２等からなる群から選択される少なくとも一種の材料膜からなっていてもよい。これらのうち、好ましくは、Ａｌ_２Ｏ_３膜が挙げられる。また、ゲート絶縁膜１８は、１０ｎｍ〜１００ｎｍの厚さを有していてもよい。

ゲート開口部１７内にはゲート電極７が埋め込まれている。この実施形態では、ゲート電極７は、ゲート開口部１７の周縁でゲート絶縁膜１８上に形成されたオーバーラップ部７ａを含んでいる。たとえば、ゲート電極７は、Ｍｏ、Ｎｉ等の金属電極からなっていてもよいし、ドープトポリシリコン等の半導体電極からなっていてもよい。ゲート長（ゲート電極７の幅）は、１ｎｍ以下である。

フローティングプレート９およびソースフィールドプレート１０は、ゲート開口部１７の側部を部分的に形成するように、ゲート電極７の側方に配置されている。具体的には、フローティングプレート９およびソースフィールドプレート１０は、ゲート開口部１７の側部の下側で露出するように、パッシベーション膜１３上に形成されている。つまり、ゲート開口部１７の側部は、下側がフローティングプレート９およびソースフィールドプレート１０で形成され、上側が絶縁層１４（第１層１５）で形成されることによって、導電層／絶縁層の積層界面を有している。ソースフィールドプレート１０は、ソース電極６に電気的に接続されている。ソースフィールドプレート１０は、よく知られているように、ゲート電極７の端部への電界集中を緩和するために設けられている。

フローティングプレート９およびソースフィールドプレート１０に接するように、第１開口部１７ａの側部に絶縁性のサイドウォール１９が形成されている。つまり、サイドウォール１９は、第１開口部１７ａの側部とゲート絶縁膜１８との間に配置されている。たとえば、サイドウォール１９は、ＳｉＯ_２、ＳｉＮおよびＳｉＯＮからなる群から選択される少なくとも一種の材料膜からなっていてもよい。これらのうち、好ましくは、ＳｉＯ_２膜が挙げられる。また、サイドウォール１９は、１０ｎｍ〜２００ｎｍの厚さを有していてもよい。

フローティングプレート９およびソースフィールドプレート１０は、サイドウォール１９およびゲート絶縁膜１８によって、ゲート電極７から絶縁されている。フローティングプレート９およびソースフィールドプレート１０は、Ｍｏ膜からなっていてもよく、その厚さは、１０ｎｍ〜２００ｎｍであってもよい。
絶縁層１４およびパッシベーション膜１３には、電子供給層５に達する、ソースコンタクトホール２０およびドレインコンタクトホール２１が形成されている。ソースコンタクトホール２０およびドレインコンタクトホール２１は、ゲート開口部１７から横方向に離れた位置に形成されている。ソースコンタクトホール２０およびドレインコンタクトホール２１には、それぞれ、ソース電極６およびドレイン電極８が埋め込まれている。ソース電極６およびドレイン電極８は、それぞれ、ソースコンタクトホール２０およびドレインコンタクトホール２１内で、電子供給層５に電気的に接続されている。

この窒化物半導体装置１では、電子走行層４上にＡｌ組成の異なる電子供給層５が形成されてヘテロ接合が形成されている。これにより、電子走行層４と電子供給層５との界面付近の電子走行層４内に二次元電子ガス１１が形成され、この二次元電子ガス１１をチャネルとして利用したＨＥＭＴが形成されている。ゲート電極７は、酸化膜１２およびゲート絶縁膜１８の積層膜を挟んで電子走行層４に対向しており、ゲート電極７の直下には、電子供給層５は存在しない。したがって、ゲート電極７の直下では、電子供給層５と電子走行層４との格子不整合による分極に起因する二次元電子ガス１１が形成されない。よって、ゲート電極７にバイアスを印加していないとき（ゼロバイアス時）には、二次元電子ガス１１によるチャネルはゲート電極７の直下で遮断されている。こうして、ノーマリーオフ型のＨＥＭＴが実現されている。ゲート電極７に適切なオン電圧（たとえば５Ｖ）を印加すると、ゲート電極７の直下の電子走行層４内にチャネルが誘起され、ゲート電極７の両側の二次元電子ガス１１が接続される。これにより、ソース−ドレイン間が導通する。

使用に際しては、たとえば、ソース電極６とドレイン電極８との間に、ドレイン電極８側が正となる所定の電圧（たとえば２００Ｖ〜４００Ｖ）が印加される。その状態で、ゲート電極７に対して、ソース電極６を基準電位（０Ｖ）として、オフ電圧（０Ｖ）またはオン電圧（５Ｖ）が印加される。
酸化膜１２と電子走行層４との界面は、電子供給層５と電子走行層４との界面に連続していて、ゲート電極７の直下における電子走行層４の界面の状態は、電子供給層５と電子走行層４との界面の状態と同等である。そのため、ゲート電極７の直下の電子走行層４における電子移動度は高い状態に保持されている。こうして、この実施形態は、ノーマリーオフ型のＨＥＭＴ構造を有する窒化物半導体装置を提供する。

図２Ａ〜図２Ｍは、前述の窒化物半導体装置１の製造工程の一例を説明するための断面図であり、製造工程における複数の段階における断面構造が示されている。
まず、図２Ａに示すように、基板２上に、バッファ層３および電子走行層４が順にエピタキシャル成長される。さらに、電子走行層４上に電子供給層５がエピタキシャル成長される。

次に、図２Ｂに示すように、電子供給層５上の全面を覆うように、たとえば、熱ＣＶＤ法（熱化学的気相成長法）によって、パッシベーション膜１３が形成される。この実施形態では、パッシベーション膜１３は、バッファ層３、電子走行層４および電子供給層５が成膜された成膜装置内で成膜される。
次に、図２Ｃに示すように、スパッタ法、蒸着法等によって、パッシベーション膜１３上にプレート膜３１が形成される。そして、図２Ｄに示すように、たとえば、ドライエッチングによって、プレート膜３１が選択的に除去される。これにより、ソース電極６の形成領域とドレイン電極８の形成領域との間に、プレート膜３１が形成される。

次に、図２Ｅに示すように、電子供給層５上の全面を覆うように、たとえば、ＣＶＤ法（化学的気相成長法）によって、絶縁層１４の第１層１５が形成される。これにより、プレート膜３１は、第１層１５内に埋め込まれる。
次に、図２Ｆに示すように、プレート膜３１に対向する領域を含むエッチング領域から第１層１５およびプレート膜３１をエッチングすることによって、第１開口部１７ａ（ゲート開口部１７）が形成される。これにより、プレート膜３１は、第１開口部１７ａに対してソース側のフローティングプレート９と、第１開口部１７ａに対してドレイン側のソースフィールドプレート１０とに分離される。したがって、フローティングプレート９およびソースフィールドプレート１０は、この段階では、第１開口部１７ａ（ゲート開口部１７）の側部に露出することになる。

次に、図２Ｇに示すように、電子供給層５上の全面を覆うように、たとえば、ＣＶＤ法（化学的気相成長法）によって、サイドウォール１９を形成するための絶縁膜３２が形成される。絶縁膜３２を形成する工程は、第１層１５（絶縁層１４）に接する下層膜３３を形成する工程と、絶縁膜３２の最表面を形成する上層膜３４を形成する工程とを含む。たとえば、下層膜３３は、ＳｉＯ_２膜からなっていてもよく、上層膜３４は、Ａｌ_２Ｏ_３膜からなっていてもよい。第１層１５（絶縁層１４）および下層膜３３が共にＳｉＯ_２膜である場合、第１層１５に対する下層膜３３の密着性を高めることができる。そのため、後の工程において、サイドウォール１９の膜剥がれを防止することができる。

次に、図２Ｈに示すように、たとえば、エッチバックによって、絶縁膜３２の第１層１５上の部分が選択的に除去され、第１開口部１７ａの側部上に絶縁膜３２が残る。上層膜３４としてＡｌ_２Ｏ_３膜を採用していると、エッチバック後に、エッチングされ難いＡｌ_２Ｏ_３膜の一部が第１開口部１７ａから上方への突出部３５として残ることがある。
次に、図２Ｉに示すように、たとえば、ドライエッチングによって、第１開口部１７ａの底部におけるパッシベーション膜１３が選択的に除去される。これにより、パッシベーション膜１３に、第１開口部１７ａに連通する第２開口部１７ｂが形成される。つまり、第１開口部１７ａと第２開口部１７ｂとを含むゲート開口部１７が形成される。これにより、ゲート開口部１７の底部に電子供給層５が露出する。パッシベーション膜１３がＳｉＮ膜であり、上層膜３４がＡｌ_２Ｏ_３膜である場合、パッシベーション膜１３用のエッチャント（たとえば、ＣＦ_４ガス等）に対して上層膜３４のエッチング選択比を小さくすることができる。したがって、パッシベーション膜１３をエッチングする際に、下層膜３３を上層膜３４で保護できるので、下層膜３３（サイドウォール１９）がパッシベーション膜１３と一緒にエッチングされて薄くなることを抑制することができる。そのため、パッシベーション膜１３のエッチング後においても、設計値に近い厚さを有するサイドウォール１９を維持することができる。

次に、図２Ｊに示すように、たとえば、ドライエッチングによって、サイドウォール１９の表面部が選択的に除去される。この実施形態では、最表面を形成する上層膜３４が選択的に除去されることによって、下層膜３３がサイドウォール１９として残ることとなる。上層膜３４がＡｌ_２Ｏ_３膜である場合、たとえば、ＢＣｌ_３ガスがエッチャントとして使用されてもよい。その後、電子供給層５のゲート開口部１７に露出した部分が選択的に酸化されることによって、電子供給層５の一部が酸化膜１２となる。

次に、図２Ｋに示すように、電子供給層５上の全面を覆うように、たとえば、ＣＶＤ法（化学的気相成長法）によって、ゲート絶縁膜１８が形成され、さらにゲート絶縁膜１８の内側にゲート電極７が埋め込まれる。前述したように、この実施形態では、ゲート電極７は、ゲート開口部１７の周縁でゲート絶縁膜１８上に形成されたオーバーラップ部７ａを含む。ゲート電極７の形成後、電子供給層５上の全面を覆うように、たとえば、ＣＶＤ法（化学的気相成長法）によって、絶縁層１４の第２層１６が形成される。

次に、図２Ｌに示すように、ソース電極６の形成領域およびドレイン電極８の形成領域において、第２層１６、ゲート絶縁膜１８および第１層１５が、たとえば、ドライエッチングによって、選択的に除去される。これにより、ソースコンタクトホール２０およびドレインコンタクトホール２１が同時に形成される。
次に、図２Ｍに示すように、電子供給層５上の全面を覆うように、たとえば、スパッタ法、蒸着法等によって、絶縁層１４上に電極膜が形成され、この電極膜をパターニングすることによって、ソース電極６およびドレイン電極８が形成される。以上の工程を経て、図１に示す窒化物半導体装置１が得られる。

この窒化物半導体装置１では、電子走行層４がＧａＮ層からなり、電子供給層５がＡｌＮ層からなる。電子供給層５を構成しているＡｌＮの格子定数は、電子走行層４を構成しているＧａＮの格子定数よりも小さい。このため、電子供給層５には、電子走行層４によって、成長面に平行な方向に引っ張り歪が加えられている。電子供給層５に加えられている引っ張り歪が大きくなるほど、電子供給層５に生じるピエゾ分極が大きくなり、電子走行層４内に発生する２次元電子ガス濃度は高くなる。

この実施形態では、電子供給層５としてＡｌＮ層が用いられているため、電子供給層５として、たとえば、Ａｌ_０．２５Ｇａ_０．７５Ｎ層が用いられる場合に比べて、電子供給層５に加えられる引っ張り歪は大きくなる。このため、電子走行層４内に発生する２次元電子ガス濃度が過度に高くなるおそれがある。電子走行層４内に発生する２次元電子ガス濃度が過度に高くなると、窒化物半導体装置１の耐圧が低下する。

そこで、この実施形態では、電子供給層５に生じるピエゾ分極を小さくするために、電子供給層５上に、ＳｉＮ膜からなり、膜厚が１０ｎｍ以上のパッシベーション膜１３が形成されている。ＡｌＮからなる電子供給層５は、電子走行層４を構成するＧａＮの格子定数に合わせて成長する。電子走行層４を構成するＧａＮとパッシベーション膜１３を構成するＳｉＮの熱膨張係数はほぼ同じであるが、ＳｉＮの成膜温度はＧａＮの成膜温度よりも高い。具体的には、ＧａＮの成膜温度が１０００℃程度にあるのに対し、ＳｉＮの成膜温度は１１５０℃程度である。このため、パッシベーション膜１３の成膜後に室温に戻したときに、パッシベーション膜１３を構成するＳｉＮは、電子走行層４を構成するＧａＮよりも収縮する。これにより、パッシベーション膜１３は、電子供給層５および電子走行層４に圧縮応力を加えることになる。この結果、電子供給層５に生じるピエゾ分極が小さくなるから、電子走行層４内に発生する２次元電子ガス濃度を適切に低下させることができる。

図３は、ゲート電極直下以外の領域におけるエネルギー分布を示すエネルギーバンド図である。図３において、ＧａＮは電子走行層４を示し、ＡｌＧａＮ（ＡｌＧａＮの他、ＡｌＮを含む）は電子供給層５を示している。図３において、ＥはＡｌＧａＮの内部電界を示している。
ゲート電極７の直下以外の領域においては、図３に示すように、電子走行層４と電子供給層５との界面における電子走行層４の伝導帯のエネルギーレベルＥ_Ｃはフェルミ準位Ｅ_Ｆよりも低くなり、電子走行層４内に二次元電子ガスが発生する。

この場合、表面ドナー順位Ｅ_ＤＤは次式(1)で表されるので、シートキャリア密度（二次元電子ガス密度Ｎ_Ｓは次式(2)で表される。

前記式(1)における各符号の定義は次の通りである。
ｑ：素電荷量
Ｎ_Ｓ：シートキャリア密度（二次元電子ガス密度）
Ｅ_ＤＤ：表面ドナー順位
ΔＥ_Ｃ：ＡｌＮとＧａＮの伝導帯エネルギー差
ｄ：ＡｌＧａＮの膜厚
ε_０：真空の誘電率
ε_{ＡｌＧａＮ}：ＡｌＧａＮの比誘電率
ε_ＧａＮ：ＧａＮの比誘電率
Ｎ_Ｔ：ＧａＮの深いアクセプタ密度
Ｅ_ＤＡ：ＧａＮの深いアクセプタ準位
Ｎ_Ｄ：ＧａＮのドナー密度
Ｗ：ＡｌＧａＮの分極によってＧａＮ中の深いアクセプタが正孔放出する幅
Ｐ：ＡｌＧａＮとＧａＮの分極量の差（ＡｌＧａＮ／ＧａＮの界面での総分極量）
Ｐ＝Ｐ_{ｓｐ（ＡｌＧａＮ）}＋Ｐ_{ｐｚ（ＡｌＧａＮ）}−Ｐ_{ｓｐ（ＧａＮ）}
Ｐ_{ｓｐ（ＡｌＧａＮ）}：ＡｌＧａＮの自発分極量
Ｐ_{ｐｚ（ＡｌＧａＮ）}：ＡｌＧａＮのピエゾ分極量
Ｐ_{ｓｐ（ＧａＮ）}：ＧａＮの自発分極量
前記式(2)から、電子走行層４と電子供給層５の分極量の差Ｐが大きいほど、かつ電子供給層５の膜厚ｄが大きいほど、シートキャリア密度Ｎ_Ｓが増加することがわかる。

図１の窒化物半導体装置１に対して、電子供給層５としてＡｌ_０．２５Ｇａ_０．７５Ｎが用いられ、かつパッシベーション膜１３の膜厚が３ｎｍである構成の窒化物半導体装置を参考例ということにする。また、図１の窒化物半導体装置１に対して、パッシベーション膜１３の膜厚が３ｎｍである構成の窒化物半導体装置を比較例ということにする。
図４は、表面ドナー順位Ｅ_ＤＤをパラメータとして、参考例のゲート電極直下以外の領域での電子供給層の膜厚に対するシートキャリア密度Ｎ_Ｓの特性を示すグラフである。表面ドナー順位Ｅ_ＤＤは、１．３ｅＶから１．９ｅＶまで０．１ｅＶずつ変化させている。ＡｌＧａＮとＧａＮの分極量の差Ｐは、Ｐ＝２．０６×１０^−６［Ｃ／ｃｍ^２］とした。

この実施形態では、シートキャリア密度Ｎ_Ｓは、たとえば１．０×１０^３［／ｃｍ^２］がデバイスを設計する上での理想値であるとする。シートキャリア密度Ｎ_Ｓが理想値を超えると、耐圧が悪くなる。参考例では、シートキャリア密度Ｎ_Ｓが１．０×１０^３［／ｃｍ^２］近辺の値となる電子供給層の膜厚の範囲は、１５ｎｍ〜２５ｎｍとなる。そして、この範囲においては、電子供給層の膜厚の変化に対するシートキャリア密度の変動は小さい。このため、電子供給層５としてＡｌ_０．２５Ｇａ_０．７５Ｎが用いられている参考例においては、電子供給層の膜厚の誤差の許容範囲は大きい。

図５は、表面ドナー順位Ｅ_ＤＤをパラメータとして、比較例のゲート電極直下以外の領域での電子供給層の膜厚に対するシートキャリア密度Ｎ_Ｓの特性を示すグラフである。表面ドナー順位Ｅ_ＤＤは、１．６ｅＶから２．８ｅＶまで０．２ｅＶずつ変化させている。ＡｌＮとＧａＮの分極量の差Ｐは、Ｐ＝７．５３×１０^−６［Ｃ／ｃｍ^２］とした。また、Ｎ_Ｔ−Ｎ_Ｄ＝１．０×１０^１６［／ｃｍ^３］とした。また、比較例ではパッシベーション膜１３の膜厚は薄いため、パッシベーション膜１３によって電子供給層５に加えられる圧縮応力は零であるとした。

比較例では、電子供給層５としてＡｌＮが用いられているため、参考例に比べて、電子供給層５の膜厚に対するシートキャリア密度Ｎ_Ｓは大きい。また、比較例では、参考例に比べて、電子供給層５の膜厚に対するシートキャリア密度Ｎ_Ｓの変化率も大きい。比較例では、シートキャリア密度Ｎ_Ｓが１．０×１０^３［／ｃｍ^２］近辺の値となる電子供給層の膜厚は、たとえば、Ｅ_ＤＤ＝２．４［ｅＶ］の場合、１．２５ｎｍ程度となる。このため、比較例においては、電子供給層５の膜厚を１．２５ｎｍ前後で制御しなければならない。

図６は、表面ドナー順位Ｅ_ＤＤをパラメータとして、本実施形態のゲート電極直下以外の領域での電子供給層の膜厚に対するシートキャリア密度Ｎ_Ｓの特性を示すグラフである。表面ドナー順位Ｅ_ＤＤは、１．６ｅＶから２．８ｅＶまで０．２ｅＶずつ変化させている。ＡｌＮとＧａＮの分極量の差Ｐは、Ｐ＝７．５３×１０^−６［Ｃ／ｃｍ^２］とした。また、Ｎ_Ｔ−Ｎ_Ｄ＝１．０×１０^１６［／ｃｍ^３］とした。

本実施形態では、比較例に比べてパッシベーション膜１３の膜厚が厚いため、パッシベーション膜１３によって電子供給層５に所定以上の圧縮歪が加えられている。このため、比較例に比べて、電子供給層５の膜厚に対するシートキャリア密度Ｎ_Ｓが低減している。本実施形態では、シートキャリア密度Ｎ_Ｓが１．０×１０^３［／ｃｍ^２］近辺の値となる電子供給層５の膜厚の範囲は、たとえば、Ｅ_ＤＤ＝２．４［ｅＶ］の場合、３．２ｎｍ程度となる。このため、本実施形態では、電子供給層５の膜厚を３．２ｎｍ前後で制御できるので、比較例に比べて膜厚誤差の許容範囲は広くなる。

図７は、本実施形態のパッシベーション膜の膜厚に対するシートキャリア密度Ｎ_Ｓの特性を示すグラフである。
図７から、パッシベーション膜１３の膜厚が大きくなるほど、シートキャリア密度Ｎ_Ｓが小さくなることがわかる。また、シートキャリア密度Ｎ_Ｓの理想値が１．０×１０^３［／ｃｍ^２］程度であるとすると、パッシベーション膜１３の膜厚が１０ｎｍ以上であることが好ましいことがわかる。

窒化物半導体装置１には、ソース、ゲート、ドレインの各端子間には、静電容量Ｃgs，Ｃgd、Ｃdsが存在する。Ｃgsはゲート電極７とソース電極６との間の静電容量であり、Ｃgdはゲート電極７とドレイン電極８との間の静電容量であり、Ｃdsはドレイン電極８とソース電極６との間の静電容量である。ＣdsとＣgdとの和は、出力容量Ｃossと呼ばれる。つまり、出力容量Ｃossは、Ｃoss＝Ｃds＋Ｃgdで表される。本実施形態および比較例のように、ソース電極６に電気的に接続されたソースフィールドプレート１０が設けられている場合には、ドレイン・ソース間の容量Ｃdsが大きくなる。

図８は、本実施形態および比較例におけるドレイン電圧Ｖ_Ｄに対する出力容量Ｃossの特性を示すグラフである。図８に実線で示す曲線Ｓ１は本実施形態の特性を示し、図８に破線で示す曲線Ｓ２は比較例の特性を示している。
ソース電極６を接地し、ゲート電圧（ゲート・ソース間電圧）を零とし、ドレイン電圧Ｖ_Ｄ（ドレイン・ソース間電圧）を大きくしてくと、ソースフィールドプレート１０の直下の二次元電子ガスが減少するため、ドレイン−ソース間の容量Ｃdsが減少する。このため、出力容量Ｃossが低下する。電子走行層４内に発生している二次元電子ガス濃度が高い半導体装置ほど、出力容量Ｃossは減少しにくい。したがって、ドレイン電圧Ｖ_Ｄが０Ｖのときの出力容量を基準出力容量Ｃossoとすると、出力容量Ｃossが基準出力容量Ｃossoの１／２となるドレイン電圧は、二次元電子ガス濃度が大きい窒化物半導体装置ほど大きな値となる。

図８に示すように、本実施形態では、出力容量Ｃossが基準出力容量Ｃossoの１／２となるドレイン電圧Ｖ_Ｄ１は、２０Ｖ以下となる。一方、比較例では、出力容量Ｃossが基準出力容量Ｃossoの１／２となるドレイン電圧Ｖ_Ｄ２は、２０Ｖよりも大きくなる。
前述の実施形態では、ゲート電極７への電界集中を緩和するためにソースフィールドプレート１０が設けられているが、ソースフィールドプレート１０の代わりに、ゲート電極と一体的なゲートフィールドプレートを設けてもよい。この場合には、ゲート−ドレイン間の容量Ｃgdが大きくなる。ドレイン電圧Ｖ_Ｄ（ドレイン・ソース間電圧）を大きくしてくと、ゲートフィールドプレートの直下の二次元電子ガスが減少するため、ゲート・ドレイン間の容量Ｃgdが減少する。このため、出力容量Ｃossが低下する。したがって、ゲートフィールドプレートが設けられている場合におけるドレイン電圧Ｖ_Ｄに対する出力容量Ｃossの特性は、ソースフィールドプレートが設けられている場合と同様な特性となる。

前述の実施形態では、基板２の材料例としてシリコンを例示したが、ほかにも、サファイア基板やＧａＮ基板などの任意の基板材料を適用できる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

１ 窒化物半導体装置
２ 基板
３ バッファ層
４ 電子走行層（ＧａＮ層）
５ 電子供給層（ＡｌＮ層）
６ ソース電極
７ ゲート電極
７ａ オーバーラップ部
８ ドレイン電極
９ フローティングプレート
１０ ソースフィールドプレート
１１ 二次元電子ガス
１２ 酸化膜
１３ パッシベーション膜
１４ 絶縁層
１５ 第１層
１６ 第２層
１７ ゲート開口部
１７ａ 第１開口部
１７ｂ 第２開口部
１８ ゲート絶縁膜
１９ サイドウォール
２０ ソースコンタクトホール
２１ ドレインコンタクトホール
３１ プレート膜
３２ 絶縁膜
３３ 下層膜
３４ 上層膜
３５ 突出部

Claims (12)

1. ＧａＮからなる電子走行層と、
   前記電子走行層上に形成され、Ａｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０．８≦ｘ≦１．０，０≦ｘ＋ｙ≦１）層からなり、前記電子走行層によって引っ張り歪が加えられている電子供給層と、
   前記電子供給層上に形成され、前記電子供給層に達する開口部を有する、ＳｉＮからなるパッシベーション膜と、
   前記電子供給層上に、前記開口部内に形成されたゲート絶縁膜を介して形成されたゲート電極と、
   前記ゲート電極を挟むように前記ゲート電極から離れて配置され、前記電子供給層に電気的に接続されたソース電極およびドレイン電極と、
   前記ゲート電極への電界集中を緩和するためのフィールドプレートとを含み、
   ドレイン電圧が０Ｖ時の出力容量Ｃossを基準出力容量Ｃossoとすると、出力容量Ｃossが基準出力容量Ｃossoの１／２となるドレイン電圧が２０Ｖ以下である、窒化物半導体装置。
2. ＧａＮからなる電子走行層と、
   前記電子走行層上に形成され、Ａｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０．８≦ｘ≦１．０，０≦ｘ＋ｙ≦１）層からなり、前記電子走行層によって引っ張り歪が加えられている電子供給層と、
   前記電子供給層上に形成され、前記電子供給層に達する開口部を有する、ＳｉＮからなるパッシベーション膜と、
   前記電子供給層上に、前記開口部内に形成されたゲート絶縁膜を介して形成されたゲート電極と、
   前記ゲート電極を挟むように前記ゲート電極から離れて配置され、前記電子供給層に電気的に接続されたソース電極およびドレイン電極とを含み、
   ゲート長が１μｍ以下である、窒化物半導体装置。
3. 前記電子供給層がＡｌＮ層からなる、請求項１または２に記載の窒化物半導体装置。
4. 前記電子走行層がＧａＮ層からなる、請求項１〜３のいずれか一項に記載の窒化物半導体装置。
5. 前記パッシベーション膜は、熱ＣＶＤ法で形成されている、請求項１〜４いずれか一項に記載の窒化物半導体装置。
6. 前記電子供給層は、前記開口部の底部に、当該電子供給層の酸化によって形成された酸化膜を含む、請求項１〜５のいずれか一項に記載の窒化物半導体装置。
7. 前記電子供給層の膜厚は１．５ｎｍ以上である、請求項１〜６のいずれか一項に記載の窒化物半導体装置。
8. 前記パッシベーション膜は、前記電子走行層を成膜するための成膜装置内で形成されている、請求項１〜７のいずれか一項に記載の窒化物半導体装置。
9. 前記パッシベーション膜上において、前記ゲート電極の近傍に配置され、前記ソース電極に電気的に接続されたソースフィールドプレートをさらに含む、請求項２に記載の窒化物半導体装置。
10. 前記フィールドプレートが、前記パッシベーション膜上において、前記ゲート電極の近傍に配置され、前記ソース電極に電気的に接続されたソースフィールドプレートである、請求項１に記載の窒化物半導体装置。
11. ＧａＮからなる電子走行層を形成する工程と、
    前記電子走行層上に、Ａｌ _ｘ Ｉｎ _ｙ Ｇａ _{１−ｘ−ｙ} Ｎ（０．８≦ｘ≦１．０，０≦ｘ＋ｙ≦１）層からなり、前記電子走行層によって引っ張り歪が加えられる電子供給層を形成する工程と、
    前記電子供給層上に形成され、ＳｉＮからなるパッシベーション膜を熱ＣＶＤ法によって形成する工程と、
    前記パッシベーション膜上に絶縁層を形成する工程と、
    前記絶縁層および前記パッシベーション膜に、前記電子供給層に達するゲート開口部を形成する工程と、
    前記ゲート開口部の底部に、前記電子供給層を選択的に酸化することにより、酸化膜を形成する工程と、
    前記ゲート開口部の底部および側部を覆うようにゲート絶縁膜を形成する工程と、
    前記ゲート開口部内の前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記電子供給層上にドレイン電極を形成する工程と、
    前記ゲート電極に対して前記ドレイン電極とは反対側において、前記電子供給層上にソース電極を形成する工程とを含み、
    前記パッシベーション膜が１０ｎｍ以上である、窒化物半導体装置の製造方法。
12. 前記絶縁層の形成に先立って、前記パッシベーション膜上にプレート膜を形成する工程を含み、
    前記ゲート開口部を形成する工程は、前記プレート膜の少なくとも一部に対向する領域を含むエッチング領域から前記絶縁層および前記プレート膜をエッチングして第１開口部を形成する工程と、前記第１開口部の底部における前記パッシベーション膜を選択的に除去することにより、前記第１開口部に連通する第２開口部とを形成する工程とを含み、
    前記ドレイン電極を形成する工程は、前記ゲート電極との間に前記プレート膜を挟むように、前記電子供給層上にドレイン電極を形成する工程を含む、請求項１１に記載の窒化物半導体装置の製造方法。

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