JP6641522B2 - 高周波増幅器 - Google Patents
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- 239000003990 capacitor Substances 0.000 claims description 54
- 230000007423 decrease Effects 0.000 claims description 35
- 230000005669 field effect Effects 0.000 claims description 5
- 230000003247 decreasing effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 52
- 229910002601 GaN Inorganic materials 0.000 description 30
- 230000006378 damage Effects 0.000 description 10
- 230000000694 effects Effects 0.000 description 6
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 3
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
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Description
このカスコードトランジスタにおける第1のトランジスタのドレイン端子は、第2のトランジスタのソース端子と接続されている。
第1及び第2のトランジスタは、第1のトランジスタのゲート端子から信号が与えられると、信号を増幅し、第2のトランジスタのドレイン端子から増幅後の信号を外部に出力する。
保護回路に含まれているスイッチは、第1のトランジスタがオン状態になる前に開くことで、第1のトランジスタのドレイン端子とソース端子間にコンデンサが並列に接続されていない状態にする。
また、保護回路に含まれているスイッチは、第1のトランジスタがオフ状態になる前に閉じることで、第1のトランジスタのドレイン端子とソース端子間にコンデンサが並列に接続されている状態にする。
これにより、第1のトランジスタのソース端子と第2のトランジスタのソース端子との間の電位差の上昇が抑えられるため、第1のトランジスタの破壊を防ぐことができる。
図1はこの発明の実施の形態1による高周波増幅器を示す構成図である。
図1において、RF入力端子1は増幅対象の高周波信号であるRF信号を入力する端子である。
この実施の形態1では、RF入力端子1からRF信号が入力されることを想定しているが、局部発振信号などがRF信号に乗算されている通信信号等が入力されるものであってもよい。
具体的には、連続サイン波の信号、連続サイン波に低周波が重畳されている信号、連続サイン波に低周波が重畳され、かつ、時間軸方向に電圧振幅が偏重されている信号などが、RF信号に乗算されている信号が入力されるものであってもよい。
RF出力端子2はE型FET11及びD型FET12により増幅されたRF信号を出力する端子である。
E型FET11はゲート端子がRF入力端子1と接続され、ソース端子がグランドと接続されており、RF入力端子1から入力されたRF信号を増幅し、ドレイン端子から増幅後のRF信号を出力する。
この実施の形態1では、第1のトランジスタがE型FET11である例を示しているが、これに限るものではなく、例えば、第1のトランジスタがBJT(バイポーラトランジスタ)であってもよい。
第1のトランジスタがBJTである場合、BJTのベース端子がRF入力端子1と接続され、BJTのエミッタ端子がグランドと接続される。
D型FET12はソース端子がE型FET11のドレイン端子と接続され、ドレイン端子がRF出力端子2と接続されており、ドレイン端子から増幅後の高周波信号をRF出力端子2に出力する。
この実施の形態1では、第2のトランジスタがD型FET12である例を示しているが、これに限るものではなく、例えば、第2のトランジスタがBJTであってもよい。
第2のトランジスタがBJTである場合、BJTのエミッタ端子がE型FET11のドレイン端子と接続され、BJTのコレクタ端子がRF出力端子2と接続される。
保護回路13はE型FET11のソース端子とD型FET12のソース端子との間の電位差V1が閾値電圧Vthよりも大きくなると、電位差V1を下げる動作を開始して、電位差V1を閾値電圧Vthよりも小さくする回路である。
電源回路14は、電源端子21、抵抗22、FET23、抵抗24及び抵抗25を備えている。
電源回路14はE型FET11のゲート端子に電圧を印加する回路であり、E型FET11のソース端子とD型FET12のソース端子との間の電位差V1が閾値電圧Vthよりも大きくなると、E型FET11のゲート端子に印加する電圧を上げるように動作する。
駆動信号出力回路15は一端がE型FET11のドレイン端子と接続されており、電位差V1が閾値電圧Vthよりも大きくなると、他端から駆動信号を出力する回路である。
駆動信号出力回路15における閾値電圧Vthは、駆動信号出力回路15に含まれている抵抗31,34及びダイオード32によって決定される。
この実施の形態1では、駆動信号出力回路15の他端がFET23のゲート端子と接続されているため、駆動信号出力回路15の他端から駆動信号として電圧が出力されるが、FET23の代わりに、BJTが用いられる場合、駆動信号出力回路15の他端から駆動信号として電流が出力される。
抵抗22は一端が電源端子21と接続されている第1の抵抗である。
FET23はドレイン端子が抵抗22の他端と接続され、ゲート端子が駆動信号出力回路15の他端と接続されている第3のトランジスタである。
この実施の形態1では、第3のトランジスタがFET23である例を示しているが、これに限るものではなく、例えば、第3のトランジスタがBJTであってもよい。
第3のトランジスタがBJTである場合、BJTのコレクタ端子が抵抗22の他端と接続され、ベース端子が駆動信号出力回路15の他端と接続される。
抵抗24は一端がFET23のソース端子と接続されている第2の抵抗である。
抵抗25は一端が抵抗24の他端及びE型FET11のゲート端子と接続され、他端がグランドと接続されている第3の抵抗である。
ダイオード32はアノード端子が抵抗31の他端と接続され、カソード端子がFET23のゲート端子と接続されている。
ダイオード32はE型FET11のドレイン端子におけるドレイン電圧から抵抗31,34における電圧降下量を差し引いた電圧がダイオード32の順方向降下電圧Vth,Dよりも大きくなると、カソード端子から駆動信号をFET23のゲート端子に出力する。
E型FET11のドレイン端子におけるドレイン電圧は、E型FET11のソース端子がグランドと接続されているため、電位差V1に相当する。
ダイオード32の順方向降下電圧Vth,Dは、抵抗31,34における電圧降下量がVRであるとすると、閾値電圧Vthよりも電圧降下量VRだけ低い電圧に相当する。
コンデンサ33は一端がFET23のゲート端子と接続され、他端がグランドと接続されている。
抵抗34は一端がFET23のゲート端子と接続され、他端がグランドと接続されている。
抵抗42は一端が電源端子41と接続されている。
抵抗43は一端が抵抗42の他端と接続され、他端がD型FET12のゲート端子と接続されている。
コンデンサ44は一端が抵抗42の他端と接続され、他端がグランドと接続されている。
E型FET11のゲート端子がRF入力端子1と接続され、E型FET11のドレイン端子とD型FET12のソース端子とが接続され、D型FET12のドレイン端子がRF出力端子2と接続されている。
このため、RF入力端子1から入力された増幅対象のRF信号がE型FET11のゲート端子に与えられると、E型FET11及びD型FET12により増幅されたRF信号が、D型FET12のドレイン端子からRF出力端子2に出力される。
このとき、D型FET12のゲート端子には、抵抗43における両端の電位差と、コンデンサ44における両端の電位差とが足し合された電位差が印加されている。図1では、抵抗43における両端の電位差と、コンデンサ44における両端の電位差と、D型FET12のゲート端子とソース端子との間の電位差とが足し合された電位差がV2で表されている。
即ち、駆動信号出力回路15のダイオード32は、E型FET11のドレイン端子におけるドレイン電圧から抵抗31,34における電圧降下量VRを差し引いた電圧がダイオード32の順方向降下電圧Vth,D以下の状況下では、アノード端子とカソード端子間が導通されないため、カソード端子から駆動信号をFET23のゲート端子に出力しない。
即ち、駆動信号出力回路15のダイオード32は、E型FET11のドレイン端子におけるドレイン電圧から抵抗31,34における電圧降下量VRを差し引いた電圧がダイオード32の順方向降下電圧Vth,Dよりも大きくなると、アノード端子とカソード端子間が導通されるため、カソード端子から駆動信号をFET23のゲート端子に出力する。
FET23におけるドレイン端子とソース端子との間の電流が増加することで、抵抗24と抵抗25との間の電位が上昇し、E型FET11のゲート端子に印加される電位が上昇する。
このとき、E型FET11のドレイン端子からD型FET12を見込んだ負荷インピーダンスは変わらないため、E型FET11のIV特性によって、E型FET11のドレイン電圧が減少して、ドレイン電流が増加する。
図2はE型FET11のIV特性を示す説明図である。
図2では、E型FET11のIV特性として、E型FET11におけるドレイン端子とソース端子との間の電圧と、E型FET11におけるドレイン端子とソース端子との間を流れる電流との対応関係を示している。
即ち、図2では、E型FET11のゲート端子に印加される電位が上昇すると、E型FET11におけるドレイン端子とソース端子との間の電圧が減少して、E型FET11におけるドレイン端子とソース端子との間を流れる電流が増加することを示している。
したがって、抵抗31,34及びダイオード32によって閾値電圧Vthを適正な値に決定することで、E型FET11に印加される電圧である電位差V1の最大値を低減することが可能である。
なお、図1の高周波増幅器の全てを1つの集積回路(IC:Integrated Circuit)上に形成することで、小型で故障に強い高周波増幅器を実現することができる。
また、第1のトランジスタとして、低耐圧なE型FET11を使用し、第2のトランジスタとして、高耐圧なD型FET12を使用しているので、破壊され難い安全な高周波増幅器を得ることができる。
図3はこの発明の実施の形態1による他の高周波増幅器を示す構成図である。図3において、図1と同一符号は同一または相当部分を示している。
駆動信号出力回路15が比較器36を備える場合、比較器36が、E型FET11のドレイン電圧から抵抗31における電圧降下量を差し引いた電圧と、電圧入力端子35から入力される比較電圧Vcとを比較するようにする。比較電圧Vcは、閾値電圧Vthよりも抵抗31における電圧降下量だけ低い電圧に相当する。
そして、比較器36は、E型FET11のドレイン電圧から抵抗31における電圧降下量を差し引いた電圧が比較電圧Vc以下の状況下では、駆動信号をFET23のゲート端子に出力しない。
比較器36は、E型FET11のドレイン電圧から抵抗31における電圧降下量を差し引いた電圧が比較電圧Vcよりも大きくなると、駆動信号をFET23のゲート端子に出力するようにする。
図3の例では、駆動信号出力回路15が比較器36を備えているが、比較器36の代わりに、オペアンプを用いるようにしてもよい。比較器36の代わりにオペアンプを用いる場合の構成図は、図3と同様である。
比較器36の代わりに、オペアンプを用いる場合でも、E型FET11のドレイン電圧から抵抗31における電圧降下量を差し引いた電圧が比較電圧Vcよりも大きいときにだけ、駆動信号をFET23のゲート端子に出力するようにすることができる。
図4はこの発明の実施の形態1による他の高周波増幅器を示す構成図である。図4において、図1と同一符号は同一または相当部分を示している。
駆動信号出力回路15がダイオード32を実装しない場合、電位差V1が抵抗31と抵抗34で分圧され、分圧された抵抗34の両端電圧がFET23のスレッショルド電圧Vth,23よりも大きくなると、E型FET11のゲート端子におけるゲート電圧が上昇するように動作する。
これにより、電位差V1が低下するため、E型FET11の破壊を防ぐことができる。
図5はこの発明の実施の形態1による他の高周波増幅器を示す構成図である。図5において、図1と同一符号は同一または相当部分を示している。
電源回路14がFET23を実装しない場合、電位差V1が上昇して、駆動信号出力回路15から駆動信号が出力されると、駆動信号出力回路15から出力された駆動信号が抵抗24,25に流れるようになる。
そのため、抵抗24と抵抗25の間の電位が高くなり、E型FET11のゲート端子におけるゲート電圧が上昇するように動作する。
これにより、電位差V1が低下するため、E型FET11の破壊を防ぐことができる。
上記実施の形態1では、高周波増幅器が、E型FET11のソース端子とD型FET12のソース端子との間の電位差V1が閾値電圧Vthよりも大きくなると、E型FET11のゲート端子に印加する電圧を上げる電源回路14を備えている例を示している。
この実施の形態2では、高周波増幅器が、E型FET11のソース端子とD型FET12のソース端子との間の電位差V1が閾値電圧Vthよりも大きくなると、D型FET12のゲート端子に印加する電圧を下げる電源回路50を備えている例を説明する。
この実施の形態2では、上記実施の形態1と同様に、第1のトランジスタがE型FET11である例を説明するが、これに限るものではなく、例えば、第1のトランジスタがBJTであってもよい。
また、この実施の形態2では、上記実施の形態1と同様に、第2のトランジスタがD型FET12である例を説明するが、これに限るものではなく、例えば、第2のトランジスタがBJTであってもよい。
この実施の形態2では、保護回路13は、電源回路50及び駆動信号出力回路15を備えている。
電源回路50は、電源端子41、抵抗42、抵抗43、コンデンサ44、抵抗51、FET52及び抵抗53を備えている。
電源回路50はD型FET12のゲート端子に電圧を印加する回路であり、E型FET11のソース端子とD型FET12のソース端子との間の電位差V1が閾値電圧Vthよりも大きくなると、D型FET12のゲート端子に印加する電圧を下げるように動作する。
FET52はドレイン端子が抵抗51の他端と接続され、ゲート端子が駆動信号出力回路15の他端と接続されている第3のトランジスタである。
この実施の形態2では、第3のトランジスタがFET52である例を示しているが、これに限るものではなく、例えば、第3のトランジスタがBJTであってもよい。
第3のトランジスタがBJTである場合、BJTのコレクタ端子が抵抗51の他端と接続され、ベース端子が駆動信号出力回路15の他端と接続される。
抵抗53は一端がFET23のソース端子と接続され、他端がグランドと接続されている第3の抵抗である。
この実施の形態2では、抵抗42が第1の抵抗、抵抗43が第4の抵抗である。
駆動信号出力回路15は、E型FET11のソース端子とD型FET12のソース端子との間の電位差V1が、抵抗31,34及びダイオード32によって決定される閾値電圧Vth以下の状況下では、ダイオード32のアノード端子とカソード端子間が導通されないため、駆動信号をFET52のゲート端子に出力しない。
即ち、駆動信号出力回路15のダイオード32は、E型FET11のドレイン電圧から抵抗31,34における電圧降下量を差し引いた電圧がダイオード32の順方向降下電圧Vth,D以下の状況下では、アノード端子とカソード端子間が導通されないため、カソード端子から駆動信号をFET52のゲート端子に出力しない。
即ち、駆動信号出力回路15のダイオード32は、E型FET11のドレイン電圧から抵抗31,34における電圧降下量を差し引いた電圧がダイオード32の順方向降下電圧Vth,Dよりも大きくなると、アノード端子とカソード端子間が導通されるため、カソード端子から駆動信号をFET52のゲート端子に出力する。
FET52のドレイン端子とソース端子との間を流れる電流が増加することで、抵抗42での電圧降下が大きくなり、D型FET12のゲート端子におけるゲート電圧が低下する。
このとき、D型FET12のドレイン端子からRF出力端子2側を見込んだ負荷インピーダンスは変わらないため、D型FET12のIV特性によって、D型FET12のドレイン電圧が増加して、ドレイン電流が減少する。
図7はD型FET12のIV特性を示す説明図である。
図7では、D型FET12のIV特性として、D型FET12におけるドレイン端子とソース端子との間の電圧と、D型FET12におけるドレイン端子とソース端子との間を流れる電流との対応関係を示している。
即ち、図7では、D型FET12のゲート端子に印加される電圧が低下すると、D型FET12におけるドレイン端子とソース端子との間の電圧が増加して、D型FET12におけるドレイン端子とソース端子との間を流れる電流が減少することを示している。
したがって、抵抗31,34及びダイオード32によって閾値電圧Vthを適正な値に決定することで、E型FET11に印加される電圧である電位差V1の最大値を低減することが可能である。
図8はこの発明の実施の形態2による他の高周波増幅器を示す構成図である。図8において、図6と同一符号は同一または相当部分を示している。
駆動信号出力回路15が比較器36を備える場合、比較器36が、E型FET11のドレイン電圧から抵抗31における電圧降下量を差し引いた電圧と、電圧入力端子35から入力される比較電圧Vcとを比較するようにする。
そして、比較器36は、E型FET11のドレイン電圧から抵抗31における電圧降下量を差し引いた電圧が比較電圧Vc以下の状況下では、駆動信号をFET52のゲート端子に出力しない。
比較器36は、E型FET11のドレイン電圧から抵抗31における電圧降下量を差し引いた電圧が比較電圧Vcよりも大きくなると、駆動信号をFET52のゲート端子に出力するようにする。
図8の例では、駆動信号出力回路15が比較器36を備えているが、比較器36の代わりに、オペアンプを用いるようにしてもよい。比較器36の代わりにオペアンプを用いる場合の構成図は、図8と同様である。
比較器36の代わりに、オペアンプを用いる場合でも、E型FET11のドレイン電圧から抵抗31における電圧降下量を差し引いた電圧が比較電圧Vcよりも大きいときにだけ、駆動信号をFET52のゲート端子に出力するようにすることができる。
図9はこの発明の実施の形態2による他の高周波増幅器を示す構成図である。図9において、図6と同一符号は同一または相当部分を示している。
駆動信号出力回路15がダイオード32を実装しない場合、電位差V1から抵抗31,53における電圧降下量を差し引いた電位が、FET52のスレッショルド電圧Vth,52よりも大きくなると、D型FET12のゲート端子におけるゲート電圧が低下するように動作する。
これにより、電位差V1が低下するため、E型FET11の破壊を防ぐことができる。
この実施の形態3では、電源回路60がバラクタダイオード69を備えている例を説明する。
図10はこの発明の実施の形態3の高周波増幅器を示す構成図である。図10において、図1と同一符号は同一または相当部分を示すので説明を省略する。
この実施の形態3では、上記実施の形態1,2と同様に、第1のトランジスタがE型FET11である例を説明するが、これに限るものではなく、例えば、第1のトランジスタがBJTであってもよい。
また、この実施の形態3では、上記実施の形態1,2と同様に、第2のトランジスタがD型FET12である例を説明するが、これに限るものではなく、例えば、第2のトランジスタがBJTであってもよい。
電源回路60は、電源端子61、抵抗62、FET63、抵抗64〜67、コンデンサ68及びバラクタダイオード69を備えている。
電源回路60はD型FET12のゲート端子に電圧を印加する回路であり、E型FET11のソース端子とD型FET12のソース端子との間の電位差V1が閾値電圧Vthよりも大きくなると、D型FET12のゲート端子に印加する電圧を下げるように動作する。
抵抗62は一端が電源端子61と接続されている第1の抵抗である。
FET63はドレイン端子が抵抗62の他端と接続され、ゲート端子が駆動信号出力回路15の他端と接続されている第3のトランジスタである。
この実施の形態3では、第3のトランジスタがFET63である例を示しているが、これに限るものではなく、例えば、第3のトランジスタがBJTであってもよい。
第3のトランジスタがBJTである場合、BJTのコレクタ端子が抵抗62の他端と接続され、ベース端子が駆動信号出力回路15の他端と接続される。
抵抗65は一端が抵抗64の他端と接続され、他端がグランドと接続されている第3の抵抗である。
抵抗66は一端が電源端子61と接続されている第4の抵抗である。
抵抗67は一端が抵抗66の他端と接続され、他端がD型FET12のゲート端子と接続されている第5の抵抗である。
コンデンサ68は一端が抵抗66の他端と接続され、他端が抵抗64の他端と抵抗65の一端との間に接続されている。
バラクタダイオード69はアノード端子がグランドと接続され、カソード端子がコンデンサ68の他端と接続されている。
図10では、抵抗67における両端の電位差と、コンデンサ68における両端の電位差と、バラクタダイオード69における両端の電位差と、D型FET12のゲート端子とソース端子との間の電位差とが足し合された電位差がV2で表されている。
電源回路60のFET63は、駆動信号出力回路15のダイオード32から駆動信号が出力されると、ゲート端子の電位が上昇して、ドレイン端子とソース端子との間を流れる電流が増加する。
FET63のドレイン端子とソース端子との間を流れる電流が増加することで、抵抗64と抵抗65との間の電位が上昇し、バラクタダイオード69における両端の電位差が大きくなる。
バラクタダイオード69は、両端の電位差と容量の関係が、図11に示すような関係であるため、両端の電位差が大きくなると、容量が減少する。
バラクタダイオード69の容量が減少すると、高周波でのバラクタダイオード69における両端の電位差が更に大きくなり、D型FET12のゲート端子におけるゲート電圧が低下する。
このとき、D型FET12のドレイン端子からRF出力端子2側を見込んだ負荷インピーダンスは変わらないため、図7に示すようなD型FET12のIV特性によって、D型FET12のドレイン電圧が増加し、FET12のドレイン電流が減少する。
したがって、抵抗31,34及びダイオード32によって閾値電圧Vthを適正な値に決定することで、E型FET11に印加される電圧である電位差V1の最大値を低減することが可能である。
これにより、この実施の形態3によれば、上記実施の形態1,2と同様に、増幅対象の信号がRF信号である場合でも、E型FET11の破壊を防ぐことができる効果を奏する。
図12はこの発明の実施の形態3による他の高周波増幅器を示す構成図である。図12において、図10と同一符号は同一または相当部分を示している。
図12の例では、駆動信号出力回路15が比較器36を備えているが、比較器36の代わりに、オペアンプを用いるようにしてもよい。比較器36の代わりにオペアンプを用いる場合の構成図は、図12と同様である。
ダイオード32の代わりに、比較器36又はオペアンプを用いる場合でも、E型FET11のドレイン電圧から抵抗31における電圧降下量を差し引いた電圧が比較電圧Vcよりも大きいときにだけ、駆動信号をFET52のゲート端子に出力するようにすることができる。
図13はこの発明の実施の形態3による他の高周波増幅器を示す構成図である。図13において、図10と同一符号は同一または相当部分を示している。
駆動信号出力回路15がダイオード32を実装しない場合、E型FET11のドレイン電圧から抵抗31,64,65における電圧降下量を差し引いた電位が、FET63のスレッショルド電圧Vth,63よりも大きくなると、D型FET12のゲート端子におけるゲート電圧が低下するように動作する。
図14はこの発明の実施の形態3による他の高周波増幅器を示す構成図である。図14において、図10と同一符号は同一または相当部分を示している。
電源回路60がFET63を実装しない場合、電位差V1が上昇して、駆動信号出力回路15から駆動信号が出力されると、駆動信号出力回路15から出力された駆動信号が抵抗64,65に流れるようになる。
そのため、抵抗64と抵抗65の間の電位が高くなり、D型FET12のゲート端子におけるゲート電圧が低下するように動作する。
この実施の形態4では、電源回路70がFET72を備えている例を説明する。
図15はこの発明の実施の形態4の高周波増幅器を示す構成図である。図15において、図10と同一符号は同一または相当部分を示すので説明を省略する。
この実施の形態4では、上記実施の形態1〜3と同様に、第1のトランジスタがE型FET11である例を説明するが、これに限るものではなく、例えば、第1のトランジスタがBJTであってもよい。
また、この実施の形態4では、上記実施の形態1〜3と同様に、第2のトランジスタがD型FET12である例を説明するが、これに限るものではなく、例えば、第2のトランジスタがBJTであってもよい。
電源回路70は、電源端子61、抵抗62,71、FET63、抵抗65,66、コンデンサ68及びFET72を備えている。
電源回路70はD型FET12のゲート端子に電圧を印加する回路であり、E型FET11のソース端子とD型FET12のソース端子との間の電位差V1が閾値電圧Vthよりも大きくなると、D型FET12のゲート端子に印加する電圧を下げるように動作する。
FET72はドレイン端子がコンデンサ68の他端と接続され、ゲート端子が抵抗62の他端と接続され、ソース端子がグランドと接続されている第4のトランジスタである。
この実施の形態4では、第4のトランジスタがFET72である例を示しているが、これに限るものではなく、例えば、第4のトランジスタがBJTであってもよい。
第4のトランジスタがBJTである場合、BJTのコレクタ端子がコンデンサ68の他端と接続され、ベース端子が抵抗62の他端と接続され、ソース端子がグランドと接続される。
電源回路60のFET63は、駆動信号出力回路15のダイオード32から駆動信号が出力されると、ゲート端子の電位が上昇して、ドレイン端子とソース端子との間を流れる電流が増加する。
FET63のドレイン端子とソース端子との間を流れる電流が増加することで、抵抗62での電圧降下が大きくなり、FET72におけるゲート端子のゲート電圧が低下する。
図16はFET72におけるゲート端子のゲート電圧と、ドレイン端子とソース端子間の抵抗値との対応関係を示す説明図である。
FET72は、ゲート端子のゲート電圧と抵抗値の関係が、図11に示すような関係であるため、ゲート端子のゲート電圧が低下すると、ドレイン端子とソース端子との間の抵抗値が大きくなる。
このとき、D型FET12のドレイン端子からRF出力端子2側を見込んだ負荷インピーダンスは変わらないため、図7に示すようなD型FET12のIV特性によって、D型FET12のドレイン電圧が増加し、FET12のドレイン電流が減少する。
したがって、抵抗31,34及びダイオード32によって閾値電圧Vthを適正な値に決定することで、E型FET11に印加される電圧である電位差V1の最大値を低減することが可能である。
これにより、この実施の形態4によれば、上記実施の形態1〜3と同様に、増幅対象の信号がRF信号である場合でも、E型FET11の破壊を防ぐことができる効果を奏する。
図17はこの発明の実施の形態4による他の高周波増幅器を示す構成図である。図17において、図15と同一符号は同一または相当部分を示している。
図17の例では、駆動信号出力回路15が比較器36を備えているが、比較器36の代わりに、オペアンプを用いるようにしてもよい。比較器36の代わりにオペアンプを用いる場合の構成図は、図17と同様である。
ダイオード32の代わりに、比較器36又はオペアンプを用いる場合でも、E型FET11のドレイン電圧から抵抗31における電圧降下量を差し引いた電圧が比較電圧Vcよりも大きいときにだけ、駆動信号をFET63のゲート端子に出力するようにすることができる。
図18はこの発明の実施の形態4による他の高周波増幅器を示す構成図である。図18において、図15と同一符号は同一または相当部分を示している。
駆動信号出力回路15がダイオード32を実装しない場合、E型FET11のドレイン電圧からから抵抗31,65における電圧降下量を差し引いた電位が、FET63のスレッショルド電圧Vth,63よりも大きくなると、FET72におけるドレイン端子とソース端子との間の抵抗値が大きくなり、D型FET12のゲート端子におけるゲート電圧が低下する。
上記実施の形態1では、高周波増幅器が、E型FET11のゲート端子に電圧を印加する電源回路14を備えている例を示している。
この実施の形態5では、高周波増幅器が、E型FET11のドレイン端子とD型FET12のドレイン端子との間のインピーダンスを調整するインピーダンス調整回路80を備えている例を示している。
この実施の形態5では、上記実施の形態1と同様に、第1のトランジスタがE型FET11である例を説明するが、これに限るものではなく、例えば、第1のトランジスタがBJTであってもよい。
また、この実施の形態5では、上記実施の形態1と同様に、第2のトランジスタがD型FET12である例を説明するが、これに限るものではなく、例えば、第2のトランジスタがBJTであってもよい。
電源端子81は固定の電圧Vcapが印加される端子である。
抵抗82は一端が電源端子81と接続されている。
FET83はドレイン端子が抵抗82の他端と接続され、ゲート端子が駆動信号出力回路15の他端と接続されている。
この実施の形態5では、インピーダンス調整回路80がFET83を備えている例を示しているが、これに限るものではなく、例えば、インピーダンス調整回路80がBJTを備えているものであってもよい。
インピーダンス調整回路80がBJTを備える場合、BJTのコレクタ端子が抵抗82の他端と接続され、ベース端子が駆動信号出力回路15の他端と接続される。
抵抗84は一端がFET83のソース端子と接続されている。
抵抗85は一端が抵抗84の他端と接続され、他端がグランドと接続されている。
コンデンサ87は一端が抵抗86の他端と接続されている第1のコンデンサである。
コンデンサ88は一端がD型FET12のドレイン端子と接続されている第2のコンデンサである。
バラクタダイオード89はアノード端子がコンデンサ87の他端と接続され、カソード端子がコンデンサ88の他端と接続されており、駆動信号出力回路15から駆動信号が出力されると、容量が減少する。
抵抗90はバラクタダイオード89のアノード端子とグランドの間に接続されている。
抵抗91は一端が抵抗84と抵抗85の間に接続され、他端がバラクタダイオード89のカソード端子と接続されている。
インピーダンス調整回路80のFET83は、駆動信号出力回路15のダイオード32から駆動信号が出力されると、ゲート端子の電位が上昇して、ドレイン端子とソース端子との間を流れる電流が増加する。
FET83のドレイン端子とソース端子との間を流れる電流が増加することで、抵抗84と抵抗85との間の電位が上昇し、バラクタダイオード89における両端の電位差が大きくなる。
バラクタダイオード89の容量が減少すると、コンデンサ87,88、抵抗86,90,91及びバラクタダイオード89から構成されるD型FET12の帰還経路のインピーダンスが上昇する。D型FET12から見ると負荷インピーダンスが上昇する。
ここで、図20はD型FET12のIV特性を示す説明図である。
図20では、D型FET12のIV特性として、D型FET12におけるドレイン端子とソース端子との間の電圧と、D型FET12におけるドレイン端子とソース端子との間を流れる電流との対応関係を示している。
即ち、図20では、負荷インピーダンスが上昇すると、D型FET12におけるドレイン端子とソース端子との間の電圧が増加して、D型FET12におけるドレイン端子とソース端子との間を流れる電流が減少することを示している。
D型FET12におけるドレイン端子とソース端子との間の電圧が増加すると、E型FET11のソース端子とD型FET12のソース端子との間の電位差V1が低下する。
したがって、抵抗31,34及びダイオード32によって閾値電圧Vthを適正な値に決定することで、E型FET11に印加される電圧である電位差V1の最大値を低減することが可能である。
これにより、この実施の形態5によれば、上記実施の形態1〜4と同様に、増幅対象の信号がRF信号である場合でも、E型FET11の破壊を防ぐことができる効果を奏する。
上記実施の形態5では、高周波増幅器が、E型FET11のドレイン端子とD型FET12のドレイン端子との間のインピーダンスを調整するインピーダンス調整回路80を備えている例を示している。
この実施の形態6では、高周波増幅器が、E型FET11のドレイン端子とE型FET11のゲート端子との間のインピーダンスを調整するインピーダンス調整回路100を備えている例を示している。
この実施の形態6では、上記実施の形態1と同様に、第1のトランジスタがE型FET11である例を説明するが、これに限るものではなく、例えば、第1のトランジスタがBJTであってもよい。
また、この実施の形態6では、上記実施の形態1と同様に、第2のトランジスタがD型FET12である例を説明するが、これに限るものではなく、例えば、第2のトランジスタがBJTであってもよい。
電源端子101は固定の電圧Vcapが印加される端子である。
抵抗102は一端が電源端子101と接続されている。
抵抗103は一端が抵抗102の他端と接続されている。
FET104はドレイン端子が抵抗103の他端と接続され、ゲート端子が駆動信号出力回路15の他端と接続されている。
この実施の形態6では、インピーダンス調整回路100がFET104を備えている例を示しているが、これに限るものではなく、例えば、インピーダンス調整回路100がBJTを備えているものであってもよい。
インピーダンス調整回路100がBJTを備える場合、BJTのコレクタ端子が抵抗103の他端と接続され、ベース端子が駆動信号出力回路15の他端と接続される。
抵抗105は一端がFET104のソース端子と接続され、他端がグランドと接続されている。
コンデンサ107は一端が抵抗106の他端と接続されている第1のコンデンサである。
コンデンサ108は一端がE型FET11のドレイン端子と接続されている第2のコンデンサである。
バラクタダイオード109はアノード端子がコンデンサ107の他端と接続され、カソード端子がコンデンサ108の他端と接続されており、駆動信号出力回路15から駆動信号が出力されると、容量が増加する。
抵抗110はバラクタダイオード109のアノード端子とグランドの間に接続されている。
抵抗111は一端が抵抗102と抵抗103の間に接続され、他端がバラクタダイオード109のカソード端子と接続されている。
インピーダンス調整回路100のFET104は、駆動信号出力回路15のダイオード32から駆動信号が出力されると、ゲート端子の電位が上昇して、ドレイン端子とソース端子との間を流れる電流が増加する。
FET104のドレイン端子とソース端子との間を流れる電流が増加することで、抵抗102での電圧降下が大きくなり、バラクタダイオード109における両端の電位差が小さくなる。
バラクタダイオード89の容量が増加すると、コンデンサ107,108、抵抗106,110,111及びバラクタダイオード109から構成されるE型FET11の帰還経路のインピーダンスが低下する。E型FET11から見ると負荷インピーダンスが低下する。
ここで、図22はE型FET11のIV特性を示す説明図である。
図22では、E型FET11のIV特性として、E型FET11におけるドレイン端子とソース端子との間の電圧と、E型FET11におけるドレイン端子とソース端子との間を流れる電流との対応関係を示している。
即ち、図22では、負荷インピーダンスが低下すると、E型FET11におけるドレイン端子とソース端子との間の電圧が減少して、E型FET11におけるドレイン端子とソース端子との間を流れる電流が増加することを示している。
E型FET11におけるドレイン端子とソース端子との間の電圧が減少すると、E型FET11のソース端子とD型FET12のソース端子との間の電位差V1が低下する。
したがって、抵抗31,34及びダイオード32によって閾値電圧Vthを適正な値に決定することで、E型FET11に印加される電圧である電位差V1の最大値を低減することが可能である。
これにより、この実施の形態6によれば、上記実施の形態1〜5と同様に、増幅対象の信号がRF信号である場合でも、E型FET11の破壊を防ぐことができる効果を奏する。
上記実施の形態1〜6では、高周波増幅器がE型FET11を備えている例を示している。
この実施の形態7では、高周波増幅器がリセスゲート構造の窒化ガリウム高電子移動度トランジスタを備えている例を説明する。
GaNHEMT121はリセスゲート構造の窒化ガリウム高電子移動度トランジスタである。
GaNHEMT121はゲート端子がRF入力端子1と接続され、ソース端子が接地されている。
図23の例では、GaNHEMT121のソース端子とD型FET12のソース端子との間の電位差がV1である。
カスコード構造の高周波増幅器では、RF入力端子1と接続されるトランジスタの入力容量が動作周波数の高周波化を決めるパラメータとなる。
このため、この実施の形態7では、RF入力端子1と接続されるトランジスタとして、高速な動作が可能なGaNHEMT121を用いている。
RF入力端子1と接続されるトランジスタとして、GaNHEMT121を用いることで、正電圧での制御が可能になり、かつ、高周波動作が可能となる。
また、GaNHEMT121は、例えば、E型FETと比べて、広いバンドギャップを持っているため、RF入力端子1と接続されるトランジスタの故障の可能性を低減することができる。
図24は同一チップ上に配置されているGaNHEMT121及びD型FET12を示す構成図である。
図24において、131はGaNHEMT121のソースパッド、132はGaNHEMT121のゲートパッド、133はGaNHEMT121のゲートフィンガ、134はGaNHEMT121のソースフィンガである。
141はD型FET12のゲートフィンガ、142はD型FET12のドレインフィンガ、143はD型FET12のゲートパッドである。
150はGaNHEMT121のドレインフィンガとD型FET12のソースフィンガとを兼ねているフィンガである。
図24の例では、GaNHEMT121のドレインフィンガと、D型FET12のソースフィンガとが同じフィンガ150を共用している。このため、高周波増幅器の小型化を図ることができる。
D型FET12の代わりに、通常のGaNHEMT又はSiCFETを用いる場合でも、図24のように、通常のGaNHEMT又はSiCFETと、GaNHEMT121とを同一チップ上に配置することができる。
Claims (14)
- 増幅対象の高周波信号がゲート端子又はベース端子に与えられ、ソース端子又はエミッタ端子が接地される第1のトランジスタと、
ゲート端子又はベース端子に固定の電圧が印加され、ソース端子又はエミッタ端子が前記第1のトランジスタのドレイン端子又はコレクタ端子と接続され、ドレイン端子又はコレクタ端子から増幅後の高周波信号を出力する第2のトランジスタと、
前記第1のトランジスタのドレイン端子又はコレクタ端子とゲート端子又はベース端子に接続され、前記第1のトランジスタのソース端子又はエミッタ端子と、前記第1のトランジスタのドレイン端子又はコレクタ端子が接続された前記第2のトランジスタのソース端子又はエミッタ端子との間の電位差が閾値電圧よりも大きくなると、前記第1のトランジスタのゲート端子又はベース端子に印加する電圧を上げて前記電位差を下げる動作を開始し、前記電位差を前記閾値電圧よりも小さくする保護回路と、
を備えた高周波増幅器。 - 前記保護回路は、前記第1のトランジスタのゲート端子又はベース端子に接続され、前記電位差が前記閾値電圧よりも大きくなると、前記第1のトランジスタのゲート端子又はベース端子に印加する電圧を上げる電源回路を有する請求項1記載の高周波増幅器。
- 前記保護回路は、一端が前記第1のトランジスタのドレイン端子又はコレクタ端子と接続され、前記電位差が前記閾値電圧よりも大きくなると、他端から駆動信号を出力する駆動信号出力回路を有し、
前記電源回路は、
電圧が印加される電源端子と、
一端が前記電源端子と接続された第1の抵抗と、
ドレイン端子又はコレクタ端子が前記第1の抵抗の他端と接続され、ゲート端子又はベース端子が前記駆動信号出力回路の他端と接続された第3のトランジスタと、
一端が前記第3のトランジスタのソース端子又はエミッタ端子と接続された第2の抵抗と、
一端が前記第2の抵抗の他端及び前記第1のトランジスタのゲート端子又はベース端子と接続され、他端が接地される第3の抵抗とを含む請求項2記載の高周波増幅器。 - 増幅対象の高周波信号がゲート端子又はベース端子に与えられ、ソース端子又はエミッタ端子が接地される第1のトランジスタと、
ソース端子又はエミッタ端子が前記第1のトランジスタのドレイン端子又はコレクタ端子と接続され、ドレイン端子又はコレクタ端子から増幅後の高周波信号を出力する第2のトランジスタと、
前記第1のトランジスタのドレイン端子又はコレクタ端子に接続されるともに、前記第2のトランジスタのゲート端子又はベース端子に接続され、前記第1のトランジスタのソース端子又はエミッタ端子と、前記第1のトランジスタのドレイン端子又はコレクタ端子が接続された前記第2のトランジスタのソース端子又はエミッタ端子との間の電位差が閾値電圧よりも大きくなると、前記第2のトランジスタのゲート端子又はベース端子に印加する電圧を下げて前記電位差を下げる動作を開始し、前記電位差を前記閾値電圧よりも小さくする保護回路と、
を備えた高周波増幅器。 - 前記保護回路は、前記第2のトランジスタのゲート端子又はベース端子に接続され、前記電位差が前記閾値電圧よりも大きくなると、前記第2のトランジスタのゲート端子又はベース端子に印加する電圧を下げる電源回路を有する請求項4記載の高周波増幅器。
- 前記保護回路は、一端が前記第1のトランジスタのドレイン端子又はコレクタ端子と接続され、前記電位差が前記閾値電圧よりも大きくなると、他端から駆動信号を出力する駆動信号出力回路を備え、
前記電源回路は、
電圧が印加される電源端子と、
一端が前記電源端子と接続された第1の抵抗と、
一端が前記第1の抵抗の他端と接続された第2の抵抗と、
ドレイン端子又はコレクタ端子が前記第2の抵抗の他端と接続され、ゲート端子又はベース端子が前記駆動信号出力回路の他端と接続された第3のトランジスタと、
一端が前記第3のトランジスタのソース端子又はエミッタ端子と接続され、他端がグランドと接続された第3の抵抗と、
一端が前記第1の抵抗の他端と接続され、他端が前記第2のトランジスタのゲート端子又はベース端子と接続された第4の抵抗と、
一端が前記第1の抵抗の他端と接続され、他端が接地されるコンデンサとを含む請求項5記載の高周波増幅器。 - 前記保護回路は、一端が前記第1のトランジスタのドレイン端子又はコレクタ端子と接続され、前記電位差が前記閾値電圧よりも大きくなると、他端から駆動信号を出力する駆動信号出力回路を備え、
前記電源回路は、
電圧が印加される電源端子と、
一端が前記電源端子と接続された第1の抵抗と、
ドレイン端子又はコレクタ端子が前記第1の抵抗の他端と接続され、ゲート端子又はベース端子が前記駆動信号出力回路の他端と接続された第3のトランジスタと、
一端が前記第3のトランジスタのソース端子又はエミッタ端子と接続された第2の抵抗と、
一端が前記第2の抵抗の他端と接続され、他端がグランドと接続された第3の抵抗と、
一端が前記電源端子と接続された第4の抵抗と、
一端が前記第4の抵抗の他端と接続され、他端が前記第2のトランジスタのゲート端子又はベース端子と接続された第5の抵抗と、
一端が前記第4の抵抗の他端と接続され、他端が前記第2の抵抗の他端と前記第3の抵抗の一端との間に接続されたコンデンサと、
一端が前記コンデンサの他端と接続され、他端が接地されるバラクタダイオードとを含む請求項5記載の高周波増幅器。 - 前記保護回路は、一端が前記第1のトランジスタのドレイン端子又はコレクタ端子と接続され、前記電位差が前記閾値電圧よりも大きくなると、他端から駆動信号を出力する駆動信号出力回路を備え、
前記電源回路は、
電圧が印加される電源端子と、
一端が前記電源端子と接続された第1の抵抗と、
一端が前記第1の抵抗の他端と接続された第2の抵抗と、
ドレイン端子又はコレクタ端子が前記第2の抵抗の他端と接続され、ゲート端子又はベース端子が前記駆動信号出力回路の他端と接続された第3のトランジスタと、
一端が前記第3のトランジスタのソース端子又はエミッタ端子と接続され、他端がグランドと接続された第3の抵抗と、
一端が前記電源端子と接続され、他端が前記第2のトランジスタのゲート端子又はベース端子と接続された第4の抵抗と、
一端が前記第4の抵抗の他端と接続されたコンデンサと、
ドレイン端子又はコレクタ端子が前記コンデンサの他端と接続され、ソース端子又はエミッタ端子が接地され、ゲート端子又はベース端子が前記第1の抵抗の他端と接続された第4のトランジスタとを含む請求項5記載の高周波増幅器。 - 前記駆動信号出力回路は、前記電位差が前記閾値電圧よりも大きくなると、駆動信号を出力する部品として、ダイオード、比較器又はオペアンプを含む請求項3、請求項6から請求項8のいずれか1項に記載の高周波増幅器。
- 増幅対象の高周波信号がゲート端子又はベース端子に与えられ、ソース端子又はエミッタ端子が接地される第1のトランジスタと、
ゲート端子又はベース端子に固定の電圧が印加され、ソース端子又はエミッタ端子が前記第1のトランジスタのドレイン端子又はコレクタ端子と接続され、ドレイン端子又はコレクタ端子から増幅後の高周波信号を出力する第2のトランジスタと、
前記第1のトランジスタのドレイン端子又はコレクタ端子と前記第2のトランジスタのドレイン端子又はコレクタ端子との間に接続されたバラクタダイオードを含むインピーダンス調整回路を有し、前記第1のトランジスタのソース端子又はエミッタ端子と、前記第1のトランジスタのドレイン端子又はコレクタ端子が接続された前記第2のトランジスタのソース端子又はエミッタ端子との間の電位差が閾値電圧よりも大きくなると、前記バラクタダイオードの容量が減少して前記第1のトランジスタのドレイン端子又はコレクタ端子と前記第2のトランジスタのドレイン端子又はコレクタ端子との間のインピーダンスを上げて前記電位差を下げる動作を開始し、前記電位差を前記閾値電圧よりも小さくする保護回路と
を備えた高周波増幅器。 - 前記保護回路は、一端が前記第1のトランジスタのドレイン端子又はコレクタ端子と接続され、前記電位差が前記閾値電圧よりも大きくなると、他端から駆動信号を出力する駆動信号出力回路を備え、
前記インピーダンス調整回路は、
一端が前記第1のトランジスタのドレイン端子又はコレクタ端子と接続された第1の抵抗と、
一端が前記第1の抵抗の他端と接続された第1のコンデンサと、
一端が前記第2のトランジスタのドレイン端子又はコレクタ端子と接続された第2のコンデンサと、
前記第1のコンデンサの他端と前記第2のコンデンサの他端との間に接続され、前記駆動信号出力回路から駆動信号が出力されると、容量が減少する前記バラクタダイオードとを含む請求項10記載の高周波増幅器。 - 増幅対象の高周波信号がゲート端子又はベース端子に与えられ、ソース端子又はエミッタ端子が接地される第1のトランジスタと、
ゲート端子又はベース端子に固定の電圧が印加され、ソース端子又はエミッタ端子が前記第1のトランジスタのドレイン端子又はコレクタ端子と接続され、ドレイン端子又はコレクタ端子から増幅後の高周波信号を出力する第2のトランジスタと、
前記第1のトランジスタのドレイン端子又はコレクタ端子と前記第1のトランジスタのゲート端子又はベース端子との間に接続されたバラクタダイオードを含むインピーダンス調整回路を有し、前記第1のトランジスタのソース端子又はエミッタ端子と、前記第1のトランジスタのドレイン端子又はコレクタ端子が接続された前記第2のトランジスタのソース端子又はエミッタ端子との間の電位差が閾値電圧よりも大きくなると、前記バラクタダイオードの容量が増加して前記第1のトランジスタのドレイン端子又はコレクタ端子と前記第1のトランジスタのゲート端子又はベース端子との間のインピーダンスを下げて前記電位差を下げる動作を開始し、前記電位差を前記閾値電圧よりも小さくする保護回路と
を備えた高周波増幅器。 - 前記保護回路は、一端が前記第1のトランジスタのドレイン端子又はコレクタ端子と接続され、前記電位差が前記閾値電圧よりも大きくなると、他端から駆動信号を出力する駆動信号出力回路を備え、
前記インピーダンス調整回路は、
一端が前記第1のトランジスタのゲート端子又はベース端子と接続された第1の抵抗と、
一端が前記第1の抵抗の他端と接続された第1のコンデンサと、
一端が前記第1のトランジスタのドレイン端子又はコレクタ端子と接続された第2のコンデンサと、
前記第1のコンデンサの他端と前記第2のコンデンサの他端との間に接続され、前記駆動信号出力回路から駆動信号が出力されると、容量が増加する前記バラクタダイオードとを含む請求項12記載の高周波増幅器。 - 前記第1のトランジスタは、高周波で動作するエンハンスメント型の電界効果トランジスタ又はバイポーラトランジスタであり、
前記第2のトランジスタは、高周波で動作するディプレッション型の電界効果トランジスタ又はバイポーラトランジスタであることを特徴とする請求項1から請求項13のいずれか1項に記載の高周波増幅器。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2017/006545 WO2018154647A1 (ja) | 2017-02-22 | 2017-02-22 | 高周波増幅器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2018154647A1 JPWO2018154647A1 (ja) | 2019-11-07 |
JP6641522B2 true JP6641522B2 (ja) | 2020-02-05 |
Family
ID=63253570
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019501798A Active JP6641522B2 (ja) | 2017-02-22 | 2017-02-22 | 高周波増幅器 |
Country Status (4)
Country | Link |
---|---|
US (1) | US11025205B2 (ja) |
JP (1) | JP6641522B2 (ja) |
GB (1) | GB2572711A (ja) |
WO (1) | WO2018154647A1 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109450395B (zh) * | 2018-12-26 | 2024-02-02 | 南京米乐为微电子科技有限公司 | 非线性反馈电路及采用其的低噪声放大器 |
US10938348B1 (en) * | 2019-10-30 | 2021-03-02 | Psemi Corporation | Complete turn off and protection of branched cascode amplifier |
US11489495B2 (en) * | 2020-07-14 | 2022-11-01 | Psemi Corporation | Cascode gain boosting and linear gain control using gate resistor |
US20230170857A1 (en) * | 2021-11-29 | 2023-06-01 | Macom Technology Solutions Holdings, Inc. | Circuit and Method of Shutdown for Bias Network in High Voltage Amplifier |
WO2023150259A1 (en) * | 2022-02-04 | 2023-08-10 | Qorvo Us, Inc. | Cascode power amplification circuits, including voltage protection circuits |
WO2023150261A1 (en) * | 2022-02-07 | 2023-08-10 | Qorvo Us, Inc. | Cascode power amplification circuits, including voltage protection circuits |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09266415A (ja) | 1996-03-28 | 1997-10-07 | Sony Corp | 電界効果トランジスタのバイアス安定化回路 |
JP2001217657A (ja) | 2000-02-01 | 2001-08-10 | Oki Electric Ind Co Ltd | 光通信用前置増幅器 |
JP2004120634A (ja) * | 2002-09-27 | 2004-04-15 | Sony Corp | 可変利得増幅器 |
JP2005311689A (ja) * | 2004-04-21 | 2005-11-04 | Sharp Corp | 高耐圧力スコード型増幅回路 |
JP2006100645A (ja) | 2004-09-30 | 2006-04-13 | Furukawa Electric Co Ltd:The | GaN系半導体集積回路 |
US7271663B2 (en) * | 2005-08-23 | 2007-09-18 | Texas Instruments Incorporated | Operational amplifier output stage and method |
JP2008235347A (ja) | 2007-03-16 | 2008-10-02 | Sharp Corp | リセスゲート型hfetの製造方法 |
US8008977B2 (en) | 2009-04-14 | 2011-08-30 | Triquint Semiconductor, Inc. | Field-plated transistor including feedback resistor |
TWI435541B (zh) * | 2010-09-07 | 2014-04-21 | Realtek Semiconductor Corp | 功率放大器及控制功率放大器的方法 |
JP2013153027A (ja) | 2012-01-24 | 2013-08-08 | Fujitsu Ltd | 半導体装置及び電源装置 |
US9608437B2 (en) * | 2013-09-12 | 2017-03-28 | Qualcomm Incorporated | Electro-static discharge protection for integrated circuits |
JP6237038B2 (ja) | 2013-09-20 | 2017-11-29 | 富士通株式会社 | カスコードトランジスタ及びカスコードトランジスタの制御方法 |
JP6376874B2 (ja) * | 2014-01-21 | 2018-08-22 | エイブリック株式会社 | 増幅回路 |
-
2017
- 2017-02-22 US US16/478,427 patent/US11025205B2/en active Active
- 2017-02-22 WO PCT/JP2017/006545 patent/WO2018154647A1/ja active Application Filing
- 2017-02-22 GB GB1908963.0A patent/GB2572711A/en not_active Withdrawn
- 2017-02-22 JP JP2019501798A patent/JP6641522B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JPWO2018154647A1 (ja) | 2019-11-07 |
WO2018154647A1 (ja) | 2018-08-30 |
US20190372532A1 (en) | 2019-12-05 |
US11025205B2 (en) | 2021-06-01 |
GB201908963D0 (en) | 2019-08-07 |
GB2572711A (en) | 2019-10-09 |
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Date | Code | Title | Description |
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|
R150 | Certificate of patent or registration of utility model |
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