JP6636880B2 - 増幅回路 - Google Patents

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Description

本発明の実施形態は、増幅回路に関する。
従来より、増幅器のオフセットを訂正する技術が開示されている。
特開２０１２−１５６１号公報 米国特許第６４３３７１２号明細書
オペアンプと比較器とを有する増幅回路が知られている。このような増幅回路は、一定以下のオペアンプ誤差を校正可能であるが、オペアンプのオフセットと比較器のオフセットとの差（相対オフセット）が大きいと、校正可能レンジを超えてしまう可能性がある。ここで、「オペアンプ誤差」は、オペアンプの有限利得に起因する誤差である。「オフセット」は、素子ばらつき等に起因する。オペアンプと比較器との相対オフセットが大きい場合、増幅回路の所望の増幅精度を達成することができない。
実施形態の増幅回路は、入力信号の電圧をサンプリングするサンプリング回路と、前記サンプリング回路の出力電圧を増幅する増幅器と、前記サンプリング回路の出力に入力が接続された比較器を含み、前記比較器により前記サンプリング回路の前記出力電圧を量子化する量子化器と、前記量子化器の量子化結果に応じたデジタルコードを出力し、前記増幅器のオフセットと前記比較器のオフセットとの差をキャンセルするためのキャンセルデジタルコードを保存するレジスタを具備する制御回路と、前記制御回路から出力された前記デジタルコードに応じた第１アナログ信号と、前記制御回路から出力された前記キャンセルデジタルコードに応じた第２アナログ信号とを出力するＤ／Ａ変換器と、前記第１アナログ信号及び前記第２アナログ信号を、前記サンプリング回路の前記出力電圧に帰還する帰還容量とを具備する。
図１は、第１実施形態の増幅回路の構成を示す図である。 図２は、制御回路４０の構成を示す機能ブロック図である。 図３は、ＤＡＣ３の構成を示す機能ブロック図である。 図４は、ＤＡＣ３の一例を示す図である。 図５は、ＤＡＣ３と出力端子Ｔｏｕｔとの間に容量素子を接続した例を示す図である。 図６は、第１実施形態に係る増幅回路の増幅フェイズにおける量子化器２−１の量子化動作を示すフローチャートである。 図７は、増幅フェイズにおける量子化器２−１の出力電圧を示す図である。 図８は、量子化器２−１の動作を示すタイミングチャートである。 図９は、論理回路３２の動作を説明するためのフローチャートである。 図１０は、実施形態の増幅回路の起動時の動作について説明するためのフローチャートである。 図１１は、第１実施形態の増幅回路の起動時の出力電圧を示す図である。 図１２は、第１実施形態の増幅回路の信号処理時の動作について説明するためのフローチャートである。 図１３は、第１実施形態の増幅回路の起動時の出力電圧を示す図である。 図１４は、比較例のデジタル増幅器の構成を示す図である。 図１５は、比較例のデジタル増幅器の動作を説明するための図である。 図１６は、第２実施形態の増幅回路の構成を示す図である。 図１７は、第２実施形態に係る増幅回路の信号処理の動作について説明するためのフローチャートである。 図１８は、第３実施形態の増幅回路の構成を示す図である。 図１９は、第３実施形態に係る増幅回路の信号処理の動作について説明するためのフローチャートである。 図２０は、論理回路に関する他の実施形態の増幅回路の構成を示す図である。 図２１は、量子化器２−１の一例を示す図である。 図２２は、本実施形態に係るパイプライン型ＡＤＣの一例を示す図である。
以下、実施の形態について、図面を参照して説明する。
１ 第１実施形態
１−１ 構成
図１は、第１実施形態の増幅回路の構成を示す図である。
本実施形態に係る増幅回路は、入力端子Ｔｉｎから入力電圧Ｖｉｎを入力され、入力電圧Ｖｉｎを所定の増幅率で増幅し、出力端子Ｔｏｕｔから出力電圧Ｖｏｕｔとして出力する。増幅回路は、入力電圧Ｖｉｎをサンプリングするサンプリングフェイズと、サンプリングした入力電圧Ｖｉｎを増幅する増幅フェイズと、の２つの動作フェイズを有する。
実施形態では、増幅フェイズは、オペアンプ２０のオフセットと比較器２１のオフセットとの差（相対オフセット）をキャンセルするためのオフセットキャンセルフェイズを含む。第１実施形態では、オフセットキャンセルフェイズにおいて、制御回路４０がＤＡＣ３に、オペアンプ２０及び比較器２１の相対オフセットをキャンセルするためのキャンセルデジタルコードを出力する。ＤＡＣ３は、キャンセルデジタルコードに応じたアナログ信号を信号処理時には常時出力する。オフセットキャンセルフェイズについては、後に詳細に説明する。
同図に示すように、この増幅回路は、サンプリング回路１、量子化器２−１、増幅部２−２、ＤＡ変換器（ＤＡＣ）３、帰還容量ＣＦ、リセットスイッチＳＷＲ、制御回路４０及びコントローラ４１を備える。
また、ＤＡＣ３の出力端子Ｔｏｕｔには、ＡＤ変換器（ＡＤＣ）４が接続されている。ＡＤＣ４は、後段サンプリング回路３１、論理回路３２及び量子化器３３を有する。図１において、サンプリング回路１、後段サンプリング回路３１は、スイッチトキャパシタ回路であるが、図１に示したスイッチトキャパシタ回路１に限られない。
サンプリング回路１は、入力端子が増幅回路の入力端子Ｔｉｎに接続され、出力端子ＴｏｕｔがノードＮ１に接続されている。ノードＮ１とは、量子化器２−１と、帰還容量ＣＦと、の接続点である。すなわち、サンプリング回路１は、入力端子Ｔｉｎと、量子化器２−１と、の間に接続される。サンプリング回路１は、入力電圧Ｖｉｎを入力され、電圧ＶＸを出力する。
サンプリング回路１は、スイッチＳＷ１〜ＳＷ３と、サンプリング容量ＣＳと、を備えるスイッチトキャパシタ回路である。実施形態では、スイッチＳＷ１〜ＳＷ３の開閉はコントローラ４１によって制御される。
スイッチＳＷ１は、一端が入力端子Ｔｉｎに接続され、他端がノードＮ２に接続される。ノードＮ２は、スイッチＳＷ１，ＳＷ２と、サンプリング容量ＣＳと、の接続点である。スイッチＳＷ１の一端が、サンプリング回路１の入力端子となる。
スイッチＳＷ２は、一端がノードＮ２に接続され、他端が接地される。接地電圧は、Ｖｃｍ（＝０）であるものとする。
スイッチＳＷ３は、一端がノードＮ１に接続され、他端が接地される。サンプリング容量ＣＳは、一端がノードＮ２に接続され、他端がノードＮ１に接続される。スイッチＳＷ３と、サンプリング容量ＣＳと、の接続点が、サンプリング回路１の出力端子となる。
図１のサンプリング回路１は、サンプリングフェイズにおいて、スイッチＳＷ１，ＳＷ３がオンになり、スイッチＳＷ２がオフになる。これにより、サンプリング容量ＣＳに入力電圧Ｖｉｎがサンプリングされる。このとき、電圧ＶＸは、０である。
また、図１のサンプリング回路１は、増幅フェイズにおいて、スイッチＳＷ１，ＳＷ３がオフになり、スイッチＳＷ２がオンになる。これにより、電圧ＶＸは、−Ｖｉｎとなる。
本実施形態において、量子化器２−１は、逐次比較型ＡＤＣ（ＳＡＲ−ＡＤＣ）である。量子化器２−１は、増幅フェイズにおいて、１ビットの量子化を複数サイクル実行して、デジタルコードＤを生成する。図１に示すように、量子化器２−１は、比較器２１と、論理回路２２と、を備える。
増幅部２−２は、オペアンプ２０と、スイッチＳＷ１１とを備える。量子化器２−１と増幅部２−２は、増幅回路のオフセットキャンセルフェイズを含む増幅フェイズにおいて動作する。
オペアンプ２０は、一方の入力端子（反転入力端子）がサンプリング回路１の出力端子（ノードＮ１）に接続され、電圧ＶＸが入力される。また、オペアンプ２０は、他方の入力端子（非反転入力端子）が接地され、接地電圧Ｖｃｍ（＝０）が入力される。スイッチＳＷ１１は、オペアンプ２０と、ノードＮ３との間に接続される。
なお、実施形態ではオペアンプ２０を例として説明するが、これに限られない。例えば、リングアンプ等のアナログ増幅器を使用しても良い。
オフセットキャンセルフェイズを含む増幅フェイズの最初の所定時間では、制御回路４０によりスイッチＳＷ１１がオンとされ、オペアンプ２０が動作する（第１増幅フェイズ）。このとき、出力電圧Ｖｏｕｔは、以下の式で表される。
最初の所定時間経過後、制御回路４０によりスイッチＳＷ１１がオフにされ、制御回路４０が量子化器２−１に逐次比較動作の開始を指示する。
比較器２１（第１の比較器）は、一方の入力端子がサンプリング回路１の出力端子（ノードＮ１）に接続され、電圧ＶＸが入力される。また、比較器２１は、他方の入力端子が接地され、接地電圧Ｖｃｍ（＝０）が入力される。比較器２１は、ＶＸと０とを比較し、比較結果に応じたデジタル値（０又は１）を出力する。比較器２１は、１ビットの量子化器として動作する。
論理回路２２は、比較器２１を制御する制御回路である。論理回路２２は、増幅フェイズにおいて、比較器２１にＶＸと０との比較を複数サイクル実行させ、各サイクルで得られたデジタル値により、デジタルコードＤを生成し、制御回路４０に出力する。制御回路４０は、論理回路２２からのデジタルコードＤをＤＡＣ３に出力する。すなわち、論理回路２２が比較器２１を制御することにより、量子化器２−１（ＳＡＲ−ＡＤＣ）の逐次比較動作が実現される。
コントローラ４１は、入力電圧Ｖｉｎのサンプリングを行なうためにスイッチＳＷ１〜ＳＷ３を制御する。また、コントローラ４１は、増幅回路の起動信号を受信すると、コード保存信号を制御回路４０に出力する。コントローラ４１は、サンプリングフェイズ終了後、入力信号を処理するタイミングを規定する校正信号を制御回路４０に出力する。
制御回路４０は、コントローラ４１から出力されたコード保存信号及び校正信号を受信し、これら受信したコード保存信号及び校正信号に基づいて、スイッチＳＷ１１、量子化器２−１及びＤＡＣ３を制御する。また、制御回路４０は、レジスタ４２を有する。レジスタ４２は、オペアンプ２０及び比較器２１の相対オフセットをキャンセルするためのキャンセルデジタルコードを格納する。すなわち、実施形態によれば、比較器２１からは、オペアンプ２０及び比較器２１の相対オフセットが出力されるので、論理回路２２は当該相対オフセットをキャンセルするためのキャンセルデジタルコードを特定することができる。
図２は、制御回路４０の構成を示す機能ブロック図である。同図において、信号用制御回路５１は、量子化器２−１から出力された入力信号（入力信号＋オペアンプ２０及び比較器２１の相対オフセット）のデジタルコードをＤＡＣ３に出力する。オフセット用制御回路５２は、コントローラ４１から校正信号を受信すると、入力信号の処理中は、レジスタ４２に格納されたキャンセルデジタルコードをＤＡＣ３に常時出力する。
ＤＡＣ３は、入力端子が制御回路４０の出力端子に接続され、出力端子がノードＮ３に接続される。ノードＮ３とは、ＤＡＣ３の出力端子Ｔｏｕｔと、帰還容量ＣＦと、の接続点である。すなわち、ＤＡＣ３は、制御回路４０と、出力端子Ｔｏｕｔと、の間に接続される。ＤＡＣ３は、制御回路４０が出力したデジタルコードが入力され、入力されたデジタルコードをＤＡ変換したアナログ信号を出力する。
図３は、ＤＡＣ３の構成を示す機能ブロック図である。同図において、信号用ＤＡＣ６１は、量子化器２−１からの信号（入力信号＋オペアンプ２０及び比較器２１の相対オフセット）のデジタルコードに応じてアナログ信号を出力する。オフセット用ＤＡＣ６２は、オフセット用制御回路５２から出力されたキャンセルデジタルコードに応じてアナログ信号を出力する。
図４は、ＤＡＣ３の一例を示す図である。図４のＤＡＣ３は、Ｎビットの容量ＤＡＣ（ＤＣＣ：Digital-Charge Converter）であり、入力されたデジタルコードに応じた電荷を出力する。このＤＡＣ３は、図４に示すように、デジタルコードの各ビット（Ｄ０，Ｄ１，・・・）を入力される並列に接続されたＮ個のバッファと、各バッファと直列に接続されたＮ個の容量素子（Ｃ，２Ｃ，・・・）と、を備える。図４のＤＡＣ３が出力する電荷ＱＩＮＪは、以下の式で表される。
式（２）において、Ｃは最小ビットに対応する容量素子の容量値、ＤｎはデジタルコードＤのｎビット目の値（０又は１）、Ｖｒｅｆはバッファの駆動電圧である。図４のＤＡＣ３が出力した電荷ＱＩＮＪは、帰還容量ＣＦに充電される。これにより、Ｖｏｕｔ＝ＱＩＮＪ／ＣＦとなる。
なお、ＤＡＣ３として図４の容量ＤＡＣを使用する場合、バッファとして、スリーステートバッファを使用したり、サンプルフェイズ中に中間コード（例えば、１００・・・や、０１１・・・）を出力させたりすることにより、ＤＡＣ３に正負両方の電荷を出力させることができる。
また、ＤＡＣ３は、容量ＤＡＣに限られず、Ｒ−２Ｒ抵抗ＤＡＣやラダーＤＡＣであってもよい。ただし、ＤＡＣ３として、Ｒ−２Ｒ抵抗ＤＡＣやラダーＤＡＣを使用する場合、出力インピーダンスをハイインピーダンスに変換するために、図５に示すように、ＤＡＣ３と出力端子Ｔｏｕｔとの間に容量素子を接続するのが好ましい。
図１の説明に戻る。帰還容量ＣＦは、サンプリング回路１の出力端子（ノードＮ１）と、ＤＡＣ３の出力端子（ノードＮ３）と、の間に接続される。帰還容量ＣＦは、量子化器２−１の入力端子と、ＤＡＣ３の出力端子（ノードＮ３）と、の間を接続する帰還回路を形成する。帰還容量ＣＦは、増幅フェイズにおいて、ＤＡＣ３が出力したアナログ信号を、サンプリング回路１の電圧ＶＸに帰還する。
リセットスイッチＳＷＲは、一端が出力端子（ノードＮ３）に接続され、他端が接地される。リセットスイッチＳＷＲは、サンプリングフェイズにおいてオンになり、増幅フェイズにおいてオフになる。リセットスイッチＳＷＲがオンになることにより、帰還容量ＣＦに充電された電荷がリセットされる。
論理回路３２は、論理回路２２から変換終了信号を受信すると、ＡＤＣ４の後段サンプリング回路３１のスイッチＮＳＷ１〜ＮＳＷ３及び量子化器３３を制御して、ＡＤ変換動作を開始させる。すなわち、論理回路２２は後段サンプリング回路３１によってサンプリングされたサンプリング容量に関する演算の開始を指示する。論理回路は３２は、論理回路２２から演算の開始の指示を受信した場合に、指示された演算を開始する。
後段サンプリング回路３１のサンプリングの制御は、サンプリング回路１と同様である。すなわち、後段サンプリング回路３１は、スイッチＮＳＷ１〜ＮＳＷ３を制御して、サンプリング制御を行なう。論理回路３２は、論理回路２２から変換終了信号を受信すると、スイッチＮＳＷ１〜ＮＳＷ３を制御してサンプリングを終了する。また、論理回路３２は、論理回路２２から変換終了信号を受信すると、量子化器３３を制御して、後段サンプリング回路３１によってサンプリングされたサンプリング容量に関する演算を開始する。
１−２ 動作
次に、第１実施形態に係る増幅回路の動作について、図６〜図９を参照して説明する。以下では、ＤＡＣ３は、容量ＤＡＣであるものとするが、上述の通り、ＤＡＣ３はこれに限られない。
１−２−１ サンプリング回路１の動作
まず、最初に、実施形態のサンプリング回路１の動作について説明する。
本実施形態に係る増幅回路のサンプリングフェイズにおける動作は、上述のように、スイッチＳＷ１，ＳＷ３及びリセットスイッチＳＷＲがオンになり、スイッチＳＷ２がオフになる。これにより、サンプリング容量ＣＳに、入力電圧Ｖｉｎがサンプリングされ、電荷ＱＣＳが充電される。
１−２−２ 量子化器２−１の動作
増幅フェイズになると、コントローラ４１により、スイッチＳＷ１，ＳＷ３及びリセットスイッチＳＷＲがオフにされ、スイッチＳＷ２がオンされる。これにより、電圧ＶＸは、入力電圧Ｖｉｎに応じた一定値となる。また、論理回路２２が起動し、Ｎサイクルの逐次比較動作を実行する。
ここで、図６は、第１実施形態に係る増幅回路の増幅フェイズにおける量子化器２−１の量子化動作を示すフローチャートである。まず、増幅フェイズが開始すると、制御回路４０は、スイッチＳＷ１１をオンにし、オペアンプ２０の増幅動作を開始する（Ｓ１）。その後、スイッチＳＷ１１がオンなってから所定時間経過したか否かの判断が行なわれる（Ｓ２）。所定時間経過した判断された場合には（Ｓ２のＹＥＳ）、制御回路４０はスイッチＳＷ１１をオフにし、論理回路２２が比較器２１を起動する（ステップＳ３）。
次に、起動した比較器２１が、ＶＸと０とを比較し、比較結果に応じたデジタル値を出力する（ステップＳ４）。以下では、比較器２１は、ＶＸが０より大きい場合に１を出力し、ＶＸが０より小さい場合に０を出力するものとする。
比較器２１が出力した比較結果（デジタル値）は、論理回路２２に格納される（ステップＳ５）。
論理回路２２は、比較結果を格納すると、比較器２１をリセットする（ステップＳ６）。すなわち、論理回路２２は、比較器２１による比較動作を終了させ、比較器を起動前の状態に戻す。
そして、論理回路２２は、格納された比較結果に基づいて、ＤＡＣ３に入力するデジタルコードＤを更新する（ステップＳ７）。論理回路２２は、ＶＸが０に近づくように、デジタルコードＤを更新する。具体的には、論理回路２２は、比較結果として１を入力された場合、デジタルコードＤが小さくなるように更新し、比較結果として０を入力された場合、デジタルコードＤが大きくなるように更新する。
その後、論理回路２２は、Ｎサイクルの逐次比較動作が終了したか判定する（ステップＳ８）。Ｎサイクルの逐次比較動作が終了した場合（ステップＳ８のＹＥＳ）、増幅フェイズが終了する。すなわち、論理回路２２は、増幅回路の逐次比較動作による増幅が終了すると、クロックＣＬＫにより定められる所定の増幅期間が終了する前であっても、逐次比較動作が終了した場合、論理回路３２に変換終了信号を出力する。その後、サンプリング回路１は、クロックＣＬＫに基づいて、再びサンプリングフェイズを開始する。一方、Ｎサイクルの逐次比較動作が終了していない場合（ステップＳ８のＮＯ）、論理回路２２は、逐次比較動作の次のサイクルを開始し、再び比較器２１を起動させる（ステップＳ３）。
なお、サンプリング回路１、量子化器２−１、ＤＡＣ３及びＡＤＣ４に供給されるクロックＣＬＫは、同一のクロックＣＬＫである必要はない。
図７は、増幅フェイズにおける量子化器２−１の出力電圧を示す図である。図８は、量子化器２−１の動作を示すタイミングチャートである。
例えば、図７に示すように、増幅フェイズの開始時点で、電圧ＶＸが０より大きい場合、図８に示すように、サイクル１（１サイクル目の逐次比較動作）において、比較器２１は、１を出力する。そして、１を入力された論理回路２２は、デジタルコードＤを、小さくなるように更新する。
図８に示すように、増幅フェイズの開始時点のデジタルコードＤ（リセット値）が１００・・・の場合、論理回路２２は、１ビット目（ＭＳＢ）を０に変更し、２ビット目を１に変更する。これにより、デジタルコードＤが、１００・・・から０１０・・・に更新される。
デジタルコードＤが更新されると、ＤＡＣ３は、更新されたデジタルコードＤに応じて電荷を出力する。ＤＡＣ３は、デジタルコードＤが小さくなるように更新されると、出力電圧Ｖｏｕｔが小さくなるように電荷を出力する。すなわち、帰還容量ＣＦから電荷を引き抜く。
これにより、図７に示すように、出力電圧Ｖｏｕｔが小さくなる。これに伴い、電圧ＶＸも小さくなる。その後、比較器２１がリセットされ、サイクル１が終了する。
サイクル１が終了すると、サイクル２（２サイクル目の逐次比較動作）が開始される。図７に示すように、サイクル１により、ＶＸが０より小さくなったため、サイクル２において、比較器２１は、０を出力する。そして、０を入力された論理回路２２は、デジタルコードＤを、大きくなるように更新する。
サイクル１において、デジタルコードＤは０１０・・・となったため、論理回路２２は、３ビット目を１に変更する。これにより、デジタルコードＤが、０１０・・・から０１１・・・に更新される。
デジタルコードＤが更新されると、ＤＡＣ３は、更新されたデジタルコードＤに応じて電荷を出力する。ＤＡＣ３は、デジタルコードＤが大きくなるように更新されると、出力電圧Ｖｏｕｔが大きくなるように電荷を出力する。すなわち、帰還容量ＣＦに充電する。
これにより、図７に示すように、出力電圧Ｖｏｕｔが大きくなる。これに伴い、電圧ＶＸも大きくなる。その後、比較器２１がリセットされ、サイクル２が終了する。
以降、同様のサイクルが、Ｎサイクル目まで繰り返される。図７に示すように、逐次比較動作を繰り返す毎に、電圧ＶＸは、０に近づいていき、量子化誤差Ｅ１が小さくなっている。これに伴い、出力電圧Ｖｏｕｔが理想値に近づき、増幅回路の増幅精度が向上する（第２増幅フェイズ）。
１−２−３ 論理回路３２の動作
図９は、論理回路３２の動作を説明するためのフローチャートである。
論理回路３２は、論理回路２２から変換終了信号を受信した場合（ステップＳ１１のＹｅｓ）、後段サンプリング回路３１のスイッチＮＳＷ１〜ＮＳＷ３を制御して、サンプリングフェイズを終了する（ステップＳ１２）。
そして、量子化器３３を制御することにより、増幅フェイズにおいて、後段サンプリング回路３１によってサンプリングされた電圧の量子化を開始する（ステップＳ１３）。
１−２−４ 増幅回路の起動時の動作
次に、実施形態の増幅回路の起動時の動作について、図１０のフロチャートを参照して説明する。図１１は、第１実施形態の増幅回路の起動時の出力電圧を示す図である。
図１０に示すように、第１実施形態の増幅回路が起動すると（ステップＳ２１）、コントローラ４１は、起動信号を受信する（ステップＳ２２）。コントローラ４１は、起動信号を受信すると、サンプリング回路１のスイッチＳＷ１〜ＳＷ３を制御して、「０」電圧を出力させる（ステップＳ２３）。
具体的には、コントローラ４１は、スイッチＳＷ１をオフ、スイッチＳＷ２、ＳＷ３をオンにして、サンプリング回路１から「０」電圧を出力させる。なお、サンプリング回路１の構成は、図１に示した構成に限らず、他の構成のものであっても良い。また、入力される電圧を「０」電圧に限らず、オペアンプ２０のオフセット電圧を測定することができる電圧であれば良い。
次に、コントローラ４１は、コード保存信号を制御回路４０に送信する（ステップＳ２４）。制御回路４０は、コントローラ４１からコード保存信号を受信したか否かを判断する（ステップＳ２５）。ステップＳ２５において、制御回路４０がコード保存信号を受信したと判断した場合（ステップＳ２５のＹｅｓ）、制御回路４０がスイッチＳＷ１１をオンにする（ステップＳ２６）。これにより、ノードＮ１にオペアンプ２０のオフセット電圧（図１１のＶＯＦＦ）が現われる。
その後、ＳＷ１１をオンにしてから所定時間経過したか否かの判断が行なわれる（ステップＳ２７）。所定時間経過したと判断された場合には（ステップＳ２７のＹｅｓ）、制御回路４０はスイッチＳＷ１１をオフにする（ステップＳ２８）。
次に、制御回路４０が量子化器２−１を起動する（ステップＳ２９）。量子化器２−１の論理回路２２は、オペアンプ２０と比較器２１との相対オフセットをキャンセルするキャンセルデジタルコードを出力する（ステップＳ３０）。制御回路４０は、量子化器２−１から出力されたキャンセルデジタルコードをレジスタ４２に保存する（ステップＳ３１）。
１−２−５ 増幅回路の信号処理時の動作
次に、第１実施形態の増幅回路の信号処理時の動作について、図１２のフローチャートを参照して説明する。
図１３は、第１実施形態の増幅回路の起動時の出力電圧を示す図である。
図１２に示すように、増幅回路の信号処理時には、コントローラ４１がサンプリング回路１から入力信号Ｖｉｎに応じた信号電圧ＶＳＩＧを出力させる（ステップＳ４０）。次に、制御回路４０は、スイッチＳＷ１１をオンにする（ステップＳ４１）。これにより、ノードＮ１に信号電圧ＶＳＩＧ＋オペアンプ２０のオフセット電圧ＶＯＦＦが現われる（図１３のＶＳＩＧ＋ＶＯＦＦ）。
その後、ＳＷ１１をオンにしてから所定時間経過したか否かの判断が行なわれる（ステップＳ４２）。所定時間経過したと判断された場合には（ステップＳ４２のＹｅｓ）、制御回路４０はスイッチＳＷ１１をオフにする（ステップＳ４３）。
次に、制御回路４０がコントローラ４１から校正信号を受信したか否かを判断し（ステップＳ４４）、校正信号を受信したと判断した場合（ステップＳ４４のＹｅｓ）、制御回路４０がレジスタ４２に格納されたキャンセルデジタルコードをＤＡＣ３に出力する（Ｓ４５）。一方、校正信号を受信していないと判断した場合（ステップＳ４４のＮｏ）、ステップＳ４７に移行する。
ＤＡＣ３は、キャンセルデジタルコードに従ったアナログ信号を信号処理中は常時出力する（ステップＳ４６）。これにより、オペアンプ２０のオフセット電圧（図１１のＶＯＦＦ）がキャンセルされ、ノードＮ１に信号電圧ＶＳＩＧが現われる（図１３のオフセットキャンセルフェイズにおける信号電圧ＶＳＩＧ）。
次に、制御回路４０が量子化器２−１を起動する（ステップＳ４７）。量子化器２−１は、信号電圧ＶＳＩＧのデジタルコードを特定して、特定されたデジタルコードを制御回路４０に出力する（ステップＳ４８）。
制御回路４０は、量子化器２−１から出力された特定された信号電圧ＶＳＩＧのデジタルコードをＤＡＣ３に出力する（ステップＳ４９）。ＤＡＣ３は、制御回路４０から出力された特定された信号電圧ＶＳＩＧのデジタルコードに従ったアナログ信号を出力する（ステップＳ５０）。これにより、信号処理を終了する。
１−３ 効果
１−３−１ 相対オフセットをキャンセルする効果
図１４は、比較例のデジタル増幅器の構成を示す図である。図１５は、比較例のデジタル増幅器の動作を説明するための図である。
図１４の比較例のデジタル増幅器において、オペアンプ２０及び比較器２１のオフセットの構成可能レンジ（図１５参照）を拡張するために、容量ＤＡＣ３のビット数を増やすと、容量ＤＡＣ３の面積が増大してしまう。また、ＳＡＲ（Ｓｕｃｃｅｓｓｉｖｅ Ａｐｐｒｏｘｉｍａｔｉｏｎ Ｒｅｇｉｓｔｅｒ）サイクルの増加に伴ない、変換速度の低下を招く。
第１実施形態によれば、ＤＡＣ３により、比較器２１とオペアンプ２０との相対オフセットを除去することができるので、信号処理における誤差は、信号に起因するオペアンプ２０の「オペアンプ誤差」のみとなる。従って、第１実施形態の増幅回路は、高精度の増幅精度を実現することができる。
また、ＤＡＣ３のビット数を増やす必要がないので、増幅回路の面積が増大することを防止することができる。さらに、ＳＡＲサイクルを増加させる必要がないので、変換速度が低下しない。
２ 第２実施形態
２−１ 構成
図１６は、第２実施形態の増幅回路の構成を示す図である。
第１実施形態の増幅回路と、第２実施形態の増幅回路との異なる点は、制御回路４０がキャンセルデジタルコードをＤＡＣ３に出力するのではなく、量子化器２−１に出力することにある。
量子化器２−１は、制御回路４０から出力されたキャンセルデジタルコードに応じて、量子化レベルを変更することができる。ここで、「量子化レベル」とは、量子化器２−１に入力されるアナログ電圧をデジタルコードに変換する際の判断に使用されるアナログレベルである。
量子化レベルの変更は、オペアンプ２０と比較器２１との相対オフセット電圧に対応するＤＡＣ３から出力されるアナログ電圧を除去するように、判断に使用されるアナログレベルを変更する。
２−２ 動作
次に、第２実施形態に係る増幅回路の信号処理の動作について、図１７のフローチャートを参照して説明する。起動時の動作は、第１実施形態の図１０に示した動作と同様である。
ステップＳ４０〜ステップＳ４４までの処理は、第１実施形態において述べた処理と同様であるので、ここでは省略する。ステップＳ４４において、制御回路４０がコントローラ４１から校正信号を受信したか否かを判断し、校正信号を受信したと判断した場合（ステップＳ４４のＹｅｓ）、制御回路４０がレジスタ４２に格納されたキャンセルデジタルコードを量子化器２−１に出力する（ステップＳ６１）。一方、校正信号を受信していないと判断した場合（ステップＳ４４のＮｏ）、ステップＳ６３に移行する。
次に、量子化器２−１がキャンセルデジタルコードに従って量子化レベルを変更する（ステップＳ６２）。その後、制御回路４０が量子化器２−１を起動する（ステップＳ６３）。量子化器２−１は、変更された量子化レベルで量子化された信号電圧ＶＳＩＧのデジタルコードを特定して制御回路４０に出力する（ステップＳ６４）。
次に、制御回路４０は、量子化器２−１から出力された特定された信号電圧ＶＳＩＧのデジタルコードをＤＡＣ３に出力する（ステップＳ６５）。ＤＡＣ３は、制御回路４０から出力された特定された信号電圧ＶＳＩＧのデジタルコードに従ったアナログ信号を出力する（ステップＳ６６）。これにより、信号処理を終了する。
２−３ 効果
従って、第２実施形態の増幅回路によれば、量子化器２−１により、比較器２１とオペアンプ２０との相対オフセットを除去することができるので、信号処理における誤差は、信号に起因するオペアンプ２０の「オペアンプ誤差」のみとなる。従って、第２実施形態の増幅回路は、高精度の増幅精度を実現することができる。
３ 第３実施形態
３−１ 構成
図１８は、第３実施形態の増幅回路の構成を示す図である。
第１実施形態の増幅回路と、第３実施形態の増幅回路との異なる点は、ＤＡＣ１０１が設けられ、制御回路４０がキャンセルデジタルコードをＤＡＣ３に出力するのではなく、ＤＡＣ１０１に出力することにある。
ＤＡＣ１０１は、制御回路４０から出力されたキャンセルデジタルコードに応じたアナログ信号を信号処理時に常時出力する。ＤＡＣ１０１の入力は制御回路４０の出力に接続され、出力はノードＮ１と同電位であって、比較器２１の入力端子に接続される。
３−２ 動作
次に、第３実施形態に係る増幅回路の信号処理の動作について、図１９のフローチャートを参照して説明する。起動時の動作は、第１実施形態の図１０に示した動作と同様である。
ステップＳ４０〜ステップＳ４４までの処理は、第１実施形態において述べた処理と同様であるので、ここでは省略する。ステップＳ４４において、制御回路４０がコントローラ４１から校正信号を受信したか否かを判断し、校正信号を受信したと判断した場合（ステップＳ４４のＹｅｓ）、制御回路４０がレジスタ４２に格納されたキャンセルデジタルコードをＤＡＣ１０１に出力する（ステップＳ８１）。一方、校正信号を受信していないと判断した場合（ステップＳ４４のＮｏ）、ステップＳ８３に移行する。
次に、ＤＡＣ１０１がキャンセルデジタルコードに従ったアナログ信号を比較器２１の入力端子に出力する（ステップＳ８２）。これにより、ノードＮ１に信号電圧ＶＳＩＧが出現する。その後、制御回路４０が量子化器２−１を起動する（ステップＳ８３）。量子化器２−１は、信号電圧ＶＳＩＧを量子化して（ステップＳ８４）、デジタルコードを特定して制御回路４０に出力する（ステップＳ８５）。
次に、制御回路４０は、量子化器２−１から出力された特定された信号電圧ＶＳＩＧのデジタルコードをＤＡＣ３に出力する（ステップＳ８６）。ＤＡＣ３は、制御回路４０から出力された特定された信号電圧ＶＳＩＧのデジタルコードに従ったアナログ信号を出力する（ステップＳ８７）。これにより、信号処理を終了する。
３−３ 効果
従って、第３実施形態の増幅回路によれば、ＤＡＣ１０１により、比較器２１とオペアンプ２０との相対オフセットを除去することができるので、信号処理における誤差は、信号に起因するオペアンプ２０の「オペアンプ誤差」のみとなる。従って、第３実施形態の増幅回路は、高精度の増幅精度を実現することができる。
なお、第３実施形態では、ＤＡＣ１０１から出力されるキャンセルデジタルコードに応じたアナログ信号を比較器２１に入力する場合について説明したが、サンプリングフェイズにおいて、オペアンプ２０に入力しても良い。
４−２ 他のスイッチトキャパシタ回路
上述の実施形態では、増幅回路を例にとり説明したが、積分器であっても良い。
本実施形態によれば、第１実施形態に係る増幅回路を用いて積分器を構成することにより、積分器を低消費電力化することができる。この積分器は、例えば、デルタシグマＡＤＣに適用することができる。
４−３ 他の量子化器２−１の例
上述の実施の形態においては、量子化器２−１を比較器２１と、論理回路２２とで構成する場合について説明したが、量子化器２−１の構成はこれに限られるものではない。
図２１は、量子化器２−１の一例を示す図である。図２１の量子化器２−１は、Ｎビットのフラッシュ型ＡＤＣであり、並列に接続された２Ｎ個の比較器により構成される。各比較器は、電圧ＶＸと、各ビットに対応する基準電圧と、を入力され、比較結果に応じて０又は１を出力する。
なお、量子化器２−１は、フラッシュ型ＡＤＣであってもよいし、パイプライン型ＡＤＣであってもよいし、デルタシグマ型ＡＤＣであってもよい。
４−４ 他の後段回路の例
上述の実施形態では、後段回路の例として、サンプリング回路を有するＡＤＣ４を例にとり説明したが、サンプリング回路を有する後段回路であれば良い。例えば、後段回路は、パイプライン型のＡＤＣ４のパイプラインステージであっても良い。なお、パイプラインステージは、パイプライン型ＡＤＣの内部ブロックの１つである。
図２２は、本実施形態に係るパイプライン型ＡＤＣの一例を示す図である。図２２に示すように、このパイプライン型ＡＤＣは、縦続接続された複数のパイプラインステージ（Ｐｉｐｅｌｉｎｅ Ｓｔａｇｅ）と、各パイプラインステージの出力信号をエンコードし、ＡＤ変換結果であるデジタルコードＡＤＣｏｕｔを出力するエンコーダ（Ｅｎｃｏｄｅｒ）と、を備える。
各パイプラインステージは、サブＡＤＣ（Ｓｕｂ ＡＤＣ）と、サブＤＡＣ（Ｓｕｂ ＤＡＣ）と、残差演算回路（減算器）と、増幅回路と、を備える。
サブＡＤＣは、パイプラインステージに入力されたアナログ信号をＡＤ変換し、ＡＤ変換結果をエンコーダ及びサブＤＡＣに入力する。サブＤＡＣは、入力されたＡＤ変換結果をＤＡ変換し、アナログ信号を出力する。残差演算回路は、パイプラインステージに入力されたアナログ信号から、サブＤＡＣが出力したアナログ信号を減算し、残差信号を出力する。増幅回路は、残差演算回路が出力した残差信号を増幅し、次のパイプラインステージに入力する。
本実施形態に係るパイプライン型ＡＤＣは、残差信号を増幅する増幅回路として、上記のいずれかの実施形態に係る増幅回路を備える。このような構成により、パイプライン型ＡＤＣのＡＤ変換精度を向上させると共に、低消費電力化することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…サンプリング回路、２−１…量子化器、２−２…増幅部、３…ＤＡＣ（変換器）、４…ＡＤＣ（ＡＤ変換器）、２０…オペアンプ、２１…比較器、２２、２３…論理回路、３１…後段サンプリング回路、３２…論理回路、３３…量子化器、４０…制御回路、４１…コントローラ、４２…レジスタ。

Claims (5)

  1. 入力信号の電圧をサンプリングするサンプリング回路と、
    前記サンプリング回路の出力電圧を増幅する増幅器と、
    前記サンプリング回路の出力に入力が接続された比較器を含み、前記比較器により前記サンプリング回路の前記出力電圧を量子化する量子化器と、
    前記量子化器の量子化結果に応じたデジタルコードを出力し、前記増幅器のオフセットと前記比較器のオフセットとの差をキャンセルするためのキャンセルデジタルコードを保存するレジスタを具備する制御回路と、
    前記制御回路から出力された前記デジタルコードに応じた第１アナログ信号と、前記制御回路から出力された前記キャンセルデジタルコードに応じた第２アナログ信号とを出力するＤ／Ａ変換器と、
    前記第１アナログ信号及び前記第２アナログ信号を、前記サンプリング回路の前記出力電圧に帰還する帰還容量と、
    を具備する増幅回路。
  2. 入力信号の電圧をサンプリングするサンプリング回路と、
    前記サンプリング回路の出力電圧を増幅する増幅器と、
    前記サンプリング回路の出力に入力が接続された比較器を含み、前記比較器により前記サンプリング回路の前記出力電圧を量子化する量子化器と、
    前記量子化器の量子化結果に応じたデジタルコードを出力し、前記増幅器のオフセットと前記比較器のオフセットとの差をキャンセルするためのキャンセルデジタルコードを保存するレジスタを具備する制御回路と、
    前記制御回路から出力された前記デジタルコードに応じたアナログ信号を出力するＤ／Ａ変換器と、
    前記アナログ信号を、前記サンプリング回路の前記出力電圧に帰還する帰還容量と、
    を具備し、
    前記量子化器は、前記制御回路から出力された前記キャンセルデジタルコードに応じて、入力されるアナログ電圧の量子化レベルを変更し、
    前記制御回路は、前記変更された量子化レベルに応じたデジタルコードを、前記Ｄ／Ａ変換器に出力し、
    前記Ｄ／Ａ変換器は、前記増幅器のオフセットと前記比較器のオフセットとの前記差に対応する電圧が除去されたアナログ電圧を出力する、
    増幅回路。
  3. 入力信号の電圧をサンプリングするサンプリング回路と、
    前記サンプリング回路の出力電圧を増幅する増幅器と、
    前記サンプリング回路の出力に入力が接続された比較器を含み、前記比較器により前記サンプリング回路の前記出力電圧を量子化する量子化器と、
    前記量子化器の量子化結果に応じたデジタルコードを出力し、前記増幅器のオフセットと前記比較器のオフセットとの差をキャンセルするためのキャンセルデジタルコードを保存するレジスタを具備する制御回路と、
    前記制御回路から出力された前記デジタルコードに応じた第１アナログ信号を出力する第１Ｄ／Ａ変換器と、
    前記第１アナログ信号を、前記サンプリング回路の前記出力電圧に帰還する帰還容量と、
    前記制御回路から出力された前記キャンセルデジタルコードに応じた第２アナログ信号を、前記量子化器の入力に出力する第２Ｄ／Ａ変換器と、
    を具備する増幅回路。
  4. 前記サンプリング回路は、前記量子化器が前記入力信号の処理をする前に、前記キャンセルデジタルコードを取得するためのオフセット電圧を出力し、
    前記量子化器は、前記サンプリング回路から出力された前記オフセット電圧を量子化し、前記キャンセルデジタルコードを出力し、
    前記制御回路は、前記量子化器から出力された前記キャンセルデジタルコードを前記レジスタに保存する、
    請求項１乃至３のいずれかに記載の増幅回路。
  5. 前記制御回路は、前記入力信号を処理するタイミング信号を受信した場合に、前記レジスタに格納された前記キャンセルデジタルコードを出力する
    請求項１乃至４のいずれかに記載の増幅回路。
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