JP6634035B2 - 撮像素子及び撮像装置 - Google Patents

Description

本発明は、撮像素子及び撮像装置に関するものである。

近年、高解像度、高フレームレートの動画のニーズが高まることにより、ＣＭＯＳセンサを用いた撮像装置において、より高速な読み出し技術が要求されている。特許文献１では、画素の出力信号を列読み出し回路に伝達するための信号出力線の配線容量に着目し、配線長さを切り替えることで配線の寄生容量を削減する手法が紹介されている。これにより、信号出力線の静定時間を短縮する事で、読み出し高速化を実現している。

特許第５２１９４８１号

しかし、配線容量の低減による静定時間短縮手法は、電源変動や外来ノイズに対する応答性も同時に高くなるため、信号ノイズの悪化が懸念される。

本発明は上記問題点を鑑みてなされたものであり、信号ノイズの悪化を抑制しつつ、読み出しを高速化することを目的とする。

上記目的を達成するために、本発明の撮像素子は、入射する光に応じた電荷を発生させる複数の単位画素が行列状に配列された画素アレイと、前記画素アレイの各列に備えられた複数の信号出力線と、前記複数の信号出力線に対応して備えられた単一の信号読み出し回路と、前記画素アレイに含まれる単位画素を順次選択することで前記複数の信号出力線のいずれかに単位画素の信号を出力させるように制御すると共に、前記複数の信号出力線のいずれかを前記信号読み出し回路の入力端子へと順次接続するためのスイッチ回路を制御することで前記複数の信号出力線のいずれかに出力された信号を順次前記信号読み出し回路に入力させるように制御する制御手段と、を有し、前記制御手段は、前記複数の信号出力線のうち第１の信号出力線に出力された第１の行の単位画素の信号を前記信号読み出し回路に入力するために前記第１の信号出力線と前記信号読み出し回路の入力端子とを接続する間に、前記信号読み出し回路に順次入力させるために前記第１の行の単位画素と異なる第２の行の単位画素から前記複数の信号出力線のうち前記第１の信号出力線と異なる第２の信号出力線に信号を出力させるように制御する。

信号ノイズの悪化を抑制しつつ、読み出しを高速化することができる。

本発明の第１の実施形態における単位画素の構成を示す等価回路図。 第１の実施形態における信号読み出し回路の構成を示す等価回路図。 第１の実施形態における撮像素子の一部の構成を示すブロック図。 第１の実施形態における信号読み出し動作の概略を説明するための図。 第１の実施形態における信号読み出し動作を示すタイミングチャート。 第２の実施形態における信号読み出し回路の構成を示す等価回路図。 第２の実施形態における信号読み出し動作の概略を説明するための図。 第２の実施形態における信号読み出し動作を示すタイミングチャート。 第３の実施形態における信号読み出し回路の構成を示す等価回路図。 第３の実施形態における加算読み出し動作を示すタイミングチャート。 第４の実施形態における撮像装置の概略構成を示すブロック図。

以下、添付図面を参照して本発明を実施するための形態を詳細に説明する。

＜第１の実施形態＞
図１は、第１の実施形態における単位画素１０の回路構成を示す図である。単位画素１０は、フォトダイオード（ＰＤ）１１、転送スイッチ１２、フローティングディフュージョン部（ＦＤ）１３、増幅ＭＯＳアンプ１４、行選択スイッチ１５、リセットスイッチ１６で構成されている。

ＰＤ１１は、不図示の撮影光学系を通して入射する光に応じた電荷を発生させる。転送スイッチ１２は、そのゲート端子に入力される転送パルスφＴＸによって駆動され、ＰＤ１１で発生した電荷をＦＤ１３に転送する。ＦＤ１３は、電荷を一時的に蓄積すると共に、蓄積した電荷を電圧信号に変換する電荷電圧変換部として機能する。増幅ＭＯＳアンプ１４は、後述する定電流回路２２と合わせてソースフォロアとして機能し、そのゲートにはＦＤ１３で電荷電圧変換された信号が入力される。

行選択スイッチ１５は、そのゲートに入力される行選択パルスφＳＥＬによって駆動され、そのドレインが増幅ＭＯＳアンプ１４に接続され、そのソースが垂直出力線２１（信号出力線）に接続されている。行選択パルスφＳＥＬがアクティブレベル（ハイレベル）となった行選択スイッチ１５は導通状態になり、対応する増幅ＭＯＳアンプ１４のソースが垂直出力線２１に接続される。垂直出力線２１は複数の単位画素１０により共有され、後述する信号読み出し回路２０に接続される。

リセットスイッチ１６は、そのドレインが電源線ＶＤＤに接続され、そのゲートに入力されるリセットパルスφＲＥＳによって駆動されて、ＦＤ１３に蓄積されている電荷を除去する。また、リセットスイッチ１６と転送スイッチ１２を同時にＯＮすることによって、ＰＤ１１をリセットすることができる。なお、増幅ＭＯＳアンプ１４は、リセットパルスφＲＥＳによってＦＤ１３がリセットされた状態の場合には、リセット信号を垂直出力線２１に対して出力する。また、転送パルスφＴＸによって、ＰＤ１１で発生した電荷の転送が行われた場合には、ＰＤ１１の光電変換信号を含む転送信号を出力する。

図２は、第１の実施形態の信号読み出し回路２０の構成を示している。信号読み出し回路２０は、２つの垂直出力線２１の信号を入力として信号読み出しを行う。２つの垂直出力線２１には、それぞれ定電流回路２２が接続されており、増幅ＭＯＳアンプ１４と合わせてソースフォロワとして機能する。この時、ＦＤ１３の信号電位が垂直出力線２１の電位に反映される。

なお、以降の説明では、２つの垂直出力線２１を区別して、垂直出力線２１ａ，２１ｂと呼ぶと共に、それぞれに接続された２つの定電流回路２２を区別して、定電流回路２２ａ，２２ｂと呼ぶ。

信号読み出し回路２０は、入力切替スイッチ２３ａ，２３ｂと、クランプ容量２４、差動増幅器２５，ゲイン容量２６、クランプスイッチ２７とＡＤ変換回路（ＡＤＣ）２８を有している。

入力切替スイッチ２３ａ，２３ｂは、それぞれのゲートに入力される垂直出力線切替パルスφＳＥＬＣａ，φＳＥＬＣｂによって駆動され、対応する垂直出力線２１ａ，２１ｂとクランプ容量２４との接続・非接続を切り替える。これにより、クランプ容量２４は、垂直出力線２１ａ，２１ｂのいずれかと選択的に接続可能となる。差動増幅器２５と、クランプ容量２４と、ゲイン容量２６は、図に示すように構成されることでアナログゲインアンプとして動作し、ＡＤ変換回路２８に対してアナログ信号を出力する。

クランプスイッチ２７は、そのゲートに入力されるクランプパルスφＣ０Ｒによって駆動され、差動増幅器２５の出力端子と、入力端子の一方を短絡する。差動増幅器２５の他方の入力端子には基準電圧ＶＣ０Ｒが入力され、クランプスイッチ２７がアクティブレベル（ハイレベル）になると、差動増幅器２５の出力端子、入力端子を基準電圧ＶＣ０Ｒにリセットする。

ＡＤ変換回路２８は、差動増幅器２５の出力端子と接続され、差動増幅器２５から出力されたアナログ信号をデジタル信号に変換して出力する。なお、第１の実施形態では、ＡＤ変換回路２８の前段にアナログゲインアンプとして動作する回路を有する構成としているが、これを省略し、入力切替スイッチ２３ａ，２３ｂを介して垂直出力線２１ａ，２１ｂとＡＤ変換回路２８を接続する構成としても良い。

図３は、第１の実施形態における撮像素子１の一部の構成を示すブロック図である。撮像素子１は、図１で示した単位画素１０が行列状に配された画素アレイ１００と、画素アレイ１００の各列に対応して設けられた複数の信号読み出し回路２０と、画素アレイ１００の信号読み出しを行単位で制御する読み出し制御回路３０を有している。図３に示す例では、奇数の行に位置する単位画素１０は垂直出力線２１ａと接続され、偶数の行に位置する単位画素１０は垂直出力線２１ｂと接続されている。

読み出し制御回路３０は、行選択パルスφＳＥＬ、リセットパルスφＲＥＳ、転送パルスφＴＸをいずれかの単位画素行に供給し、垂直出力線２１ａ，２１ｂへの信号出力動作を制御する。また読み出し制御回路３０は、垂直出力線切替パルスφＳＥＬＣａ，φＳＥＬＣｂ、クランプパルスφＣ０Ｒを信号読み出し回路２０に供給し、垂直出力線２１ａ，２１ｂの信号読み出し動作を制御する。なお、図３及び以降の説明において、「ｎ行目のリセットパルスφＲＥＳ」を、添字ｎを付して「リセットパルスφＲＥＳ（ｎ）」と呼ぶ。これは転送パルスφＴＸ、行選択パルスφＳＥＬについても同様である。

また、第１の実施形態では、画素アレイ１００の各列で信号読み出し回路２０を共有する構成を紹介しているが、本発明の主旨はこれにとどまらず様々な構成をとることが可能である。例えば、バンプ接合等を介して第１基板と第２基板を有する積層型の撮像素子において、第１基板に画素アレイ１００を設け、第２基板に、単位画素１０の各々またはグループごとに対応するように複数の信号読み出し回路２０を設ける構成でも良い。

ここで、単位画素１０の信号を読み出す動作の詳細を説明する前に、第１の実施形態における動作の概略について説明する。図４は、読み出し制御回路３０が単位画素１０に対して実行させる信号出力動作と、信号読み出し回路２０に対して実行させる信号読み出し動作の流れを模式的に表した図である。単位画素１０の信号を読み出すには、大きく分けて以下の４つの動作Ａ〜Ｄを行う。

・動作Ａ：読み出し制御回路３０が、単位画素１０のリセットスイッチ１６をＯＮにすると共に信号出力動作を実行させ、リセット信号を当該単位画素１０が接続された垂直出力線２１ａ，２１ｂのいずれかに出力させる。そして、垂直出力線２１ａ，２１ｂの一方に出力されたリセット信号の静定を待つ。
・動作Ｂ：読み出し制御回路３０が、信号読み出し回路２０に対して信号読み出し動作を実行させ、垂直出力線２１ａ，２１ｂのいずれかに出力されたリセット信号を信号読み出し回路２０に読み出す。
・動作Ｃ：読み出し制御回路３０が、単位画素１０の転送スイッチ１２をＯＮにすると共に信号出力動作を実行させ、ＰＤ１１からの転送信号を当該単位画素１０が接続された垂直出力線２１ａ，２１ｂのいずれかに出力させる。そして、垂直出力線２１ａ，２１ｂのいずれかに出力された転送信号の静定を待つ。
・動作Ｄ：読み出し制御回路３０が、信号読み出し回路２０に対して信号読み出し動作を実行させ、垂直出力線２１ａ，２１ｂのいずれかに出力された転送信号を信号読み出し回路２０を介して読み出す。
読み出し制御回路３０は、ｎ行目について動作Ａを実行し、リセット信号を垂直出力線２１ａに出力する。この際に、詳しくは後述するが、ｎ−１行目について動作Ｄを実行する。次に、ｎ行目について、動作Ｂを実行して、垂直出力線２１ａに出力されたリセット信号を信号読み出し回路２０に読み出す。続けて、動作Ｃを実行し、ｎ行目のＰＤ１１からの転送信号を垂直出力線２１ａに出力させる。次の動作Ｄでは、垂直出力線２１ａに出力されたｎ行目の転送信号を信号読み出し回路２０を介して読み出す。

ここで、動作Ａでは、垂直出力線２１ａは使用するが、信号読み出し回路２０は使用しない。そこで第１の実施形態では、動作Ｄを行っている間に、もう１つの垂直出力線２１ｂを利用して、他の単位画素行について動作Ａを実行する。

ここでは、読み出し制御回路３０は、信号読み出し回路２０を制御してｎ行目について動作Ｄを行わせるとともに、単位画素１０を制御して、ｎ＋１行目について動作Ａを実行させる。言い換えると、読み出し制御回路３０は、ｎ行目の単位画素１０からの転送信号を読み出す動作Ｄと、ｎ＋１行目のリセット信号を垂直出力線２１ｂに出力する動作Ａとを並行して行う。これにより、ｎ行目の単位画素１０からの転送信号を読み出す動作Ｄが終了した後、ｎ＋１行目のリセット信号を出力する動作Ａを待たずして、垂直出力線２１ｂに出力されたリセット信号を読み出す動作Ｂを行うことができ、読み出しの高速化を図ることができる。

以降、ｎ＋１行目のリセット信号を読み出す動作Ｂと、ｎ＋１行目の転送信号を垂直出力線２１ａに出力させる動作Ｃを行う。その後、同様にして、読み出し制御回路３０は、ｎ＋１行目の転送信号を読み出す動作Ｄと、ｎ＋２行目のリセット信号を垂直出力線２１ａに出力する動作Ａを並行して行う。

なお、上述した例では、ｎ行目の動作Ｄと、ｎ＋１行目の動作Ａを並行して行う場合について説明したが、本発明はこれに限るものではなく、ｎ行目の動作Ｂから動作Ｄの間にｎ＋１行目の動作Ａを並行して行えばよい。いずれのタイミングで行う場合であっても、ｎ＋１行目の動作Ａを、ｎ行目の動作Ｄの終了まで待ってから行えばよい。

次に、第１の実施形態における読み出し制御回路３０が行う具体的な動作を、タイミングチャートを用いて詳細に説明する。図５は、第１の実施形態における読み出し制御回路３０による信号出力動作と信号読み出し動作を示すタイミングチャートである。

期間ｔ１では、行選択パルスφＳＥＬ（ｎ）が「Ｈ」となり、ｎ行目の単位画素１０は各々対応する垂直出力線２１ａに対して信号出力を開始する。同時に、リセットパルスφＲＥＳ（ｎ）が「Ｈ」となり、ＦＤ１３の不要電荷を排し、ＦＤ１３の電位をリセットした後に「Ｌ」となる。この時、ｎ行目の単位画素１０はリセット信号を垂直出力線２１ａに対して出力する。リセット信号は、Ｖｌｉｎｅ ａに示すように静定時間をかけて垂直出力線２１ａに反映される（動作Ａ）。

期間ｔ２では、垂直出力線切替パルスφＳＥＬＣａが「Ｈ」、垂直出力線切替パルスφＳＥＬＣｂが「Ｌ」となることで、垂直出力線２１ａが選択され、信号読み出し回路２０は、垂直出力線２１ａからリセット信号を読み込む。同時にクランプパルスφＣ０Ｒが「Ｈ」となり、差動増幅器２５の入力端子、出力端子が基準電圧ＶＣ０Ｒにリセットされる。その後、クランプパルスφＣ０Ｒが「Ｌ」となることで、クランプ容量２４はｎ行目のリセット信号を基準電圧ＶＣ０Ｒにクランプ（保持）する（動作Ｂ）。

期間ｔ３では、転送パルスφＴＸ（ｎ）が「Ｈ」となり、ｎ行目のＰＤ１１に蓄積された電荷がＦＤ１３に転送される。その後、転送パルスφＴＸ（ｎ）が「Ｌ」となり、ｎ行目の単位画素１０は転送信号を垂直出力線２１ａに対して出力する。転送信号は、Ｖｌｉｎｅ ａに示すように静定時間をかけて垂直出力線２１ａに反映される（動作Ｃ）。

期間ｔ４では、信号読み出し回路２０は、垂直出力線２１ａからｎ行目の転送信号を読み込む。差動増幅器２５は、クランプ容量２４とゲイン容量２６の容量比によって決まる信号ゲインに応じて信号増幅を行い、ＡＤ変換回路２８へ出力する。なお厳密には、クランプ容量２４によってリセット信号を基準電圧ＶＣ０Ｒにクランプしているので、リセット信号と転送信号の差分が増幅される。ＡＤ変換回路２８は、差動増幅器２５から入力された信号をデジタル信号に変換して撮像素子１の外部へ出力する（動作Ｄ）。

また、同期間ｔ４に、行選択パルスφＳＥＬ（ｎ＋１）が「Ｈ」となり、ｎ＋１行目の単位画素１０は各々対応する垂直出力線２１ｂに対して信号出力を開始する。同時に、リセットパルスφＲＥＳ（ｎ＋１）が「Ｈ」となり、ＦＤ１３の不要電荷を排し、ＦＤ１３の電位をリセットした後に「Ｌ」となる。この時、ｎ＋１行目の単位画素１０はリセット信号を垂直出力線２１ｂに対して出力する。リセット信号は、Ｖｌｉｎｅ ｂに示すように静定時間をかけて垂直出力線２１ｂに反映される（動作Ａ）。

期間ｔ５では、行選択パルスφＳＥＬ（ｎ）が「Ｌ」となり、ｎ行目の単位画素１０と垂直出力線２１ａが切り離される。また、垂直出力線切替パルスφＳＥＬＣａが「Ｌ」、垂直出力線切替パルスφＳＥＬＣｂが「Ｈ」となることで、垂直出力線２１ｂが選択される。これにより、信号読み出し回路２０は、静定した垂直出力線２１ｂからｎ＋１行目のリセット信号を読み込む。同時にクランプパルスφＣ０Ｒが「Ｈ」となり、差動増幅器２５の入力端子、出力端子が基準電圧ＶＣ０Ｒにリセットされる。その後、クランプパルスφＣ０Ｒが「Ｌ」となることで、クランプ容量２４はｎ＋１行目のリセット信号を基準電圧ＶＣ０Ｒにクランプ（保持）する（動作Ｂ）。

期間ｔ６では、転送パルスφＴＸ（ｎ＋１）が「Ｈ」となり、ＰＤ１１に蓄積された電荷がＦＤ１３に転送される。その後、転送パルスφＴＸ（ｎ＋１）が「Ｌ」となり、ｎ＋１行目の単位画素１０は転送信号を垂直出力線２１ｂに対して出力する。転送信号は、Ｖｌｉｎｅ ｂに示すように静定時間をかけて垂直出力線２１ｂに反映される（動作Ｃ）。

期間ｔ７では、信号読み出し回路２０は、垂直出力線２１ｂからｎ＋１行目の転送信号を読み込む。差動増幅器２５は、クランプ容量２４とゲイン容量２６の容量比によって決まる信号ゲインに応じて信号増幅を行い、ＡＤ変換回路２８へ出力する。ＡＤ変換回路２８は、差動増幅器２５から入力された信号をデジタル信号に変換して撮像素子１の外部へ出力する（動作Ｄ）。

また、不図示であるが、同期間ｔ７に、行選択パルスφＳＥＬ（ｎ＋２）が「Ｈ」となり、ｎ＋２行目の単位画素１０は各々対応する垂直出力線２１ａに対して信号出力を開始する。同時に、リセットパルスφＲＥＳ（ｎ＋２）が「Ｈ」となり、ＦＤ１３の不要電荷を排し、ＦＤ１３の電位をリセットした後に「Ｌ」となる。この時、ｎ＋２行目の単位画素１０はリセット信号を垂直出力線２１ａに対して出力する。リセット信号は静定時間をかけて垂直出力線２１ａに反映される（動作Ａ）。以降、期間ｔ２からと同様の動作を繰り返すことで、単位画素１０の信号を順次読み込んでいく。

以上のように第１の実施形態によれば、１つの信号読み出し回路２０が複数の垂直出力線２１を選択可能な構成をとり、期間ｔ４のように、垂直出力線２１ａのｎ行目の転送信号の読み出し動作を実行させる。そしてこの読み出し動作に並行して、ｎ＋１行目の単位画素１０に対して、垂直出力線２１ｂへのリセット信号出力動作を実行させ、リセット信号を静定させておく。垂直出力線２１が１つしかない場合は、１行を読み出す際にｔ１〜ｔ４に相当する期間を要するが、本実施形態では、リセット信号の静定時間、すなわち、期間ｔ１に相当する時間を短縮することができるため、読み出しの高速化が可能となる。

なお、上述した例では、各列について２本の垂直出力線２１ａ，２１ｂを配線した場合について説明したが、本発明はこれに限るものではなく、３本以上の複数の垂直出力線を各列に配線しても良い。

＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。図６は、第２の実施形態の信号読み出し回路６０の構成を示す回路図であり、第１の実施形態における信号読み出し回路２０に置き換えて用いることができる。なお、第２の実施形態の信号読み出し回路６０において、第１の実施形態の信号読み出し回路２０と同様の構成には同じ参照番号を付し、説明を省略する。

第２の実施形態の信号読み出し回路６０では、２つのクランプ容量２４ａ，２４ｂを有し、垂直出力線２１ａ，２１ｂと入力切替スイッチ２３ａ，２３ｂとの間に、それぞれ対応して設けられている。なお、第２の実施形態では、ＡＤ変換回路２８の前段にアナログゲインアンプとして動作する回路を有する構成としているが、これを省略し、入力切替スイッチ２３ａ，２３ｂを介してクランプ容量２４ａ，２４ｂとＡＤ変換回路２８を接続する構成としても良い。

ここで、単位画素１０の信号を読み出す動作の詳細を説明する前に、第２の実施形態における動作の概略について説明する。図７は、読み出し制御回路３０が単位画素１０に対して実行させる信号出力動作と、信号読み出し回路６０に対して実行させる信号読み出し動作の流れを模式的に表した図である。単位画素１０の信号を読み出すには、大きく分けて以下の４つの動作を行う。なお、４つの動作のうち、第１の実施形態の動作Ｂが第２の実施形態では異なるため、動作Ｂ’とする。

・動作Ａ：読み出し制御回路３０が、単位画素１０のリセットスイッチ１６をＯＮにすると共に信号出力動作を実行させ、リセット信号を当該単位画素１０が接続された垂直出力線２１ａ，２１ｂのいずれかに出力させる。そして、垂直出力線２１ａ，２１ｂの一方に出力されたリセット信号の静定を待つ。
・動作Ｂ’：読み出し制御回路３０が、信号読み出し回路６０に対して信号読み出し動作を実行させ、垂直出力線２１ａ，２１ｂのいずれかに出力されたリセット信号を信号読み出し回路６０のクランプ容量２４ａ，２４ｂのいずれかにクランプする。
・動作Ｃ：読み出し制御回路３０が、単位画素１０の転送スイッチ１２をＯＮにすると共に信号出力動作を実行させ、ＰＤ１１からの転送信号を当該単位画素１０が接続された垂直出力線２１ａ，２１ｂのいずれかに出力させる。そして、垂直出力線２１ａ，２１ｂのいずれかに出力された転送信号の静定を待つ。
・動作Ｄ：読み出し制御回路３０が、信号読み出し回路６０に対して信号読み出し動作を実行させ、垂直出力線２１ａ，２１ｂのいずれかに出力された転送信号を信号読み出し回路６０を介して読み出す。
第１の実施形態では、動作Ｂで読み出したリセット信号をクランプ容量２４でクランプしてから、動作Ｄで転送信号を読み出すまでの間、信号読み出し回路２０のクランプ容量２４はクランプされたリセット信号に占有されている状態となっていた。

これに対し、第２の実施形態では、２つのクランプ容量２４ａ，２４ｂを垂直出力線２１ａ，２１ｂにそれぞれ対応させて設け、信号読み出し回路６０が切り替え可能な構成としている。これにより、動作Ｃの間、信号読み出し回路６０は、クランプ容量２４ａ，２４ｂの一方がクランプ中であっても、他方のクランプ容量２４ａ，２４ｂを利用可能となる。つまり、動作Ｃにおいて、信号読み出し回路６０が占有されることなく、並行して信号読み出し回路６０を使用する動作Ｂ’が可能となる。

従って、読み出し制御回路３０による動作の流れを説明すると次のようになる。まず、ｎ行目について、動作Ａを実行させるのに並行して、信号読み出し回路６０に対してクランプ容量２４ｂを介して垂直出力線２１ｂを選択させて、ｎ−１行目について動作Ｄを実行させる。次に、信号読み出し回路６０に対して、クランプ容量２４ａを介して垂直出力線２１ａを選択させることで、ｎ行目について動作Ｂ’を実行させるのに並行して、ｎ＋１行目について、動作Ａを実行させる。

続けて、ｎ行目について動作Ｃを実行させるのに並行して、信号読み出し回路６０に対してクランプ容量２４ｂを介して垂直出力線２１ｂを選択させることで、ｎ＋１行目について動作Ｂ’を実行させる。次に、読み出し制御回路３０は、信号読み出し回路６０に対してクランプ容量２４ａを介して垂直出力線２１ａを選択させて、ｎ行目について動作Ｄを実行させるのに並行して、ｎ＋１行目について、動作Ｃを実行させる。

以降、ｎ＋１行目についてクランプ容量２４ｂを介して垂直出力線２１ｂを選択させて、ｎ＋１行目について動作Ｄを実行させるのに並行して、ｎ＋２行目について、動作Ａを実行させる。以下、上述した動作を繰り返していく。

以上のように、信号読み出し回路６０を使用する動作Ｂ’，Ｄに並行して、垂直出力線２１ａ，２１ｂの信号静定を行う動作Ａ，Ｃを実行させることが可能となり、読み出しの更なる高速化が可能となる。

次に、第２の実施形態における読み出し制御回路３０が行う具体的な動作を、タイミングチャートを用いて詳細に説明する。図８は、第２の実施形態における読み出し制御回路３０による信号出力動作と信号読み出し動作を示すタイミングチャートである。

期間ｔ１１では、行選択パルスφＳＥＬ（ｎ）が「Ｈ」となり、ｎ行目の単位画素１０は各々対応する垂直出力線２１ａに対して信号出力を開始する。同時に、リセットパルスφＲＥＳ（ｎ）が「Ｈ」となり、ＦＤ１３の不要電荷を排し、ＦＤ１３の電位をリセットした後に「Ｌ」となる。この時、ｎ行目の単位画素１０はリセット信号を垂直出力線２１ａに対して出力する。リセット信号は、Ｖｌｉｎｅ ａに示すように静定時間をかけて垂直出力線２１ａに反映される（動作Ａ）。

期間ｔ１２では、垂直出力線切替パルスφＳＥＬＣａが「Ｈ」、垂直出力線切替パルスφＳＥＬＣｂが「Ｌ」となることで、差動増幅器２５はクランプ容量２４ａを介して垂直出力線２１ａと接続される。この時、信号読み出し回路６０は、垂直出力線２１ａからｎ行目のリセット信号を読み込む。同時にクランプパルスφＣ０Ｒが「Ｈ」となり、差動増幅器２５の入力端子、出力端子が基準電圧ＶＣ０Ｒにリセットされる。その後、クランプパルスφＣ０Ｒが「Ｌ」となることで、クランプ容量２４ａはｎ行目のリセット信号を基準電圧ＶＣ０Ｒにクランプする（動作Ｂ’）。

また、同期間ｔ１２に、行選択パルスφＳＥＬ（ｎ＋１）が「Ｈ」となり、ｎ＋１行目の単位画素１０は各々対応する垂直出力線２１ｂに対して信号出力を開始する。同時に、リセットパルスφＲＥＳ（ｎ＋１）が「Ｈ」となり、ＦＤ１３の不要電荷を排し、ＦＤ１３の電位をリセットした後に「Ｌ」となる。この時、ｎ＋１行目の単位画素１０はリセット信号を垂直出力線２１ｂに対して出力する。リセット信号は、Ｖｌｉｎｅ ｂに示すように静定時間をかけて垂直出力線２１ｂに反映される（動作Ａ）。

期間ｔ１３では、垂直出力線切替パルスφＳＥＬＣａが「Ｌ」、垂直出力線切替パルスφＳＥＬＣｂが「Ｈ」となる。これにより、クランプ容量２４ａはｎ行目のリセット信号を基準電圧ＶＣ０Ｒにクランプした状態で、差動増幅器２５から切り離され、クランプ容量２４ｂが接続される。この時、信号読み出し回路６０は、垂直出力線２１ｂからｎ＋１行目のリセット信号を読み込む。同時にクランプパルスφＣ０Ｒが「Ｈ」となり、差動増幅器２５の入力端子、出力端子が基準電圧ＶＣ０Ｒにリセットされる。その後、クランプパルスφＣ０Ｒが「Ｌ」となることで、クランプ容量２４ｂはｎ＋１行目のリセット信号を基準電圧ＶＣ０Ｒにクランプする（動作Ｂ’）。

また、同期間ｔ１３に、転送パルスφＴＸ（ｎ）が「Ｈ」となり、ｎ行目のＰＤ１１に蓄積された電荷がＦＤ１３に転送される。その後、転送パルスφＴＸ（ｎ）が「Ｌ」となり、ｎ行目の単位画素１０は転送信号を垂直出力線２１ａに対して出力する。転送信号は、Ｖｌｉｎｅ ａに示すように静定時間をかけて垂直出力線２１ａに反映される（動作Ｃ）。

期間ｔ１４では、垂直出力線切替パルスφＳＥＬＣｂが「Ｌ」となることで、クランプ容量２４ｂはｎ＋１行目のリセット信号を基準電圧ＶＣ０Ｒにクランプした状態で、差動増幅器２５から切り離される。同時にクランプパルスφＣ０Ｒが「Ｈ」となり、差動増幅器２５の入力端子、出力端子が基準電圧ＶＣ０Ｒにリセットされる。

期間ｔ１５では、クランプパルスφＣ０Ｒが「Ｌ」、垂直出力線切替パルスφＳＥＬＣａが「Ｈ」となり、クランプ容量２４ａを介して垂直出力線２１ａが差動増幅器２５と接続される。これにより、信号読み出し回路６０は、静定した垂直出力線２１ａからｎ行目の転送信号を読み込む。差動増幅器２５は、クランプ容量２４ａとゲイン容量２６の容量比によって決まる信号ゲインに応じて信号増幅を行い、ＡＤ変換回路２８へ出力する。なお厳密には、クランプ容量２４ａによってリセット信号を基準電圧ＶＣ０Ｒにクランプしているので、リセット信号と転送信号の差分が増幅される。ＡＤ変換回路２８は、差動増幅器２５から入力された信号をデジタル信号に変換して撮像素子１の外部へ出力する（動作Ｄ）。

また、同期間ｔ１５に、転送パルスφＴＸ（ｎ＋１）が「Ｈ」となり、ｎ＋１行目のＰＤ１１に蓄積された電荷がＦＤ１３に転送される。その後、転送パルスφＴＸ（ｎ＋１）が「Ｌ」となり、ｎ＋１行目の単位画素１０は転送信号を垂直出力線２１ｂに対して出力する。転送信号は、Ｖｌｉｎｅ ｂに示すように静定時間をかけて垂直出力線２１ｂに反映される（動作Ｃ）。

期間ｔ１６では、行選択パルスφＳＥＬ（ｎ）が「Ｌ」となり、ｎ行目の単位画素１０と垂直出力線２１ａが切り離される。また、垂直出力線切替パルスφＳＥＬＣａが「Ｌ」となることで、クランプ容量２４ａは差動増幅器２５から切り離される。同時にクランプパルスφＣ０Ｒが「Ｈ」となり、差動増幅器２５の入力端子、出力端子が基準電圧ＶＣ０Ｒにリセットされる。

期間ｔ１７では、クランプパルスφＣ０Ｒが「Ｌ」、垂直出力線切替パルスφＳＥＬＣｂが「Ｈ」となり、クランプ容量２４ｂを介して垂直出力線２１ｂが差動増幅器２５と接続される。これにより、信号読み出し回路６０は、静定した垂直出力線２１ｂからｎ＋１行目の転送信号を読み込む。差動増幅器２５は、クランプ容量２４ｂとゲイン容量２６の容量比によって決まる信号ゲインに応じて信号増幅を行い、ＡＤ変換回路２８へ出力する。ＡＤ変換回路２８は、差動増幅器２５から入力された信号をデジタル信号に変換して撮像素子１の外部へ出力する（動作Ｄ）。

また、同期間ｔ１７に、不図示の行選択パルスφＳＥＬ（ｎ＋２）が「Ｈ」となり、ｎ＋２行目の単位画素１０は各々対応する垂直出力線２１ａに対して信号出力を開始する。同時に、リセットパルスφＲＥＳ（ｎ＋２）が「Ｈ」となり、ＦＤ１３の不要電荷を排し、ＦＤ１３の電位をリセットした後に「Ｌ」となる。この時、ｎ＋２行目の単位画素１０はリセット信号を垂直出力線２１ａに対して出力する。リセット信号は静定時間をかけて垂直出力線２１ａに反映される。以降、期間ｔ１２からの動作と同様の動作を繰り返すことで、単位画素の信号を順次読み込んでいく。

以上のように第２の実施形態によれば、１つの信号読み出し回路６０が複数の垂直出力線２１を選択可能な構成をとり、期間ｔ１２，ｔ１５のように、垂直出力線２１ａの信号読み出し動作と、垂直出力線２１ｂへの信号出力動作を同時に実行させる。また、同様にして期間ｔ１３，ｔ１７のように、垂直出力線２１ｂの信号読み出し動作と、垂直出力線２１ａへの信号出力動作を並行して実行させる。これにより、読み出しの更なる高速化が可能となる。

なお、上述した例では、各列２系統の垂直出力線２１ａ，２１ｂと、クランプ容量２４ａ，２４ｂを用いて構成した場合について説明したが、本発明はこれに限るものではなく、各列３系統以上の複数の垂直出力線及びクランプ容量により構成しても良い。

＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。第３の実施形態では、複数の単位画素の出力信号を加算して１つの出力信号にする加算読み出し動作を行う場合について説明する。なお、上述した信号読み出し動作と区別するため、以降、上述した図５及び図８で示した信号読み出し動作を非加算読み出し動作と呼ぶ。加算読み出し動作は、例えば動画撮影において、高フレームレートが必要だが解像度は低くてよい動画を記録する場合等に有効である。

図９は、第３の実施形態の信号読み出し回路９０の構成を示す回路図であり、第１の実施形態における信号読み出し回路２０に置き換えて用いることができる。図９では、列をまたいで垂直出力線２１同士を接続する加算スイッチ２９を設けた回路構成の例を示している。なお、図２に示す構成と同様の構成には同じ参照番号を付し、説明を省略する。

単位画素１０には、ベイヤー配列のカラーフィルタが配されている。そして、Ｒのカラーフィルタを持つ単位画素１０とＧのカラーフィルタを持つ単位画素１０とからなるＲＧ列と、Ｇのカラーフィルタを持つ単位画素１０とＢのカラーフィルタを持つ単位画素１０とからなるＧＢ列とを有する。そして、各垂直出力線には、それぞれ同色のカラーフィルタを有する単位画素が接続される。具体的には、隣接する２つのＲＧ列において、Ｒのカラーフィルタを持つ単位画素１０が接続された垂直出力線は、入力切替スイッチ２３ｒ１と、加算スイッチ２９ｒを介して、クランプ容量２４ｒに接続される。同様に、Ｇのカラーフィルタを持つ単位画素１０が接続された隣接する垂直出力線は、入力切替スイッチ２３ｇ２と、加算スイッチ２９ｇを介してクランプ容量２４ｇに接続される。

また、不図示であるが、隣接する２つのＢＧ列において、Ｂのカラーフィルタを持つ２つの単位画素１０が接続された垂直出力線は、入力切替スイッチ２３ｂ１と、加算スイッチ２９ｂを介して、クランプ容量２４ｂに接続される。同様に、Ｇのカラーフィルタを持つ２つの単位画素１０が接続された垂直出力線は、入力切替スイッチ２３ｇ２と、加算スイッチ２９ｇを介してクランプ容量２４ｇに接続される。

図１０は、第３の実施形態における読み出し制御回路３０による加算読み出し動作を示すタイミングチャートである。

まず、期間ｔ２１では、行選択パルスφＳＥＬ（ｎ），行選択パルスφＳＥＬ（ｎ＋１）が「Ｈ」となり、ｎ行、ｎ＋１行目の単位画素１０は各々対応する垂直出力線２１ａ，２１ｂに対して信号出力を行う。同時に、リセットパルスφＲＥＳ（ｎ），φＲＥＳ（ｎ＋１）が「Ｈ」となり、各々対応するＦＤ１３の不要電荷を排し、ＦＤ１３の電位をリセットした後に「Ｌ」となる。この時、ｎ行目、ｎ＋１行目の単位画素１０はリセット信号を各々対応する垂直出力線２１ａ，２１ｂに対して出力する。リセット信号は、Ｖｌｉｎｅ ａ、Ｖｌｉｎｅ ｂに示すように静定時間をかけて垂直出力線２１ａ，２１ｂに反映される。

また、垂直出力線切替パルスφＳＥＬＣｒ１、及び加算切り替えパルスφＡＤＤｒが「Ｈ」となり、Ｒ画素のリセット信号が出力された２つの垂直出力線２１ａがクランプ容量２４ｒと接続される。同様にして、垂直出力線切替パルスφＳＥＬＣｇ２、及び加算切り替えパルスφＡＤＤｇが「Ｈ」となり、Ｇ画素のリセット信号が出力された２つの垂直出力線２１ｂがクランプ容量２４ｇと接続される。

期間ｔ２２では、クランプパルスφＣ０Ｒが「Ｈ」となり、差動増幅器２５の入力端子、出力端子が基準電圧ＶＣ０Ｒにリセットされる。その後、クランプパルスφＣ０Ｒが「Ｌ」となることで、クランプ容量２４ｒ，２４ｇは、各々対応する垂直出力線２１ａ，２１ｂに出力されたリセット信号を基準電圧ＶＣ０Ｒにクランプする。

期間ｔ２３では、転送パルスφＴＸ（ｎ），φＴＸ（ｎ＋１）が「Ｈ」となり、ｎ行目、ｎ＋１行目のＰＤ１１に蓄積された電荷が各々対応するＦＤ１３に転送される。その後、転送パルスφＴＸ（ｎ），φＴＸ（ｎ＋１）が「Ｌ」となり、ｎ行目、ｎ＋１行目の単位画素１０は転送信号を各々対応する垂直出力線２１ａ，２１ｂに対して出力する。転送信号は、Ｖｌｉｎｅ ａ、Ｖｌｉｎｅ ｂに示すように静定時間をかけて垂直出力線２１ａ，２１ｂに反映される。

期間ｔ２４では、信号読み出し回路９０は、垂直出力線２１ａ，２１ｂからｎ行目，ｎ＋１行目の転送信号を読み込む。差動増幅器２５は、クランプ容量２４ｒ，２４ｇとゲイン容量２６の容量比によって決まる信号ゲインに応じて信号増幅を行い、ＡＤ変換回路２８へ出力する。なお厳密には、クランプ容量２４ｒ，２４ｇによってリセット信号を基準電圧ＶＣ０Ｒにクランプしているので、リセット信号と転送信号の差分が増幅される。また、クランプ容量２４ｒ，２４ｇが同時に接続されることによって、垂直出力線２１ａ，２１ｂに出力されたｎ行目，ｎ＋１行目のＲ画素、Ｇ画素の転送信号は、色毎に加算された状態でＡＤ変換回路２８へ出力される。ＡＤ変換回路２８は、差動増幅器２５から入力された信号をデジタル信号に変換して撮像素子１の外部へ出力する。以降、期間ｔ２１からの動作と同様の動作を繰り返すことで、単位画素の信号を加算しながら順次読み込んでいく。

以上のように、１つの信号読み出し回路９０に対して複数の垂直出力線２１を同時に接続し、対応する単位画素１０に対し、同時に信号を出力させることで、複数の出力信号を加算する加算読み出し動作が可能となる。

＜第４の実施形態＞
次に、本発明の第４の実施形態について説明する。第４の実施形態では、第１乃至第３の実施形態で説明した撮像素子１を搭載した撮像装置の例について、図１１を参照して説明する。

図１１において、レンズ部１００１は、被写体の光学像を撮像素子１に結像させる。また、レンズ駆動装置１００２によってズーム制御、フォーカス制御、絞り制御などが行われる。

メカニカルシャッタ１００３は、撮像素子１の露光、遮光を制御し、シャッタ駆動装置１００４によって制御される。撮像信号処理回路１００５は、撮像素子１より出力される画像信号に各種の補正やデータ圧縮、広ダイナミックレンジ画像を得るための複数画像の合成処理等を行う。撮影モード・タイミング発生部１００６は、撮像素子１、撮像信号処理回路１００５に、撮影モード指示信号、各種タイミング信号を出力する。

メモリ部１００７は、画像データを一時的に記憶する為のメモリとして機能し、全体制御演算部１００８は、各種演算とカメラシステム全体の制御を行う回路である。記録媒体制御Ｉ／Ｆ部１００９は、記録媒体に記録または読み出しを行うためのインターフェース、記録媒体１０１０は、画像データの記録または読み出しを行う為の着脱可能な半導体メモリ、表示部１０１１は、各種情報や撮影画像を表示するデバイスである。

次に、上述した構成を有するデジタルカメラにおける撮影時の動作について説明する。メイン電源がオンされると、コントロール系の電源がオンし、更に撮像信号処理回路１００５などの撮像系回路の電源がオンされる。その後、不図示のレリーズボタンが押されると、撮影動作が開始される。

撮影動作が終了すると、撮像素子１から出力された画像信号は撮像信号処理回路１００５で画像処理され、全体制御演算部１００８の指示によりメモリ部１００７に書き込まれる。メモリ部１００７に書き込まれたデータは、全体制御演算部１００８の制御により記録媒体制御Ｉ／Ｆ部１００９を通り半導体メモリ等の着脱可能な記録媒体１０１０に記録される。また、不図示の外部Ｉ／Ｆ部を通り直接コンピュータ等に入力して画像の加工を行ってもよい。

全体制御演算部１００８は、不図示の外部操作系の指示によってフレームレートと解像度を切り替えることができる。または、他の撮影条件に応じて自動で切り替えてもよい。その際、撮影モード・タイミング発生部１００６は、切り替えに応じて、撮像素子１に対し、非加算読み出し動作または加算読み出し動作を指示するなど、撮像素子１の読み出し動作を制御する。

上記の通り、第１の実施形態乃至第３の実施形態の撮像素子１を撮像装置に搭載する事で、より高いフレームレートで撮影が可能なカメラを提供することができる。

以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。

１：撮像素子、１０：単位画素、１１：フォトダイオード、１２：転送スイッチ、１３：フローティングディフュージョン部、１４：増幅ＭＯＳアンプ、１５：行選択スイッチ、１６：リセットスイッチ、２０，６０，９０：信号読み出し回路、２１ａ，２１ｂ：垂直出力線、２２ａ、２２ｂ：定電流回路、２３ａ，２３ｂ，２３ｒ１，２３ｒ２，２３ｇ１，２３ｇ２：入力切替スイッチ、２４，２４ａ，２４b，２４ｒ，２４ｇ：クランプ容量１４、２５：差動増幅器、２６：ゲイン容量、２７：クランプスイッチ、２８：ＡＤ変換回路、３０：読み出し制御回路

Claims (16)

1. 入射する光に応じた電荷を発生させる複数の単位画素が行列状に配列された画素アレイと、
   前記画素アレイの各列に備えられた複数の信号出力線と、
   前記複数の信号出力線に対応して備えられた単一の信号読み出し回路と、
   前記画素アレイに含まれる単位画素を順次選択することで前記複数の信号出力線のいずれかに単位画素の信号を出力させるように制御すると共に、前記複数の信号出力線のいずれかを前記信号読み出し回路の入力端子へと順次接続するためのスイッチ回路を制御することで前記複数の信号出力線のいずれかに出力された信号を順次前記信号読み出し回路に入力させるように制御する制御手段と、を有し、
   前記制御手段は、前記複数の信号出力線のうち第１の信号出力線に出力された第１の行の単位画素の信号を前記信号読み出し回路に入力するために前記第１の信号出力線と前記信号読み出し回路の入力端子とを接続する間に、前記信号読み出し回路に順次入力させるために前記第１の行の単位画素と異なる第２の行の単位画素から前記複数の信号出力線のうち前記第１の信号出力線と異なる第２の信号出力線に信号を出力させるように制御することを特徴とする撮像素子。
2. 前記画素アレイの各列に配列された複数の単位画素は、それぞれ、前記複数の信号出力線のいずれかに接続されていることを特徴とする請求項１に記載の撮像素子。
3. 前記信号読み出し回路は、前記複数の信号出力線のいずれかに選択的に接続可能な容量を有し、
   前記制御手段は、前記容量に前記第１の信号出力線に出力された前記第１の行の単位画素からの信号が保持されている間に、前記第２の行の単位画素から、前記第２の信号出力線に信号を出力させるように制御することを特徴とする請求項１または２に記載の撮像素子。
4. 前記制御手段は、前記容量から前記第１の信号出力線に出力された前記第１の行の単位画素からの信号を読み出して前記信号読み出し回路の外部に出力する間に、前記第２の行の単位画素から、前記第２の信号出力線に信号を出力させるように制御することを特徴とする請求項３に記載の撮像素子。
5. 前記単位画素は、リセット信号と、入射した光に応じた電荷を転送した転送信号とを出力し、
   前記制御手段は、
   前記リセット信号を前記信号出力線に出力させる第１の制御と、
   前記第１の制御で前記信号出力線に出力された前記リセット信号を前記信号読み出し回路の前記容量に保持させる第２の制御と、
   前記転送信号を前記信号出力線に出力させる第３の制御と、
   前記第３の制御で前記信号出力線に出力された前記転送信号を前記信号読み出し回路に入力させ、前記容量に保持された前記リセット信号を読み出して、前記リセット信号との差を前記信号読み出し回路から出力させる第４の制御と、を行い、
   前記第１の行に対する前記第４の制御と、前記第２の行に対する前記第１の制御を並行して行わせることを特徴とする請求項３または４に記載の撮像素子。
6. 前記信号読み出し回路は、前記複数の信号出力線に対応してそれぞれ設けられた複数の容量を有し、
   前記制御手段は、前記複数の信号出力線に出力された信号の前記複数の容量への読み出しと、前記信号読み出し回路の外部に出力するための前記複数の容量からの信号の読み出しを、前記複数の容量の間で互いに異なるタイミングで行うことを特徴とする請求項１または２に記載の撮像素子。
7. 前記単位画素は、リセット信号と、入射した光に応じた電荷を転送した転送信号とを出力し、
   前記制御手段は、
   前記リセット信号を前記信号出力線に出力させる第１の制御と、
   前記第１の制御で前記信号出力線に出力された前記リセット信号を前記信号読み出し回路の前記容量に保持させる第２の制御と、
   前記転送信号を前記信号出力線に出力させる第３の制御と、
   前記第３の制御で前記信号出力線に出力された前記転送信号を前記信号読み出し回路に入力させ、前記容量に保持された前記リセット信号を読み出して、前記リセット信号との差を前記信号読み出し回路から出力させる第４の制御と、を行い、
   前記第１の行に対する前記第２の制御と前記第２の行に対する前記第１の制御、前記第１の行に対する前記第３の制御と前記第２の行に対する前記第２の制御、前記第１の行に対する前記第４の制御と前記第２の行に対する前記第３の制御、前記第２の行に対する前記第４の制御と前記第１及び第２の行と異なる第３の行に対する前記第１の制御を、それぞれ並行して行わせ、
   前記制御手段は、前記第３の行の単位画素の信号を、前記複数の信号出力線のうち前記第２の信号出力線と異なる信号出力線に出力させるように制御することを特徴とする請求項３または４に記載の撮像素子。
8. 前記撮像素子は、更に、隣接する複数の列について、複数の信号出力線のうち、前記第１の信号出力線を接続するための第１のスイッチと、前記第２の信号出力線を接続するための第２のスイッチとを有し、
   加算読み出し動作が指示された場合に、前記第１のスイッチにより、前記隣接する複数の列の前記第１の信号出力線を接続すると共に、前記第２のスイッチにより、前記隣接する複数の列の前記第２の信号出力線を接続することを特徴とする請求項１に記載の撮像素子。
9. 前記画素アレイは、第１の色のフィルタにより覆われた複数の第１の単位画素と、第２の色のフィルタにより覆われた複数の第２の単位画素とからなる第１の列と、前記第２の色のフィルタにより覆われた複数の第３の単位画素と、第３の色のフィルタにより覆われた複数の第４の単位画素とからなる第２の列とを有し、
   各列において、前記複数の信号出力線のうち、前記第１の単位画素及び前記第３の単位画素は、前記第１の信号出力線に接続され、前記第２の単位画素及び前記第４の単位画素は、前記第２の信号出力線に接続され、
   前記隣接する複数の列は、隣接する前記第１の列と、隣接する前記第２の列であることを特徴とする請求項８に記載の撮像素子。
10. 請求項１乃至９のいずれか１項に記載の撮像素子と、
    前記撮像素子から出力された信号を処理する処理手段と、
    を有することを特徴とする撮像装置。
11. 入射する光に応じた電荷を発生させる複数の単位画素が行列状に配列された画素アレイと、前記画素アレイの各列に備えられた複数の信号出力線と、前記複数の信号出力線に対応して備えられた単一の信号読み出し回路と、を有する撮像素子の制御方法であって、
    制御手段が、前記画素アレイに含まれる単位画素を順次選択することで前記複数の信号出力線のいずれかに単位画素の信号を出力させるように制御すると共に、前記複数の信号出力線のいずれかを前記信号読み出し回路の入力端子へと順次接続するためのスイッチ回路を制御することで前記複数の信号出力線のいずれかに出力された信号を順次前記信号読み出し回路に入力させるように制御する制御工程を有し、
    前記制御工程では、前記複数の信号出力線のうち第１の信号出力線に出力された第１の行の単位画素の信号を前記信号読み出し回路に入力するために前記第１の信号出力線と前記信号読み出し回路の入力端子とを接続する間に、前記信号読み出し回路に順次入力させるために前記第１の行の単位画素と異なる第２の行の単位画素から前記複数の信号出力線のうち前記第１の信号出力線と異なる第２の信号出力線に信号を出力させるように制御することを特徴とする撮像素子の制御方法。
12. 前記画素アレイの各列に配列された複数の単位画素は、それぞれ、前記複数の信号出力線のいずれかに接続されていることを特徴とする請求項１１に記載の撮像素子の制御方法。
13. 前記信号読み出し回路は、前記複数の信号出力線のいずれかに選択的に接続可能な容量を有し、
    前記制御工程では、前記容量に前記第１の信号出力線に出力された前記第１の行の単位画素からの信号が保持されている間に、前記第２の行の単位画素から、前記第２の信号出力線に信号を出力させることを特徴とする請求項１１または１２に記載の撮像素子の制御方法。
14. 前記単位画素は、リセット信号と、入射した光に応じた電荷を転送した転送信号とを出力し、
    前記制御工程では、
    前記リセット信号を前記信号出力線に出力させる第１の制御と、
    前記第１の制御で前記信号出力線に出力された前記リセット信号を前記信号読み出し回路の前記容量に保持させる第２の制御と、
    前記転送信号を前記信号出力線に出力させる第３の制御と、
    前記第３の制御で前記信号出力線に出力された前記転送信号を前記信号読み出し回路に入力させ、前記容量に保持された前記リセット信号を読み出して、前記リセット信号との差を前記信号読み出し回路から出力させる第４の制御と、を行い、
    前記第１の行に対する前記第４の制御と、前記第２の行に対する前記第１の制御を並行して行わせることを特徴とする請求項１３に記載の撮像素子の制御方法。
15. 前記単位画素は、リセット信号と、入射した光に応じた電荷を転送した転送信号とを出力し、
    前記制御工程では、
    前記リセット信号を前記信号出力線に出力させる第１の制御と、
    前記第１の制御で前記信号出力線に出力された前記リセット信号を前記信号読み出し回路の前記容量に保持させる第２の制御と、
    前記転送信号を前記信号出力線に出力させる第３の制御と、
    前記第３の制御で前記信号出力線に出力された前記転送信号を前記信号読み出し回路に入力させ、前記容量に保持された前記リセット信号を読み出して、前記リセット信号との差を前記信号読み出し回路から出力させる第４の制御と、を行い、
    前記第１の行に対する前記第２の制御と前記第２の行に対する前記第１の制御、前記第１の行に対する前記第３の制御と前記第２の行に対する前記第２の制御、前記第１の行に対する前記第４の制御と前記第２の行に対する前記第３の制御、前記第２の行に対する前記第４の制御と前記第１及び第２の行と異なる第３の行に対する前記第１の制御を、それぞれ並行して行わせ、
    前記第３の行の単位画素の信号を、前記複数の信号出力線のうち前記第２の信号出力線と異なる信号出力線に出力させることを特徴とする請求項１３に記載の撮像素子の制御方法。
16. 前記撮像素子は、更に、隣接する複数の列について、複数の信号出力線のうち、前記第１の信号出力線を接続するための第１のスイッチと、前記第２の信号出力線を接続するための第２のスイッチとを有し、
    加算読み出し動作が指示された場合に、前記第１のスイッチにより、前記隣接する複数の列の前記第１の信号出力線を接続すると共に、前記第２のスイッチにより、前記隣接する複数の列の前記第２の信号出力線を接続する工程を更に有することを特徴とする請求項１１に記載の撮像素子の制御方法。

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