JP2019012767A - 半導体モジュールの製造方法および半導体モジュール - Google Patents

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Kuniharu Muto
邦治 武藤
板東　晃司
Koji Bando
晃司 板東
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Abstract

【課題】半導体モジュールの信頼性を向上させる。
【解決手段】半導体モジュールＳＡの組立ての樹脂モールド工程では、ＩＧＢＴチップ１０と、ダイオードチップと、制御チップと、チップ搭載部ＴＡＢ１〜４のそれぞれの一部とを、封止体ＭＲの裏面ＢＳ６からチップ搭載部ＴＡＢ１〜４のそれぞれの裏面が露出するように樹脂モールドを行う。上記樹脂モールド後、封止体ＭＲの裏面ＢＳ６にチップ搭載部ＴＡＢ１〜４のそれぞれの裏面（露出部）を覆うように、絶縁層７０を貼り、その後、絶縁層７０にＴＩＭ層８０を貼り付ける。ここで、平面視におけるＴＩＭ層８０の領域は、絶縁層７０の領域に包含されている。
【選択図】図３

Description

本発明は、例えば、パワー半導体モジュール（ＩＰＭ（Intelligent Power Module) 、電子装置など）の製造方法とその構造に関する。
特開２０１２−１９５４９２号公報（特許文献１）には、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor) を有するパワー半導体モジュールとその取り付け構造に関する技術が記載されている。このパワー半導体モジュールは、パワー半導体素子が搭載された第１金属基板と、パワー半導体素子が搭載されていない第２金属基板と、を備えており、上記第１金属基板のパワー半導体素子搭載面とは反対側の裏面を、樹脂パッケージ外に露出させ放熱面を形成した構造となっている。
特開２００５−１０９１００号公報（特許文献２）には、パワーチップを備えた半導体装置とその製造技術が記載されている。具体的に、上記特許文献２に記載された半導体装置の組立てでは、金属箔が取り付けられた樹脂シートを樹脂封止用金型の内部底面に配置して樹脂モールドを行う技術が開示されている。
特開２０１２−１９５４９２号公報 特開２００５−１０９１００号公報
パワー系の半導体モジュールにおいて、半導体チップが搭載されるチップ搭載部が封止体から露出しないフルモールドタイプの構造では、チップ搭載部から封止体の外部への放熱性が悪い。そこで、本発明者は、複数の半導体チップがそれぞれ搭載される複数のチップ搭載部を備えた半導体モジュールにおいて、複数のチップ搭載部の一部を封止体の外部に露出させる構造を検討した。
本発明者が検討したところ、複数のチップ搭載部の一部を封止体の外部に露出させる構造の半導体モジュールでは、この半導体モジュールを放熱板に実装すると、複数のチップ搭載部の一部が放熱板を介してショートする可能性があり、半導体モジュールの信頼性を考慮した場合、改善すべき事項があることを本発明者は見出した。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体モジュールの製造方法は、第１半導体チップと第２半導体チップと第１チップ搭載部の一部と第２チップ搭載部の一部とを、封止体の第２面から上記第１チップ搭載部の第２面と上記第２チップ搭載部の第２面のそれぞれが露出するように封止する。上記封止後、上記封止体の上記第２面に上記第１チップ搭載部の上記第２面と上記第２チップ搭載部の上記第２面とを覆うように、絶縁層を貼り、その後、上記絶縁層に熱伝達材料層を貼る。ここで、平面視において、上記熱伝達材料層の領域は、上記絶縁層の領域に包含されている。
また、一実施の形態による他の半導体モジュールの製造方法は、第１半導体チップと第２半導体チップと第１チップ搭載部の一部と第２チップ搭載部の一部とを、封止体の第２面から上記第１チップ搭載部の第２面と上記第２チップ搭載部の第２面のそれぞれが露出するように封止する。上記封止後、絶縁層と熱伝達材料層とを接合して形成されたシート構造体の上記絶縁層が、上記封止体の上記第２面に上記第１チップ搭載部の上記第２面と上記第２チップ搭載部の上記第２面とを覆うように、上記シート構造体を貼る。ここで、平面視において、上記シート構造体における上記熱伝達材料層の領域は、上記絶縁層の領域に包含されている。
また、一実施の形態による半導体モジュールは、第１面と第２面とを有し、かつ第１半導体チップと、第２半導体チップと、第１チップ搭載部の一部と、第２チップ搭載部の一部とを、上記第２面から上記第１チップ搭載部の第２面と上記第２チップ搭載部の第２面のそれぞれが露出するように封止する封止体を有している。さらに、上記封止体の上記第２面に上記第１チップ搭載部の上記第２面と上記第２チップ搭載部の上記第２面とを覆うように接合された絶縁層と、上記絶縁層と積層されて接合された熱伝達材料層とを有している。そして、平面視において、上記熱伝達材料層の領域は、上記絶縁層の領域に包含されている。
上記一実施の形態によれば、半導体モジュールの信頼性を向上させることができる。
実施の形態１の半導体モジュールの構造を示す平面図である。 図１の半導体モジュールの構造を示す裏面図である。 図２のＡ−Ａ線に沿って切断した構造を示す断面図である。 図２のＢ−Ｂ線に沿って切断した構造を示す断面図である。 図１の半導体モジュールの内部構造を示す透過平面図である。 本発明者が比較検討した半導体モジュールの構造を示す平面図である。 図６の半導体モジュールの構造を示す裏面図である。 図６のＡ−Ａ線に沿って切断した構造を示す断面図である。 図６のＢ−Ｂ線に沿って切断した構造を示す断面図である。 図１の半導体モジュールにおけるインバータ回路および３相誘導モータを含むモータ回路の構成を示す回路図である。 図１の半導体モジュールにおいてＩＧＢＴが形成された半導体チップの外形形状を示す平面図である。 図１１のＩＧＢＴのデバイス構造を示す断面図である。 図１の半導体モジュールにおいてダイオードが形成された半導体チップの外形形状を示す平面図である。 図１３のダイオードのデバイス構造を示す断面図である。 図１の半導体モジュールにおけるゲート制御回路の回路ブロック構成を示す図である。 図１の半導体モジュールにおける回路ブロック構成を示す図である。 図１６のゲート制御回路の内部ブロック構成を示す図である。 図１７のゲート制御回路を具現化する半導体チップの構成を示す模式図である。 図１に示す半導体モジュールの組立てに用いられるリードフレームの構造を示す平面図である。 図１９のＡ−Ａ線に沿って切断した構造を示す断面図である。 図１９のＢ−Ｂ線に沿って切断した構造を示す断面図である。 図１に示す半導体モジュールの組立てにおいてＩＧＢＴチップとダイオードチップのダイボンディング完了時の構造を示す平面図である。 図２２のＡ−Ａ線に沿って切断した構造を示す断面図である。 図２２のＢ−Ｂ線に沿って切断した構造を示す断面図である。 図１に示す半導体モジュールの組立てにおいて制御チップのダイボンディング完了時の構造を示す平面図である。 図１に示す半導体モジュールの組立てにおいてアルミニウムワイヤのワイヤボンディング完了時の構造を示す平面図である。 図１に示す半導体モジュールの組立てにおいて金ワイヤのワイヤボンディング完了時の構造を示す平面図である。 図１に示す半導体モジュールの組立てにおいてワイヤボンディング済みのリードフレームをモールド金型のキャビティ内に配置した構造を図２２のＡ−Ａ線に沿って切断した構造を示す断面図である。 図１に示す半導体モジュールの組立てにおいてワイヤボンディング済みのリードフレームをモールド金型のキャビティ内に配置した構造を図２２のＢ−Ｂ線に沿って切断した構造を示す断面図である。 図２８に示す構造においてキャビティ内に樹脂を注入し始めた状態を示す断面図である。 図２９に示す構造においてキャビティ内に樹脂を注入し始めた状態を示す断面図である。 図２８に示す構造においてキャビティ内への樹脂の注入を完了した状態を示す断面図である。 図２９に示す構造においてキャビティ内への樹脂の注入を完了した状態を示す断面図である。 モールドを完了したリードフレームをモールド金型から取り出した構造を示す平面図である。 図３４のＡ−Ａ線に沿って切断した構造を示す断面図である。 図３４のＢ−Ｂ線に沿って切断した構造を示す断面図である。 図１に示す半導体モジュールの組立てにおいてメッキ形成後の構造を示す平面図である。 図３７のＡ−Ａ線に沿って切断した構造を示す断面図である。 図３７のＢ−Ｂ線に沿って切断した構造を示す断面図である。 図１に示す半導体モジュールの組立てにおいてリード切断・成形後の構造を示す平面図である。 図４０の半導体モジュールの構造を示す裏面図である。 図４０のＡ−Ａ線に沿って切断した構造を示す断面図である。 図４０のＢ−Ｂ線に沿って切断した構造を示す断面図である。 図１に示す半導体モジュールの組立てにおいて絶縁層およびＴＩＭ層貼り付け後の構造を示す裏面図である。 図４４のＡ−Ａ線に沿って切断した構造を示す断面図である。 図４４のＢ−Ｂ線に沿って切断した構造を示す断面図である。 図４４に示す半導体モジュールを放熱板に実装した構造を図４４のＡ−Ａ線に沿って切断した構造を示す断面図である。 図４４に示す半導体モジュールを放熱板に実装した構造を図４４のＢ−Ｂ線に沿って切断した構造を示す断面図である。 本発明者が比較検討した半導体モジュールの構造を示す部分断面図である。 本実施の形態１の半導体モジュールの構造を示す部分断面図である。 本実施の形態１の半導体モジュールの裏面側の構造においてチップ搭載部の露出部の各部寸法の一例を示す裏面図である。 本実施の形態１の半導体モジュールの裏面側の構造を示す裏面図である。 本実施の形態１の変形例の半導体モジュールの裏面側の構造においてチップ搭載部の露出構造を示す裏面図である。 本実施の形態１の変形例の半導体モジュールの裏面側の構造を示す裏面図である。 本実施の形態２の半導体モジュールの裏面側の構造においてチップ搭載部の露出構造を示す裏面図である。 本実施の形態２の半導体モジュールの裏面側の構造を示す裏面図である。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、以下の実施の形態において、構成要素等について、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
＜用語の説明＞
本明細書において、「半導体モジュール」とは、半導体部品（半導体チップ）と、この半導体部品と電気的に接続された外部接続端子とを備える構造体であり、かつ、半導体部品が封止体で覆われている構造体を意味する。特に、「半導体モジュール」は、外部接続端子によって、外部装置と電気的に接続可能に構成されている。
また、本明細書において、「パワートランジスタ」とは、複数の単位トランジスタ（セルトランジスタ）を並列接続することによって（例えば、数千個から数万個の単位トランジスタを並列接続する）、単位トランジスタの許容電流よりも大きな電流においても、単位トランジスタの機能を実現する単位トランジスタの集合体を意味する。例えば、単位トランジスタがスイッチング素子として機能する場合、「パワートランジスタ」は、単位トランジスタの許容電流よりも大きな電流にも適用可能なスイッチング素子となる。スイッチング素子を構成する「パワートランジスタ」として、ＩＧＢＴ（Insulated Gate BipolarTransistor) と、パワーＭＯＳＦＥＴとが例示できる。本明細書において、「パワートランジスタ」という用語は、例えば、「パワーＭＯＳＦＥＴ」と「ＩＧＢＴ」の両方を包含する上位概念を示す語句として使用している。
（実施の形態１）
＜半導体モジュールの構造＞
図１は実施の形態１の半導体モジュールの構造を示す平面図、図２は図１の半導体モジュールの構造を示す裏面図、図３は図２のＡ−Ａ線に沿って切断した構造を示す断面図、図４は図２のＢ−Ｂ線に沿って切断した構造を示す断面図、図５は図１の半導体モジュールの内部構造を示す透過平面図である。
図１〜図５に示す本実施の形態１の半導体モジュールは、例えば、エアコンなどに使用される３相誘導モータの駆動回路に使用されるものである。具体的に、この駆動回路には、インバータ回路が含まれ、このインバータ回路は直流電力を交流電力に変換する機能を有する回路である。
本実施の形態１では、半導体モジュールに内蔵されるパワートランジスタが、ＩＧＢＴの場合であり、半導体モジュールに複数のＩＧＢＴチップが組み込まれている場合を説明する。なお、３相インバータ回路を構成するＩＧＢＴが形成された複数の半導体チップを区別する必要がないときには、本明細書では、単に「ＩＧＢＴチップ１０」と呼び、同様に、３相インバータ回路を構成するダイオードが形成された複数の半導体チップを区別する必要がないときには、本明細書では、単に「ダイオードチップ２０」と呼ぶ。
本実施の形態１の半導体モジュールＳＡの概略構成について説明すると、図３〜図５に示すように、それぞれパワートランジスタを内蔵する複数のＩＧＢＴチップ１０と、それぞれダイオードを有する複数のダイオードチップ２０と、複数のＩＧＢＴチップ１０それぞれの動作を制御する制御チップ３０と、が組み込まれている。そして、第１半導体チップおよび第２半導体チップを含む複数のＩＧＢＴチップ１０と、複数のダイオードチップ２０とは、チップ搭載部ＴＡＢ１〜４の何れかにそれぞれ導電性の接合材６０を介して搭載され、一方、制御チップ３０は、チップ搭載部ＴＡＢ５に非導電性の接合材６５を介して搭載されている。
また、図５に示すように、制御チップ３０とＩＧＢＴチップ１０とは、金ワイヤ４０によって電気的に接続され、ＩＧＢＴチップ１０とダイオードチップ２０とは、金ワイヤ４０よりも線径が大きなアルミニウムワイヤ５０によって電気的に接続されている。ここで、金ワイヤ４０とは、金（Ａｕ）を主成分とする導電性部材であり、一方、アルミニウムワイヤ５０とは、アルミニウム（Ａｌ）を主成分とする導電性部材である。
また、チップ搭載部ＴＡＢ１〜５の周囲には、複数のリードＬＤ１およびリードＬＤ２が設けられている。複数のリードＬＤ１は、チップ搭載部ＴＡＢ５の周囲に配置され、一方、複数のリードＬＤ２は、チップ搭載部ＴＡＢ１〜４の周囲に配置されている。そして、制御チップ３０と複数のリードＬＤ１とは、それぞれ金ワイヤ４０によって電気的に接続されており、一方、ダイオードチップ２０と複数のリードＬＤ２とは、それぞれアルミニウムワイヤ５０によって電気的に接続されている。なお、複数のリードＬＤ２には、チップ搭載部ＴＡＢ２と一体に繋がっているものと、チップ搭載部ＴＡＢとは別体でリード単独のものとが存在している。具体的には、チップ搭載部ＴＡＢ１に搭載されたＩＧＢＴチップ１０は、何れかのチップ搭載部ＴＡＢと、ダイオードチップ２０およびアルミニウムワイヤ５０とを介して電気的に接続されている。一方、チップ搭載部ＴＡＢ２〜４のそれぞれに搭載されたＩＧＢＴチップ１０は、何れかの単独のリードＬＤ２と、ダイオードチップ２０およびアルミニウムワイヤ５０とを介して電気的に接続されている。
また、複数のＩＧＢＴチップ１０、複数のダイオードチップ２０、制御チップ３０、チップ搭載部ＴＡＢ１〜４のそれぞれの一部、チップ搭載部ＴＡＢ５、複数の金ワイヤ４０、複数のアルミニウムワイヤ５０、複数のリードＬＤ１の一部（インナ部）および複数のリードＬＤ２の一部（インナ部）は、樹脂からなる封止体ＭＲによって封止されている。なお、封止体ＭＲは、表面（第３主面）ＦＳ６と、表面ＦＳ６の反対側の裏面（第３裏面）ＢＳ６と、表面ＦＳ６と裏面ＢＳ６との間に位置する図４に示す側面ＳＳ１とを有している。
そして、図１、図２、図４および図５に示すように、複数のリードＬＤ１のアウタ部であるアウタリード１ａは、封止体ＭＲのチップ搭載部ＴＡＢ５に近い側の側面ＳＳ１からそれぞれ露出している。一方、複数のリードＬＤ２のアウタ部であるアウタリード２ａは、封止体ＭＲのチップ搭載部ＴＡＢ１〜４に近い側の側面ＳＳ１からそれぞれ露出している。また、図４に示すように、複数のアウタリード１ａ、２ａは、それぞれ封止体ＭＲの表面ＦＳ６の方向に向けて折り曲げられている。
また、封止体ＭＲにおいて、その裏面ＢＳ６から、チップ搭載部ＴＡＢ１〜４のそれぞれの裏面が露出している。ただし、チップ搭載部ＴＡＢ５の裏面ＢＳ５は、封止体ＭＲの裏面ＢＳ６には露出していない。すなわち、チップ搭載部ＴＡＢ５のみ封止体ＭＲの内部に埋め込まれている。
本実施の形態１の半導体モジュールＳＡでは、図２〜図４に示すように、封止体ＭＲの裏面ＢＳ６に絶縁層７０が接合されている（貼り付けられている）。詳細には、封止体ＭＲの裏面ＢＳ６に、この裏面ＢＳ６に露出するチップ搭載部ＴＡＢ１〜４のそれぞれの裏面（露出部）を覆うように絶縁層７０が接合されている（貼り付けられている）。さらに、絶縁層７０と積層されて接合された（貼り付けられた）薄膜状のＴＩＭ（Thermal Interface Material、熱伝達材料、熱界面材料）層８０を有している。
そして、図２に示すように、半導体モジュールＳＡの平面視（裏面視）において、ＴＩＭ層８０の領域は、絶縁層７０の領域に包含されている。すなわち、平面視の大きさがＴＩＭ層８０より絶縁層７０の方が大きく、四角形のＴＩＭ層８０の４辺それぞれにおいて、絶縁層７０が迫り出した構造となっている。絶縁層７０とＴＩＭ層８０の大きさ・位置の関係は、図示しないが、ＴＩＭ層８０の領域の縁が絶縁層７０の領域の縁に接している場合も存在するが、後で説明する図５０に示す沿面距離Ｌ２を確保する上では、図２に示すような絶縁層７０とＴＩＭ層８０の大きさ・位置関係が好ましい。具体的には、平面視において、絶縁層７０は、第１方向（ｘ方向）に延在する第１辺７１、第１辺７１の反対側の第２辺７２、第１方向（ｘ方向）に交差する第２方向（ｙ方向）に延在する第３辺７３および第３辺７３の反対側の第４辺７４を有している。また、ＴＩＭ層８０は、第１方向（ｘ方向）に延在する第５辺８１、第５辺８１の反対側の第６辺８２、第２方向（ｙ方向）に延在する第７辺８３および第７辺８３の反対側の第８辺８４を有している。そして、平面視において、ＴＩＭ層８０の第５辺８１は、絶縁層７０の第１辺７１と絶縁層７０の第２辺７２との間に位置し、ＴＩＭ層８０の第６辺８２は、絶縁層７０の第２辺７２とＴＩＭ層８０の第５辺８１との間に位置している。さらに、ＴＩＭ層８０の第７辺８３は、絶縁層７０の第３辺７３と絶縁層７０の第４辺７４との間に位置し、ＴＩＭ層８０の第８辺８４は、絶縁層７０の第４辺７４とＴＩＭ層８０の第７辺８３との間に位置しており、絶縁層７０とＴＩＭ層８０は上述の大きさ・位置関係であることが好ましい。
なお、本実施の形態１の半導体モジュールＳＡは、その組立てにおいて、樹脂モールディングによって封止体ＭＲが形成された後に、絶縁層７０とＴＩＭ層８０とが貼り付けられたものである。
ここで、ＴＩＭ層８０と絶縁層７０とリードフレーム（後述する図１９参照）９０について説明する。まず、ＴＩＭ層８０は、伝熱機能を有した薄膜層である。そして、ＴＩＭ層８０を介してその上下に配置される部材の熱膨張係数差によって発生する応力を緩和する。言い換えると、ＴＩＭ層８０は、その上下に配置される部材の熱変形に柔軟に追従するものである。さらに、上記上下に配置される部材の接合面の凹凸を吸収する機能も備えている。ＴＩＭ層８０は、例えば、カーボン粒子を含有する樹脂シート材、金属やセラミックを含有するシリコーン樹脂層もしくは放熱性グリス層などである。また、ＴＩＭ層８０の厚さは、例えば、０．１５〜０．５ｍｍである。さらに、ＴＩＭ層８０の熱伝導率は、例えば、４０〜９０Ｗ／ｍｋである。
また、絶縁層７０は、例えば、セラミックや絶縁性の樹脂材料からなる絶縁性樹脂シートであり、その厚さは、例えば、８５μｍもしくは２１０μｍである。厚さが８５μｍの絶縁層７０の場合、その熱伝導率は、例えば、３Ｗ／ｍｋである。さらに、厚さが２１０μｍの絶縁層７０の場合、その熱伝導率は、例えば、１１Ｗ／ｍｋである。
また、リードフレーム９０は、例えば銅系合金や鉄系合金などからなる板材であり、その厚さは、例えば、０．５ｍｍである。その場合、チップ搭載部（第１チップ搭載部）ＴＡＢ１およびチップ搭載部（第２チップ搭載部）ＴＡＢ２を含むチップ搭載部ＴＡＢ１〜５およびリードＬＤ１、ＬＤ２の厚さも０．５ｍｍとなる。したがって、チップ搭載部ＴＡＢ１〜５のそれぞれの厚さは、絶縁層７０やＴＩＭ層８０のそれぞれの厚さ以上である。
次に、図５を用いて本実施の形態１の半導体モジュールＳＡの封止体ＭＲを透過して見える構造について説明する。ここでは、３相インバータ回路を実現する半導体モジュールＳＡの透過構造について説明する。
半導体モジュールＳＡは、ｘ方向に並ぶように、チップ搭載部ＴＡＢ１〜ＴＡＢ４が配列されており、これらのチップ搭載部ＴＡＢ１〜ＴＡＢ４の上側（ｙ方向側）にチップ搭載部ＴＡＢ５が配置されている。そして、チップ搭載部ＴＡＢ１には、Ｕ相に対応したハイサイドＩＧＢＴが形成された半導体チップＣＨＰ１（ＩＧＢＴチップ１０、ＨＵ）と、Ｖ相に対応したハイサイドＩＧＢＴが形成された半導体チップＣＨＰ１（ＩＧＢＴチップ１０、ＨＶ）と、Ｗ相に対応したハイサイドＩＧＢＴが形成された半導体チップＣＨＰ１（ＩＧＢＴチップ１０、ＨＷ）とが搭載されている。また、チップ搭載部ＴＡＢ１には、それぞれダイオードが形成された半導体チップＣＨＰ２（ダイオードチップ２０、ＨＵ）、ＣＨＰ２（ダイオードチップ２０、ＨＶ）、ＣＨＰ２（ダイオードチップ２０、ＨＷ）も搭載されている。
同様に、チップ搭載部ＴＡＢ２には、Ｕ相に対応したローサイドＩＧＢＴが形成された半導体チップＣＨＰ１（ＩＧＢＴチップ１０、ＬＵ）と、ダイオードが形成された半導体チップＣＨＰ２（ダイオードチップ２０、ＬＵ）が搭載されている。また、チップ搭載部ＴＡＢ３には、Ｖ相に対応したローサイドＩＧＢＴが形成された半導体チップＣＨＰ１（ＩＧＢＴチップ１０、ＬＶ）と、ダイオードが形成された半導体チップＣＨＰ２（ダイオードチップ２０、ＬＶ）が搭載されている。さらに、チップ搭載部ＴＡＢ４には、Ｗ相に対応したローサイドＩＧＢＴが形成された半導体チップＣＨＰ１（ＩＧＢＴチップ１０、ＬＷ）と、ダイオードが形成された半導体チップＣＨＰ２（ダイオードチップ２０、ＬＷ）が搭載されている。
一方、導電部材（吊りリード）ＨＬに接続されたチップ搭載部ＴＡＢ５には、３相インバータ回路のゲート制御回路がまとめて形成された半導体チップＣＨＰ３（制御チップ３０）が搭載されている。
この場合、半導体チップＣＨＰ３（制御チップ３０）と６つのＩＧＢＴチップ１０とは、それぞれワイヤＷ（金ワイヤ４０）で電気的に接続されている。このとき、半導体チップＣＨＰ３は、６つのＩＧＢＴチップ１０が配列されたｘ方向の中心に配置されている。言い換えると、封止体ＭＲの長辺（図５に示すｘ方向に沿って延びる辺）に沿って配置された６つのＩＧＢＴチップ１０のうち、向かって左から３番目に配置されたＩＧＢＴチップ１０と向かって左から４番目に配置されたＩＧＢＴチップ１０との間を通過するｙ方向に沿った仮想線（図示せず）上に、半導体チップＣＨＰ３（制御チップ３０）は配置されている。この結果、ｘ方向に並ぶように配置された６つのＩＧＢＴチップ１０のそれぞれと、ｘ方向の中央部に配置された１つの半導体チップＣＨＰ３（制御チップ３０）とが、金ワイヤ４０を介してそれぞれ電気的に接続されている。このように配置することで、制御チップ３０からそれぞれのＩＧＢＴチップ１０までのゲート配線長をほぼ等距離にすることができ、半導体モジュール１００の信頼性向上につながる。
また、半導体チップＣＨＰ３（制御チップ３０）は、封止体ＭＲの一方の側面ＳＳ１に配置された複数のリードＬＤ１と、それぞれ金ワイヤＷ（金ワイヤ４０）を介して電気的に接続されている。また、６つのＩＧＢＴチップ１０のそれぞれと、６つのダイオードチップ２０のそれぞれとが、金ワイヤ４０より線径が大きなアルミニウムワイヤ５０を介して電気的に接続されている。さらに、６つのダイオードチップ２０のそれぞれと、封止体ＭＲの他方の側面ＳＳ１に配置された複数のリードＬＤ２とが、アルミニウムワイヤ５０を介して電気的に接続されている。
なお、半導体チップＣＨＰ３（制御チップ３０）が搭載されたチップ搭載部ＴＡＢ５は、２本の吊りリードＨＬによって支持されている。
次に、図６〜図９を用いて、本発明者が比較検討を行った半導体モジュールを取り上げて本発明の課題の詳細について説明する。図６は本発明者が比較検討した半導体モジュールの構造を示す平面図、図７は図６の半導体モジュールの構造を示す裏面図、図８は図６のＡ−Ａ線に沿って切断した構造を示す断面図、図９は図６のＢ−Ｂ線に沿って切断した構造を示す断面図である。
本発明者は、図６〜図９に示すフルモールドタイプの半導体モジュール１００について検討を行った。フルモールドタイプの半導体モジュール１００は、組み込まれる半導体チップやチップ搭載部および複数のワイヤ、さらにリードのアウタ部以外の部分（インナ部）が、封止体ＭＲによって覆われる構造のものである。すなわち、チップ搭載部ＴＡＢが周囲全て樹脂によって覆われた構造の半導体モジュール１００である。
上記半導体モジュール１００において、ＩＧＢＴやＭＯＳＦＥＴなどのパワー系のトランジスタを内蔵した半導体チップ（ＩＧＢＴチップ１０）が組み込まれていると、これらの半導体チップが発熱源となる。その際、図６〜図９に示すようなフルモールドタイプの半導体モジュール１００では、半導体チップを搭載したチップ搭載部ＴＡＢが、封止体ＭＲから露出しないように樹脂で覆われているため、チップ搭載部ＴＡＢからパッケージ（封止体ＭＲ）の外部への放熱性が悪い。
このような構造では、チップ搭載部ＴＡＢの熱容量を大きくすることで、放熱性を改善することが考えられるが、パッケージ（封止体ＭＲ）の外部への放熱性が悪いと、半導体チップを大きくせざるを得ない。その結果、半導体モジュール１００を小型化することができず、低コスト化もできない。
そこで、本発明者は、放熱性を向上させるために複数の半導体チップがそれぞれ搭載される複数のチップ搭載部ＴＡＢのそれぞれの裏面を、パッケージ（封止体ＭＲ）の外部へ露出させる構造を検討した。
しかしながら、チップ搭載部ＴＡＢの裏面を封止体ＭＲの裏面に露出させる半導体モジュールを放熱板（ヒートシンク）に実装する場合、封止体ＭＲの裏面側を放熱板に取り付ける実装構造となる。したがって、封止体ＭＲの裏面に露出した複数のチップ搭載部ＴＡＢのそれぞれの一部が、互いに放熱板を介して、ショートする可能性や、露出したチップ搭載部ＴＡＢの一部と放熱板との絶縁耐圧距離が確保できない可能性があることが本発明者の検討により分かった。
次に、本実施の形態１の半導体モジュールＳＡの詳細について説明する。
まず、本実施の形態１の半導体モジュールＳＡにおける３相インバータ回路の構成例について説明する。図１０は図１の半導体モジュールにおけるインバータ回路および３相誘導モータを含むモータ回路の構成を示す回路図である。
図１０において、モータ回路は、３相誘導モータＭＴおよびインバータ回路ＩＮＶを有している。３相誘導モータＭＴは、位相の異なる３相の電圧により駆動するように構成されている。具体的に、３相誘導モータＭＴでは、位相が１２０度ずれたＵ相、Ｖ相、Ｗ相と呼ばれる３相交流を利用して導体であるロータＲＴの回りに回転磁界を発生させる。この場合、ロータＲＴの回りを磁界が回転することになる。このことは、導体であるロータＲＴを横切る磁束が変化することを意味する。この結果、導体であるロータＲＴに電磁誘導が生じて、ロータＲＴに誘導電流が流れる。そして、回転磁界中で誘導電流が流れるということは、フレミングの左手の法則によって、ロータＲＴに力が加わることを意味し、この力によって、ロータＲＴが回転することになる。このように３相誘導モータＭＴでは、３相交流を利用することにより、ロータＲＴを回転させることができることがわかる。つまり、３相誘導モータＭＴでは、３相交流が必要となる。そこで、モータ回路では、直流から交流を作り出すインバータ回路ＩＮＶを利用することにより、誘導モータに交流電力を供給している。そして、本実施の形態１では、１つのインバータ回路ＩＮＶにて３種類（Ｕ相、Ｖ相、Ｗ相）の交流電力を生成し、３相誘導モータに供給している。
以下に、このインバータ回路ＩＮＶの構成例について説明する。図１０に示すように、例えば、本実施の形態１におけるインバータ回路ＩＮＶには、３相に対応してＩＧＢＴＱ１とダイオードＦＷＤが設けられている。すなわち、本実施の形態１におけるインバータ回路ＩＮＶでは、例えば、図１０に示すようなＩＧＢＴＱ１とダイオードＦＷＤを逆並列接続した構成により、インバータ回路ＩＮＶの構成要素となるスイッチング素子を実現している。
具体的には、第１レグＬＧ１の上アームおよび下アーム、第２レグＬＧ２の上アームおよび下アーム、第３レグＬＧ３の上アームおよび下アームのそれぞれは、ＩＧＢＴＱ１とダイオードＦＷＤを逆並列接続した構成要素から構成されることになる。
言い換えれば、本実施の形態１におけるインバータ回路ＩＮＶでは、正電位端子ＰＴと３相誘導モータＭＴの各相（Ｕ相、Ｖ相、Ｗ相）との間にＩＧＢＴＱ１とダイオードＦＷＤが逆並列に接続されており、かつ、３相誘導モータＭＴの各相と負電位端子ＮＴとの間にもＩＧＢＴＱ１とダイオードＦＷＤが逆並列に接続されている。すなわち、単相ごとに２つのＩＧＢＴＱ１と２つのダイオードＦＷＤが設けられている。この結果、本実施の形態１におけるインバータ回路ＩＮＶは、合計６つのＩＧＢＴＱ１と６つのダイオードＦＷＤを有している。そして、個々のＩＧＢＴＱ１のゲート電極には、ゲート制御回路ＧＣＣが接続されており、このゲート制御回路ＧＣＣによって、ＩＧＢＴＱ１のスイッチング動作が制御されるようになっている。このように構成されたインバータ回路ＩＮＶにおいて、ゲート制御回路ＧＣＣでＩＧＢＴＱ１のスイッチング動作を制御することにより、直流電力を３相交流電力に変換して、この３相交流電力を３相誘導モータＭＴに供給するようになっている。
次に、ダイオードの必要性について説明する。
上述したように、本実施の形態１におけるインバータ回路ＩＮＶには、スイッチング素子として、ＩＧＢＴＱ１が使用されているが、このＩＧＢＴＱ１と逆並列接続するようにダイオードＦＷＤが設けられている。単に、スイッチング素子によってスイッチ機能を実現する観点から、スイッチング素子としてのＩＧＢＴＱ１は必要であるが、ダイオードＦＷＤを設ける必要性はないものと考えられる。この点に関し、インバータ回路ＩＮＶに接続される負荷にインダクタンスが含まれている場合には、ダイオードＦＷＤを設ける必要があるのである。以下に、この理由について説明する。
ダイオードＦＷＤは、負荷がインダクタンスを含まない純抵抗である場合、還流するエネルギーがないため不要である。しかし、負荷にモータのようなインダクタンスを含む回路が接続されている場合、オンしているスイッチとは逆方向に負荷電流が流れるモードがある。すなわち、負荷にインダクタンスが含まれている場合、負荷のインダクタンスからインバータ回路ＩＮＶへエネルギーが戻ることがある（電流が逆流することがある）。
このとき、ＩＧＢＴＱ１単体では、この還流電流を流し得る機能をもたないので、ＩＧＢＴＱ１と逆並列にダイオードＦＷＤを接続する必要がある。すなわち、インバータ回路ＩＮＶにおいて、モータ制御のように負荷にインダクタンスを含む場合、ＩＧＢＴＱ１をターンオフしたとき、インダクタンスに蓄えられたエネルギー（１／２ＬＩ2 ）を必ず放出しなければならない。ところが、ＩＧＢＴＱ１単体では、インダクタンスに蓄えられたエネルギーを開放するための還流電流を流すことができない。そこで、このインダクタンスに蓄えられた電気エネルギーを還流するため、ＩＧＢＴＱ１と逆並列にダイオードＦＷＤを接続する。つまり、ダイオードＦＷＤは、インダクタンスに蓄えられた電気エネルギーを開放するために還流電流を流すという機能を有している。以上のことから、インダクタンスを含む負荷に接続されるインバータ回路においては、スイッチング素子であるＩＧＢＴＱ１と逆並列にダイオードＦＷＤを設ける必要性があることがわかる。このダイオードＦＷＤは、フリーホイールダイオードと呼ばれる。
次に、ＩＧＢＴの構造について説明する。
図１１は図１の半導体モジュールＳＡにおいてＩＧＢＴが形成された半導体チップの外形形状を示す平面図である。
本実施の形態１におけるインバータ回路ＩＮＶを構成するＩＧＢＴＱ１とダイオードＦＷＤの構造について図面を参照しながら説明する。本実施の形態１におけるインバータ回路ＩＮＶには、ＩＧＢＴＱ１が含まれ、かつ、ダイオードＦＷＤが含まれる。
図１１では、半導体チップＣＨＰ１の主面（表面）が示されている。図１１に示すように、本実施の形態１における半導体チップＣＨＰ１の平面形状は、例えば、正方形形状をしている。そして、正方形形状をした半導体チップＣＨＰ１の表面には、エミッタ電極パッドＥＰとゲート電極パッドＧＰとが形成されている。一方、図１１には図示されていないが、半導体チップＣＨＰ１の表面とは反対側の裏面には、コレクタ電極が形成されている。
次に、ＩＧＢＴのデバイス構造について説明する。
図１２は図１１のＩＧＢＴのデバイス構造を示す断面図である。
図１２において、ＩＧＢＴＱ１は、半導体チップの裏面に形成されたコレクタ電極ＣＥを有し、このコレクタ電極ＣＥ上にｐ+ 型半導体領域ＰＲ１が形成されている。ｐ+ 型半導体領域ＰＲ１上にはｎ+ 型半導体領域ＮＲ１が形成され、このｎ+ 型半導体領域ＮＲ１上にｎ- 型半導体領域ＮＲ２が形成されている。そして、ｎ- 型半導体領域ＮＲ２上にはｐ型半導体領域ＰＲ２が形成され、このｐ型半導体領域ＰＲ２を貫通し、ｎ- 型半導体領域ＮＲ２に達するトレンチＴＲが形成されている。さらに、トレンチＴＲに整合してエミッタ領域となるｎ+ 型半導体領域ＥＲが形成されている。トレンチＴＲの内部には、例えば、酸化シリコン膜よりなるゲート絶縁膜ＧＯＸが形成され、このゲート絶縁膜ＧＯＸを介してゲート電極ＧＥが形成されている。このゲート電極ＧＥは、例えば、ポリシリコン膜から形成され、トレンチＴＲを埋め込むように形成されている。また、図１２においては、トレンチゲート構造を示したが、それに限定されることはなく、例えば、図示していないが、シリコン基板上に形成されるプレーナゲート構造を用いたＩＧＢＴでもよい。
このように構成されたＩＧＢＴＱ１において、ゲート電極ＧＥは、図１１に示すゲート電極パッドＧＰを介してゲート端子ＧＴと接続されている。同様に、エミッタ領域となるｎ+ 型半導体領域ＥＲは、エミッタ電極ＥＥ（エミッタ電極パッドＥＰ）を介して、エミッタ端子ＥＴと電気的に接続されている。コレクタ領域となるｐ+ 型半導体領域ＰＲ１は、半導体チップの裏面に形成されているコレクタ電極ＣＥと電気的に接続されている。
このように構成されているＩＧＢＴＱ１は、パワーＭＯＳＦＥＴの高速スイッチング特性および電圧駆動特性と、バイポーラトランジスタの低オン電圧特性とを兼ね備えている。
なお、ｎ+ 型半導体領域ＮＲ１は、バッファ層と呼ばれる。このｎ+ 型半導体領域ＮＲ１は、ＩＧＢＴＱ１がターンオフしているときに、ｐ型半導体領域ＰＲ２からｎ- 型半導体領域ＮＲ２内に成長する空乏層が、ｎ- 型半導体領域ＮＲ２の下層に形成されているｐ+ 型半導体領域ＰＲ１に接触してしまうパンチスルー現象を防止するために設けられている。また、ｐ+ 型半導体領域ＰＲ１からｎ- 型半導体領域ＮＲ２へのホール注入量の制限などの目的のために、ｎ+ 型半導体領域ＮＲ１が設けられている。
次に、ＩＧＢＴの動作について説明する。
まず、ＩＧＢＴＱ１がターンオンする動作について説明する。図１２において、ゲート電極ＧＥと、エミッタ領域となるｎ+ 型半導体領域ＥＲの間に充分な正の電圧を印加することにより、トレンチゲート構造をしたＭＯＳＦＥＴがターンオンする。この場合、コレクタ領域を構成するｐ+ 型半導体領域ＰＲ１とｎ- 型半導体領域ＮＲ２の間が順バイアスされ、ｐ+ 型半導体領域ＰＲ１からｎ- 型半導体領域ＮＲ２へ正孔注入が起こる。続いて、注入された正孔のプラス電荷と同じだけの電子がｎ- 型半導体領域ＮＲ２に集まる。これにより、ｎ- 型半導体領域ＮＲ２の抵抗低下が起こり（伝導度変調）、ＩＧＢＴＱ１はオン状態となる。
オン電圧には、ｐ+ 型半導体領域ＰＲ１とｎ- 型半導体領域ＮＲ２との接合電圧が加わるが、ｎ- 型半導体領域ＮＲ２の抵抗値が伝導度変調により１桁以上低下するため、オン抵抗の大半を占めるような高耐圧では、パワーＭＯＳＦＥＴよりもＩＧＢＴＱ１の方が低オン電圧となる。したがって、ＩＧＢＴＱ１は、高耐圧化に有効なデバイスであることがわかる。すなわち、パワーＭＯＳＦＥＴでは、高耐圧化を図るためにドリフト層となるエピタキシャル層の厚さを厚くする必要があるが、この場合、オン抵抗も上昇することになる。これに対し、ＩＧＢＴＱ１においては、高耐圧化を図るために、ｎ- 型半導体領域ＮＲ２の厚さを厚くしても、ＩＧＢＴＱ１のオン動作時には伝導度変調が生じる。このため、パワーＭＯＳＦＥＴよりもオン抵抗を低くすることができるのである。つまり、ＩＧＢＴＱ１によれば、パワーＭＯＳＦＥＴと比較して、高耐圧化を図る場合であっても、低オン抵抗なデバイスを実現することができるのである。
続いて、ＩＧＢＴＱ１がターンオフする動作について説明する。ゲート電極ＧＥと、エミッタ領域となるｎ+ 型半導体領域ＥＲの間の電圧を低下させると、トレンチゲート構造をしたＭＯＳＦＥＴがターンオフする。この場合、ｐ+ 型半導体領域ＰＲ１からｎ- 型半導体領域ＮＲ２への正孔注入が停止し、すでに注入された正孔も寿命がつきて減少する。残留している正孔は、エミッタ電極ＥＥ側へ直接流出して（テイル電流）、流出が完了した時点でＩＧＢＴＱ１はオフ状態となる。このようにしてＩＧＢＴＱ１をオン／オフ動作させることができる。
次に、ダイオードの構造について説明する。
図１３は図１の半導体モジュールにおいてダイオードが形成された半導体チップの外形形状を示す平面図である。
図１３では、半導体チップＣＨＰ２の主面（表面）が示されている。図１３に示すように、本実施の形態１における半導体チップＣＨＰ２の平面形状は、正方形形状をしている。そして、正方形形状をした半導体チップＣＨＰ２の表面には、アノード電極パッドＡＤＰが形成されている。一方、図示はしないが、半導体チップＣＨＰ２の表面とは反対側の裏面全体にわたって、カソード電極パッドが形成されている。
続いて、ダイオードＦＷＤのデバイス構造について説明する。図１４は図１３のダイオードＦＷＤのデバイス構造を示す断面図である。図１４において、半導体チップの裏面には、カソード電極ＣＤＥが形成されており、このカソード電極ＣＤＥ上にｎ+ 型半導体領域ＮＲ３が形成されている。そして、ｎ+ 型半導体領域ＮＲ３上にｎ-型半導体領域ＮＲ４が形成されており、ｎ- 型半導体領域ＮＲ４上に、ｐ型半導体領域ＰＲ３が形成されている。ｐ型半導体領域ＰＲ３とｐ- 型半導体領域ＰＲ４上には、アノード電極ＡＤＥ（アノード電極パッドＡＤＰ）が形成されている。アノード電極ＡＤＥは、例えば、アルミニウム−シリコンから構成されている。
次に、ダイオードの動作について説明する。
このように構成されたダイオードＦＷＤによれば、アノード電極ＡＤＥに正電圧を印加し、カソード電極ＣＤＥに負電圧を印加すると、ｎ- 型半導体領域ＮＲ４とｐ型半導体領域ＰＲ３の間のｐｎ接合が順バイアスされ電流が流れる。一方、アノード電極ＡＤＥに負電圧を印加し、カソード電極ＣＤＥに正電圧を印加すると、ｎ- 型半導体領域ＮＲ４とｐ型半導体領域ＰＲ３の間のｐｎ接合が逆バイアスされ電流が流れない。このようにして、整流機能を有するダイオードＦＷＤを動作させることができる。
次に、ゲート制御回路の構成について説明する。
図１５は図１の半導体モジュールにおけるゲート制御回路の回路ブロック構成を示す図である。図１５では、３相誘導モータＭＴを駆動するインバータ回路ＩＮＶの３相のうちの１相を例に挙げて、この１相を制御するゲート制御回路ＧＣＣの構成について説明する。図１５において、高圧電源（６００Ｖ）と電気的に接続される端子ＶＣＣと、グランドと電気的に接続される端子ＣＯＭとの間に、例えば、インバータ回路ＩＮＶの１相分を構成するハイサイドＩＧＢＴ（ＨＱ１）とローサイドＩＧＢＴ（ＬＱ１）とが直列接続されている。そして、ハイサイドＩＧＢＴ（ＨＱ１）とローサイドＩＧＢＴ（ＬＱ１）との間の中間ノードが端子Ｖｓを介して３相誘導モータＭＴと電気的に接続されている。
ここで、ゲート制御回路ＧＣＣは、ハイサイドＩＧＢＴ（ＨＱ１）のオン／オフ動作とローサイドＩＧＢＴ（ＬＱ１）のオン／オフ動作を制御するように構成されている。例えば、ゲート制御回路ＧＣＣは、ハイサイドＩＧＢＴ（ＨＱ１）のゲート電極に印加するゲート電圧を制御することにより、ハイサイドＩＧＢＴ（ＨＱ１）のオン／オフ動作を実現し、かつ、ローサイドＩＧＢＴ（ＬＱ１）のゲート電極に印加するゲート電圧を制御することにより、ローサイドＩＧＢＴ（ＬＱ１）のオン／オフ動作を実現する。
具体的に、ゲート制御回路ＧＣＣは、低圧電源と電気的に接続される端子ＶＤＤおよびグランドと電気的に接続される端子Ｖｓｓと接続されている。そして、ゲート制御回路ＧＣＣは、インバータ回路ＩＮＶの端子ＨＩＮおよび端子ＬＩＮから入力される入力信号を処理する入力信号処理回路ＩＳＣと、レベルシフト回路ＬＳＣと、ローサイド駆動回路ＬＤＣと、ハイサイド駆動回路ＨＤＣとを有している。
そして、ローサイド駆動回路ＬＤＣは、入力信号処理回路ＩＳＣから出力される処理信号に基づいて、ローサイドＩＧＢＴ（ＬＱ１）のゲート電極に印加するゲート電圧を制御する。例えば、ローサイド駆動回路ＬＤＣは、端子ＶｓｓからＧＮＤ電位（グランド電位）を入力し、このＧＮＤ電位を基準に生成されたゲート電圧をローサイドＩＧＢＴ（ＬＱ１）のゲート電極に供給する。ここで、ゲート電極に供給されるゲート電圧が、ＧＮＤ電位に対してしきい値電圧以上の場合、ローサイドＩＧＢＴ（ＬＱ１）はオンする一方、ゲート電極に供給されるゲート電圧が、ＧＮＤ電位に対してしきい値電圧未満の場合、ローサイドＩＧＢＴ（ＬＱ１）はオフする。このようにして、ローサイドＩＧＢＴ（ＬＱ１）のオン／オフ動作がローサイド駆動回路ＬＤＣによって制御されることになる。
一方、ハイサイド駆動回路ＨＤＣは、入力信号処理回路ＩＳＣの処理信号をレベルシフト回路ＬＳＣに入力した後、このレベルシフト回路ＬＳＣからの出力信号に基づいて、ハイサイドＩＧＢＴ（ＨＱ１）のゲート電極に印加するゲート電極を制御する。例えば、ハイサイド駆動回路ＨＤＣは、端子Ｖｓから基準となる基準電位を入力する。すなわち、ハイサイド駆動回路ＨＤＣでも、ハイサイドＩＧＢＴ（ＨＱ１）のゲート電極に印加するゲート電圧を生成する必要があるが、このゲート電圧を生成する際には、基準電位が必要となる。この点に関し、例えば、ローサイド駆動回路ＬＤＣで使用している端子Ｖｓｓから入力されるＧＮＤ電位を、ハイサイド駆動回路ＨＤＣで使用することが考えられるが、ハイサイド駆動回路ＨＤＣでは、端子Ｖｓｓから入力されるＧＮＤ電位を基準電位として使用することはできないのである。つまり、図１５において、ローサイドＩＧＢＴ（ＬＱ１）は、ローサイドＩＧＢＴ（ＬＱ１）のエミッタ電位に対して、しきい値以上のゲート電圧を印加することにより、ローサイドＩＧＢＴ（ＬＱ１）をオンさせることができる。このため、ローサイドＩＧＢＴ（ＬＱ１）のゲート電圧は、ローサイドＩＧＢＴ（ＬＱ１）のエミッタ電位を基準に生成される。この時、ローサイドＩＧＢＴ（ＬＱ１）のエミッタ電位は、ＧＮＤ電位と同電位であることから、ローサイドＩＧＢＴ（ＬＱ１）のゲート電圧は、端子Ｖｓｓから入力されるＧＮＤ電位を基準電圧として生成することができる。
これに対し、図１５に示すように、ハイサイドＩＧＢＴ（ＨＱ１）でも、ハイサイドＩＧＢＴ（ＨＱ１）のエミッタ電位を基準電位に使用することになるが、このハイサイドＩＧＢＴ（ＨＱ１）のエミッタ電位は、ＧＮＤ電位から電源電位の間で変動することになる。つまり、ローサイドＩＧＢＴ（ＬＱ１）がオンしている場合には、ハイサイドＩＧＢＴ（ＨＱ１）のエミッタ電位は、ＧＮＤ電位と同電位となる。これに対し、ハイサイドＩＧＢＴ（ＨＱ１）がオンしている場合には、ハイサイドＩＧＢＴ（ＨＱ１）のエミッタ電位は、電源電位と同電位となる。このことは、ハイサイドＩＧＢＴ（ＨＱ１）をオンさせるためには、電源電位を基準としてゲート電圧を生成する必要があることを意味し、したがって、端子Ｖｓｓから入力されるＧＮＤ電位を基準にして、ハイサイドＩＧＢＴ（ＨＱ１）のゲート電極に印加するゲート電圧を生成することはできないのである。
このことから、ハイサイド駆動回路ＨＤＣでは、ハイサイドＩＧＢＴ（ＨＱ１）のエミッタ電位を端子Ｖｓから入力して、この端子Ｖｓから入力した電位を基準にして、ハイサイドＩＧＢＴ（ＨＱ１）のゲート電極に印加するゲート電圧を生成している。したがって、端子Ｖｓから入力する電位は、電源電位まで変動することになることから、この端子Ｖｓから入力する電位を基準として生成されるハイサイドＩＧＢＴ（ＨＱ１）のゲート電圧は、電源電位よりも高い電位が必要とされる。このことから、ハイサイド駆動回路ＨＤＣでは、例えば、端子ＶＢをインバータ回路ＩＮＶの外部に位置する低圧電源ＬＰＳ（１５Ｖ）と接続し、この端子ＶＢから入力される電位と、上述した端子Ｖｓから入力される電位とを使用することにより、電源電位よりも高いゲート電圧を生成している。このゲート電圧は、ハイサイド駆動回路ＨＤＣからハイサイドＩＧＢＴ（ＨＱ１）のゲート電極に供給される。以上のようにして、ゲート電極に供給されるゲート電圧が、基準電位に対してしきい値電圧以上の場合、ハイサイドＩＧＢＴ（ＨＱ１）はオンする一方、ゲート電極に供給されるゲート電圧が、基準電位に対してしきい値電圧未満の場合、ハイサイドＩＧＢＴ（ＨＱ１）はオフする。このようにして、ハイサイドＩＧＢＴ（ＨＱ１）のオン／オフ動作がハイサイド駆動回路ＨＤＣによって制御されることになる。
次に、ゲート制御回路を具現化する半導体チップの構成について説明する。
上述したゲート制御回路ＧＣＣは、例えば、集積回路を形成した半導体チップにより実現することができるが、ゲート制御回路ＧＣＣを具現化した半導体チップには、以下に示す特徴点がある。すなわち、ゲート制御回路ＧＣＣの構成要素である入力信号処理回路ＩＳＣやレベルシフト回路ＬＳＣやローサイド駆動回路ＬＤＣは、端子Ｖｓｓから供給されるＧＮＤ電位を基準にして回路設計されるため、半導体基板に作り込むことができる。これに対し、ハイサイド駆動回路ＨＤＣは、端子Ｖｓから供給される電源電位まで変動する電位を基準にして回路設計がされることから、半導体基板（端子Ｖｓｓ）とは分離して形成する必要がある。具体的に、ハイサイド駆動回路ＨＤＣは、高耐圧のフローティング構造が採用されて、ローサイド駆動回路ＬＤＣから独立した「浮島構造」が使用されている。そして、この「浮島構造」は、ローサイド駆動回路ＬＤＣとの信号のやり取りに制限があり、レベルシフト回路ＬＳＣを通じてパルス信号だけしか受け渡しができない。このことから、ハイサイド駆動回路ＨＤＣに必要とされるパッドは、「浮島構造」に形成する必要がある。以上のようにして、ゲート制御回路ＧＣＣを形成した半導体チップには、「浮島構造」が形成されている。
次に、本実施の形態１の半導体モジュールＳＡの回路ブロック構成について説明する。図１６は図１の半導体モジュールにおける回路ブロック構成を示す図であり、図１０に示すインバータ回路ＩＮＶを実現する回路ブロック構成である。図１６において、本実施の形態１における半導体モジュールＳＡは、６個のＩＧＢＴと６個のダイオードとゲート制御回路ＧＣＣを有しているとともに、２５個の外部端子を備えている。番号１と番号１３〜１７と番号２５の端子は、ノンコネクトの端子ＮＣである。また、番号２〜４の端子は、ゲート制御回路ＧＣＣと接続された端子ＶＢ１〜ＶＢ３であり、番号５〜７の端子は、ゲート制御回路ＧＣＣに入力信号を入力する端子ＨＩＮ１〜ＨＩＮ３である。さらに、番号８の端子は、ゲート制御回路ＧＣＣに低圧電源を供給する端子ＶＤＤであり、番号９の端子は、ゲート制御回路ＧＣＣにグランド電位を供給する端子Ｖｓｓである。また、番号１０〜１２の端子は、ゲート制御回路ＧＣＣに入力信号を入力する端子ＬＩＮ１〜ＬＩＮ３である。一方、番号１８の端子は、グランド電位と接続される端子ＮＷ（端子ＣＯＭ）であり、番号１９の端子も、グランド電位と接続される端子ＮＶ（端子ＣＯＭ）であり、番号２０の端子も、グランド電位と接続される端子ＮＵ（端子ＣＯＭ）である。また、番号２１の端子は、３相モータのＷ相と接続される端子Ｗ（端子Ｖｓ３）であり、番号２２の端子は、３相モータのＶ相と接続される端子Ｖ（端子Ｖｓ２）であり、番号２３の端子は、３相モータのＵ相と接続される端子Ｕ（端子Ｖｓ１）である。さらに、番号２４の端子は、高圧電源と接続される端子Ｐ（端子ＶＣＣ）である。
図１７は、図１６に示すゲート制御回路ＧＣＣの内部ブロック構成を示す図である。図１７に示すように、ゲート制御回路ＧＣＣは、図１５に示す単位ブロック構成がＵ相とＶ相とＷ相の各相に対応して設けられている。このとき、図１７においては、図１５に示す単位ブロック構成に示される符号の末尾に「１」が付されたものがＵ相に対応し、図１５に示す単位ブロック構成に示される符号の末尾に「２」が付されたものがＶ相に対応し、図１５に示す単位ブロック構成に示される符号の末尾に「３」が付されたものがＷ相に対応している。
次に、本実施の形態１の半導体モジュールＳＡのゲート制御回路を具現化する半導体チップの構成について説明する。
図１８は図１７に示すゲート制御回路ＧＣＣを具現化する半導体チップＣＨＰ３の構成を示す模式図である。図１８に示すように、半導体チップＣＨＰ３には、Ｕ相に対応したハイサイド駆動回路ＨＤＣ１が形成された「浮島構造」と、Ｖ相に対応したハイサイド駆動回路ＨＤＣ２が形成された「浮島構造」と、Ｗ相に対応したハイサイド駆動回路ＨＤＣ２が形成された「浮島構造」が形成されている。このとき、本実施の形態１における半導体チップＣＨＰ３では、３つの「浮島構造」は、ｙ方向に並ぶようにレイアウト配置されている。そして、「浮島構造」以外の領域に、ローサイド駆動回路ＬＤＣ１〜３と、レベルシフト回路ＬＳＣ１〜３と、入力信号処理回路ＩＳＣ１〜３が形成されている。
このように構成された本実施の形態１における半導体チップＣＨＰ３によれば、３相インバータ回路を構成するゲート制御回路ＧＣＣを１つの半導体チップＣＨＰ３にまとめることができるため、３相インバータ回路を構成する半導体モジュールＳＡの製造コストを削減することができる利点を得ることができる。さらに、チップ間の性能ばらつきを考慮する必要がなくなるため、本実施の形態１における半導体チップＣＨＰ３を使用することにより、ゲート制御回路ＧＣＣによるＩＧＢＴのコントロール性の向上を図ることができる。
＜半導体モジュールの製造方法＞
１．リードフレーム準備
図１９は図１に示す半導体モジュールの組立てに用いられるリードフレームの構造を示す平面図、図２０は図１９のＡ−Ａ線に沿って切断した構造を示す断面図、図２１は図１９のＢ−Ｂ線に沿って切断した構造を示す断面図である。
まず、図１９に示すようなリードフレーム９０を準備する。リードフレーム全体には、図１に示す１つの半導体モジュールＳＡを形成可能な製品形成領域９０ａが複数個形成されているが、本実施の形態１では代表として１つの製品形成領域９０ａのみを取り上げて説明する。この製品形成領域９０ａには、チップ搭載部ＴＡＢ１〜５と、チップ搭載部ＴＡＢ５の周囲に配置された複数のリードＬＤ１と、チップ搭載部ＴＡＢ１〜４の近傍に配置された複数のリードＬＤ２と、チップ搭載部ＴＡＢ５を支持する２本の吊りリードＨＬとが設けられている。そして、複数のリードＬＤ１、ＬＤ２および２本の吊りリードＨＬは、枠部９０ｂに繋がっている。
なお、チップ搭載部ＴＡＢ１〜４は、図２０に示すように、それぞれに半導体チップが搭載される面である表面（第１主面）ＦＳ３やＦＳ４、およびそれらの反対側の面である裏面（第２主面）ＢＳ３やＢＳ４などを有している。また、チップ搭載部ＴＡＢ１〜４は、それぞれ同じ高さである。一方、図２１に示すように、チップ搭載部ＴＡＢ５は、半導体チップが搭載される面である表面（第３主面）ＦＳ５、およびその反対側の面である裏面（第４主面）ＢＳ５を有している。なお、図２０、図２１に示すように、チップ搭載部ＴＡＢ５は、チップ搭載部ＴＡＢ１〜４とは異なる高さである。具体的には、チップ搭載部ＴＡＢ５は、チップ搭載部ＴＡＢ１〜４より高い位置に配置されている。
ここで、リードフレーム９０は、例えば、銅（Ｃｕ）を主成分とする基材によって形成され、図１９に示すリードパターンは、エッチング加工またはプレス加工などによって形成されたものである。
２．ダイボンディング
図２２は図１に示す半導体モジュールの組立てにおいてＩＧＢＴチップとダイオードチップのダイボンディング完了時の構造を示す平面図、図２３は図２２のＡ−Ａ線に沿って切断した構造を示す断面図、図２４は図２２のＢ−Ｂ線に沿って切断した構造を示す断面図、図２５は図１に示す半導体モジュールの組立てにおいて制御チップのダイボンディング完了時の構造を示す平面図である。
まず、図１１に示すようなＩＧＢＴチップ１０、図１３に示すようなダイオードチップ２０、図１８に示すような制御チップ３０を準備する。なお、例えば、チップ搭載部ＴＡＢ１上に搭載される第１半導体チップは、ＩＧＢＴチップ１０である。そして、このＩＧＢＴチップ１０は、パワートランジスタを内蔵しており、図３に示す表面（第１面）ＦＳ１にパワートランジスタのエミッタ電極（第１電極）に電気的に接続するエミッタ端子（第１端子）ＥＰが形成されている。さらに、表面ＦＳ１には、パワートランジスタのゲート電極に電気的に接続されるゲート端子ＧＰが形成されている。一方、図示はしていないが、表面ＦＳ１の反対側に位置する裏面（第２面）ＢＳ１には、コレクタ端子（第２端子）が形成されている。コレクタ端子は、パワートランジスタのコレクタ電極（第２電極）に電気的に接続されている。
また、例えば、チップ搭載部ＴＡＢ２上に搭載される第２半導体チップも、同様にＩＧＢＴチップ１０である。そして、このＩＧＢＴチップ（第２半導体チップ）１０も、パワートランジスタを内蔵しており、表面（第１面）ＦＳ２にパワートランジスタのエミッタ電極（第３電極）に電気的に接続するエミッタ端子（第３端子）ＥＰが形成されている。さらに、表面ＦＳ２には、パワートランジスタのゲート電極に電気的に接続されるゲート端子ＧＰが形成されている。一方、同様に図示はしていないが、表面ＦＳ２の反対側に位置する裏面（第２面）ＢＳ２には、コレクタ端子（第４端子）が形成されている。コレクタ端子はパワートランジスタのコレクタ電極（第４電極）に電気的に接続されている。
また、ダイオードチップ２０は、図１３に示すように、その表面に、アノード端子ＡＤＰが形成されている。一方、図示はしていないが、表面の反対側に位置する裏面には、カソード端子が形成されている。
そして、図２２に示すリードフレーム９０を準備した後、ダイボンディングを行う。本実施の形態１では、各半導体チップを固着するダイボンド材（図３に示す導電性の接合材６０）として、例えば、銀ペーストなどを用いる。
まず、図２２〜図２４に示すように、リードフレーム９０のチップ搭載部ＴＡＢ１に３つのＩＧＢＴチップ１０を上記導電性の接合材６０を介して搭載し、さらに、チップ搭載部ＴＡＢ２〜４のそれぞれに、同様に、それぞれ導電性の接合材６０を介してＩＧＢＴチップ１０を１つずつ搭載する。
次に、同様に、チップ搭載部ＴＡＢ１に３つのダイオードチップ２０を導電性の接合材６０を介して搭載し、さらに、チップ搭載部ＴＡＢ２〜４のそれぞれに導電性の接合材６０を介してダイオードチップ２０を１つずつ搭載する。
ＩＧＢＴチップ１０およびダイオードチップ２０を搭載した後、図２５に示すように、リードフレーム９０のチップ搭載部ＴＡＢ５に制御チップ３０を搭載する。なお、制御チップ３０は、図４に示す非導電性の接合材６５を介してチップ搭載部ＴＡＢ５に搭載する。
また、ＩＧＢＴチップ１０、ダイオードチップ２０および制御チップ３０は、例えば、それぞれ熱と荷重を印加してダイボンディングする。
３．ワイヤボンディング
図２６は図１に示す半導体モジュールの組立てにおいてアルミニウムワイヤのワイヤボンディング完了時の構造を示す平面図、図２７は図１に示す半導体モジュールの組立てにおいて金ワイヤのワイヤボンディング完了時の構造を示す平面図である。
ダイボンディング後、図２６および図２７に示すようにワイヤボンディングを行う。まず、図２６に示すように、アルミニウムワイヤ５０を用いてＩＧＢＴチップ１０とダイオードチップ２０とを電気的に接続し、さらにアルミニウムワイヤ５０を介してチップ搭載部に繋がるリードＬＤ２（図２６中、下辺側に配置されるリードＬＤ２のインナ部）と電気的に接続する。あるいはアルミニウムワイヤ５０を用いてＩＧＢＴチップ１０とダイオードチップ２０とを電気的に接続し、さらにアルミニウムワイヤ５０を介してチップ搭載部には繋がらない単独のリードＬＤ２のインナ部と電気的に接続する。なお、アルミニウムワイヤ５０とは、アルミニウム（Ａｌ）を主成分とする導電性部材である。
アルミニウムワイヤ５０を用いたＩＧＢＴチップ１０とダイオードチップ２０とリードＬＤ２とのボンディングを終了した後、図２７に示すように、アルミニウムワイヤ５０より線径が小さい（細い）金ワイヤ４０を用いたワイヤボンディングを行う。まず、金ワイヤ４０を用いて、ＩＧＢＴチップ１０のそれぞれと制御チップ３０とを電気的に接続する。さらに、同じく金ワイヤ４０を用いて、制御チップ３０とリードＬＤ１（図２７中、上辺側に配置されるリードＬＤ１のインナ部）とを電気的に接続する。なお、金ワイヤ４０とは、金（Ａｕ）を主成分とする導電性部材である。
４．樹脂封止（樹脂モールド）
図２８は図１に示す半導体モジュールの組立てにおいてワイヤボンディング済みのリードフレームをモールド金型のキャビティ内に配置した構造を図２２のＡ−Ａ線に沿って切断した構造を示す断面図である。また、図２９は図１に示す半導体モジュールの組立てにおいてワイヤボンディング済みのリードフレームをモールド金型のキャビティ内に配置した構造を図２２のＢ−Ｂ線に沿って切断した構造を示す断面図、図３０は図２８に示す構造においてキャビティ内に樹脂を注入し始めた状態を示す断面図である。さらに、図３１は図２９に示す構造においてキャビティ内に樹脂を注入し始めた状態を示す断面図、図３２は図２８に示す構造においてキャビティ内への樹脂の注入を完了した状態を示す断面図、図３３は図２９に示す構造においてキャビティ内への樹脂の注入を完了した状態を示す断面図である。また、図３４はモールドを完了したリードフレームをモールド金型から取り出した構造を示す平面図、図３５は図３４のＡ−Ａ線に沿って切断した構造を示す断面図、図３６は図３４のＢ−Ｂ線に沿って切断した構造を示す断面図である。
ワイヤボンディング後、樹脂封止を行う。ここでは、複数のＩＧＢＴチップ１０と、複数のダイオードチップ２０と、制御チップ３０と、複数のチップ搭載部ＴＡＢ１〜４の一部と、チップ搭載部ＴＡＢ５と、複数の金ワイヤ４０と、複数のアルミニウムワイヤ５０と、複数のリードＬＤ１のインナ部と、複数のリードＬＤ２のインナ部とを封止体ＭＲによって覆う。その際、表面（第１面）ＦＳ６とその反対側の裏面（第２面）ＢＳ６とを有する封止体ＭＲの裏面ＢＳ６から複数のチップ搭載部ＴＡＢ１〜４のそれぞれの裏面（第２面）が露出するように、図３０に示す封止樹脂１２０を用いて封止する（封止体ＭＲを形成する）。
まず、図２８に示すように、複数の製品形成領域９０ａ（図１９参照）を有するリードフレーム９０を、上金型１１０ａと下金型１１０ｂとからなるモールド金型１１０の下金型１１０ｂのキャビティ１１０ｃに収納する。
収納後、上金型１１０ａと下金型１１０ｂとを閉じて、図２９に示すように、上金型１１０ａと下金型１１０ｂとでリードフレーム９０を挟み込む。この時、図２８および図２９に示すように、チップ搭載部ＴＡＢ１〜４のそれぞれの裏面（裏面ＢＳ３や裏面ＢＳ４など）を下金型１１０ｂのキャビティ１１０ｃの底面１１０ｄに密着させる。一方、チップ搭載部ＴＡＢ５は、図２９に示すように、キャビティ１１０ｃの底面１１０ｄから浮いた（離れた）状態となっている。
このように、チップ搭載部ＴＡＢ１〜４のそれぞれの裏面を下金型１１０ｂのキャビティ１１０ｃの底面１１０ｄに密着させた状態で、図３０に示すように、モールド金型１１０のゲート１１０ｅ（図２８参照）から封止樹脂１２０を注入する。図３０および図３１に示すように、キャビティ１１０ｃにおいてベントホール１１０ｆに向けた封止樹脂１２０の充填が始まっても、チップ搭載部ＴＡＢ１〜４のそれぞれの裏面が下金型１１０ｂのキャビティ１１０ｃの底面１１０ｄに密着しているため、チップ搭載部ＴＡＢ１〜４とキャビティ１１０ｃの底面１１０ｄとの間に封止樹脂１２０は回り込まない。
この状態で、図３２および図３３に示すように、封止樹脂１２０のキャビティ１１０ｃへの充填を完了する。なお、封止樹脂１２０は、例えばエポキシ系樹脂などの熱可塑性樹脂である。
ここで、例えば絶縁層７０とＴＩＭ層８０とを封止体ＭＲから露出したチップ搭載部ＴＡＢ１〜４のそれぞれの裏面に貼り付けた状態で樹脂モールドを行うと、モールド金型１１０の熱により、絶縁層７０およびＴＩＭ層８０が劣化し、所望の品質の半導体モジュールＳＡを組立てることができなくなる。
そこで、本実施の形態１の半導体モジュールＳＡの組立てでは、封止体ＭＲを形成する樹脂モールドを行う際に、絶縁層７０とＴＩＭ層８０をモールド金型１１０に配置しないで樹脂モールドを行っている。すなわち、本実施の形態１の半導体モジュールＳＡの組立てでは、絶縁層７０とＴＩＭ層８０は、樹脂モールド完了後に封止体ＭＲの裏面ＢＳ６に貼り付ける（接合する）。このように、樹脂モールド完了後に封止体ＭＲの裏面ＢＳ６に絶縁層７０とＴＩＭ層８０を貼り付けることにより、モールド金型１１０の熱による絶縁層７０およびＴＩＭ層８０の劣化を防止することができ、半導体モジュールＳＡの組立てにおいて、所望の品質を得ることができる。
モールド完了後、図３４に示すように、図３３のモールド金型１１０からリードフレーム９０を取り出す。リードフレーム９０の製品形成領域９０ａ（図１９参照）には封止体ＭＲが形成されている。そして、図３５および図３６に示すように、封止体ＭＲの裏面ＢＳ６には、チップ搭載部ＴＡＢ１〜４の裏面（裏面ＢＳ３や裏面ＢＳ３など）が露出した構造となっている。
５．メッキ形成
図３７は図１に示す半導体モジュールの組立てにおいてメッキ形成後の構造を示す平面図、図３８は図３７のＡ−Ａ線に沿って切断した構造を示す断面図、図３９は図３７のＢ−Ｂ線に沿って切断した構造を示す断面図である。
樹脂封止後、メッキ形成を行う。
メッキ形成工程では、図３７に示すように、封止体ＭＲから露出する各リードのアウタリード（外部端子）１ａ、２ａや枠部９０ｂ、さらには図３８および図３９に示すように、同じく封止体ＭＲの裏面ＢＳ６（第２面）から露出するチップ搭載部ＴＡＢ１〜４の裏面ＢＳ３、４（第２面）を含むそれぞれの裏面に、外装メッキとして、金属膜であるメッキ膜１３０を形成する。
６．リード切断・成形
図４０は図１に示す半導体モジュールの組立てにおいてリード切断・成形後の構造を示す平面図、図４１は図４０の半導体モジュールの構造を示す裏面図、図４２は図４０のＡ−Ａ線に沿って切断した構造を示す断面図、図４３は図４０のＢ−Ｂ線に沿って切断した構造を示す断面図である。
メッキ形成後、リード切断・成形を行う。
リード切断・成形工程では、図４０、図４１に示すように、図１９に示すリードフレーム９０の枠部９０ｂから図１に示す半導体モジュールＳＡを切り離して個片化（切断）するとともに、図４２、図４３に示すように、各アウタリード（外部端子）１ａ、２ａを曲げ成形する。この時、各アウタリード１ａ、２ａは、チップ搭載部ＴＡＢ１〜４の露出側と反対側（封止体ＭＲの表面ＦＳ６側）に向けて曲げ成形される。
７．絶縁層・ＴＩＭ層貼り付け
図４４は図１に示す半導体モジュールの組立てにおいて絶縁層およびＴＩＭ層貼り付け後の構造を示す裏面図、図４５は図４４のＡ−Ａ線に沿って切断した構造を示す断面図、図４６は図４４のＢ−Ｂ線に沿って切断した構造を示す断面図である。
リード切断・成形後、絶縁層・ＴＩＭ層貼り付けを行う。
上記リード切断・成形後、まず、封止体ＭＲの裏面（第２面）ＢＳ６に、チップ搭載部ＴＡＢ１の裏面（第２面）ＢＳ３とチップ搭載部ＴＡＢ２の裏面（第２面）ＢＳ４とを含むチップ搭載部１〜４の各裏面を覆うように、絶縁層７０を貼る。絶縁層７０は、例えば、セラミックや絶縁性の樹脂材料からなる絶縁性樹脂シートであり、熱圧着で封止体ＭＲの裏面ＢＳ６に貼り付ける。
ここで、絶縁層７０は、チップ搭載部ＴＡＢ１の裏面ＢＳ３と、チップ搭載部ＴＡＢ２の裏面ＢＳ４と、封止体ＭＲの裏面ＢＳ６と、それぞれ向かい合う表面（第１面）７０ａおよび表面７０ａの反対側の裏面（第２面）７０ｂを有している。したがって、ここでは、絶縁層７０の表面７０ａを、封止体ＭＲの裏面ＢＳ６に、この裏面ＢＳ６に露出しているチップ搭載部ＴＡＢ１〜４の各裏面を覆うように貼り付ける。
絶縁層７０を封止体ＭＲに貼り付けた後、絶縁層７０にＴＩＭ層（熱伝達材料層）８０を貼り付ける。言い換えると、ＴＩＭ層８０を絶縁層７０と積層させて接合する。なお、ＴＩＭ層８０は、例えば、カーボン粒子を含有する樹脂シート材、金属やセラミックを含有するシリコーン樹脂層もしくは放熱性グリス層などである。
また、図４４に示すように、平面視（裏面視）において、ＴＩＭ層８０の領域は、絶縁層７０の領域に包含されている。すなわち、平面視でのＴＩＭ層８０の大きさは、絶縁層７０の大きさより小さく、ＴＩＭ層８０の端部（外周部）は、絶縁層７０の外周部より内側に入り込んだ位置にある。言い換えると、四角形のＴＩＭ層８０の４辺それぞれにおいて、絶縁層７０が迫り出した構造となっている。その結果、絶縁層７０によって、ＴＩＭ層８０と（電位を有する）露出したチップ搭載部ＴＡＢ１〜４との絶縁耐圧を確保することができる（詳細は、後述する図５０で説明する）。
また、図４５、図４６に示すように、第１半導体チップと前記第２半導体チップである複数のＩＧＢＴチップ１０や複数のダイオードチップ２０のそれぞれは、ＴＩＭ層８０の領域の内側に位置している。
さらに、図４４に示す平面視において、封止体ＭＲは、それぞれに図４５に示す封止体ＭＲの表面（第１面）ＦＳ６から裏面（第２面）ＢＳ６に貫通する貫通孔（第１貫通孔）ＭＲ１および貫通孔（第２貫通孔）ＭＲ２を有している。貫通孔ＭＲ１と貫通孔ＭＲ２は、封止体ＭＲの長方形の裏面（第２面）ＢＳ６の対向する２つの短辺それぞれの中央部に位置している。そして、半導体モジュールＳＡの組立てでは、絶縁層７０およびＴＩＭ層８０が、貫通孔ＭＲ１と貫通孔ＭＲ２との間に位置するように絶縁層７０とＴＩＭ層８０を貼り付ける（接合する）。
なお、本実施の形態１の半導体モジュールＳＡの組立てでは、樹脂モールドによって封止体ＭＲを形成した後、かつ絶縁層７０を封止体ＭＲに貼り付ける前に、封止体ＭＲから露出する複数のリードそれぞれのアウタリード（一部）１ａ、２ａを切断・成形することが好ましい。すなわち、樹脂モールドによって封止体ＭＲを形成した後、さらに各アウタリード１ａ、２ａを切断・成形した後に、封止体ＭＲに絶縁層７０とＴＩＭ層８０を貼り付けることが好ましい。
このように各アウタリード１ａ、２ａの切断・成形後に、封止体ＭＲに絶縁層７０とＴＩＭ層８０を貼り付ける組立てとすることにより、出荷後に客先（ユーザー）で絶縁層７０とＴＩＭ層８０を貼ることも可能になる。これにより、半導体モジュールＳＡの組立て手順のバリエーションを増やすことができる。
ただし、絶縁層７０とＴＩＭ層８０の貼り付けは、樹脂モールド後であれば、どのタイミングでもよく、例えば、メッキ形成工程などの後であってもよい。
以上により、図１に示す半導体モジュールＳＡの組立てを完了する。
次に、本実施の形態１の半導体モジュールＳＡの実装構造について説明する。図４７は図４４に示す半導体モジュールを放熱板に実装した構造を図４４のＡ−Ａ線に沿って切断した構造を示す断面図、図４８は図４４に示す半導体モジュールを放熱板に実装した構造を図４４のＢ−Ｂ線に沿って切断した構造を示す断面図である。また、図４９は本発明者が比較検討した半導体モジュールの構造を示す部分断面図、図５０は本実施の形態１の半導体モジュールの構造を示す部分断面図である。
図４７に示すように、半導体モジュールＳＡは、複数のパワートランジスタを有しているため、その動作時の発熱が大きい。したがって、図４７に示すように、ＰＣＢ（ Printed Circuit Board）基板１６０などの実装基板に半導体モジュールＳＡを装着した際には、半導体モジュールＳＡに放熱板１４０を取り付ける。言い換えれば、半導体モジュールＳＡを放熱板１４０に実装する。その際、図４７、図４８に示すように、図４４の貫通孔ＭＲ１と貫通孔ＭＲ２のそれぞれにネジ部材１５０を装着し、ネジ部材１５０によって封止体ＭＲと放熱板１４０とを接合する。すなわち、ネジ部材１５０による締結で半導体モジュールＳＡの封止体ＭＲを放熱板１４０に取り付ける。
これにより、チップ搭載部ＴＡＢ１〜４の何れかの露出部分と放熱板１４０との距離が近すぎると、半導体モジュールＳＡと放熱板１４０との絶縁耐圧を確保することができない。図４９に示す本願発明者が比較検討を行った構造であり、封止体ＭＲの裏面ＢＳ６に貼り付けられた絶縁層７０とＴＩＭ層８０の大きさがほぼ等しい場合である。図４９に示す構造において、例えば、チップ搭載部ＴＡＢのエッジ部と放熱板１４０との沿面距離Ｌ１は短い。
一方、図５０に示す本実施の形態１の半導体モジュールＳＡの構造では、絶縁層７０がチップ搭載部ＴＡＢ１（ここではチップ搭載部ＴＡＢ１のみを図示しているが、チップ搭載部ＴＡＢ１〜４）を覆うように封止体ＭＲの裏面ＢＳ６に貼り付けられているとともに、絶縁層７０の大きさよりＴＩＭ層８０の大きさが小さい（絶縁層７０の大きさ＞ＴＩＭ層８０の大きさ）。これにより、チップ搭載部ＴＡＢ１のエッジ部と放熱板１４０との沿面距離Ｌ２は、図４９の構造の沿面距離Ｌ１に比べて遥かに長い（Ｌ２＞Ｌ１）。
すなわち、絶縁層７０の大きさ＞ＴＩＭ層８０の大きさとし、かつ、平面視で、四角形のＴＩＭ層８０の全ての辺から絶縁層７０が迫り出すように絶縁層７０とＴＩＭ層８０を貼り付けることにより、チップ搭載部ＴＡＢ１のエッジ部と放熱板１４０との沿面距離Ｌ２を長くすることができ、半導体モジュールＳＡと放熱板１４０との絶縁耐圧量を増加させることができる。その結果、半導体モジュールＳＡの絶縁耐圧を確保することができる。
次に、本実施の形態１の半導体モジュールＳＡにおけるモジュールサイズと絶縁層とＴＩＭ層の大きさの関係について具体例を説明する。図５１は本実施の形態１の半導体モジュールの裏面側の構造においてチップ搭載部の露出部の各部寸法の一例を示す裏面図、図
５２は本実施の形態１の半導体モジュールの裏面側の構造を示す裏面図である。
図５１に示す半導体モジュールＳＡは、その裏面視における各寸法の一例を示したものであり、封止体ＭＲの裏面ＢＳ６の平面視の大きさは、例えば、横の長さＰ＝３８．０ｍｍ、縦の長さＱ＝２４．０ｍｍである。また、封止体ＭＲにおける貫通孔ＭＲ１から貫通孔ＭＲ２までの距離は、例えば、Ｔ＝３１．８ｍｍである。さらに、チップ搭載部ＴＡＢ１〜４全体の露出部の大きさは、例えば、Ｓ＝２９．９ｍｍ、Ｒ＝１０．４ｍｍである。ただし、これらの寸法は、一例であり、上述の数値に限定されないことは言うまでもない。
図５２は、図５１の裏面構造に対する絶縁層７０とＴＩＭ層８０のそれぞれの大きさと貼り付け位置を示している。図５２に示すように、本実施の形態１の半導体モジュールＳＡでは、絶縁層７０の大きさを、絶縁層７０の大きさ≧チップ搭載部ＴＡＢ１〜４の露出部の大きさとする。すなわち、絶縁層７０は、チップ搭載部ＴＡＢ１〜４の露出部の大きさと同サイズ、もしくはチップ搭載部ＴＡＢ１〜４の露出部の大きさより大きい。
絶縁層７０の大きさを、絶縁層７０の大きさ≧チップ搭載部ＴＡＢ１〜４の露出部の大きさとすることにより、絶縁層７０の貼り付け時の位置ずれを考慮した大きさとすることができる（位置ずれに対するマージンを大きくすることができる）。
また、絶縁層７０の大きさは、絶縁層７０の大きさ＞ＴＩＭ層８０の大きさとなっている。これにより、図５０の構造に示すように、半導体モジュールＳＡを放熱板１４０に実装した際のチップ搭載部ＴＡＢ１のエッジ部と放熱板１４０との沿面距離Ｌ２を長くすることができ、絶縁耐圧を確保することができる。
次に、本実施の形態１の変形例の半導体モジュールＳＡによる絶縁層７０とＴＩＭ層８０のそれぞれの最小の大きさについて説明する。
図５３は本実施の形態１の変形例の半導体モジュールの裏面側の構造においてチップ搭載部の露出構造を示す裏面図、図５４は本実施の形態１の変形例の半導体モジュールの裏面側の構造を示す裏面図である。
半導体モジュールＳＡにおける絶縁層７０は、絶縁が目的であるため、少なくともチップ搭載部ＴＡＢ１〜４の露出部（図５３に示す領域Ｕ１）を覆うことが必要となる。すなわち、絶縁層７０の最小サイズは、チップ搭載部ＴＡＢ１〜４の露出部（領域Ｕ１）のサイズと同じである（絶縁層７０の最小寸法＝チップ搭載部の露出部の寸法）。したがって、図５４に示すように、少なくとも図５３の領域Ｕ１に対応した領域に絶縁層７０を貼り付ける。
一方、ＴＩＭ層８０は、放熱が目的である。これにより、ＴＩＭ層８０の最小サイズは、少なくとも発熱体（例えば、ＩＧＢＴチップ１０）の領域を覆うことである。すなわち、ＴＩＭ層８０の最小サイズは、図５３に示す領域Ｖ１のサイズと同じである（ＴＩＭ層８０の最小寸法＝チップ全体の領域の寸法）。したがって、図５４に示すように、少なくとも図５３の領域Ｖ１に対応した領域にＴＩＭ層８０を貼り付ける。
なお、絶縁層７０およびＴＩＭ層８０の大きさを小さくすることで、半導体モジュールＳＡの組立てにおける部材コストの低減化を図ることができる。
また、「絶縁層７０の大きさ＞ＴＩＭ層８０の大きさ」かつ「平面視において、ＴＩＭ層８０の領域は、絶縁層７０の領域に包含されている」とした場合、図示しないが、ＴＩＭ層８０の領域の縁が絶縁層７０の領域の縁に接している場合も存在する。しかしながら、沿面距離Ｌ２を確保する上では、図５２、図５４に示すような絶縁層７０とＴＩＭ層８０の大きさ・位置関係が好ましい。具体的には、平面視において、絶縁層７０は、第１方向（ｘ方向）に延在する第１辺７１、第１辺７１の反対側の第２辺７２、第１方向（ｘ方向）に交差する第２方向（ｙ方向）に延在する第３辺７３および第３辺７３の反対側の第４辺７４を有している。また、ＴＩＭ層８０は、第１方向（ｘ方向）に延在する第５辺８１、第５辺８１の反対側の第６辺８２、第２方向（ｙ方向）に延在する第７辺８３および第７辺８３の反対側の第８辺８４を有している。そして、平面視において、ＴＩＭ層８０の第５辺８１は、絶縁層７０の第１辺７１と絶縁層７０の第２辺７２との間に位置し、ＴＩＭ層８０の第６辺８２は、絶縁層７０の第２辺７２とＴＩＭ層８０の第５辺８１との間に位置している。さらに、ＴＩＭ層８０の第７辺８３は、絶縁層７０の第３辺７３と絶縁層７０の第４辺７４との間に位置し、ＴＩＭ層８０の第８辺８４は、絶縁層７０の第４辺７４とＴＩＭ層８０の第７辺８３との間に位置しており、絶縁層７０とＴＩＭ層８０は上述の大きさ・位置関係であることが好ましい。すなわち、「絶縁層７０の大きさ＞ＴＩＭ層８０の大きさ」かつ「平面視において、ＴＩＭ層８０の領域は、絶縁層７０の領域に包含されている」かつ「平面視において、ＴＩＭ層８０の領域の縁が絶縁層７０の領域の縁より内側に離間して配置されている」ことが最も好ましい。
なお、本実施の形態１では、図５２、図５４に示すように、ＴＩＭ層８０の平面形状と絶縁層７０の平面形状のそれぞれは、略長方形で記載したが、ＴＩＭ層８０の平面形状と絶縁層７０の平面形状のそれぞれはこれに限るものでは無く、略円形でも、略多角形でも構わない。
＜効果＞
本実施の形態１の半導体モジュールＳＡによれば、チップ搭載部ＴＡＢ１〜４から絶縁層７０およびＴＩＭ層８０を介して直接放熱板１４０などに熱を伝えることができるため、半導体モジュールＳＡの放熱性を向上させることができる。これにより、半導体モジュールＳＡの信頼性（パフォーマンス）を向上させることができる。
また、ＴＩＭ層８０が絶縁層７０に包含されるように、すなわち、ＴＩＭ層８０を絶縁層７０より小さくすることにより、半導体モジュールＳＡの封止体ＭＲと放熱板１４０との絶縁性を向上させることができる。つまり、半導体モジュールＳＡの絶縁耐圧を確保することができ、その結果、半導体モジュールＳＡの信頼性を向上させることができる。
さらに、ＴＩＭ層８０が絶縁層７０に包含されるように貼り付けられていることで、放熱板１４０などに実装した際のチップ搭載部ＴＡＢ１〜４間でのショートの発生を防止することができる。
また、ＴＩＭ層８０が、発熱体（例えば、ＩＧＢＴチップ１０）の領域に対応した領域に貼り付けられていることにより、半導体モジュールＳＡの放熱性を向上させることができる。
また、半導体モジュールＳＡの組立てにおいて、樹脂モールド後に、封止体ＭＲの裏面ＢＳ６に絶縁層７０およびＴＩＭ層８０を貼り付けることにより、セラミック板や金属基板を露出させる構造の半導体モジュールに比べて部品コストを安くすることができる。その結果、半導体モジュールＳＡの組立てコストの低減化を図ることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明はこれまで記載した実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
（実施の形態２）
図５５は本実施の形態２の半導体モジュールの裏面側の構造においてチップ搭載部の露出構造を示す裏面図、図５６は本実施の形態２の半導体モジュールの裏面側の構造を示す
裏面図である。
図５５に示すように、半導体モジュールＳＡでは、ＩＧＢＴチップ１０を制御する制御チップ３０が搭載される。この時、制御チップ３０は、ＩＧＢＴチップ１０などの発熱体の近くに搭載されることから熱の影響を受け易い。そこで、絶縁層７０は、制御チップ３０用のチップ搭載部ＴＡＢ５を含む全てのチップ搭載部ＴＡＢ１〜５の領域Ｗ１を覆うように、また、ＴＩＭ層８０は、全ての半導体チップの領域Ｗ２を覆うように、それぞれ図５６に示すように、対応する領域に絶縁層７０およびＴＩＭ層８０を貼り付ける。これにより、図５６に示す構造では、透過平面視において、制御チップ３０は、絶縁層７０の領域とＴＩＭ層８０の領域とに位置している。
全ての半導体チップの領域Ｗ２を覆うようにＴＩＭ層８０が貼り付けられていることにより、制御チップ３０への熱の影響を緩和させることができる。
なお、図５６に示す構造においても、絶縁層７０のサイズ＞ＴＩＭ層８０のサイズ、絶縁層７０のサイズ≧チップ搭載部の露出部のサイズ、ＴＩＭ層８０のサイズ≧全ての半導体チップの領域、を満たしている。
また、半導体モジュールＳＡでは、図４７に示す放熱板１４０にネジ部材１５０によって固定されることから、パッケージクラックなど固定時のダメージが懸念される。そこで、本実施の形態２の図５６に示す構造では、平面視（裏面視）において、絶縁層７０とＴＩＭ層８０は、封止体ＭＲの貫通孔ＭＲ１と貫通孔ＭＲ２のそれぞれ中心を結ぶ仮想線１７０の両側に跨がって配置されている。言い換えれば、上記仮想線１７０上に絶縁層７０とＴＩＭ層８０とが配置されている。
これにより、上記仮想線１７０上に絶縁層７０とＴＩＭ層８０が配置されていることで、ネジ固定時のダメージを緩和させることができる。
なお、平面視（裏面視）において、上記仮想線１７０に沿う方向に配置された絶縁層７０の一方の端部（長辺）と仮想線１７０との距離Ｌ３と、絶縁層７０の他方（反対側）の端部（長辺）と仮想線１７０との距離Ｌ４とは、同じであることが好ましい。すなわち、図５６に示す構造において、Ｌ３＝Ｌ４であることが好ましい。Ｌ３＝Ｌ４とすることにより、半導体モジュールＳＡの放熱板１４０へのネジ固定時の安定性を向上させることができる。
さらに、上記実施の形態１、２で説明した技術思想の要旨を逸脱しない範囲において、実施例と変形例とを組み合わせて適用することができる。
上記実施の形態１、２では、半導体モジュールに組み込まれるパワー素子として、パワーバイポーラトランジスタ(Bipolar Transistor)など、ＩＧＢＴを例に示して説明したが、組み込む素子としてはパワーＭＯＳＦＥＴなどであってもよい。
また、上記実施の形態１では、絶縁層７０とＴＩＭ層８０が別個の部材であり、それぞれ別々に封止体ＭＲに貼り付ける場合を説明したが、予め絶縁層７０とＴＩＭ層８０とを接合して形成されたシート構造体１８０（図５０参照）を準備し、樹脂モールドによって形成された封止体ＭＲに、上記シート構造体１８０を貼り付けてもよい。その際、絶縁層７０がチップ搭載部ＴＡＢ１〜４の各裏面の露出部を覆うように、上記シート構造体１８０を封止体ＭＲの裏面ＢＳ６に貼る。
なお、この場合においても平面視（裏面視）において、シート構造体１８０におけるＴＩＭ層８０の領域は、絶縁層７０の領域に包含されている。
また、絶縁層７０およびＴＩＭ層８０は、チップ搭載部毎に、あるいは半導体チップ毎に分割して封止体ＭＲに貼り付けてもよく、この場合においても実施の形態１の半導体モジュールＳＡと同様の効果を得ることができる。
つまり、絶縁層７０およびＴＩＭ層８０が、チップ搭載部毎や半導体チップ毎に分割され、この分割された絶縁層７０およびＴＩＭ層８０を封止体ＭＲに貼り付けた構造であっても、絶縁層７０のサイズ＞ＴＩＭ層８０のサイズ、絶縁層７０のサイズ≧チップ搭載部の露出部のサイズ、ＴＩＭ層８０のサイズ≧全ての半導体チップの領域、を満たしていればよい。これにより、実施の形態１の半導体モジュールＳＡと同様の効果を得ることができる。
また、実施の形態は、以下の形態を含む。
（付記１）
パワートランジスタを内蔵する半導体チップを備えた半導体モジュールに貼り付けられるシート構造体であって、
前記半導体チップが搭載されるチップ搭載部の一部が前記半導体モジュールの封止体の裏面に露出し、前記封止体の前記裏面に露出する前記チップ搭載部の一部を覆うように前記封止体に貼り付けられた絶縁層と、
前記絶縁層と積層されて接合された熱伝達材料層と、
を有し、
平面視において、前記熱伝達材料層の領域は、前記絶縁層の領域に包含されている、シート構造体。
１ａ、２ａ アウタリード
１０ ＩＧＢＴチップ
２０ ダイオードチップ
３０ 制御チップ
４０ 金ワイヤ
５０ アルミニウムワイヤ
６０ 導電性の接合材
６５ 非導電性の接合材
７０ 絶縁層
７０ａ 表面（第１面）
７０ｂ 裏面（第２面）
７１ 第１辺
７２ 第２辺
７３ 第３辺
７４ 第４辺
８０ ＴＩＭ層（熱伝達材料層）
８１ 第５辺
８２ 第６辺
８３ 第７辺
８４ 第８辺
９０ リードフレーム
９０ａ 製品形成領域
９０ｂ 枠部
１００ 半導体モジュール
１１０ モールド金型
１１０ａ 上金型
１１０ｂ 下金型
１１０ｃ キャビティ
１１０ｄ 底面
１１０ｅ ゲート
１１０ｆ ベントホール
１２０ 封止樹脂
１３０ メッキ膜
１４０ 放熱板
１５０ ネジ部材
１６０ ＰＣＢ基板
１７０ 仮想線
１８０ シート構造体
ＣＨＰ１（ＨＵ） 半導体チップ（第１半導体チップ、ハイサイド用半導体チップ）
ＣＨＰ１（ＨＶ） 半導体チップ（第１半導体チップ、ハイサイド用半導体チップ）
ＣＨＰ１（ＨＷ） 半導体チップ（第１半導体チップ、ハイサイド用半導体チップ）
ＣＨＰ１（ＬＵ） 半導体チップ（第２半導体チップ、ローサイド用半導体チップ）
ＣＨＰ１（ＬＶ） 半導体チップ（ローサイド用半導体チップ）
ＣＨＰ１（ＬＷ） 半導体チップ（ローサイド用半導体チップ）
ＣＨＰ２（ＨＵ） 半導体チップ
ＣＨＰ２（ＨＶ） 半導体チップ
ＣＨＰ２（ＨＷ） 半導体チップ
ＣＨＰ２（ＬＵ） 半導体チップ
ＣＨＰ２（ＬＶ） 半導体チップ
ＣＨＰ２（ＬＷ） 半導体チップ
ＣＨＰ３ 半導体チップ
ＦＳ１ 表面（第１面）
ＢＳ１ 裏面（第２面）
ＦＳ２ 表面（第１面）
ＢＳ２ 裏面（第２面）
ＦＳ３ 表面（第１面）
ＢＳ３ 裏面（第２面）
ＦＳ４ 表面（第１面）
ＢＳ４ 裏面（第２面）
ＦＳ５ 表面（第１面）
ＢＳ５ 裏面（第２面）
ＦＳ６ 表面（第１面）
ＢＳ６ 裏面（第２面）
ＨＬ 吊りリード
ＬＤ１ リード
ＬＤ２ リード
ＭＲ 封止体
ＭＲ１ 貫通孔（第１貫通孔）
ＭＲ２ 貫通孔（第２貫通孔）
ＳＡ 半導体モジュール
ＳＳ１ 側面
ＴＡＢ チップ搭載部
ＴＡＢ１〜４ チップ搭載部
ＴＡＢ５ チップ搭載部
Ｗ ワイヤ

Claims (18)

  1. 以下の工程を有する半導体モジュールの製造方法：
    （ａ）第１パワートランジスタを内蔵し、前記第１パワートランジスタに電気的に接続する第１端子を備えた第１面と、前記第１パワートランジスタに電気的に接続する第２端子が形成された前記第１面の反対側の第２面と、を有する第１半導体チップを準備する工程；
    （ｂ）第２パワートランジスタを内蔵し、前記第２パワートランジスタに電気的に接続する第３端子を備えた第１面と、前記第２パワートランジスタに電気的に接続する第４端子が形成された前記第１面の反対側の第２面と、を有する第２半導体チップを準備する工程；
    （ｃ）前記（ａ）工程の後、第１面と前記第１面の反対側の第２面を有する第１チップ搭載部に、前記第１チップ搭載部の前記第１面と前記第１半導体チップの前記第２面とが
    向かい合うように、導電性の第１接合材を介して前記第１半導体チップを搭載する工程；
    （ｄ）前記（ｂ）工程の後、第１面と前記第１面の反対側の第２面を有する第２チップ搭載部に、前記第２チップ搭載部の前記第１面と前記第２半導体チップの前記第２面とが
    向かい合うように、導電性の第２接合材を介して前記第２半導体チップを搭載する工程；
    （ｅ）前記（ｃ）および（ｄ）工程の後、前記第１半導体チップの前記第１端子と前記第２チップ搭載部とを第１導電性部材を介して電気的に接続する工程；
    （ｆ）前記（ｃ）および（ｄ）工程の後、前記第２半導体チップの前記第３端子とリードとを第２導電性部材を介して電気的に接続する工程；
    （ｇ）前記（ｅ）および（ｆ）工程の後、前記第１半導体チップと、前記第２半導体チップと、前記第１チップ搭載部の一部と、前記第２チップ搭載部の一部と、前記第１導電性部材と、前記第２導電性部材と、前記リードの一部とを、第１面と前記第１面の反対側の第２面とを有する封止体で、前記封止体の前記第２面から前記第１チップ搭載部の前記
    第２面と前記第２チップ搭載部の前記第２面のそれぞれが露出するように封止する工程；
    （ｈ）前記（ｇ）工程の後、前記封止体の前記第２面に前記第１チップ搭載部の前記第２面と前記第２チップ搭載部の前記第２面とを覆うように、絶縁層を貼る工程；
    （ｉ）前記（ｈ）工程の後、前記絶縁層に熱伝達材料層を貼る工程；
    ここで、
    前記（ｉ）工程の後、平面視において、前記熱伝達材料層の領域は、前記絶縁層の領域に包含されている。
  2. 請求項１に記載の半導体モジュールの製造方法において、
    前記（ｉ）工程の後、透過平面視において、前記第１半導体チップと前記第２半導体チップのそれぞれは、前記熱伝達材料層の領域の内側に位置している、半導体モジュールの製造方法。
  3. 請求項１に記載の半導体モジュールの製造方法において、
    前記（ｇ）工程の後、かつ前記（ｈ）工程の前に、前記封止体から露出する複数の前記リードのそれぞれの一部を切断・成形する工程を有する、半導体モジュールの製造方法。
  4. 請求項１に記載の半導体モジュールの製造方法において、
    平面視において、前記封止体は、それぞれに前記封止体の前記第１面から前記第２面に貫通する第１貫通孔および第２貫通孔を有し、
    前記絶縁層および前記熱伝達材料層は、前記第１貫通孔と前記第２貫通孔との間に位置している、半導体モジュールの製造方法。
  5. 請求項４に記載の半導体モジュールの製造方法において、
    前記第１貫通孔と前記第２貫通孔のそれぞれにネジ部材を装着し、
    前記ネジ部材によって前記封止体と放熱板とを接合する、半導体モジュールの製造方法。
  6. 請求項５に記載の半導体モジュールの製造方法において、
    平面視において、前記絶縁層と前記熱伝達材料層は、前記第１貫通孔と前記第２貫通孔のそれぞれ中心を結ぶ仮想線の両側に跨がって配置されている、半導体モジュールの製造方法。
  7. 請求項６に記載の半導体モジュールの製造方法において、
    平面視において、前記仮想線に沿う方向に配置された前記絶縁層の一方の辺と前記仮想線との距離と、前記絶縁層の他方の辺と前記仮想線との距離とは、同じである、半導体モジュールの製造方法。
  8. 請求項１に記載の半導体モジュールの製造方法において、
    前記半導体モジュールは、前記第１半導体チップと前記第２半導体チップとを制御する制御チップをさらに備え、
    透過平面視において、前記制御チップは、前記絶縁層の領域と前記熱伝達材料層の領域とに位置している、半導体モジュールの製造方法。
  9. 請求項１に記載の半導体モジュールの製造方法において、
    前記第１チップ搭載部と前記第２チップ搭載部のそれぞれの厚さは、前記絶縁層と前記熱伝達材料層のそれぞれの厚さ以上である、半導体モジュールの製造方法。
  10. 請求項１に記載の半導体モジュールの製造方法において、
    前記第１半導体チップにおける前記第１端子はエミッタ端子であり、かつ前記第２端子はコレクタ端子であり、
    前記第２半導体チップにおける前記第３端子はエミッタ端子であり、かつ前記第４端子はコレクタ端子である、半導体モジュールの製造方法。
  11. 請求項１に記載の半導体モジュールの製造方法において、
    前記（ｉ）工程の後、平面視において、前記絶縁層は、第１方向に延在する第１辺、前記第１辺の反対側の第２辺、前記第１方向に交差する第２方向に延在する第３辺と前記第３辺の反対側の第４辺とを有しており、かつ、平面視において、前記熱伝達材料層は、前記第１方向に延在する第５辺、前記第５辺の反対側の第６辺、前記第２方向に延在する第７辺と前記第７辺の反対側の第８辺とを有しており、さらに、平面視において、前記熱伝達材料層の前記第５辺は、前記絶縁層の前記第１辺と前記絶縁層の前記第２辺との間に位置し、前記熱伝達材料層の前記第６辺は、前記絶縁層の前記第２辺と前記熱伝達材料層の前記第５辺との間に位置し、前記熱伝達材料層の前記第７辺は、前記絶縁層の前記第３辺と前記絶縁層の前記第４辺との間に位置し、前記熱伝達材料層の前記第８辺は、前記絶縁層の前記第４辺と前記熱伝達材料層の前記第７辺との間に位置している、半導体モジュールの製造方法。
  12. 以下の工程を有する半導体モジュールの製造方法：
    （ａ）第１パワートランジスタを内蔵し、前記第１パワートランジスタに電気的に接続する第１端子を備えた第１面と、前記第１パワートランジスタに電気的に接続する第２端子が形成された前記第１面の反対側の第２面と、を有する第１半導体チップを準備する工程；
    （ｂ）第２パワートランジスタを内蔵し、前記第２パワートランジスタに電気的に接続する第３端子を備えた第１面と、前記第２パワートランジスタに電気的に接続する第４端子が形成された前記第１面の反対側の第２面と、を有する第２半導体チップを準備する工程；
    （ｃ）前記（ａ）工程の後、第１面と前記第１面の反対側の第２面を有する第１チップ搭載部に、前記第１チップ搭載部の前記第１面と前記第１半導体チップの前記第２面とが
    向かい合うように、導電性の第１接合材を介して前記第１半導体チップを搭載する工程；
    （ｄ）前記（ｂ）工程の後、第１面と前記第１面の反対側の第２面を有する第２チップ搭載部に、前記第２チップ搭載部の前記第１面と前記第２半導体チップの前記第２面とが
    向かい合うように、導電性の第２接合材を介して前記第２半導体チップを搭載する工程；
    （ｅ）前記（ｃ）および（ｄ）工程の後、前記第１半導体チップの前記第１端子と前記第２チップ搭載部とを第１導電性部材を介して電気的に接続する工程；
    （ｆ）前記（ｃ）および（ｄ）工程の後、前記第２半導体チップの前記第３端子とリードとを第２導電性部材を介して電気的に接続する工程；
    （ｇ）前記（ｅ）および（ｆ）工程の後、前記第１半導体チップと、前記第２半導体チップと、前記第１チップ搭載部の一部と、前記第２チップ搭載部の一部と、前記第１導電性部材と、前記第２導電性部材と、前記リードの一部とを、第１面と前記第１面の反対側の第２面とを有する封止体で、前記封止体の前記第２面から前記第１チップ搭載部の前記
    第２面と前記第２チップ搭載部の前記第２面のそれぞれが露出するように封止する工程；
    （ｈ）前記（ｇ）工程の後、絶縁層と熱伝達材料層とを接合して形成されたシート構造体の前記絶縁層が、前記封止体の前記第２面に前記第１チップ搭載部の前記第２面と前記第２チップ搭載部の前記第２面とを覆うように、前記シート構造体を貼る工程；
    ここで、
    前記（ｈ）工程の後、平面視において、前記シート構造体における前記熱伝達材料層の領域は、前記絶縁層の領域に包含されている。
  13. 請求項１２に記載の半導体モジュールの製造方法において、
    前記（ｈ）工程の後、透過平面視において、前記第１半導体チップと前記第２半導体チップのそれぞれは、前記熱伝達材料層の領域の内側に位置している、半導体モジュールの製造方法。
  14. 請求項１２に記載の半導体モジュールの製造方法において、
    前記（ｈ）工程の後、平面視において、前記絶縁層は、第１方向に延在する第１辺、前記第１辺の反対側の第２辺、前記第１方向に交差する第２方向に延在する第３辺と前記第３辺の反対側の第４辺とを有しており、かつ、平面視において、前記熱伝達材料層は、前記第１方向に延在する第５辺、前記第５辺の反対側の第６辺、前記第２方向に延在する第７辺と前記第７辺の反対側の第８辺とを有しており、さらに、平面視において、前記熱伝達材料層の前記第５辺は、前記絶縁層の前記第１辺と前記絶縁層の前記第２辺との間に位置し、前記熱伝達材料層の前記第６辺は、前記絶縁層の前記第２辺と前記熱伝達材料層の前記第５辺との間に位置し、前記熱伝達材料層の前記第７辺は、前記絶縁層の前記第３辺と前記絶縁層の前記第４辺との間に位置し、前記熱伝達材料層の前記第８辺は、前記絶縁層の前記第４辺と前記熱伝達材料層の前記第７辺との間に位置している、半導体モジュールの製造方法。
  15. 第１パワートランジスタを内蔵し、前記第１パワートランジスタに電気的に接続する第１端子を備えた第１面と、前記第１パワートランジスタに電気的に接続する第２端子が形成された前記第１面の反対側の第２面と、を有する第１半導体チップと、
    第２パワートランジスタを内蔵し、前記第２パワートランジスタに電気的に接続する第３端子を備えた第１面と、前記第２パワートランジスタに電気的に接続する第４端子が形成された前記第１面の反対側の第２面と、を有する第２半導体チップと、
    第１面とその反対側の第２面を有する第１チップ搭載部であって、前記第１チップ搭載部の前記第１面と前記第１半導体チップの前記第２面とが向かい合うように、導電性の第１接合材を介して前記第１半導体チップが搭載された前記第１チップ搭載部と、
    第１面とその反対側の第２面を有する第２チップ搭載部であって、前記第２チップ搭載部の前記第１面と前記第２半導体チップの前記第２面とが向かい合うように、導電性の第２接合材を介して前記第２半導体チップが搭載された前記第２チップ搭載部と、
    前記第１チップ搭載部と前記第２チップ搭載部の周囲に配置された複数のリードと、
    前記第１半導体チップの前記第１端子と前記第２チップ搭載部とを電気的に接続する第１導電性部材と、
    前記第２半導体チップの前記第３端子と前記複数のリードのうちの何れかのリードとを電気的に接続する第２導電性部材と、
    第１面と前記第１面の反対側の第２面とを有する封止体であって、前記第１半導体チップと、前記第２半導体チップと、前記第１チップ搭載部の一部と、前記第２チップ搭載部の一部と、前記第１導電性部材と、前記第２導電性部材と、前記複数のリードそれぞれの一部とを、前記封止体の前記第２面から前記第１チップ搭載部の前記第２面と前記第２チップ搭載部の前記第２面のそれぞれが露出するように封止する前記封止体と、
    前記封止体の前記第２面に前記第１チップ搭載部の前記第２面と前記第２チップ搭載部の前記第２面とを覆うように接合された絶縁層と、
    前記絶縁層と積層されて接合された熱伝達材料層と、
    を有し、
    平面視において、前記熱伝達材料層の領域は、前記絶縁層の領域に包含されている、半導体モジュール。
  16. 請求項１５に記載の半導体モジュールにおいて、
    透過平面視において、前記第１半導体チップと前記第２半導体チップのそれぞれは、前記熱伝達材料層の領域の内側に配置されている、半導体モジュール。
  17. 請求項１５に記載の半導体モジュールにおいて、
    前記第１半導体チップと前記第２半導体チップとを制御する制御チップをさらに備え、
    透過平面視において、前記制御チップは、前記絶縁層の領域と前記熱伝達材料層の領域とに配置されている、半導体モジュール。
  18. 請求項１５に記載の半導体モジュールにおいて、
    平面視において、前記絶縁層は、第１方向に延在する第１辺、前記第１辺の反対側の第２辺、前記第１方向に交差する第２方向に延在する第３辺と前記第３辺の反対側の第４辺とを有しており、
    平面視において、前記熱伝達材料層は、前記第１方向に延在する第５辺、前記第５辺の反対側の第６辺、前記第２方向に延在する第７辺と前記第７辺の反対側の第８辺とを有しており、
    平面視において、前記熱伝達材料層の前記第５辺は、前記絶縁層の前記第１辺と前記絶縁層の前記第２辺との間に位置し、前記熱伝達材料層の前記第６辺は、前記絶縁層の前記第２辺と前記熱伝達材料層の前記第５辺との間に位置し、前記熱伝達材料層の前記第７辺は、前記絶縁層の前記第３辺と前記絶縁層の前記第４辺との間に位置し、前記熱伝達材料層の前記第８辺は、前記絶縁層の前記第４辺と前記熱伝達材料層の前記第７辺との間に位置している、半導体モジュール。
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CN201810200233.4A CN109216299B (zh) 2017-06-30 2018-03-12 半导体模块的制造方法及半导体模块
US15/969,897 US10566258B2 (en) 2017-06-30 2018-05-03 Method of packaging power semiconductor module including power transistors
US16/736,052 US11037847B2 (en) 2017-06-30 2020-01-07 Method of manufacturing semiconductor module and semiconductor module

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2020241238A1 (ja) * 2019-05-27 2020-12-03
WO2020241239A1 (ja) * 2019-05-29 2020-12-03 ローム株式会社 半導体装置
US11587861B2 (en) * 2020-03-30 2023-02-21 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method thereof

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112204739B (zh) * 2018-06-20 2024-03-15 罗姆股份有限公司 半导体器件
JP7005469B2 (ja) * 2018-11-07 2022-02-04 三菱電機株式会社 半導体装置
JP7459465B2 (ja) * 2019-08-28 2024-04-02 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP7196815B2 (ja) * 2019-10-23 2022-12-27 三菱電機株式会社 半導体モジュール及び電力変換装置
JP7268637B2 (ja) * 2020-05-11 2023-05-08 三菱電機株式会社 半導体パッケージ
TWI764256B (zh) * 2020-08-28 2022-05-11 朋程科技股份有限公司 智慧功率模組封裝結構
DE102021105264B4 (de) 2021-03-04 2024-05-29 Infineon Technologies Ag Leistungselektronikmodul und Verfahren zur Herstellung eines Leistungselektronikmoduls
TWI755338B (zh) * 2021-06-21 2022-02-11 立錡科技股份有限公司 智能電源模組
GB2614724B (en) * 2022-01-13 2024-05-08 Mtal Gmbh Semiconductor module
TWI832395B (zh) * 2022-08-25 2024-02-11 聚積科技股份有限公司 組裝型發光二極體顯示裝置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3740116B2 (ja) * 2002-11-11 2006-02-01 三菱電機株式会社 モールド樹脂封止型パワー半導体装置及びその製造方法
JP2005109100A (ja) 2003-09-30 2005-04-21 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP5272191B2 (ja) * 2007-08-31 2013-08-28 三菱電機株式会社 半導体装置および半導体装置の製造方法
KR101524545B1 (ko) * 2008-02-28 2015-06-01 페어차일드코리아반도체 주식회사 전력 소자 패키지 및 그 제조 방법
KR101524544B1 (ko) * 2008-03-28 2015-06-02 페어차일드코리아반도체 주식회사 펠티어 효과를 이용한 열전기 모듈을 포함하는 전력 소자패키지 및 그 제조 방법
JP5936310B2 (ja) 2011-03-17 2016-06-22 三菱電機株式会社 パワー半導体モジュール及びその取り付け構造
JP6633861B2 (ja) * 2015-07-31 2020-01-22 ルネサスエレクトロニクス株式会社 半導体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2020241238A1 (ja) * 2019-05-27 2020-12-03
WO2020241238A1 (ja) * 2019-05-27 2020-12-03 ローム株式会社 半導体装置
JP7391957B2 (ja) 2019-05-27 2023-12-05 ローム株式会社 半導体装置
WO2020241239A1 (ja) * 2019-05-29 2020-12-03 ローム株式会社 半導体装置
US11587861B2 (en) * 2020-03-30 2023-02-21 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method thereof

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US20190006258A1 (en) 2019-01-03
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