JP2019012767A - 半導体モジュールの製造方法および半導体モジュール - Google Patents
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- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
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- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/45124—Aluminium (Al) as principal constituent
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- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48095—Kinked
- H01L2224/48096—Kinked the kinked part being in proximity to the bonding area on the semiconductor or solid-state body
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48101—Connecting bonding areas at the same height, e.g. horizontal bond
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48105—Connecting bonding areas at different heights
- H01L2224/48108—Connecting bonding areas at different heights the connector not being orthogonal to a side surface of the semiconductor or solid-state body, e.g. fanned-out connectors, radial layout
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
- H01L2224/48139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous wire daisy chain
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
- H01L2224/48175—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
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- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/4901—Structure
- H01L2224/4903—Connectors having different sizes, e.g. different diameters
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/49105—Connecting at different heights
- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49112—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting a common bonding area on the semiconductor or solid-state body to different bonding areas outside the body, e.g. diverging wires
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/495—Material
- H01L2224/49505—Connectors having different materials
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
- H01L23/293—Organic, e.g. plastic
- H01L23/296—Organo-silicon compounds
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
- H01L23/49582—Metallic layers on lead frames
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Abstract
【課題】半導体モジュールの信頼性を向上させる。
【解決手段】半導体モジュールSAの組立ての樹脂モールド工程では、IGBTチップ10と、ダイオードチップと、制御チップと、チップ搭載部TAB1〜4のそれぞれの一部とを、封止体MRの裏面BS6からチップ搭載部TAB1〜4のそれぞれの裏面が露出するように樹脂モールドを行う。上記樹脂モールド後、封止体MRの裏面BS6にチップ搭載部TAB1〜4のそれぞれの裏面(露出部)を覆うように、絶縁層70を貼り、その後、絶縁層70にTIM層80を貼り付ける。ここで、平面視におけるTIM層80の領域は、絶縁層70の領域に包含されている。
【選択図】図3
【解決手段】半導体モジュールSAの組立ての樹脂モールド工程では、IGBTチップ10と、ダイオードチップと、制御チップと、チップ搭載部TAB1〜4のそれぞれの一部とを、封止体MRの裏面BS6からチップ搭載部TAB1〜4のそれぞれの裏面が露出するように樹脂モールドを行う。上記樹脂モールド後、封止体MRの裏面BS6にチップ搭載部TAB1〜4のそれぞれの裏面(露出部)を覆うように、絶縁層70を貼り、その後、絶縁層70にTIM層80を貼り付ける。ここで、平面視におけるTIM層80の領域は、絶縁層70の領域に包含されている。
【選択図】図3
Description
本発明は、例えば、パワー半導体モジュール(IPM(Intelligent Power Module) 、電子装置など)の製造方法とその構造に関する。
特開2012−195492号公報(特許文献1)には、MOSFET(Metal Oxide Semiconductor Field Effect Transistor) を有するパワー半導体モジュールとその取り付け構造に関する技術が記載されている。このパワー半導体モジュールは、パワー半導体素子が搭載された第1金属基板と、パワー半導体素子が搭載されていない第2金属基板と、を備えており、上記第1金属基板のパワー半導体素子搭載面とは反対側の裏面を、樹脂パッケージ外に露出させ放熱面を形成した構造となっている。
特開2005−109100号公報(特許文献2)には、パワーチップを備えた半導体装置とその製造技術が記載されている。具体的に、上記特許文献2に記載された半導体装置の組立てでは、金属箔が取り付けられた樹脂シートを樹脂封止用金型の内部底面に配置して樹脂モールドを行う技術が開示されている。
パワー系の半導体モジュールにおいて、半導体チップが搭載されるチップ搭載部が封止体から露出しないフルモールドタイプの構造では、チップ搭載部から封止体の外部への放熱性が悪い。そこで、本発明者は、複数の半導体チップがそれぞれ搭載される複数のチップ搭載部を備えた半導体モジュールにおいて、複数のチップ搭載部の一部を封止体の外部に露出させる構造を検討した。
本発明者が検討したところ、複数のチップ搭載部の一部を封止体の外部に露出させる構造の半導体モジュールでは、この半導体モジュールを放熱板に実装すると、複数のチップ搭載部の一部が放熱板を介してショートする可能性があり、半導体モジュールの信頼性を考慮した場合、改善すべき事項があることを本発明者は見出した。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体モジュールの製造方法は、第1半導体チップと第2半導体チップと第1チップ搭載部の一部と第2チップ搭載部の一部とを、封止体の第2面から上記第1チップ搭載部の第2面と上記第2チップ搭載部の第2面のそれぞれが露出するように封止する。上記封止後、上記封止体の上記第2面に上記第1チップ搭載部の上記第2面と上記第2チップ搭載部の上記第2面とを覆うように、絶縁層を貼り、その後、上記絶縁層に熱伝達材料層を貼る。ここで、平面視において、上記熱伝達材料層の領域は、上記絶縁層の領域に包含されている。
また、一実施の形態による他の半導体モジュールの製造方法は、第1半導体チップと第2半導体チップと第1チップ搭載部の一部と第2チップ搭載部の一部とを、封止体の第2面から上記第1チップ搭載部の第2面と上記第2チップ搭載部の第2面のそれぞれが露出するように封止する。上記封止後、絶縁層と熱伝達材料層とを接合して形成されたシート構造体の上記絶縁層が、上記封止体の上記第2面に上記第1チップ搭載部の上記第2面と上記第2チップ搭載部の上記第2面とを覆うように、上記シート構造体を貼る。ここで、平面視において、上記シート構造体における上記熱伝達材料層の領域は、上記絶縁層の領域に包含されている。
また、一実施の形態による半導体モジュールは、第1面と第2面とを有し、かつ第1半導体チップと、第2半導体チップと、第1チップ搭載部の一部と、第2チップ搭載部の一部とを、上記第2面から上記第1チップ搭載部の第2面と上記第2チップ搭載部の第2面のそれぞれが露出するように封止する封止体を有している。さらに、上記封止体の上記第2面に上記第1チップ搭載部の上記第2面と上記第2チップ搭載部の上記第2面とを覆うように接合された絶縁層と、上記絶縁層と積層されて接合された熱伝達材料層とを有している。そして、平面視において、上記熱伝達材料層の領域は、上記絶縁層の領域に包含されている。
上記一実施の形態によれば、半導体モジュールの信頼性を向上させることができる。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など(個数、数値、量、範囲などを含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
また、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、以下の実施の形態において、構成要素等について、「Aを有する」、「Aを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
<用語の説明>
本明細書において、「半導体モジュール」とは、半導体部品(半導体チップ)と、この半導体部品と電気的に接続された外部接続端子とを備える構造体であり、かつ、半導体部品が封止体で覆われている構造体を意味する。特に、「半導体モジュール」は、外部接続端子によって、外部装置と電気的に接続可能に構成されている。
本明細書において、「半導体モジュール」とは、半導体部品(半導体チップ)と、この半導体部品と電気的に接続された外部接続端子とを備える構造体であり、かつ、半導体部品が封止体で覆われている構造体を意味する。特に、「半導体モジュール」は、外部接続端子によって、外部装置と電気的に接続可能に構成されている。
また、本明細書において、「パワートランジスタ」とは、複数の単位トランジスタ(セルトランジスタ)を並列接続することによって(例えば、数千個から数万個の単位トランジスタを並列接続する)、単位トランジスタの許容電流よりも大きな電流においても、単位トランジスタの機能を実現する単位トランジスタの集合体を意味する。例えば、単位トランジスタがスイッチング素子として機能する場合、「パワートランジスタ」は、単位トランジスタの許容電流よりも大きな電流にも適用可能なスイッチング素子となる。スイッチング素子を構成する「パワートランジスタ」として、IGBT(Insulated Gate BipolarTransistor) と、パワーMOSFETとが例示できる。本明細書において、「パワートランジスタ」という用語は、例えば、「パワーMOSFET」と「IGBT」の両方を包含する上位概念を示す語句として使用している。
(実施の形態1)
<半導体モジュールの構造>
図1は実施の形態1の半導体モジュールの構造を示す平面図、図2は図1の半導体モジュールの構造を示す裏面図、図3は図2のA−A線に沿って切断した構造を示す断面図、図4は図2のB−B線に沿って切断した構造を示す断面図、図5は図1の半導体モジュールの内部構造を示す透過平面図である。
<半導体モジュールの構造>
図1は実施の形態1の半導体モジュールの構造を示す平面図、図2は図1の半導体モジュールの構造を示す裏面図、図3は図2のA−A線に沿って切断した構造を示す断面図、図4は図2のB−B線に沿って切断した構造を示す断面図、図5は図1の半導体モジュールの内部構造を示す透過平面図である。
図1〜図5に示す本実施の形態1の半導体モジュールは、例えば、エアコンなどに使用される3相誘導モータの駆動回路に使用されるものである。具体的に、この駆動回路には、インバータ回路が含まれ、このインバータ回路は直流電力を交流電力に変換する機能を有する回路である。
本実施の形態1では、半導体モジュールに内蔵されるパワートランジスタが、IGBTの場合であり、半導体モジュールに複数のIGBTチップが組み込まれている場合を説明する。なお、3相インバータ回路を構成するIGBTが形成された複数の半導体チップを区別する必要がないときには、本明細書では、単に「IGBTチップ10」と呼び、同様に、3相インバータ回路を構成するダイオードが形成された複数の半導体チップを区別する必要がないときには、本明細書では、単に「ダイオードチップ20」と呼ぶ。
本実施の形態1の半導体モジュールSAの概略構成について説明すると、図3〜図5に示すように、それぞれパワートランジスタを内蔵する複数のIGBTチップ10と、それぞれダイオードを有する複数のダイオードチップ20と、複数のIGBTチップ10それぞれの動作を制御する制御チップ30と、が組み込まれている。そして、第1半導体チップおよび第2半導体チップを含む複数のIGBTチップ10と、複数のダイオードチップ20とは、チップ搭載部TAB1〜4の何れかにそれぞれ導電性の接合材60を介して搭載され、一方、制御チップ30は、チップ搭載部TAB5に非導電性の接合材65を介して搭載されている。
また、図5に示すように、制御チップ30とIGBTチップ10とは、金ワイヤ40によって電気的に接続され、IGBTチップ10とダイオードチップ20とは、金ワイヤ40よりも線径が大きなアルミニウムワイヤ50によって電気的に接続されている。ここで、金ワイヤ40とは、金(Au)を主成分とする導電性部材であり、一方、アルミニウムワイヤ50とは、アルミニウム(Al)を主成分とする導電性部材である。
また、チップ搭載部TAB1〜5の周囲には、複数のリードLD1およびリードLD2が設けられている。複数のリードLD1は、チップ搭載部TAB5の周囲に配置され、一方、複数のリードLD2は、チップ搭載部TAB1〜4の周囲に配置されている。そして、制御チップ30と複数のリードLD1とは、それぞれ金ワイヤ40によって電気的に接続されており、一方、ダイオードチップ20と複数のリードLD2とは、それぞれアルミニウムワイヤ50によって電気的に接続されている。なお、複数のリードLD2には、チップ搭載部TAB2と一体に繋がっているものと、チップ搭載部TABとは別体でリード単独のものとが存在している。具体的には、チップ搭載部TAB1に搭載されたIGBTチップ10は、何れかのチップ搭載部TABと、ダイオードチップ20およびアルミニウムワイヤ50とを介して電気的に接続されている。一方、チップ搭載部TAB2〜4のそれぞれに搭載されたIGBTチップ10は、何れかの単独のリードLD2と、ダイオードチップ20およびアルミニウムワイヤ50とを介して電気的に接続されている。
また、複数のIGBTチップ10、複数のダイオードチップ20、制御チップ30、チップ搭載部TAB1〜4のそれぞれの一部、チップ搭載部TAB5、複数の金ワイヤ40、複数のアルミニウムワイヤ50、複数のリードLD1の一部(インナ部)および複数のリードLD2の一部(インナ部)は、樹脂からなる封止体MRによって封止されている。なお、封止体MRは、表面(第3主面)FS6と、表面FS6の反対側の裏面(第3裏面)BS6と、表面FS6と裏面BS6との間に位置する図4に示す側面SS1とを有している。
そして、図1、図2、図4および図5に示すように、複数のリードLD1のアウタ部であるアウタリード1aは、封止体MRのチップ搭載部TAB5に近い側の側面SS1からそれぞれ露出している。一方、複数のリードLD2のアウタ部であるアウタリード2aは、封止体MRのチップ搭載部TAB1〜4に近い側の側面SS1からそれぞれ露出している。また、図4に示すように、複数のアウタリード1a、2aは、それぞれ封止体MRの表面FS6の方向に向けて折り曲げられている。
また、封止体MRにおいて、その裏面BS6から、チップ搭載部TAB1〜4のそれぞれの裏面が露出している。ただし、チップ搭載部TAB5の裏面BS5は、封止体MRの裏面BS6には露出していない。すなわち、チップ搭載部TAB5のみ封止体MRの内部に埋め込まれている。
本実施の形態1の半導体モジュールSAでは、図2〜図4に示すように、封止体MRの裏面BS6に絶縁層70が接合されている(貼り付けられている)。詳細には、封止体MRの裏面BS6に、この裏面BS6に露出するチップ搭載部TAB1〜4のそれぞれの裏面(露出部)を覆うように絶縁層70が接合されている(貼り付けられている)。さらに、絶縁層70と積層されて接合された(貼り付けられた)薄膜状のTIM(Thermal Interface Material、熱伝達材料、熱界面材料)層80を有している。
そして、図2に示すように、半導体モジュールSAの平面視(裏面視)において、TIM層80の領域は、絶縁層70の領域に包含されている。すなわち、平面視の大きさがTIM層80より絶縁層70の方が大きく、四角形のTIM層80の4辺それぞれにおいて、絶縁層70が迫り出した構造となっている。絶縁層70とTIM層80の大きさ・位置の関係は、図示しないが、TIM層80の領域の縁が絶縁層70の領域の縁に接している場合も存在するが、後で説明する図50に示す沿面距離L2を確保する上では、図2に示すような絶縁層70とTIM層80の大きさ・位置関係が好ましい。具体的には、平面視において、絶縁層70は、第1方向(x方向)に延在する第1辺71、第1辺71の反対側の第2辺72、第1方向(x方向)に交差する第2方向(y方向)に延在する第3辺73および第3辺73の反対側の第4辺74を有している。また、TIM層80は、第1方向(x方向)に延在する第5辺81、第5辺81の反対側の第6辺82、第2方向(y方向)に延在する第7辺83および第7辺83の反対側の第8辺84を有している。そして、平面視において、TIM層80の第5辺81は、絶縁層70の第1辺71と絶縁層70の第2辺72との間に位置し、TIM層80の第6辺82は、絶縁層70の第2辺72とTIM層80の第5辺81との間に位置している。さらに、TIM層80の第7辺83は、絶縁層70の第3辺73と絶縁層70の第4辺74との間に位置し、TIM層80の第8辺84は、絶縁層70の第4辺74とTIM層80の第7辺83との間に位置しており、絶縁層70とTIM層80は上述の大きさ・位置関係であることが好ましい。
なお、本実施の形態1の半導体モジュールSAは、その組立てにおいて、樹脂モールディングによって封止体MRが形成された後に、絶縁層70とTIM層80とが貼り付けられたものである。
ここで、TIM層80と絶縁層70とリードフレーム(後述する図19参照)90について説明する。まず、TIM層80は、伝熱機能を有した薄膜層である。そして、TIM層80を介してその上下に配置される部材の熱膨張係数差によって発生する応力を緩和する。言い換えると、TIM層80は、その上下に配置される部材の熱変形に柔軟に追従するものである。さらに、上記上下に配置される部材の接合面の凹凸を吸収する機能も備えている。TIM層80は、例えば、カーボン粒子を含有する樹脂シート材、金属やセラミックを含有するシリコーン樹脂層もしくは放熱性グリス層などである。また、TIM層80の厚さは、例えば、0.15〜0.5mmである。さらに、TIM層80の熱伝導率は、例えば、40〜90W/mkである。
また、絶縁層70は、例えば、セラミックや絶縁性の樹脂材料からなる絶縁性樹脂シートであり、その厚さは、例えば、85μmもしくは210μmである。厚さが85μmの絶縁層70の場合、その熱伝導率は、例えば、3W/mkである。さらに、厚さが210μmの絶縁層70の場合、その熱伝導率は、例えば、11W/mkである。
また、リードフレーム90は、例えば銅系合金や鉄系合金などからなる板材であり、その厚さは、例えば、0.5mmである。その場合、チップ搭載部(第1チップ搭載部)TAB1およびチップ搭載部(第2チップ搭載部)TAB2を含むチップ搭載部TAB1〜5およびリードLD1、LD2の厚さも0.5mmとなる。したがって、チップ搭載部TAB1〜5のそれぞれの厚さは、絶縁層70やTIM層80のそれぞれの厚さ以上である。
次に、図5を用いて本実施の形態1の半導体モジュールSAの封止体MRを透過して見える構造について説明する。ここでは、3相インバータ回路を実現する半導体モジュールSAの透過構造について説明する。
半導体モジュールSAは、x方向に並ぶように、チップ搭載部TAB1〜TAB4が配列されており、これらのチップ搭載部TAB1〜TAB4の上側(y方向側)にチップ搭載部TAB5が配置されている。そして、チップ搭載部TAB1には、U相に対応したハイサイドIGBTが形成された半導体チップCHP1(IGBTチップ10、HU)と、V相に対応したハイサイドIGBTが形成された半導体チップCHP1(IGBTチップ10、HV)と、W相に対応したハイサイドIGBTが形成された半導体チップCHP1(IGBTチップ10、HW)とが搭載されている。また、チップ搭載部TAB1には、それぞれダイオードが形成された半導体チップCHP2(ダイオードチップ20、HU)、CHP2(ダイオードチップ20、HV)、CHP2(ダイオードチップ20、HW)も搭載されている。
同様に、チップ搭載部TAB2には、U相に対応したローサイドIGBTが形成された半導体チップCHP1(IGBTチップ10、LU)と、ダイオードが形成された半導体チップCHP2(ダイオードチップ20、LU)が搭載されている。また、チップ搭載部TAB3には、V相に対応したローサイドIGBTが形成された半導体チップCHP1(IGBTチップ10、LV)と、ダイオードが形成された半導体チップCHP2(ダイオードチップ20、LV)が搭載されている。さらに、チップ搭載部TAB4には、W相に対応したローサイドIGBTが形成された半導体チップCHP1(IGBTチップ10、LW)と、ダイオードが形成された半導体チップCHP2(ダイオードチップ20、LW)が搭載されている。
一方、導電部材(吊りリード)HLに接続されたチップ搭載部TAB5には、3相インバータ回路のゲート制御回路がまとめて形成された半導体チップCHP3(制御チップ30)が搭載されている。
この場合、半導体チップCHP3(制御チップ30)と6つのIGBTチップ10とは、それぞれワイヤW(金ワイヤ40)で電気的に接続されている。このとき、半導体チップCHP3は、6つのIGBTチップ10が配列されたx方向の中心に配置されている。言い換えると、封止体MRの長辺(図5に示すx方向に沿って延びる辺)に沿って配置された6つのIGBTチップ10のうち、向かって左から3番目に配置されたIGBTチップ10と向かって左から4番目に配置されたIGBTチップ10との間を通過するy方向に沿った仮想線(図示せず)上に、半導体チップCHP3(制御チップ30)は配置されている。この結果、x方向に並ぶように配置された6つのIGBTチップ10のそれぞれと、x方向の中央部に配置された1つの半導体チップCHP3(制御チップ30)とが、金ワイヤ40を介してそれぞれ電気的に接続されている。このように配置することで、制御チップ30からそれぞれのIGBTチップ10までのゲート配線長をほぼ等距離にすることができ、半導体モジュール100の信頼性向上につながる。
また、半導体チップCHP3(制御チップ30)は、封止体MRの一方の側面SS1に配置された複数のリードLD1と、それぞれ金ワイヤW(金ワイヤ40)を介して電気的に接続されている。また、6つのIGBTチップ10のそれぞれと、6つのダイオードチップ20のそれぞれとが、金ワイヤ40より線径が大きなアルミニウムワイヤ50を介して電気的に接続されている。さらに、6つのダイオードチップ20のそれぞれと、封止体MRの他方の側面SS1に配置された複数のリードLD2とが、アルミニウムワイヤ50を介して電気的に接続されている。
なお、半導体チップCHP3(制御チップ30)が搭載されたチップ搭載部TAB5は、2本の吊りリードHLによって支持されている。
次に、図6〜図9を用いて、本発明者が比較検討を行った半導体モジュールを取り上げて本発明の課題の詳細について説明する。図6は本発明者が比較検討した半導体モジュールの構造を示す平面図、図7は図6の半導体モジュールの構造を示す裏面図、図8は図6のA−A線に沿って切断した構造を示す断面図、図9は図6のB−B線に沿って切断した構造を示す断面図である。
本発明者は、図6〜図9に示すフルモールドタイプの半導体モジュール100について検討を行った。フルモールドタイプの半導体モジュール100は、組み込まれる半導体チップやチップ搭載部および複数のワイヤ、さらにリードのアウタ部以外の部分(インナ部)が、封止体MRによって覆われる構造のものである。すなわち、チップ搭載部TABが周囲全て樹脂によって覆われた構造の半導体モジュール100である。
上記半導体モジュール100において、IGBTやMOSFETなどのパワー系のトランジスタを内蔵した半導体チップ(IGBTチップ10)が組み込まれていると、これらの半導体チップが発熱源となる。その際、図6〜図9に示すようなフルモールドタイプの半導体モジュール100では、半導体チップを搭載したチップ搭載部TABが、封止体MRから露出しないように樹脂で覆われているため、チップ搭載部TABからパッケージ(封止体MR)の外部への放熱性が悪い。
このような構造では、チップ搭載部TABの熱容量を大きくすることで、放熱性を改善することが考えられるが、パッケージ(封止体MR)の外部への放熱性が悪いと、半導体チップを大きくせざるを得ない。その結果、半導体モジュール100を小型化することができず、低コスト化もできない。
そこで、本発明者は、放熱性を向上させるために複数の半導体チップがそれぞれ搭載される複数のチップ搭載部TABのそれぞれの裏面を、パッケージ(封止体MR)の外部へ露出させる構造を検討した。
しかしながら、チップ搭載部TABの裏面を封止体MRの裏面に露出させる半導体モジュールを放熱板(ヒートシンク)に実装する場合、封止体MRの裏面側を放熱板に取り付ける実装構造となる。したがって、封止体MRの裏面に露出した複数のチップ搭載部TABのそれぞれの一部が、互いに放熱板を介して、ショートする可能性や、露出したチップ搭載部TABの一部と放熱板との絶縁耐圧距離が確保できない可能性があることが本発明者の検討により分かった。
次に、本実施の形態1の半導体モジュールSAの詳細について説明する。
まず、本実施の形態1の半導体モジュールSAにおける3相インバータ回路の構成例について説明する。図10は図1の半導体モジュールにおけるインバータ回路および3相誘導モータを含むモータ回路の構成を示す回路図である。
図10において、モータ回路は、3相誘導モータMTおよびインバータ回路INVを有している。3相誘導モータMTは、位相の異なる3相の電圧により駆動するように構成されている。具体的に、3相誘導モータMTでは、位相が120度ずれたU相、V相、W相と呼ばれる3相交流を利用して導体であるロータRTの回りに回転磁界を発生させる。この場合、ロータRTの回りを磁界が回転することになる。このことは、導体であるロータRTを横切る磁束が変化することを意味する。この結果、導体であるロータRTに電磁誘導が生じて、ロータRTに誘導電流が流れる。そして、回転磁界中で誘導電流が流れるということは、フレミングの左手の法則によって、ロータRTに力が加わることを意味し、この力によって、ロータRTが回転することになる。このように3相誘導モータMTでは、3相交流を利用することにより、ロータRTを回転させることができることがわかる。つまり、3相誘導モータMTでは、3相交流が必要となる。そこで、モータ回路では、直流から交流を作り出すインバータ回路INVを利用することにより、誘導モータに交流電力を供給している。そして、本実施の形態1では、1つのインバータ回路INVにて3種類(U相、V相、W相)の交流電力を生成し、3相誘導モータに供給している。
以下に、このインバータ回路INVの構成例について説明する。図10に示すように、例えば、本実施の形態1におけるインバータ回路INVには、3相に対応してIGBTQ1とダイオードFWDが設けられている。すなわち、本実施の形態1におけるインバータ回路INVでは、例えば、図10に示すようなIGBTQ1とダイオードFWDを逆並列接続した構成により、インバータ回路INVの構成要素となるスイッチング素子を実現している。
具体的には、第1レグLG1の上アームおよび下アーム、第2レグLG2の上アームおよび下アーム、第3レグLG3の上アームおよび下アームのそれぞれは、IGBTQ1とダイオードFWDを逆並列接続した構成要素から構成されることになる。
言い換えれば、本実施の形態1におけるインバータ回路INVでは、正電位端子PTと3相誘導モータMTの各相(U相、V相、W相)との間にIGBTQ1とダイオードFWDが逆並列に接続されており、かつ、3相誘導モータMTの各相と負電位端子NTとの間にもIGBTQ1とダイオードFWDが逆並列に接続されている。すなわち、単相ごとに2つのIGBTQ1と2つのダイオードFWDが設けられている。この結果、本実施の形態1におけるインバータ回路INVは、合計6つのIGBTQ1と6つのダイオードFWDを有している。そして、個々のIGBTQ1のゲート電極には、ゲート制御回路GCCが接続されており、このゲート制御回路GCCによって、IGBTQ1のスイッチング動作が制御されるようになっている。このように構成されたインバータ回路INVにおいて、ゲート制御回路GCCでIGBTQ1のスイッチング動作を制御することにより、直流電力を3相交流電力に変換して、この3相交流電力を3相誘導モータMTに供給するようになっている。
次に、ダイオードの必要性について説明する。
上述したように、本実施の形態1におけるインバータ回路INVには、スイッチング素子として、IGBTQ1が使用されているが、このIGBTQ1と逆並列接続するようにダイオードFWDが設けられている。単に、スイッチング素子によってスイッチ機能を実現する観点から、スイッチング素子としてのIGBTQ1は必要であるが、ダイオードFWDを設ける必要性はないものと考えられる。この点に関し、インバータ回路INVに接続される負荷にインダクタンスが含まれている場合には、ダイオードFWDを設ける必要があるのである。以下に、この理由について説明する。
ダイオードFWDは、負荷がインダクタンスを含まない純抵抗である場合、還流するエネルギーがないため不要である。しかし、負荷にモータのようなインダクタンスを含む回路が接続されている場合、オンしているスイッチとは逆方向に負荷電流が流れるモードがある。すなわち、負荷にインダクタンスが含まれている場合、負荷のインダクタンスからインバータ回路INVへエネルギーが戻ることがある(電流が逆流することがある)。
このとき、IGBTQ1単体では、この還流電流を流し得る機能をもたないので、IGBTQ1と逆並列にダイオードFWDを接続する必要がある。すなわち、インバータ回路INVにおいて、モータ制御のように負荷にインダクタンスを含む場合、IGBTQ1をターンオフしたとき、インダクタンスに蓄えられたエネルギー(1/2LI2 )を必ず放出しなければならない。ところが、IGBTQ1単体では、インダクタンスに蓄えられたエネルギーを開放するための還流電流を流すことができない。そこで、このインダクタンスに蓄えられた電気エネルギーを還流するため、IGBTQ1と逆並列にダイオードFWDを接続する。つまり、ダイオードFWDは、インダクタンスに蓄えられた電気エネルギーを開放するために還流電流を流すという機能を有している。以上のことから、インダクタンスを含む負荷に接続されるインバータ回路においては、スイッチング素子であるIGBTQ1と逆並列にダイオードFWDを設ける必要性があることがわかる。このダイオードFWDは、フリーホイールダイオードと呼ばれる。
次に、IGBTの構造について説明する。
図11は図1の半導体モジュールSAにおいてIGBTが形成された半導体チップの外形形状を示す平面図である。
本実施の形態1におけるインバータ回路INVを構成するIGBTQ1とダイオードFWDの構造について図面を参照しながら説明する。本実施の形態1におけるインバータ回路INVには、IGBTQ1が含まれ、かつ、ダイオードFWDが含まれる。
図11では、半導体チップCHP1の主面(表面)が示されている。図11に示すように、本実施の形態1における半導体チップCHP1の平面形状は、例えば、正方形形状をしている。そして、正方形形状をした半導体チップCHP1の表面には、エミッタ電極パッドEPとゲート電極パッドGPとが形成されている。一方、図11には図示されていないが、半導体チップCHP1の表面とは反対側の裏面には、コレクタ電極が形成されている。
次に、IGBTのデバイス構造について説明する。
図12は図11のIGBTのデバイス構造を示す断面図である。
図12において、IGBTQ1は、半導体チップの裏面に形成されたコレクタ電極CEを有し、このコレクタ電極CE上にp+ 型半導体領域PR1が形成されている。p+ 型半導体領域PR1上にはn+ 型半導体領域NR1が形成され、このn+ 型半導体領域NR1上にn- 型半導体領域NR2が形成されている。そして、n- 型半導体領域NR2上にはp型半導体領域PR2が形成され、このp型半導体領域PR2を貫通し、n- 型半導体領域NR2に達するトレンチTRが形成されている。さらに、トレンチTRに整合してエミッタ領域となるn+ 型半導体領域ERが形成されている。トレンチTRの内部には、例えば、酸化シリコン膜よりなるゲート絶縁膜GOXが形成され、このゲート絶縁膜GOXを介してゲート電極GEが形成されている。このゲート電極GEは、例えば、ポリシリコン膜から形成され、トレンチTRを埋め込むように形成されている。また、図12においては、トレンチゲート構造を示したが、それに限定されることはなく、例えば、図示していないが、シリコン基板上に形成されるプレーナゲート構造を用いたIGBTでもよい。
このように構成されたIGBTQ1において、ゲート電極GEは、図11に示すゲート電極パッドGPを介してゲート端子GTと接続されている。同様に、エミッタ領域となるn+ 型半導体領域ERは、エミッタ電極EE(エミッタ電極パッドEP)を介して、エミッタ端子ETと電気的に接続されている。コレクタ領域となるp+ 型半導体領域PR1は、半導体チップの裏面に形成されているコレクタ電極CEと電気的に接続されている。
このように構成されているIGBTQ1は、パワーMOSFETの高速スイッチング特性および電圧駆動特性と、バイポーラトランジスタの低オン電圧特性とを兼ね備えている。
なお、n+ 型半導体領域NR1は、バッファ層と呼ばれる。このn+ 型半導体領域NR1は、IGBTQ1がターンオフしているときに、p型半導体領域PR2からn- 型半導体領域NR2内に成長する空乏層が、n- 型半導体領域NR2の下層に形成されているp+ 型半導体領域PR1に接触してしまうパンチスルー現象を防止するために設けられている。また、p+ 型半導体領域PR1からn- 型半導体領域NR2へのホール注入量の制限などの目的のために、n+ 型半導体領域NR1が設けられている。
次に、IGBTの動作について説明する。
まず、IGBTQ1がターンオンする動作について説明する。図12において、ゲート電極GEと、エミッタ領域となるn+ 型半導体領域ERの間に充分な正の電圧を印加することにより、トレンチゲート構造をしたMOSFETがターンオンする。この場合、コレクタ領域を構成するp+ 型半導体領域PR1とn- 型半導体領域NR2の間が順バイアスされ、p+ 型半導体領域PR1からn- 型半導体領域NR2へ正孔注入が起こる。続いて、注入された正孔のプラス電荷と同じだけの電子がn- 型半導体領域NR2に集まる。これにより、n- 型半導体領域NR2の抵抗低下が起こり(伝導度変調)、IGBTQ1はオン状態となる。
オン電圧には、p+ 型半導体領域PR1とn- 型半導体領域NR2との接合電圧が加わるが、n- 型半導体領域NR2の抵抗値が伝導度変調により1桁以上低下するため、オン抵抗の大半を占めるような高耐圧では、パワーMOSFETよりもIGBTQ1の方が低オン電圧となる。したがって、IGBTQ1は、高耐圧化に有効なデバイスであることがわかる。すなわち、パワーMOSFETでは、高耐圧化を図るためにドリフト層となるエピタキシャル層の厚さを厚くする必要があるが、この場合、オン抵抗も上昇することになる。これに対し、IGBTQ1においては、高耐圧化を図るために、n- 型半導体領域NR2の厚さを厚くしても、IGBTQ1のオン動作時には伝導度変調が生じる。このため、パワーMOSFETよりもオン抵抗を低くすることができるのである。つまり、IGBTQ1によれば、パワーMOSFETと比較して、高耐圧化を図る場合であっても、低オン抵抗なデバイスを実現することができるのである。
続いて、IGBTQ1がターンオフする動作について説明する。ゲート電極GEと、エミッタ領域となるn+ 型半導体領域ERの間の電圧を低下させると、トレンチゲート構造をしたMOSFETがターンオフする。この場合、p+ 型半導体領域PR1からn- 型半導体領域NR2への正孔注入が停止し、すでに注入された正孔も寿命がつきて減少する。残留している正孔は、エミッタ電極EE側へ直接流出して(テイル電流)、流出が完了した時点でIGBTQ1はオフ状態となる。このようにしてIGBTQ1をオン/オフ動作させることができる。
次に、ダイオードの構造について説明する。
図13は図1の半導体モジュールにおいてダイオードが形成された半導体チップの外形形状を示す平面図である。
図13では、半導体チップCHP2の主面(表面)が示されている。図13に示すように、本実施の形態1における半導体チップCHP2の平面形状は、正方形形状をしている。そして、正方形形状をした半導体チップCHP2の表面には、アノード電極パッドADPが形成されている。一方、図示はしないが、半導体チップCHP2の表面とは反対側の裏面全体にわたって、カソード電極パッドが形成されている。
続いて、ダイオードFWDのデバイス構造について説明する。図14は図13のダイオードFWDのデバイス構造を示す断面図である。図14において、半導体チップの裏面には、カソード電極CDEが形成されており、このカソード電極CDE上にn+ 型半導体領域NR3が形成されている。そして、n+ 型半導体領域NR3上にn-型半導体領域NR4が形成されており、n- 型半導体領域NR4上に、p型半導体領域PR3が形成されている。p型半導体領域PR3とp- 型半導体領域PR4上には、アノード電極ADE(アノード電極パッドADP)が形成されている。アノード電極ADEは、例えば、アルミニウム−シリコンから構成されている。
次に、ダイオードの動作について説明する。
このように構成されたダイオードFWDによれば、アノード電極ADEに正電圧を印加し、カソード電極CDEに負電圧を印加すると、n- 型半導体領域NR4とp型半導体領域PR3の間のpn接合が順バイアスされ電流が流れる。一方、アノード電極ADEに負電圧を印加し、カソード電極CDEに正電圧を印加すると、n- 型半導体領域NR4とp型半導体領域PR3の間のpn接合が逆バイアスされ電流が流れない。このようにして、整流機能を有するダイオードFWDを動作させることができる。
次に、ゲート制御回路の構成について説明する。
図15は図1の半導体モジュールにおけるゲート制御回路の回路ブロック構成を示す図である。図15では、3相誘導モータMTを駆動するインバータ回路INVの3相のうちの1相を例に挙げて、この1相を制御するゲート制御回路GCCの構成について説明する。図15において、高圧電源(600V)と電気的に接続される端子VCCと、グランドと電気的に接続される端子COMとの間に、例えば、インバータ回路INVの1相分を構成するハイサイドIGBT(HQ1)とローサイドIGBT(LQ1)とが直列接続されている。そして、ハイサイドIGBT(HQ1)とローサイドIGBT(LQ1)との間の中間ノードが端子Vsを介して3相誘導モータMTと電気的に接続されている。
ここで、ゲート制御回路GCCは、ハイサイドIGBT(HQ1)のオン/オフ動作とローサイドIGBT(LQ1)のオン/オフ動作を制御するように構成されている。例えば、ゲート制御回路GCCは、ハイサイドIGBT(HQ1)のゲート電極に印加するゲート電圧を制御することにより、ハイサイドIGBT(HQ1)のオン/オフ動作を実現し、かつ、ローサイドIGBT(LQ1)のゲート電極に印加するゲート電圧を制御することにより、ローサイドIGBT(LQ1)のオン/オフ動作を実現する。
具体的に、ゲート制御回路GCCは、低圧電源と電気的に接続される端子VDDおよびグランドと電気的に接続される端子Vssと接続されている。そして、ゲート制御回路GCCは、インバータ回路INVの端子HINおよび端子LINから入力される入力信号を処理する入力信号処理回路ISCと、レベルシフト回路LSCと、ローサイド駆動回路LDCと、ハイサイド駆動回路HDCとを有している。
そして、ローサイド駆動回路LDCは、入力信号処理回路ISCから出力される処理信号に基づいて、ローサイドIGBT(LQ1)のゲート電極に印加するゲート電圧を制御する。例えば、ローサイド駆動回路LDCは、端子VssからGND電位(グランド電位)を入力し、このGND電位を基準に生成されたゲート電圧をローサイドIGBT(LQ1)のゲート電極に供給する。ここで、ゲート電極に供給されるゲート電圧が、GND電位に対してしきい値電圧以上の場合、ローサイドIGBT(LQ1)はオンする一方、ゲート電極に供給されるゲート電圧が、GND電位に対してしきい値電圧未満の場合、ローサイドIGBT(LQ1)はオフする。このようにして、ローサイドIGBT(LQ1)のオン/オフ動作がローサイド駆動回路LDCによって制御されることになる。
一方、ハイサイド駆動回路HDCは、入力信号処理回路ISCの処理信号をレベルシフト回路LSCに入力した後、このレベルシフト回路LSCからの出力信号に基づいて、ハイサイドIGBT(HQ1)のゲート電極に印加するゲート電極を制御する。例えば、ハイサイド駆動回路HDCは、端子Vsから基準となる基準電位を入力する。すなわち、ハイサイド駆動回路HDCでも、ハイサイドIGBT(HQ1)のゲート電極に印加するゲート電圧を生成する必要があるが、このゲート電圧を生成する際には、基準電位が必要となる。この点に関し、例えば、ローサイド駆動回路LDCで使用している端子Vssから入力されるGND電位を、ハイサイド駆動回路HDCで使用することが考えられるが、ハイサイド駆動回路HDCでは、端子Vssから入力されるGND電位を基準電位として使用することはできないのである。つまり、図15において、ローサイドIGBT(LQ1)は、ローサイドIGBT(LQ1)のエミッタ電位に対して、しきい値以上のゲート電圧を印加することにより、ローサイドIGBT(LQ1)をオンさせることができる。このため、ローサイドIGBT(LQ1)のゲート電圧は、ローサイドIGBT(LQ1)のエミッタ電位を基準に生成される。この時、ローサイドIGBT(LQ1)のエミッタ電位は、GND電位と同電位であることから、ローサイドIGBT(LQ1)のゲート電圧は、端子Vssから入力されるGND電位を基準電圧として生成することができる。
これに対し、図15に示すように、ハイサイドIGBT(HQ1)でも、ハイサイドIGBT(HQ1)のエミッタ電位を基準電位に使用することになるが、このハイサイドIGBT(HQ1)のエミッタ電位は、GND電位から電源電位の間で変動することになる。つまり、ローサイドIGBT(LQ1)がオンしている場合には、ハイサイドIGBT(HQ1)のエミッタ電位は、GND電位と同電位となる。これに対し、ハイサイドIGBT(HQ1)がオンしている場合には、ハイサイドIGBT(HQ1)のエミッタ電位は、電源電位と同電位となる。このことは、ハイサイドIGBT(HQ1)をオンさせるためには、電源電位を基準としてゲート電圧を生成する必要があることを意味し、したがって、端子Vssから入力されるGND電位を基準にして、ハイサイドIGBT(HQ1)のゲート電極に印加するゲート電圧を生成することはできないのである。
このことから、ハイサイド駆動回路HDCでは、ハイサイドIGBT(HQ1)のエミッタ電位を端子Vsから入力して、この端子Vsから入力した電位を基準にして、ハイサイドIGBT(HQ1)のゲート電極に印加するゲート電圧を生成している。したがって、端子Vsから入力する電位は、電源電位まで変動することになることから、この端子Vsから入力する電位を基準として生成されるハイサイドIGBT(HQ1)のゲート電圧は、電源電位よりも高い電位が必要とされる。このことから、ハイサイド駆動回路HDCでは、例えば、端子VBをインバータ回路INVの外部に位置する低圧電源LPS(15V)と接続し、この端子VBから入力される電位と、上述した端子Vsから入力される電位とを使用することにより、電源電位よりも高いゲート電圧を生成している。このゲート電圧は、ハイサイド駆動回路HDCからハイサイドIGBT(HQ1)のゲート電極に供給される。以上のようにして、ゲート電極に供給されるゲート電圧が、基準電位に対してしきい値電圧以上の場合、ハイサイドIGBT(HQ1)はオンする一方、ゲート電極に供給されるゲート電圧が、基準電位に対してしきい値電圧未満の場合、ハイサイドIGBT(HQ1)はオフする。このようにして、ハイサイドIGBT(HQ1)のオン/オフ動作がハイサイド駆動回路HDCによって制御されることになる。
次に、ゲート制御回路を具現化する半導体チップの構成について説明する。
上述したゲート制御回路GCCは、例えば、集積回路を形成した半導体チップにより実現することができるが、ゲート制御回路GCCを具現化した半導体チップには、以下に示す特徴点がある。すなわち、ゲート制御回路GCCの構成要素である入力信号処理回路ISCやレベルシフト回路LSCやローサイド駆動回路LDCは、端子Vssから供給されるGND電位を基準にして回路設計されるため、半導体基板に作り込むことができる。これに対し、ハイサイド駆動回路HDCは、端子Vsから供給される電源電位まで変動する電位を基準にして回路設計がされることから、半導体基板(端子Vss)とは分離して形成する必要がある。具体的に、ハイサイド駆動回路HDCは、高耐圧のフローティング構造が採用されて、ローサイド駆動回路LDCから独立した「浮島構造」が使用されている。そして、この「浮島構造」は、ローサイド駆動回路LDCとの信号のやり取りに制限があり、レベルシフト回路LSCを通じてパルス信号だけしか受け渡しができない。このことから、ハイサイド駆動回路HDCに必要とされるパッドは、「浮島構造」に形成する必要がある。以上のようにして、ゲート制御回路GCCを形成した半導体チップには、「浮島構造」が形成されている。
次に、本実施の形態1の半導体モジュールSAの回路ブロック構成について説明する。図16は図1の半導体モジュールにおける回路ブロック構成を示す図であり、図10に示すインバータ回路INVを実現する回路ブロック構成である。図16において、本実施の形態1における半導体モジュールSAは、6個のIGBTと6個のダイオードとゲート制御回路GCCを有しているとともに、25個の外部端子を備えている。番号1と番号13〜17と番号25の端子は、ノンコネクトの端子NCである。また、番号2〜4の端子は、ゲート制御回路GCCと接続された端子VB1〜VB3であり、番号5〜7の端子は、ゲート制御回路GCCに入力信号を入力する端子HIN1〜HIN3である。さらに、番号8の端子は、ゲート制御回路GCCに低圧電源を供給する端子VDDであり、番号9の端子は、ゲート制御回路GCCにグランド電位を供給する端子Vssである。また、番号10〜12の端子は、ゲート制御回路GCCに入力信号を入力する端子LIN1〜LIN3である。一方、番号18の端子は、グランド電位と接続される端子NW(端子COM)であり、番号19の端子も、グランド電位と接続される端子NV(端子COM)であり、番号20の端子も、グランド電位と接続される端子NU(端子COM)である。また、番号21の端子は、3相モータのW相と接続される端子W(端子Vs3)であり、番号22の端子は、3相モータのV相と接続される端子V(端子Vs2)であり、番号23の端子は、3相モータのU相と接続される端子U(端子Vs1)である。さらに、番号24の端子は、高圧電源と接続される端子P(端子VCC)である。
図17は、図16に示すゲート制御回路GCCの内部ブロック構成を示す図である。図17に示すように、ゲート制御回路GCCは、図15に示す単位ブロック構成がU相とV相とW相の各相に対応して設けられている。このとき、図17においては、図15に示す単位ブロック構成に示される符号の末尾に「1」が付されたものがU相に対応し、図15に示す単位ブロック構成に示される符号の末尾に「2」が付されたものがV相に対応し、図15に示す単位ブロック構成に示される符号の末尾に「3」が付されたものがW相に対応している。
次に、本実施の形態1の半導体モジュールSAのゲート制御回路を具現化する半導体チップの構成について説明する。
図18は図17に示すゲート制御回路GCCを具現化する半導体チップCHP3の構成を示す模式図である。図18に示すように、半導体チップCHP3には、U相に対応したハイサイド駆動回路HDC1が形成された「浮島構造」と、V相に対応したハイサイド駆動回路HDC2が形成された「浮島構造」と、W相に対応したハイサイド駆動回路HDC2が形成された「浮島構造」が形成されている。このとき、本実施の形態1における半導体チップCHP3では、3つの「浮島構造」は、y方向に並ぶようにレイアウト配置されている。そして、「浮島構造」以外の領域に、ローサイド駆動回路LDC1〜3と、レベルシフト回路LSC1〜3と、入力信号処理回路ISC1〜3が形成されている。
このように構成された本実施の形態1における半導体チップCHP3によれば、3相インバータ回路を構成するゲート制御回路GCCを1つの半導体チップCHP3にまとめることができるため、3相インバータ回路を構成する半導体モジュールSAの製造コストを削減することができる利点を得ることができる。さらに、チップ間の性能ばらつきを考慮する必要がなくなるため、本実施の形態1における半導体チップCHP3を使用することにより、ゲート制御回路GCCによるIGBTのコントロール性の向上を図ることができる。
<半導体モジュールの製造方法>
1.リードフレーム準備
図19は図1に示す半導体モジュールの組立てに用いられるリードフレームの構造を示す平面図、図20は図19のA−A線に沿って切断した構造を示す断面図、図21は図19のB−B線に沿って切断した構造を示す断面図である。
1.リードフレーム準備
図19は図1に示す半導体モジュールの組立てに用いられるリードフレームの構造を示す平面図、図20は図19のA−A線に沿って切断した構造を示す断面図、図21は図19のB−B線に沿って切断した構造を示す断面図である。
まず、図19に示すようなリードフレーム90を準備する。リードフレーム全体には、図1に示す1つの半導体モジュールSAを形成可能な製品形成領域90aが複数個形成されているが、本実施の形態1では代表として1つの製品形成領域90aのみを取り上げて説明する。この製品形成領域90aには、チップ搭載部TAB1〜5と、チップ搭載部TAB5の周囲に配置された複数のリードLD1と、チップ搭載部TAB1〜4の近傍に配置された複数のリードLD2と、チップ搭載部TAB5を支持する2本の吊りリードHLとが設けられている。そして、複数のリードLD1、LD2および2本の吊りリードHLは、枠部90bに繋がっている。
なお、チップ搭載部TAB1〜4は、図20に示すように、それぞれに半導体チップが搭載される面である表面(第1主面)FS3やFS4、およびそれらの反対側の面である裏面(第2主面)BS3やBS4などを有している。また、チップ搭載部TAB1〜4は、それぞれ同じ高さである。一方、図21に示すように、チップ搭載部TAB5は、半導体チップが搭載される面である表面(第3主面)FS5、およびその反対側の面である裏面(第4主面)BS5を有している。なお、図20、図21に示すように、チップ搭載部TAB5は、チップ搭載部TAB1〜4とは異なる高さである。具体的には、チップ搭載部TAB5は、チップ搭載部TAB1〜4より高い位置に配置されている。
ここで、リードフレーム90は、例えば、銅(Cu)を主成分とする基材によって形成され、図19に示すリードパターンは、エッチング加工またはプレス加工などによって形成されたものである。
2.ダイボンディング
図22は図1に示す半導体モジュールの組立てにおいてIGBTチップとダイオードチップのダイボンディング完了時の構造を示す平面図、図23は図22のA−A線に沿って切断した構造を示す断面図、図24は図22のB−B線に沿って切断した構造を示す断面図、図25は図1に示す半導体モジュールの組立てにおいて制御チップのダイボンディング完了時の構造を示す平面図である。
図22は図1に示す半導体モジュールの組立てにおいてIGBTチップとダイオードチップのダイボンディング完了時の構造を示す平面図、図23は図22のA−A線に沿って切断した構造を示す断面図、図24は図22のB−B線に沿って切断した構造を示す断面図、図25は図1に示す半導体モジュールの組立てにおいて制御チップのダイボンディング完了時の構造を示す平面図である。
まず、図11に示すようなIGBTチップ10、図13に示すようなダイオードチップ20、図18に示すような制御チップ30を準備する。なお、例えば、チップ搭載部TAB1上に搭載される第1半導体チップは、IGBTチップ10である。そして、このIGBTチップ10は、パワートランジスタを内蔵しており、図3に示す表面(第1面)FS1にパワートランジスタのエミッタ電極(第1電極)に電気的に接続するエミッタ端子(第1端子)EPが形成されている。さらに、表面FS1には、パワートランジスタのゲート電極に電気的に接続されるゲート端子GPが形成されている。一方、図示はしていないが、表面FS1の反対側に位置する裏面(第2面)BS1には、コレクタ端子(第2端子)が形成されている。コレクタ端子は、パワートランジスタのコレクタ電極(第2電極)に電気的に接続されている。
また、例えば、チップ搭載部TAB2上に搭載される第2半導体チップも、同様にIGBTチップ10である。そして、このIGBTチップ(第2半導体チップ)10も、パワートランジスタを内蔵しており、表面(第1面)FS2にパワートランジスタのエミッタ電極(第3電極)に電気的に接続するエミッタ端子(第3端子)EPが形成されている。さらに、表面FS2には、パワートランジスタのゲート電極に電気的に接続されるゲート端子GPが形成されている。一方、同様に図示はしていないが、表面FS2の反対側に位置する裏面(第2面)BS2には、コレクタ端子(第4端子)が形成されている。コレクタ端子はパワートランジスタのコレクタ電極(第4電極)に電気的に接続されている。
また、ダイオードチップ20は、図13に示すように、その表面に、アノード端子ADPが形成されている。一方、図示はしていないが、表面の反対側に位置する裏面には、カソード端子が形成されている。
そして、図22に示すリードフレーム90を準備した後、ダイボンディングを行う。本実施の形態1では、各半導体チップを固着するダイボンド材(図3に示す導電性の接合材60)として、例えば、銀ペーストなどを用いる。
まず、図22〜図24に示すように、リードフレーム90のチップ搭載部TAB1に3つのIGBTチップ10を上記導電性の接合材60を介して搭載し、さらに、チップ搭載部TAB2〜4のそれぞれに、同様に、それぞれ導電性の接合材60を介してIGBTチップ10を1つずつ搭載する。
次に、同様に、チップ搭載部TAB1に3つのダイオードチップ20を導電性の接合材60を介して搭載し、さらに、チップ搭載部TAB2〜4のそれぞれに導電性の接合材60を介してダイオードチップ20を1つずつ搭載する。
IGBTチップ10およびダイオードチップ20を搭載した後、図25に示すように、リードフレーム90のチップ搭載部TAB5に制御チップ30を搭載する。なお、制御チップ30は、図4に示す非導電性の接合材65を介してチップ搭載部TAB5に搭載する。
また、IGBTチップ10、ダイオードチップ20および制御チップ30は、例えば、それぞれ熱と荷重を印加してダイボンディングする。
3.ワイヤボンディング
図26は図1に示す半導体モジュールの組立てにおいてアルミニウムワイヤのワイヤボンディング完了時の構造を示す平面図、図27は図1に示す半導体モジュールの組立てにおいて金ワイヤのワイヤボンディング完了時の構造を示す平面図である。
図26は図1に示す半導体モジュールの組立てにおいてアルミニウムワイヤのワイヤボンディング完了時の構造を示す平面図、図27は図1に示す半導体モジュールの組立てにおいて金ワイヤのワイヤボンディング完了時の構造を示す平面図である。
ダイボンディング後、図26および図27に示すようにワイヤボンディングを行う。まず、図26に示すように、アルミニウムワイヤ50を用いてIGBTチップ10とダイオードチップ20とを電気的に接続し、さらにアルミニウムワイヤ50を介してチップ搭載部に繋がるリードLD2(図26中、下辺側に配置されるリードLD2のインナ部)と電気的に接続する。あるいはアルミニウムワイヤ50を用いてIGBTチップ10とダイオードチップ20とを電気的に接続し、さらにアルミニウムワイヤ50を介してチップ搭載部には繋がらない単独のリードLD2のインナ部と電気的に接続する。なお、アルミニウムワイヤ50とは、アルミニウム(Al)を主成分とする導電性部材である。
アルミニウムワイヤ50を用いたIGBTチップ10とダイオードチップ20とリードLD2とのボンディングを終了した後、図27に示すように、アルミニウムワイヤ50より線径が小さい(細い)金ワイヤ40を用いたワイヤボンディングを行う。まず、金ワイヤ40を用いて、IGBTチップ10のそれぞれと制御チップ30とを電気的に接続する。さらに、同じく金ワイヤ40を用いて、制御チップ30とリードLD1(図27中、上辺側に配置されるリードLD1のインナ部)とを電気的に接続する。なお、金ワイヤ40とは、金(Au)を主成分とする導電性部材である。
4.樹脂封止(樹脂モールド)
図28は図1に示す半導体モジュールの組立てにおいてワイヤボンディング済みのリードフレームをモールド金型のキャビティ内に配置した構造を図22のA−A線に沿って切断した構造を示す断面図である。また、図29は図1に示す半導体モジュールの組立てにおいてワイヤボンディング済みのリードフレームをモールド金型のキャビティ内に配置した構造を図22のB−B線に沿って切断した構造を示す断面図、図30は図28に示す構造においてキャビティ内に樹脂を注入し始めた状態を示す断面図である。さらに、図31は図29に示す構造においてキャビティ内に樹脂を注入し始めた状態を示す断面図、図32は図28に示す構造においてキャビティ内への樹脂の注入を完了した状態を示す断面図、図33は図29に示す構造においてキャビティ内への樹脂の注入を完了した状態を示す断面図である。また、図34はモールドを完了したリードフレームをモールド金型から取り出した構造を示す平面図、図35は図34のA−A線に沿って切断した構造を示す断面図、図36は図34のB−B線に沿って切断した構造を示す断面図である。
図28は図1に示す半導体モジュールの組立てにおいてワイヤボンディング済みのリードフレームをモールド金型のキャビティ内に配置した構造を図22のA−A線に沿って切断した構造を示す断面図である。また、図29は図1に示す半導体モジュールの組立てにおいてワイヤボンディング済みのリードフレームをモールド金型のキャビティ内に配置した構造を図22のB−B線に沿って切断した構造を示す断面図、図30は図28に示す構造においてキャビティ内に樹脂を注入し始めた状態を示す断面図である。さらに、図31は図29に示す構造においてキャビティ内に樹脂を注入し始めた状態を示す断面図、図32は図28に示す構造においてキャビティ内への樹脂の注入を完了した状態を示す断面図、図33は図29に示す構造においてキャビティ内への樹脂の注入を完了した状態を示す断面図である。また、図34はモールドを完了したリードフレームをモールド金型から取り出した構造を示す平面図、図35は図34のA−A線に沿って切断した構造を示す断面図、図36は図34のB−B線に沿って切断した構造を示す断面図である。
ワイヤボンディング後、樹脂封止を行う。ここでは、複数のIGBTチップ10と、複数のダイオードチップ20と、制御チップ30と、複数のチップ搭載部TAB1〜4の一部と、チップ搭載部TAB5と、複数の金ワイヤ40と、複数のアルミニウムワイヤ50と、複数のリードLD1のインナ部と、複数のリードLD2のインナ部とを封止体MRによって覆う。その際、表面(第1面)FS6とその反対側の裏面(第2面)BS6とを有する封止体MRの裏面BS6から複数のチップ搭載部TAB1〜4のそれぞれの裏面(第2面)が露出するように、図30に示す封止樹脂120を用いて封止する(封止体MRを形成する)。
まず、図28に示すように、複数の製品形成領域90a(図19参照)を有するリードフレーム90を、上金型110aと下金型110bとからなるモールド金型110の下金型110bのキャビティ110cに収納する。
収納後、上金型110aと下金型110bとを閉じて、図29に示すように、上金型110aと下金型110bとでリードフレーム90を挟み込む。この時、図28および図29に示すように、チップ搭載部TAB1〜4のそれぞれの裏面(裏面BS3や裏面BS4など)を下金型110bのキャビティ110cの底面110dに密着させる。一方、チップ搭載部TAB5は、図29に示すように、キャビティ110cの底面110dから浮いた(離れた)状態となっている。
このように、チップ搭載部TAB1〜4のそれぞれの裏面を下金型110bのキャビティ110cの底面110dに密着させた状態で、図30に示すように、モールド金型110のゲート110e(図28参照)から封止樹脂120を注入する。図30および図31に示すように、キャビティ110cにおいてベントホール110fに向けた封止樹脂120の充填が始まっても、チップ搭載部TAB1〜4のそれぞれの裏面が下金型110bのキャビティ110cの底面110dに密着しているため、チップ搭載部TAB1〜4とキャビティ110cの底面110dとの間に封止樹脂120は回り込まない。
この状態で、図32および図33に示すように、封止樹脂120のキャビティ110cへの充填を完了する。なお、封止樹脂120は、例えばエポキシ系樹脂などの熱可塑性樹脂である。
ここで、例えば絶縁層70とTIM層80とを封止体MRから露出したチップ搭載部TAB1〜4のそれぞれの裏面に貼り付けた状態で樹脂モールドを行うと、モールド金型110の熱により、絶縁層70およびTIM層80が劣化し、所望の品質の半導体モジュールSAを組立てることができなくなる。
そこで、本実施の形態1の半導体モジュールSAの組立てでは、封止体MRを形成する樹脂モールドを行う際に、絶縁層70とTIM層80をモールド金型110に配置しないで樹脂モールドを行っている。すなわち、本実施の形態1の半導体モジュールSAの組立てでは、絶縁層70とTIM層80は、樹脂モールド完了後に封止体MRの裏面BS6に貼り付ける(接合する)。このように、樹脂モールド完了後に封止体MRの裏面BS6に絶縁層70とTIM層80を貼り付けることにより、モールド金型110の熱による絶縁層70およびTIM層80の劣化を防止することができ、半導体モジュールSAの組立てにおいて、所望の品質を得ることができる。
モールド完了後、図34に示すように、図33のモールド金型110からリードフレーム90を取り出す。リードフレーム90の製品形成領域90a(図19参照)には封止体MRが形成されている。そして、図35および図36に示すように、封止体MRの裏面BS6には、チップ搭載部TAB1〜4の裏面(裏面BS3や裏面BS3など)が露出した構造となっている。
5.メッキ形成
図37は図1に示す半導体モジュールの組立てにおいてメッキ形成後の構造を示す平面図、図38は図37のA−A線に沿って切断した構造を示す断面図、図39は図37のB−B線に沿って切断した構造を示す断面図である。
図37は図1に示す半導体モジュールの組立てにおいてメッキ形成後の構造を示す平面図、図38は図37のA−A線に沿って切断した構造を示す断面図、図39は図37のB−B線に沿って切断した構造を示す断面図である。
樹脂封止後、メッキ形成を行う。
メッキ形成工程では、図37に示すように、封止体MRから露出する各リードのアウタリード(外部端子)1a、2aや枠部90b、さらには図38および図39に示すように、同じく封止体MRの裏面BS6(第2面)から露出するチップ搭載部TAB1〜4の裏面BS3、4(第2面)を含むそれぞれの裏面に、外装メッキとして、金属膜であるメッキ膜130を形成する。
6.リード切断・成形
図40は図1に示す半導体モジュールの組立てにおいてリード切断・成形後の構造を示す平面図、図41は図40の半導体モジュールの構造を示す裏面図、図42は図40のA−A線に沿って切断した構造を示す断面図、図43は図40のB−B線に沿って切断した構造を示す断面図である。
図40は図1に示す半導体モジュールの組立てにおいてリード切断・成形後の構造を示す平面図、図41は図40の半導体モジュールの構造を示す裏面図、図42は図40のA−A線に沿って切断した構造を示す断面図、図43は図40のB−B線に沿って切断した構造を示す断面図である。
メッキ形成後、リード切断・成形を行う。
リード切断・成形工程では、図40、図41に示すように、図19に示すリードフレーム90の枠部90bから図1に示す半導体モジュールSAを切り離して個片化(切断)するとともに、図42、図43に示すように、各アウタリード(外部端子)1a、2aを曲げ成形する。この時、各アウタリード1a、2aは、チップ搭載部TAB1〜4の露出側と反対側(封止体MRの表面FS6側)に向けて曲げ成形される。
7.絶縁層・TIM層貼り付け
図44は図1に示す半導体モジュールの組立てにおいて絶縁層およびTIM層貼り付け後の構造を示す裏面図、図45は図44のA−A線に沿って切断した構造を示す断面図、図46は図44のB−B線に沿って切断した構造を示す断面図である。
図44は図1に示す半導体モジュールの組立てにおいて絶縁層およびTIM層貼り付け後の構造を示す裏面図、図45は図44のA−A線に沿って切断した構造を示す断面図、図46は図44のB−B線に沿って切断した構造を示す断面図である。
リード切断・成形後、絶縁層・TIM層貼り付けを行う。
上記リード切断・成形後、まず、封止体MRの裏面(第2面)BS6に、チップ搭載部TAB1の裏面(第2面)BS3とチップ搭載部TAB2の裏面(第2面)BS4とを含むチップ搭載部1〜4の各裏面を覆うように、絶縁層70を貼る。絶縁層70は、例えば、セラミックや絶縁性の樹脂材料からなる絶縁性樹脂シートであり、熱圧着で封止体MRの裏面BS6に貼り付ける。
ここで、絶縁層70は、チップ搭載部TAB1の裏面BS3と、チップ搭載部TAB2の裏面BS4と、封止体MRの裏面BS6と、それぞれ向かい合う表面(第1面)70aおよび表面70aの反対側の裏面(第2面)70bを有している。したがって、ここでは、絶縁層70の表面70aを、封止体MRの裏面BS6に、この裏面BS6に露出しているチップ搭載部TAB1〜4の各裏面を覆うように貼り付ける。
絶縁層70を封止体MRに貼り付けた後、絶縁層70にTIM層(熱伝達材料層)80を貼り付ける。言い換えると、TIM層80を絶縁層70と積層させて接合する。なお、TIM層80は、例えば、カーボン粒子を含有する樹脂シート材、金属やセラミックを含有するシリコーン樹脂層もしくは放熱性グリス層などである。
また、図44に示すように、平面視(裏面視)において、TIM層80の領域は、絶縁層70の領域に包含されている。すなわち、平面視でのTIM層80の大きさは、絶縁層70の大きさより小さく、TIM層80の端部(外周部)は、絶縁層70の外周部より内側に入り込んだ位置にある。言い換えると、四角形のTIM層80の4辺それぞれにおいて、絶縁層70が迫り出した構造となっている。その結果、絶縁層70によって、TIM層80と(電位を有する)露出したチップ搭載部TAB1〜4との絶縁耐圧を確保することができる(詳細は、後述する図50で説明する)。
また、図45、図46に示すように、第1半導体チップと前記第2半導体チップである複数のIGBTチップ10や複数のダイオードチップ20のそれぞれは、TIM層80の領域の内側に位置している。
さらに、図44に示す平面視において、封止体MRは、それぞれに図45に示す封止体MRの表面(第1面)FS6から裏面(第2面)BS6に貫通する貫通孔(第1貫通孔)MR1および貫通孔(第2貫通孔)MR2を有している。貫通孔MR1と貫通孔MR2は、封止体MRの長方形の裏面(第2面)BS6の対向する2つの短辺それぞれの中央部に位置している。そして、半導体モジュールSAの組立てでは、絶縁層70およびTIM層80が、貫通孔MR1と貫通孔MR2との間に位置するように絶縁層70とTIM層80を貼り付ける(接合する)。
なお、本実施の形態1の半導体モジュールSAの組立てでは、樹脂モールドによって封止体MRを形成した後、かつ絶縁層70を封止体MRに貼り付ける前に、封止体MRから露出する複数のリードそれぞれのアウタリード(一部)1a、2aを切断・成形することが好ましい。すなわち、樹脂モールドによって封止体MRを形成した後、さらに各アウタリード1a、2aを切断・成形した後に、封止体MRに絶縁層70とTIM層80を貼り付けることが好ましい。
このように各アウタリード1a、2aの切断・成形後に、封止体MRに絶縁層70とTIM層80を貼り付ける組立てとすることにより、出荷後に客先(ユーザー)で絶縁層70とTIM層80を貼ることも可能になる。これにより、半導体モジュールSAの組立て手順のバリエーションを増やすことができる。
ただし、絶縁層70とTIM層80の貼り付けは、樹脂モールド後であれば、どのタイミングでもよく、例えば、メッキ形成工程などの後であってもよい。
以上により、図1に示す半導体モジュールSAの組立てを完了する。
次に、本実施の形態1の半導体モジュールSAの実装構造について説明する。図47は図44に示す半導体モジュールを放熱板に実装した構造を図44のA−A線に沿って切断した構造を示す断面図、図48は図44に示す半導体モジュールを放熱板に実装した構造を図44のB−B線に沿って切断した構造を示す断面図である。また、図49は本発明者が比較検討した半導体モジュールの構造を示す部分断面図、図50は本実施の形態1の半導体モジュールの構造を示す部分断面図である。
図47に示すように、半導体モジュールSAは、複数のパワートランジスタを有しているため、その動作時の発熱が大きい。したがって、図47に示すように、PCB( Printed Circuit Board)基板160などの実装基板に半導体モジュールSAを装着した際には、半導体モジュールSAに放熱板140を取り付ける。言い換えれば、半導体モジュールSAを放熱板140に実装する。その際、図47、図48に示すように、図44の貫通孔MR1と貫通孔MR2のそれぞれにネジ部材150を装着し、ネジ部材150によって封止体MRと放熱板140とを接合する。すなわち、ネジ部材150による締結で半導体モジュールSAの封止体MRを放熱板140に取り付ける。
これにより、チップ搭載部TAB1〜4の何れかの露出部分と放熱板140との距離が近すぎると、半導体モジュールSAと放熱板140との絶縁耐圧を確保することができない。図49に示す本願発明者が比較検討を行った構造であり、封止体MRの裏面BS6に貼り付けられた絶縁層70とTIM層80の大きさがほぼ等しい場合である。図49に示す構造において、例えば、チップ搭載部TABのエッジ部と放熱板140との沿面距離L1は短い。
一方、図50に示す本実施の形態1の半導体モジュールSAの構造では、絶縁層70がチップ搭載部TAB1(ここではチップ搭載部TAB1のみを図示しているが、チップ搭載部TAB1〜4)を覆うように封止体MRの裏面BS6に貼り付けられているとともに、絶縁層70の大きさよりTIM層80の大きさが小さい(絶縁層70の大きさ>TIM層80の大きさ)。これにより、チップ搭載部TAB1のエッジ部と放熱板140との沿面距離L2は、図49の構造の沿面距離L1に比べて遥かに長い(L2>L1)。
すなわち、絶縁層70の大きさ>TIM層80の大きさとし、かつ、平面視で、四角形のTIM層80の全ての辺から絶縁層70が迫り出すように絶縁層70とTIM層80を貼り付けることにより、チップ搭載部TAB1のエッジ部と放熱板140との沿面距離L2を長くすることができ、半導体モジュールSAと放熱板140との絶縁耐圧量を増加させることができる。その結果、半導体モジュールSAの絶縁耐圧を確保することができる。
次に、本実施の形態1の半導体モジュールSAにおけるモジュールサイズと絶縁層とTIM層の大きさの関係について具体例を説明する。図51は本実施の形態1の半導体モジュールの裏面側の構造においてチップ搭載部の露出部の各部寸法の一例を示す裏面図、図
52は本実施の形態1の半導体モジュールの裏面側の構造を示す裏面図である。
52は本実施の形態1の半導体モジュールの裏面側の構造を示す裏面図である。
図51に示す半導体モジュールSAは、その裏面視における各寸法の一例を示したものであり、封止体MRの裏面BS6の平面視の大きさは、例えば、横の長さP=38.0mm、縦の長さQ=24.0mmである。また、封止体MRにおける貫通孔MR1から貫通孔MR2までの距離は、例えば、T=31.8mmである。さらに、チップ搭載部TAB1〜4全体の露出部の大きさは、例えば、S=29.9mm、R=10.4mmである。ただし、これらの寸法は、一例であり、上述の数値に限定されないことは言うまでもない。
図52は、図51の裏面構造に対する絶縁層70とTIM層80のそれぞれの大きさと貼り付け位置を示している。図52に示すように、本実施の形態1の半導体モジュールSAでは、絶縁層70の大きさを、絶縁層70の大きさ≧チップ搭載部TAB1〜4の露出部の大きさとする。すなわち、絶縁層70は、チップ搭載部TAB1〜4の露出部の大きさと同サイズ、もしくはチップ搭載部TAB1〜4の露出部の大きさより大きい。
絶縁層70の大きさを、絶縁層70の大きさ≧チップ搭載部TAB1〜4の露出部の大きさとすることにより、絶縁層70の貼り付け時の位置ずれを考慮した大きさとすることができる(位置ずれに対するマージンを大きくすることができる)。
また、絶縁層70の大きさは、絶縁層70の大きさ>TIM層80の大きさとなっている。これにより、図50の構造に示すように、半導体モジュールSAを放熱板140に実装した際のチップ搭載部TAB1のエッジ部と放熱板140との沿面距離L2を長くすることができ、絶縁耐圧を確保することができる。
次に、本実施の形態1の変形例の半導体モジュールSAによる絶縁層70とTIM層80のそれぞれの最小の大きさについて説明する。
図53は本実施の形態1の変形例の半導体モジュールの裏面側の構造においてチップ搭載部の露出構造を示す裏面図、図54は本実施の形態1の変形例の半導体モジュールの裏面側の構造を示す裏面図である。
半導体モジュールSAにおける絶縁層70は、絶縁が目的であるため、少なくともチップ搭載部TAB1〜4の露出部(図53に示す領域U1)を覆うことが必要となる。すなわち、絶縁層70の最小サイズは、チップ搭載部TAB1〜4の露出部(領域U1)のサイズと同じである(絶縁層70の最小寸法=チップ搭載部の露出部の寸法)。したがって、図54に示すように、少なくとも図53の領域U1に対応した領域に絶縁層70を貼り付ける。
一方、TIM層80は、放熱が目的である。これにより、TIM層80の最小サイズは、少なくとも発熱体(例えば、IGBTチップ10)の領域を覆うことである。すなわち、TIM層80の最小サイズは、図53に示す領域V1のサイズと同じである(TIM層80の最小寸法=チップ全体の領域の寸法)。したがって、図54に示すように、少なくとも図53の領域V1に対応した領域にTIM層80を貼り付ける。
なお、絶縁層70およびTIM層80の大きさを小さくすることで、半導体モジュールSAの組立てにおける部材コストの低減化を図ることができる。
また、「絶縁層70の大きさ>TIM層80の大きさ」かつ「平面視において、TIM層80の領域は、絶縁層70の領域に包含されている」とした場合、図示しないが、TIM層80の領域の縁が絶縁層70の領域の縁に接している場合も存在する。しかしながら、沿面距離L2を確保する上では、図52、図54に示すような絶縁層70とTIM層80の大きさ・位置関係が好ましい。具体的には、平面視において、絶縁層70は、第1方向(x方向)に延在する第1辺71、第1辺71の反対側の第2辺72、第1方向(x方向)に交差する第2方向(y方向)に延在する第3辺73および第3辺73の反対側の第4辺74を有している。また、TIM層80は、第1方向(x方向)に延在する第5辺81、第5辺81の反対側の第6辺82、第2方向(y方向)に延在する第7辺83および第7辺83の反対側の第8辺84を有している。そして、平面視において、TIM層80の第5辺81は、絶縁層70の第1辺71と絶縁層70の第2辺72との間に位置し、TIM層80の第6辺82は、絶縁層70の第2辺72とTIM層80の第5辺81との間に位置している。さらに、TIM層80の第7辺83は、絶縁層70の第3辺73と絶縁層70の第4辺74との間に位置し、TIM層80の第8辺84は、絶縁層70の第4辺74とTIM層80の第7辺83との間に位置しており、絶縁層70とTIM層80は上述の大きさ・位置関係であることが好ましい。すなわち、「絶縁層70の大きさ>TIM層80の大きさ」かつ「平面視において、TIM層80の領域は、絶縁層70の領域に包含されている」かつ「平面視において、TIM層80の領域の縁が絶縁層70の領域の縁より内側に離間して配置されている」ことが最も好ましい。
なお、本実施の形態1では、図52、図54に示すように、TIM層80の平面形状と絶縁層70の平面形状のそれぞれは、略長方形で記載したが、TIM層80の平面形状と絶縁層70の平面形状のそれぞれはこれに限るものでは無く、略円形でも、略多角形でも構わない。
<効果>
本実施の形態1の半導体モジュールSAによれば、チップ搭載部TAB1〜4から絶縁層70およびTIM層80を介して直接放熱板140などに熱を伝えることができるため、半導体モジュールSAの放熱性を向上させることができる。これにより、半導体モジュールSAの信頼性(パフォーマンス)を向上させることができる。
本実施の形態1の半導体モジュールSAによれば、チップ搭載部TAB1〜4から絶縁層70およびTIM層80を介して直接放熱板140などに熱を伝えることができるため、半導体モジュールSAの放熱性を向上させることができる。これにより、半導体モジュールSAの信頼性(パフォーマンス)を向上させることができる。
また、TIM層80が絶縁層70に包含されるように、すなわち、TIM層80を絶縁層70より小さくすることにより、半導体モジュールSAの封止体MRと放熱板140との絶縁性を向上させることができる。つまり、半導体モジュールSAの絶縁耐圧を確保することができ、その結果、半導体モジュールSAの信頼性を向上させることができる。
さらに、TIM層80が絶縁層70に包含されるように貼り付けられていることで、放熱板140などに実装した際のチップ搭載部TAB1〜4間でのショートの発生を防止することができる。
また、TIM層80が、発熱体(例えば、IGBTチップ10)の領域に対応した領域に貼り付けられていることにより、半導体モジュールSAの放熱性を向上させることができる。
また、半導体モジュールSAの組立てにおいて、樹脂モールド後に、封止体MRの裏面BS6に絶縁層70およびTIM層80を貼り付けることにより、セラミック板や金属基板を露出させる構造の半導体モジュールに比べて部品コストを安くすることができる。その結果、半導体モジュールSAの組立てコストの低減化を図ることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明はこれまで記載した実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
(実施の形態2)
図55は本実施の形態2の半導体モジュールの裏面側の構造においてチップ搭載部の露出構造を示す裏面図、図56は本実施の形態2の半導体モジュールの裏面側の構造を示す
裏面図である。
図55は本実施の形態2の半導体モジュールの裏面側の構造においてチップ搭載部の露出構造を示す裏面図、図56は本実施の形態2の半導体モジュールの裏面側の構造を示す
裏面図である。
図55に示すように、半導体モジュールSAでは、IGBTチップ10を制御する制御チップ30が搭載される。この時、制御チップ30は、IGBTチップ10などの発熱体の近くに搭載されることから熱の影響を受け易い。そこで、絶縁層70は、制御チップ30用のチップ搭載部TAB5を含む全てのチップ搭載部TAB1〜5の領域W1を覆うように、また、TIM層80は、全ての半導体チップの領域W2を覆うように、それぞれ図56に示すように、対応する領域に絶縁層70およびTIM層80を貼り付ける。これにより、図56に示す構造では、透過平面視において、制御チップ30は、絶縁層70の領域とTIM層80の領域とに位置している。
全ての半導体チップの領域W2を覆うようにTIM層80が貼り付けられていることにより、制御チップ30への熱の影響を緩和させることができる。
なお、図56に示す構造においても、絶縁層70のサイズ>TIM層80のサイズ、絶縁層70のサイズ≧チップ搭載部の露出部のサイズ、TIM層80のサイズ≧全ての半導体チップの領域、を満たしている。
また、半導体モジュールSAでは、図47に示す放熱板140にネジ部材150によって固定されることから、パッケージクラックなど固定時のダメージが懸念される。そこで、本実施の形態2の図56に示す構造では、平面視(裏面視)において、絶縁層70とTIM層80は、封止体MRの貫通孔MR1と貫通孔MR2のそれぞれ中心を結ぶ仮想線170の両側に跨がって配置されている。言い換えれば、上記仮想線170上に絶縁層70とTIM層80とが配置されている。
これにより、上記仮想線170上に絶縁層70とTIM層80が配置されていることで、ネジ固定時のダメージを緩和させることができる。
なお、平面視(裏面視)において、上記仮想線170に沿う方向に配置された絶縁層70の一方の端部(長辺)と仮想線170との距離L3と、絶縁層70の他方(反対側)の端部(長辺)と仮想線170との距離L4とは、同じであることが好ましい。すなわち、図56に示す構造において、L3=L4であることが好ましい。L3=L4とすることにより、半導体モジュールSAの放熱板140へのネジ固定時の安定性を向上させることができる。
さらに、上記実施の形態1、2で説明した技術思想の要旨を逸脱しない範囲において、実施例と変形例とを組み合わせて適用することができる。
上記実施の形態1、2では、半導体モジュールに組み込まれるパワー素子として、パワーバイポーラトランジスタ(Bipolar Transistor)など、IGBTを例に示して説明したが、組み込む素子としてはパワーMOSFETなどであってもよい。
また、上記実施の形態1では、絶縁層70とTIM層80が別個の部材であり、それぞれ別々に封止体MRに貼り付ける場合を説明したが、予め絶縁層70とTIM層80とを接合して形成されたシート構造体180(図50参照)を準備し、樹脂モールドによって形成された封止体MRに、上記シート構造体180を貼り付けてもよい。その際、絶縁層70がチップ搭載部TAB1〜4の各裏面の露出部を覆うように、上記シート構造体180を封止体MRの裏面BS6に貼る。
なお、この場合においても平面視(裏面視)において、シート構造体180におけるTIM層80の領域は、絶縁層70の領域に包含されている。
また、絶縁層70およびTIM層80は、チップ搭載部毎に、あるいは半導体チップ毎に分割して封止体MRに貼り付けてもよく、この場合においても実施の形態1の半導体モジュールSAと同様の効果を得ることができる。
つまり、絶縁層70およびTIM層80が、チップ搭載部毎や半導体チップ毎に分割され、この分割された絶縁層70およびTIM層80を封止体MRに貼り付けた構造であっても、絶縁層70のサイズ>TIM層80のサイズ、絶縁層70のサイズ≧チップ搭載部の露出部のサイズ、TIM層80のサイズ≧全ての半導体チップの領域、を満たしていればよい。これにより、実施の形態1の半導体モジュールSAと同様の効果を得ることができる。
また、実施の形態は、以下の形態を含む。
(付記1)
パワートランジスタを内蔵する半導体チップを備えた半導体モジュールに貼り付けられるシート構造体であって、
前記半導体チップが搭載されるチップ搭載部の一部が前記半導体モジュールの封止体の裏面に露出し、前記封止体の前記裏面に露出する前記チップ搭載部の一部を覆うように前記封止体に貼り付けられた絶縁層と、
前記絶縁層と積層されて接合された熱伝達材料層と、
を有し、
平面視において、前記熱伝達材料層の領域は、前記絶縁層の領域に包含されている、シート構造体。
パワートランジスタを内蔵する半導体チップを備えた半導体モジュールに貼り付けられるシート構造体であって、
前記半導体チップが搭載されるチップ搭載部の一部が前記半導体モジュールの封止体の裏面に露出し、前記封止体の前記裏面に露出する前記チップ搭載部の一部を覆うように前記封止体に貼り付けられた絶縁層と、
前記絶縁層と積層されて接合された熱伝達材料層と、
を有し、
平面視において、前記熱伝達材料層の領域は、前記絶縁層の領域に包含されている、シート構造体。
1a、2a アウタリード
10 IGBTチップ
20 ダイオードチップ
30 制御チップ
40 金ワイヤ
50 アルミニウムワイヤ
60 導電性の接合材
65 非導電性の接合材
70 絶縁層
70a 表面(第1面)
70b 裏面(第2面)
71 第1辺
72 第2辺
73 第3辺
74 第4辺
80 TIM層(熱伝達材料層)
81 第5辺
82 第6辺
83 第7辺
84 第8辺
90 リードフレーム
90a 製品形成領域
90b 枠部
100 半導体モジュール
110 モールド金型
110a 上金型
110b 下金型
110c キャビティ
110d 底面
110e ゲート
110f ベントホール
120 封止樹脂
130 メッキ膜
140 放熱板
150 ネジ部材
160 PCB基板
170 仮想線
180 シート構造体
CHP1(HU) 半導体チップ(第1半導体チップ、ハイサイド用半導体チップ)
CHP1(HV) 半導体チップ(第1半導体チップ、ハイサイド用半導体チップ)
CHP1(HW) 半導体チップ(第1半導体チップ、ハイサイド用半導体チップ)
CHP1(LU) 半導体チップ(第2半導体チップ、ローサイド用半導体チップ)
CHP1(LV) 半導体チップ(ローサイド用半導体チップ)
CHP1(LW) 半導体チップ(ローサイド用半導体チップ)
CHP2(HU) 半導体チップ
CHP2(HV) 半導体チップ
CHP2(HW) 半導体チップ
CHP2(LU) 半導体チップ
CHP2(LV) 半導体チップ
CHP2(LW) 半導体チップ
CHP3 半導体チップ
FS1 表面(第1面)
BS1 裏面(第2面)
FS2 表面(第1面)
BS2 裏面(第2面)
FS3 表面(第1面)
BS3 裏面(第2面)
FS4 表面(第1面)
BS4 裏面(第2面)
FS5 表面(第1面)
BS5 裏面(第2面)
FS6 表面(第1面)
BS6 裏面(第2面)
HL 吊りリード
LD1 リード
LD2 リード
MR 封止体
MR1 貫通孔(第1貫通孔)
MR2 貫通孔(第2貫通孔)
SA 半導体モジュール
SS1 側面
TAB チップ搭載部
TAB1〜4 チップ搭載部
TAB5 チップ搭載部
W ワイヤ
10 IGBTチップ
20 ダイオードチップ
30 制御チップ
40 金ワイヤ
50 アルミニウムワイヤ
60 導電性の接合材
65 非導電性の接合材
70 絶縁層
70a 表面(第1面)
70b 裏面(第2面)
71 第1辺
72 第2辺
73 第3辺
74 第4辺
80 TIM層(熱伝達材料層)
81 第5辺
82 第6辺
83 第7辺
84 第8辺
90 リードフレーム
90a 製品形成領域
90b 枠部
100 半導体モジュール
110 モールド金型
110a 上金型
110b 下金型
110c キャビティ
110d 底面
110e ゲート
110f ベントホール
120 封止樹脂
130 メッキ膜
140 放熱板
150 ネジ部材
160 PCB基板
170 仮想線
180 シート構造体
CHP1(HU) 半導体チップ(第1半導体チップ、ハイサイド用半導体チップ)
CHP1(HV) 半導体チップ(第1半導体チップ、ハイサイド用半導体チップ)
CHP1(HW) 半導体チップ(第1半導体チップ、ハイサイド用半導体チップ)
CHP1(LU) 半導体チップ(第2半導体チップ、ローサイド用半導体チップ)
CHP1(LV) 半導体チップ(ローサイド用半導体チップ)
CHP1(LW) 半導体チップ(ローサイド用半導体チップ)
CHP2(HU) 半導体チップ
CHP2(HV) 半導体チップ
CHP2(HW) 半導体チップ
CHP2(LU) 半導体チップ
CHP2(LV) 半導体チップ
CHP2(LW) 半導体チップ
CHP3 半導体チップ
FS1 表面(第1面)
BS1 裏面(第2面)
FS2 表面(第1面)
BS2 裏面(第2面)
FS3 表面(第1面)
BS3 裏面(第2面)
FS4 表面(第1面)
BS4 裏面(第2面)
FS5 表面(第1面)
BS5 裏面(第2面)
FS6 表面(第1面)
BS6 裏面(第2面)
HL 吊りリード
LD1 リード
LD2 リード
MR 封止体
MR1 貫通孔(第1貫通孔)
MR2 貫通孔(第2貫通孔)
SA 半導体モジュール
SS1 側面
TAB チップ搭載部
TAB1〜4 チップ搭載部
TAB5 チップ搭載部
W ワイヤ
Claims (18)
- 以下の工程を有する半導体モジュールの製造方法:
(a)第1パワートランジスタを内蔵し、前記第1パワートランジスタに電気的に接続する第1端子を備えた第1面と、前記第1パワートランジスタに電気的に接続する第2端子が形成された前記第1面の反対側の第2面と、を有する第1半導体チップを準備する工程;
(b)第2パワートランジスタを内蔵し、前記第2パワートランジスタに電気的に接続する第3端子を備えた第1面と、前記第2パワートランジスタに電気的に接続する第4端子が形成された前記第1面の反対側の第2面と、を有する第2半導体チップを準備する工程;
(c)前記(a)工程の後、第1面と前記第1面の反対側の第2面を有する第1チップ搭載部に、前記第1チップ搭載部の前記第1面と前記第1半導体チップの前記第2面とが
向かい合うように、導電性の第1接合材を介して前記第1半導体チップを搭載する工程;
(d)前記(b)工程の後、第1面と前記第1面の反対側の第2面を有する第2チップ搭載部に、前記第2チップ搭載部の前記第1面と前記第2半導体チップの前記第2面とが
向かい合うように、導電性の第2接合材を介して前記第2半導体チップを搭載する工程;
(e)前記(c)および(d)工程の後、前記第1半導体チップの前記第1端子と前記第2チップ搭載部とを第1導電性部材を介して電気的に接続する工程;
(f)前記(c)および(d)工程の後、前記第2半導体チップの前記第3端子とリードとを第2導電性部材を介して電気的に接続する工程;
(g)前記(e)および(f)工程の後、前記第1半導体チップと、前記第2半導体チップと、前記第1チップ搭載部の一部と、前記第2チップ搭載部の一部と、前記第1導電性部材と、前記第2導電性部材と、前記リードの一部とを、第1面と前記第1面の反対側の第2面とを有する封止体で、前記封止体の前記第2面から前記第1チップ搭載部の前記
第2面と前記第2チップ搭載部の前記第2面のそれぞれが露出するように封止する工程;
(h)前記(g)工程の後、前記封止体の前記第2面に前記第1チップ搭載部の前記第2面と前記第2チップ搭載部の前記第2面とを覆うように、絶縁層を貼る工程;
(i)前記(h)工程の後、前記絶縁層に熱伝達材料層を貼る工程;
ここで、
前記(i)工程の後、平面視において、前記熱伝達材料層の領域は、前記絶縁層の領域に包含されている。 - 請求項1に記載の半導体モジュールの製造方法において、
前記(i)工程の後、透過平面視において、前記第1半導体チップと前記第2半導体チップのそれぞれは、前記熱伝達材料層の領域の内側に位置している、半導体モジュールの製造方法。 - 請求項1に記載の半導体モジュールの製造方法において、
前記(g)工程の後、かつ前記(h)工程の前に、前記封止体から露出する複数の前記リードのそれぞれの一部を切断・成形する工程を有する、半導体モジュールの製造方法。 - 請求項1に記載の半導体モジュールの製造方法において、
平面視において、前記封止体は、それぞれに前記封止体の前記第1面から前記第2面に貫通する第1貫通孔および第2貫通孔を有し、
前記絶縁層および前記熱伝達材料層は、前記第1貫通孔と前記第2貫通孔との間に位置している、半導体モジュールの製造方法。 - 請求項4に記載の半導体モジュールの製造方法において、
前記第1貫通孔と前記第2貫通孔のそれぞれにネジ部材を装着し、
前記ネジ部材によって前記封止体と放熱板とを接合する、半導体モジュールの製造方法。 - 請求項5に記載の半導体モジュールの製造方法において、
平面視において、前記絶縁層と前記熱伝達材料層は、前記第1貫通孔と前記第2貫通孔のそれぞれ中心を結ぶ仮想線の両側に跨がって配置されている、半導体モジュールの製造方法。 - 請求項6に記載の半導体モジュールの製造方法において、
平面視において、前記仮想線に沿う方向に配置された前記絶縁層の一方の辺と前記仮想線との距離と、前記絶縁層の他方の辺と前記仮想線との距離とは、同じである、半導体モジュールの製造方法。 - 請求項1に記載の半導体モジュールの製造方法において、
前記半導体モジュールは、前記第1半導体チップと前記第2半導体チップとを制御する制御チップをさらに備え、
透過平面視において、前記制御チップは、前記絶縁層の領域と前記熱伝達材料層の領域とに位置している、半導体モジュールの製造方法。 - 請求項1に記載の半導体モジュールの製造方法において、
前記第1チップ搭載部と前記第2チップ搭載部のそれぞれの厚さは、前記絶縁層と前記熱伝達材料層のそれぞれの厚さ以上である、半導体モジュールの製造方法。 - 請求項1に記載の半導体モジュールの製造方法において、
前記第1半導体チップにおける前記第1端子はエミッタ端子であり、かつ前記第2端子はコレクタ端子であり、
前記第2半導体チップにおける前記第3端子はエミッタ端子であり、かつ前記第4端子はコレクタ端子である、半導体モジュールの製造方法。 - 請求項1に記載の半導体モジュールの製造方法において、
前記(i)工程の後、平面視において、前記絶縁層は、第1方向に延在する第1辺、前記第1辺の反対側の第2辺、前記第1方向に交差する第2方向に延在する第3辺と前記第3辺の反対側の第4辺とを有しており、かつ、平面視において、前記熱伝達材料層は、前記第1方向に延在する第5辺、前記第5辺の反対側の第6辺、前記第2方向に延在する第7辺と前記第7辺の反対側の第8辺とを有しており、さらに、平面視において、前記熱伝達材料層の前記第5辺は、前記絶縁層の前記第1辺と前記絶縁層の前記第2辺との間に位置し、前記熱伝達材料層の前記第6辺は、前記絶縁層の前記第2辺と前記熱伝達材料層の前記第5辺との間に位置し、前記熱伝達材料層の前記第7辺は、前記絶縁層の前記第3辺と前記絶縁層の前記第4辺との間に位置し、前記熱伝達材料層の前記第8辺は、前記絶縁層の前記第4辺と前記熱伝達材料層の前記第7辺との間に位置している、半導体モジュールの製造方法。 - 以下の工程を有する半導体モジュールの製造方法:
(a)第1パワートランジスタを内蔵し、前記第1パワートランジスタに電気的に接続する第1端子を備えた第1面と、前記第1パワートランジスタに電気的に接続する第2端子が形成された前記第1面の反対側の第2面と、を有する第1半導体チップを準備する工程;
(b)第2パワートランジスタを内蔵し、前記第2パワートランジスタに電気的に接続する第3端子を備えた第1面と、前記第2パワートランジスタに電気的に接続する第4端子が形成された前記第1面の反対側の第2面と、を有する第2半導体チップを準備する工程;
(c)前記(a)工程の後、第1面と前記第1面の反対側の第2面を有する第1チップ搭載部に、前記第1チップ搭載部の前記第1面と前記第1半導体チップの前記第2面とが
向かい合うように、導電性の第1接合材を介して前記第1半導体チップを搭載する工程;
(d)前記(b)工程の後、第1面と前記第1面の反対側の第2面を有する第2チップ搭載部に、前記第2チップ搭載部の前記第1面と前記第2半導体チップの前記第2面とが
向かい合うように、導電性の第2接合材を介して前記第2半導体チップを搭載する工程;
(e)前記(c)および(d)工程の後、前記第1半導体チップの前記第1端子と前記第2チップ搭載部とを第1導電性部材を介して電気的に接続する工程;
(f)前記(c)および(d)工程の後、前記第2半導体チップの前記第3端子とリードとを第2導電性部材を介して電気的に接続する工程;
(g)前記(e)および(f)工程の後、前記第1半導体チップと、前記第2半導体チップと、前記第1チップ搭載部の一部と、前記第2チップ搭載部の一部と、前記第1導電性部材と、前記第2導電性部材と、前記リードの一部とを、第1面と前記第1面の反対側の第2面とを有する封止体で、前記封止体の前記第2面から前記第1チップ搭載部の前記
第2面と前記第2チップ搭載部の前記第2面のそれぞれが露出するように封止する工程;
(h)前記(g)工程の後、絶縁層と熱伝達材料層とを接合して形成されたシート構造体の前記絶縁層が、前記封止体の前記第2面に前記第1チップ搭載部の前記第2面と前記第2チップ搭載部の前記第2面とを覆うように、前記シート構造体を貼る工程;
ここで、
前記(h)工程の後、平面視において、前記シート構造体における前記熱伝達材料層の領域は、前記絶縁層の領域に包含されている。 - 請求項12に記載の半導体モジュールの製造方法において、
前記(h)工程の後、透過平面視において、前記第1半導体チップと前記第2半導体チップのそれぞれは、前記熱伝達材料層の領域の内側に位置している、半導体モジュールの製造方法。 - 請求項12に記載の半導体モジュールの製造方法において、
前記(h)工程の後、平面視において、前記絶縁層は、第1方向に延在する第1辺、前記第1辺の反対側の第2辺、前記第1方向に交差する第2方向に延在する第3辺と前記第3辺の反対側の第4辺とを有しており、かつ、平面視において、前記熱伝達材料層は、前記第1方向に延在する第5辺、前記第5辺の反対側の第6辺、前記第2方向に延在する第7辺と前記第7辺の反対側の第8辺とを有しており、さらに、平面視において、前記熱伝達材料層の前記第5辺は、前記絶縁層の前記第1辺と前記絶縁層の前記第2辺との間に位置し、前記熱伝達材料層の前記第6辺は、前記絶縁層の前記第2辺と前記熱伝達材料層の前記第5辺との間に位置し、前記熱伝達材料層の前記第7辺は、前記絶縁層の前記第3辺と前記絶縁層の前記第4辺との間に位置し、前記熱伝達材料層の前記第8辺は、前記絶縁層の前記第4辺と前記熱伝達材料層の前記第7辺との間に位置している、半導体モジュールの製造方法。 - 第1パワートランジスタを内蔵し、前記第1パワートランジスタに電気的に接続する第1端子を備えた第1面と、前記第1パワートランジスタに電気的に接続する第2端子が形成された前記第1面の反対側の第2面と、を有する第1半導体チップと、
第2パワートランジスタを内蔵し、前記第2パワートランジスタに電気的に接続する第3端子を備えた第1面と、前記第2パワートランジスタに電気的に接続する第4端子が形成された前記第1面の反対側の第2面と、を有する第2半導体チップと、
第1面とその反対側の第2面を有する第1チップ搭載部であって、前記第1チップ搭載部の前記第1面と前記第1半導体チップの前記第2面とが向かい合うように、導電性の第1接合材を介して前記第1半導体チップが搭載された前記第1チップ搭載部と、
第1面とその反対側の第2面を有する第2チップ搭載部であって、前記第2チップ搭載部の前記第1面と前記第2半導体チップの前記第2面とが向かい合うように、導電性の第2接合材を介して前記第2半導体チップが搭載された前記第2チップ搭載部と、
前記第1チップ搭載部と前記第2チップ搭載部の周囲に配置された複数のリードと、
前記第1半導体チップの前記第1端子と前記第2チップ搭載部とを電気的に接続する第1導電性部材と、
前記第2半導体チップの前記第3端子と前記複数のリードのうちの何れかのリードとを電気的に接続する第2導電性部材と、
第1面と前記第1面の反対側の第2面とを有する封止体であって、前記第1半導体チップと、前記第2半導体チップと、前記第1チップ搭載部の一部と、前記第2チップ搭載部の一部と、前記第1導電性部材と、前記第2導電性部材と、前記複数のリードそれぞれの一部とを、前記封止体の前記第2面から前記第1チップ搭載部の前記第2面と前記第2チップ搭載部の前記第2面のそれぞれが露出するように封止する前記封止体と、
前記封止体の前記第2面に前記第1チップ搭載部の前記第2面と前記第2チップ搭載部の前記第2面とを覆うように接合された絶縁層と、
前記絶縁層と積層されて接合された熱伝達材料層と、
を有し、
平面視において、前記熱伝達材料層の領域は、前記絶縁層の領域に包含されている、半導体モジュール。 - 請求項15に記載の半導体モジュールにおいて、
透過平面視において、前記第1半導体チップと前記第2半導体チップのそれぞれは、前記熱伝達材料層の領域の内側に配置されている、半導体モジュール。 - 請求項15に記載の半導体モジュールにおいて、
前記第1半導体チップと前記第2半導体チップとを制御する制御チップをさらに備え、
透過平面視において、前記制御チップは、前記絶縁層の領域と前記熱伝達材料層の領域とに配置されている、半導体モジュール。 - 請求項15に記載の半導体モジュールにおいて、
平面視において、前記絶縁層は、第1方向に延在する第1辺、前記第1辺の反対側の第2辺、前記第1方向に交差する第2方向に延在する第3辺と前記第3辺の反対側の第4辺とを有しており、
平面視において、前記熱伝達材料層は、前記第1方向に延在する第5辺、前記第5辺の反対側の第6辺、前記第2方向に延在する第7辺と前記第7辺の反対側の第8辺とを有しており、
平面視において、前記熱伝達材料層の前記第5辺は、前記絶縁層の前記第1辺と前記絶縁層の前記第2辺との間に位置し、前記熱伝達材料層の前記第6辺は、前記絶縁層の前記第2辺と前記熱伝達材料層の前記第5辺との間に位置し、前記熱伝達材料層の前記第7辺は、前記絶縁層の前記第3辺と前記絶縁層の前記第4辺との間に位置し、前記熱伝達材料層の前記第8辺は、前記絶縁層の前記第4辺と前記熱伝達材料層の前記第7辺との間に位置している、半導体モジュール。
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