JP6631160B2 - 半導体装置、電源装置、高周波増幅器 - Google Patents

半導体装置、電源装置、高周波増幅器 Download PDF

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Description

本発明は、半導体装置、電源装置、高周波増幅器に関する。
従来、電子供給層及び電子走行層を含む半導体積層構造を備える半導体装置として、ＧａＮを用いた高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ；ＧａＮ−ＨＥＭＴ）などのＧａＮを用いた電界効果トランジスタがある。
このようなＧａＮ−ＨＥＭＴには、例えば、電子供給層にＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮなどを用い、この電子供給層の一部分を酸化して酸化層を形成し、この酸化層の上方にゲート電極を設けたものがある。
特開２０１０−４５３４３号公報 特開２０１３−２５１５４４号公報
ところで、上述のようなＧａＮ−ＨＥＭＴでは、ゲートリーク電流を低減することが望まれる。
この場合、例えば、上述のように、電子供給層の一部分を酸化して酸化層（絶縁層）を形成し、この酸化層の上方にゲート電極を設けることが考えられる。
しかしながら、例えばゲート電極を形成した後の熱処理や配線工程の熱履歴等によって、ゲート電極の下方に設けられた酸化層から酸素がゲート電極に引き抜かれ、絶縁性が低下してしまい、ゲートリーク電流を十分に低減することができないことがわかった。
なお、ここでは、電子供給層の一部分を酸化して酸化層を設ける場合の課題として説明しているが、例えば、ゲート電極の下方に、酸化物によって形成されるゲート絶縁層を設ける場合にも同様の課題がある。また、このような酸化層やゲート絶縁層を設けない場合には、ゲートリーク電流を低減するのが難しいという課題がある。
そこで、ゲートリーク電流を確実に低減できるようにしたい。
本半導体装置は、電子供給層及び電子走行層を含む半導体層を積層した半導体積層構造と、電子供給層の一部分を酸化した酸化層に接触するゲート電極とを備え、ゲート電極の酸化層に接触する部分が、ゲート電極の酸化層に接触する部分を構成するニッケルの酸化物になっている。
本半導体装置は、電子供給層、電子走行層及びキャップ層を含む半導体層を積層した半導体積層構造と、キャップ層の一部分を酸化した酸化層に接触するゲート電極とを備え、ゲート電極の酸化層に接触する部分が、ゲート電極の酸化層に接触する部分を構成するニッケルの酸化物になっている。
本発明の関連技術としての半導体装置は、電子供給層及び電子走行層を含む半導体層を積層した半導体積層構造と、酸化物によって形成されたゲート絶縁層と、ゲート絶縁層に接触するゲート電極とを備え、ゲート電極のゲート絶縁層に接触する部分が、ゲート電極のゲート絶縁層に接触する部分を構成するニッケルの酸化物になっている。
本電源装置は、変圧器と、変圧器を挟んで設けられた高圧回路及び低圧回路とを備え、高圧回路は、トランジスタを含み、トランジスタは、電子供給層及び電子走行層を含む半導体層を積層した半導体積層構造と、電子供給層の一部分を酸化した酸化層に接触するゲート電極とを備え、ゲート電極の酸化層に接触する部分が、ゲート電極の酸化層に接触する部分を構成するニッケルの酸化物になっている。
本高周波増幅器は、入力信号を増幅するアンプを備え、アンプは、トランジスタを含み、トランジスタは、電子供給層及び電子走行層を含む半導体層を積層した半導体積層構造と、電子供給層の一部分を酸化した酸化層に接触するゲート電極とを備え、ゲート電極の酸化層に接触する部分が、ゲート電極の酸化層に接触する部分を構成するニッケルの酸化物になっている。
したがって、本半導体装置、電源装置、高周波増幅器によれば、ゲートリーク電流を確実に低減できるという利点がある。
第１実施形態にかかる半導体装置の構成を示す模式的断面図である。 比較例の半導体装置の構成を示す模式的断面図である。 （Ａ）、（Ｂ）は、比較例の半導体装置において熱処理前後でオン抵抗が増加してしまうという課題を説明するための図である。 （Ａ）〜（Ｃ）は、第１実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。 第１実施形態にかかる半導体装置による効果を説明するための図である。 （Ａ）、（Ｂ）は、第１実施形態にかかる半導体装置による効果を説明するための図である。 （Ａ）、（Ｂ）は、第１実施形態にかかる半導体装置による効果を説明するための図である。 第１実施形態の変形例にかかる半導体装置の構成を示す模式的断面図である。 第１実施形態の変形例にかかる半導体装置の構成を示す模式的断面図である。 第１実施形態の変形例にかかる半導体装置の構成を示す模式的断面図である。 第１実施形態の変形例にかかる半導体装置の構成を示す模式的断面図である。 第１実施形態の変形例にかかる半導体装置の構成を示す模式的断面図である。 第１実施形態の変形例にかかる半導体装置の構成を示す模式的断面図である。 第２実施形態の電源装置の構成を示す模式図である。 第３実施形態の高周波増幅器の構成を示す模式図である。
以下、図面により、本発明の実施の形態にかかる半導体装置、電源装置、高周波増幅器について説明する。
［第１実施形態］
まず、第１実施形態にかかる半導体装置について、図１〜図１３を参照しながら説明する。
本実施形態にかかる半導体装置は、例えば窒化物半導体を用いた窒化物半導体積層構造を備える半導体装置である。
本実施形態では、半導体装置として、窒化物半導体を用いたＦＥＴ、具体的には、ＧａＮを電子走行層に用い、ＩｎＡｌＮを電子供給層に用いた半導体積層構造（ＨＥＭＴ構造）を備え、ゲート電極の下方に酸化層を備えるＭＯＳ（Metal Oxide Semiconductor）型のＩｎＡｌＮ／ＧａＮ−ＨＥＭＴを例に挙げて説明する。
なお、ＩｎＡｌＮ／ＧａＮ−ＨＥＭＴを、ＩｎＡｌＮ／ＧａＮ−ＦＥＴともいう。また、半導体積層構造を、ＩＩＩ−Ｖ族半導体積層構造、ＧａＮ系半導体積層構造、窒化物半導体積層構造又は化合物半導体積層構造ともいう。また、半導体装置を、ＩＩＩ−Ｖ族半導体装置、ＧａＮ系半導体装置、窒化物半導体装置又は化合物半導体装置ともいう。
本ＭＯＳ型ＩｎＡｌＮ／ＧａＮ−ＨＥＭＴは、図１に示すように、ＳｉＣ基板１上に、バッファ層２、ＧａＮ電子走行層３、ＡｌＮスペーサ層４、ＩｎＡｌＮ電子供給層５を積層させた半導体積層構造６を備える。この場合、電子走行層３とスペーサ層４との界面近傍に２次元電子ガス（２ＤＥＧ）が生成される。
なお、ＳｉＣ基板１を、基板又は半導体基板ともいう。また、バッファ層２は必要に応じて設ければ良い。また、各半導体層３〜５を、ＩＩＩ−Ｖ族半導体層、窒化物半導体層又は化合物半導体層ともいう。
また、本実施形態では、電子供給層５の一部分を酸化した酸化層（絶縁層）７を備え、この酸化層７上にゲート電極８が設けられている。つまり、半導体積層構造６に含まれる電子供給層５の一部分を酸化した酸化層（絶縁層）７にゲート電極８が接触している。なお、酸化層７をＭＯＳ層ともいう。ここでは、電子供給層５は、ＩｎＡｌＮ電子供給層であるため、酸化層７は、ＩｎＡｌＮ電子供給層５の一部分を酸化した酸化層である。この場合、酸化層７は、酸化アルミニウム層であることが好ましい。つまり、酸化層７の主成分は酸化アルミニウムであることが好ましい。これにより、ゲートリーク電流をより抑制することが可能となる。
また、本実施形態では、半導体積層構造６上に、その表面全体を覆うように、パッシベーション膜としての絶縁膜（ここではＳｉＮ膜）９が設けられている。
また、本実施形態では、ゲート電極８を挟んで両側に、互いに離れてソース電極１０及びドレイン電極１１が設けられている。これらのソース電極１０及びドレイン電極１１は、電子供給層５に接している。つまり、ソース電極１０及びドレイン電極１１は、半導体積層構造６上、即ち、半導体積層構造６を構成する電子供給層５上に設けられている。
特に、本実施形態では、ゲート電極８の酸化層７に接触する部分８Ｘが、ゲート電極８の酸化層７に接触する部分を構成する金属の酸化物になっている。ここでは、ゲート電極８の酸化層７に接触する部分８Ｘを構成する金属は、ニッケルである。具体的には、ゲート電極８は、Ｎｉ、Ａｕを積層した構造を有し、酸化層７に接触する部分８ＸがＮｉの酸化物（ＮｉＯ）になっている。このゲート電極８の酸化層７に接触する部分８Ｘは、その厚さ、即ち、金属酸化物の厚さが約３ｎｍ以上になっているか、又は、Ｏ／Ｎｉ比が１以上（即ち、酸素の割合が金属よりも高い）になっている。これは、ゲート電極８の酸化層７に接触する部分８Ｘの金属酸化物は、自然酸化膜ではなく、意図的に酸化された金属酸化物であるからである。
ところで、このように構成しているのは、以下の理由による。
例えばＧａＮ−ＨＥＭＴを用いた超高周波用デバイスでは、デバイスの高出力化を実現するために、ＡｌＧａＮ電子供給層の代わりに、高い自発分極を有するＩｎＡｌＮ電子供給層を用いることが検討されている。この高い自発分極を有するＩｎＡｌＮ電子供給層は、薄膜であっても高濃度の２次元電子ガスを誘起できるため、高出力性と高周波性を併せ持つ材料として注目されている。
しかしながら、高い自発分極によって、薄膜のＩｎＡｌＮ電子供給層の内部の電界強度が高められるため、特に、ショットキーゲート電極を有するＨＥＭＴでは、ゲートリーク電流が増大してしまう。この大きなゲートリーク電流は、デバイスの高出力・高効率動作を阻害するばかりでなく、デバイスの信頼性の低下に直結することになる。
そこで、ＩｎＡｌＮ電子供給層の最表面の一部分を酸化してＭＯＳ構造とすることが検討されている。つまり、ゲートリーク電流を低減するために、ＩｎＡｌＮ電子供給層５の一部分を酸化して酸化層（絶縁層）７を形成し、この酸化層７の上方にゲート電極８を設けること、即ち、ＩｎＡｌＮ電子供給層５とゲート電極８の間に酸化層（ＭＯＳ層）７を設けることが検討されている（例えば図２参照）。
しかしながら、ＩｎＡｌＮ／ＧａＮ−ＨＥＭＴのＭＭＩＣ化に向けて試作を進めていたところ、例えばゲート電極８を形成した後の熱処理や配線工程の熱履歴等によって、ゲート電極８の下方に設けられた酸化層７から酸素がゲート電極８に引き抜かれていることがわかった（ゲッタリング）。そして、この酸素のゲッタリングによって、酸化層７の絶縁性が低下してしまい、ゲートリーク電流を十分に低減することができないことがわかった。
そこで、上述のように、ゲート電極８の酸化層７に接触する部分８Ｘを、ゲート電極８の酸化層７に接触する部分を構成する金属の酸化物にしておくことで、例えば熱処理や熱履歴等による酸素のゲッタリングを抑制し、ゲートリーク電流を確実かつ十分に低減できるようにしている。これにより、高い電流密度を実現できるＩｎＡｌＮ／ＧａＮ−ＨＥＭＴのゲートリーク電流を確実かつ十分に低減しながら、出力特性を向上させることが可能となる。
ここで、上述のように、ゲート電極８の酸化層７に接触する部分８Ｘを、ゲート電極８の酸化層７に接触する部分を構成する金属の酸化物とした場合、この金属酸化物（ここではＮｉＯ）は安定しているため、例えば熱処理や熱履歴等によって、この金属酸化物（ここではＮｉＯ）からゲート電極８を構成する金属（ここではＮｉ、Ａｕ）に酸素が引き抜かれてしまうことはほとんどなく、ゲートリーク電流を確実かつ十分に低減することができる。これに対し、ゲート金属８を構成する金属の酸化物でない酸化物（例えばゲート絶縁層など）を設けたとしても、この酸化物や酸化層７からゲート電極８に酸素が引き抜かれてしまうため、ゲートリーク電流を十分に低減することができない。
さらに、上述のように、ゲート電極８の酸化層７に接触する部分を、ゲート電極８の酸化層７に接触する部分を構成する金属の酸化物とすることで、ＩｎＡｌＮ電子供給層５へゲート電極８を構成する金属（例えばＮｉ）が拡散してしまうのを抑制し、また、界面反応を抑制することもできる。
特に、例えば熱処理や熱履歴等によって、ＩｎＡｌＮ電子供給層５へゲート電極８を構成する金属（例えばＮｉ）が拡散してしまうと、ゲート電極８の直下のＩｎＡｌＮ電子供給層５のチャネル抵抗が上がってしまい、図３（Ａ）、図３（Ｂ）に示すように、オン抵抗が増加してしまうことになる。なお、図３（Ａ）は熱処理前のＩｄｓ−Ｖｄｓ特性を示しており、図３（Ｂ）は熱処理後（ここでは３５０℃）のＩｄｓ−Ｖｄｓ特性を示している。これに対し、上述のように、ゲート電極８の酸化層７に接触する部分を、ゲート電極８の酸化層７に接触する部分を構成する金属の酸化物とすることで、ＩｎＡｌＮ電子供給層５へゲート電極８を構成する金属（例えばＮｉ）が拡散してしまうのを抑制できるため、オン抵抗が増加してしまうのを抑制することができる。
次に、本実施形態にかかる半導体装置（ＭＯＳ型ＩｎＡｌＮ／ＧａＮ−ＨＥＭＴ）の製造方法について説明する。
まず、ＳｉＣ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ；Metal Organic Vapor Phase Epitaxy）法によって、バッファ層２、ＧａＮ電子走行層（ここではｉ−ＧａＮ電子走行層）３、ＡｌＮスペーサ層４、ＩｎＡｌＮ電子供給層５を順に積層させて半導体積層構造６を形成する（図４（Ａ）参照）。なお、ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ；Molecular Beam Epitaxy）法等を用いても良い。
次に、図示していないが、例えばＡｒのイオン注入によって素子間分離を行なう。
次に、例えばフォトリソグラフィ技術によって、ソース電極領域及びドレイン電極領域（オーミック電極領域）を規定すべく、半導体積層構造６上に、ソース電極形成予定領域及びドレイン電極形成予定領域のそれぞれに開口部を有するレジスト膜（図示せず）を設ける。
そして、このレジスト膜を用いて、ＩｎＡｌＮ電子供給層５上に、ソース電極１０及びドレイン電極１１を形成する（図４（Ａ）参照）。
具体的には、例えばフォトリソグラフィ技術によって、ソース電極形成予定領域及びドレイン電極形成予定領域のそれぞれに開口部を有するレジスト膜を設け、全面に、Ｔｉ／Ａｌを堆積させた後、レジスト膜とともにレジスト膜上に堆積したＴｉ／Ａｌを除去する（リフトオフ法）。このようにして、ソース電極形成予定領域及びドレイン電極形成予定領域のＩｎＡｌＮ電子供給層５上にＴｉ／Ａｌからなるソース電極１０及びドレイン電極１１を形成する。
その後、例えば、窒素雰囲気中で、約４００℃〜約１０００℃の温度で熱処理を行なって、オーミック特性を確立する。
続いて、ＩｎＡｌＮ電子供給層５の表面を保護するパッシベーション膜としての絶縁膜９を形成する（図４（Ａ）参照）。具体的には、窒化珪素（ＳｉＮ）を、プラズマＣＶＤ法によって、例えば約１０〜約１００ｎｍ程度の厚みに堆積させて、ＩｎＡｌＮ電子供給層５の表面上にＳｉＮ膜９を形成する。
次に、例えばフォトリソグラフィ技術によって、ゲート電極形成予定領域に開口部を有するレジスト膜を設け、例えばフッ素系ガスを用いたドライエッチングによってゲート電極形成予定領域の絶縁膜９を除去して、絶縁膜９に貫通口を形成する（図４（Ａ）参照）。
次に、例えば、水蒸気雰囲気中で、約１００℃〜約８００℃の温度で熱処理を行なって、絶縁膜９に形成された貫通口の底面に表面が露出したＩｎＡｌＮ電子供給層５の一部分を酸化して、ゲート電極形成予定領域の下方のＩｎＡｌＮ電子供給層５の一部分に酸化層（ＭＯＳ層）７を形成する。
次に、絶縁膜９に形成された貫通口を埋め込むように、以下の第１〜第３の方法のいずれかの方法で、ゲート電極形成予定領域のＩｎＡｌＮ電子供給層５の一部分に形成された酸化層７上にゲート電極８を形成する（図４（Ｂ）、図４（Ｃ）参照）。
まず、第１の方法は、１回のパターニングで、Ｎｉの酸化とゲート電極８の形成を同時に行なう手法である。
つまり、第１の方法では、まず、例えばフォトリソグラフィ技術を用いて、ゲート電極領域を規定すべく、絶縁膜９上に、ゲート電極形成予定領域に開口部を有するレジスト膜（図示せず）を設け、全面に、Ｎｉ（例えば厚さ約３ｎｍ）を堆積させた後、例えば酸素プラズマによって酸化処理を行なって、Ｎｉの酸化物（ＮｉＯ）８Ｘとする（図４（Ｂ）参照）。次いで、全面に、Ｎｉ（例えば厚さ約１００ｎｍ）、Ａｕを順に堆積させた後、レジスト膜とともにレジスト膜上に堆積したＮｉ，Ａｕを除去する（リフトオフ法）。このようにして、絶縁膜９に形成された貫通口を埋め込むように、Ｎｉ、Ａｕを積層した構造を有し、酸化層７に接触する部分がＮｉの酸化物（ＮｉＯ）８Ｘになっているゲート電極８を形成する。この場合、ゲート電極８の酸化層７に接触する部分８Ｘを構成する金属は、ニッケル（Ｎｉ）であり、ゲート電極８の酸化層７に接触する部分８Ｘが、ゲート電極８の酸化層７に接触する部分を構成する金属であるＮｉの酸化物（ＮｉＯ）になっていることになる。また、Ｎｉの酸化物（ＮｉＯ）８Ｘは、意図的に酸化しているため、自然酸化膜と異なり、全体が均一に酸化されている。
次に、第２の方法は、１回のパターニングで、ＮｉＯの成膜とゲート電極８の形成を同時に行なう手法である。
つまり、第２の方法では、まず、例えばフォトリソグラフィ技術を用いて、ゲート電極領域を規定すべく、絶縁膜９上に、ゲート電極形成予定領域に開口部を有するレジスト膜（図示せず）を設け、全面に、酸化ニッケル（ＮｉＯ；例えば厚さ約３ｎｍ）、Ｎｉ（例えば厚さ約１００ｎｍ）、Ａｕを順に堆積させた後、レジスト膜とともにレジスト膜上に堆積したＮｉＯ、Ｎｉ、Ａｕを除去する（リフトオフ法）。このようにして、絶縁膜９に形成された貫通口を埋め込むように、Ｎｉ、Ａｕを積層した構造を有し、酸化層７に接触する部分８ＸがＮｉの酸化物（ＮｉＯ）になっているゲート電極８を形成する（図４（Ｂ）参照）。この場合、ゲート電極８の酸化層７に接触する部分８Ｘを構成する金属は、ニッケル（Ｎｉ）であり、ゲート電極８の酸化層７に接触する部分８Ｘが、ゲート電極８の酸化層７に接触する部分を構成する金属であるＮｉの酸化物（ＮｉＯ）になっていることになる。また、Ｎｉの酸化物（ＮｉＯ）８Ｘは、意図的に酸化しているため、自然酸化膜と異なり、全体が均一に酸化されている。
次に、第３の方法は、Ｎｉの酸化とゲート電極８の形成を２回のパターニングに分けて行なう手法である。
つまり、第３の方法では、まず、例えばフォトリソグラフィ技術を用いて、ゲート電極領域を規定すべく、絶縁膜９上に、ゲート電極形成予定領域に開口部を有するレジスト膜（図示せず）を設け、全面に、Ｎｉ（例えば厚さ約３ｎｍ）を堆積させた後、リフトオフ法によって、ゲート電極８の酸化層７に接触する部分８Ｘとなる単層のＮｉ層を形成する（図４（Ｃ）参照）。次いで、例えば、水蒸気雰囲気中で、約１００℃〜約８００℃の温度で熱処理を行なって、Ｎｉ層を酸化して、Ｎｉの酸化物（ＮｉＯ）層８Ｘとする（図４（Ｃ）参照）。次に、図示していないが、ゲート電極形成予定領域に開口部を有する新たなレジスト膜を設け、全面に、Ｎｉ（例えば厚さ約１００ｎｍ）、Ａｕを順に堆積させた後、レジスト膜とともにレジスト膜上に堆積したＮｉ、Ａｕを除去する（リフトオフ法）。このようにして、絶縁膜９に形成された貫通口を埋め込むように、Ｎｉ，Ａｕを積層した構造を有し、酸化層７に接触する部分８ＸがＮｉの酸化物（ＮｉＯ）になっているゲート電極８を形成する。この場合、ゲート電極８の酸化層７に接触する部分８Ｘを構成する金属は、ニッケル（Ｎｉ）であり、ゲート電極８の酸化層７に接触する部分８Ｘが、ゲート電極８の酸化層７に接触する部分を構成する金属であるＮｉの酸化物（ＮｉＯ）になっていることになる。また、Ｎｉの酸化物（ＮｉＯ）８Ｘは、意図的に酸化しているため、自然酸化膜と異なり、全体が均一に酸化されている。
このようにして、本実施形態の半導体装置（ＭＯＳ型ＩｎＡｌＮ／ＧａＮ−ＨＥＭＴ）が完成する。
したがって、本実施形態にかかる半導体装置によれば、ゲートリーク電流を確実に低減できるという利点がある。
実際に、上述の実施形態の半導体装置（ＭＯＳ型ＩｎＡｌＮ／ＧａＮ−ＨＥＭＴ；図１参照）、及び、ゲート電極の酸化層に接触する部分が金属酸化物になっていない比較例の半導体装置（ＭＯＳ型ＩｎＡｌＮ／ＧａＮ−ＨＥＭＴ；図２参照）を作製し、約３５０℃の熱処理後の酸化層（ＭＯＳ層）の酸素残存率及びＩｄｓ−Ｖｄｓ特性を比較したところ、図５、図６（Ａ）、図６（Ｂ）に示すようになった。
まず、図５に示すように、比較例の半導体装置（図２参照）では、約３５０℃の熱処理後に酸化層７の酸素が約４０％程度低下し、酸化層７の酸素残存率が約６０％程度になっていた。これに対し、本実施形態の半導体装置（図１参照）では、約３５０℃の熱処理後に酸化層７の酸素低下を約１０％以下に抑制でき、酸化層７の酸素残存率を約９０％以上にすることができた。
このように、本実施形態の半導体装置のように、ゲート電極８の酸化層７に接触する部分８Ｘを金属酸化物にすることで、酸化層７の酸素残存率が、比較例の半導体装置に対して多くなり、酸素ゲッタリングが抑制され、酸化層７の耐熱性を向上させることができた。
ここで、図６（Ａ）は、上述の実施形態の半導体装置（図１参照）における熱処理前後のＩｄｓ−Ｖｇｓ特性、Ｉｇ−Ｖｇｓ特性を示す図である。また、図６（Ｂ）は、比較例の半導体装置（図２参照）における熱処理前後のＩｄｓ−Ｖｇｓ特性、Ｉｇ−Ｖｇｓ特性を示す図である。なお、ここでは、熱処理温度は約３５０℃である。
図６（Ｂ）に示すように、比較例の半導体装置では、熱処理後にゲートリーク電流Ｉｇが多くなっているのに対し、図６（Ａ）に示すように、本実施形態の半導体装置では、熱処理前後でゲートリーク電流Ｉｇに有意差は見られず、熱処理後もゲートリーク電流Ｉｇは約３×１０−５（Ａ／ｍｍ）と低い水準を維持している。
このように、本実施形態の半導体装置のように、ゲート電極８の酸化層７に接触する部分を金属酸化物にすることで、酸素ゲッタリングを抑制し、酸化層７の絶縁性の安定化を図ることで、ゲートリーク電流を確実に低減できた。
また、比較例の半導体装置（図２参照）では、図７（Ａ）の約３５０℃の熱処理後のＩｄｓ−Ｖｄｓ特性に示すように、熱処理後にオン抵抗が増加した。これに対し、本実施形態の半導体装置（図１参照）では、図７（Ｂ）の約３５０℃の熱処理後のＩｄｓ−Ｖｄｓ特性に示すように、熱処理後のオン抵抗の増加を抑制することができた。
このように、本実施形態の半導体装置のように、ゲート電極８の酸化層７に接触する部分を金属酸化物にすることで、ＩｎＡｌＮ電子供給層５へゲート電極８を構成する金属（例えばＮｉ）が拡散してしまうのを抑制でき、熱処理後のオン抵抗の増加を抑制できた。
なお、上述の実施形態では、ＭＯＳ型の半導体装置（ＭＯＳ型ＩｎＡｌＮ／ＧａＮ−ＨＥＭＴ）に本発明を適用した場合を例に挙げて説明しているが、これに限られるものではない。つまり、半導体積層構造６に含まれる電子供給層５の一部分を酸化した酸化層（絶縁層）７に接触するゲート電極８を備えるＭＯＳ型の半導体装置において、ゲート電極８の酸化層（絶縁層）７に接触する部分８Ｘが、ゲート電極８の酸化層（絶縁層）７に接触する部分を構成する金属の酸化物になっているものとしているが、これに限られるものではない。
以下に例示するように、本発明は、電子供給層及び電子走行層を含む半導体層を積層した半導体積層構造と、半導体積層構造に含まれる半導体層又は絶縁層に接触するゲート電極とを備える半導体装置に適用することができる。つまり、電子供給層及び電子走行層を含む半導体層を積層した半導体積層構造と、半導体積層構造に含まれる半導体層又は絶縁層に接触するゲート電極とを備える半導体装置において、ゲート電極の半導体層又は絶縁層に接触する部分が、ゲート電極の半導体層又は絶縁層に接触する部分を構成する金属の酸化物になっているものとすれば良い。ここでは、ゲート電極の半導体層又は絶縁層に接触する部分を構成する金属は、ニッケルである。
まず、例えば、酸化層を有しない電子供給層に接触するゲート電極を備えるショットキー型の半導体装置（ＩｎＡｌＮ／ＧａＮ−ＨＥＭＴ）に本発明を適用することができる。
つまり、例えば図８に示すように、半導体積層構造６に含まれる半導体層としての電子供給層５に接触するゲート電極８を備えるショットキー型の半導体装置（ＩｎＡｌＮ／ＧａＮ−ＨＥＭＴ）において、ゲート電極８の電子供給層（半導体層）５に接触する部分８Ｘが、ゲート電極８の電子供給層（半導体層）５に接触する部分を構成する金属の酸化物になっているものとしても良い。これにより、ゲートリーク電流を低減することができるとともに、ＩｎＡｌＮ電子供給層５へゲート電極８を構成する金属（例えばＮｉ）が拡散してしまうのを抑制し、また、界面反応を抑制し、さらに、オン抵抗が増加してしまうのを抑制することもできる。
また、例えば、半導体層としてキャップ層（例えばＧａＮ層、ＡｌＮ層など）を含む半導体積層構造を備える半導体装置（ＩｎＡｌＮ／ＧａＮ−ＨＥＭＴ）に本発明を適用することもできる。
つまり、まず、例えば図９に示すように、半導体積層構造６に含まれる半導体層としてのキャップ層１２（ここではｎ−ＧａＮキャップ層）に接触するゲート電極８を備えるショットキー型の半導体装置（ＩｎＡｌＮ／ＧａＮ−ＨＥＭＴ）において、ゲート電極８のキャップ層（半導体層）１２に接触する部分８Ｘが、ゲート電極８のキャップ層（半導体層）１２に接触する部分を構成する金属の酸化物になっているものとしても良い。これにより、ゲートリーク電流を低減することができるとともに、キャップ層１２やＩｎＡｌＮ電子供給層５へゲート電極８を構成する金属（例えばＮｉ）が拡散してしまうのを抑制し、また、界面反応を抑制し、さらに、オン抵抗が増加してしまうのを抑制することもできる。
また、例えば図１０に示すように、半導体積層構造６に含まれるキャップ層１２の一部分を酸化した酸化層（絶縁層）７Ｘに接触するゲート電極８を備えるＭＯＳ型の半導体装置（ＩｎＡｌＮ／ＧａＮ−ＨＥＭＴ）において、ゲート電極８の酸化層（絶縁層）７Ｘに接触する部分８Ｘが、ゲート電極８の酸化層（絶縁層）７Ｘに接触する部分を構成する金属の酸化物になっているものとしても良い。これにより、ゲートリーク電流を確実かつ十分に低減することができるとともに、キャップ層１２やＩｎＡｌＮ電子供給層５へゲート電極８を構成する金属（例えばＮｉ）が拡散してしまうのを抑制し、また、界面反応を抑制し、さらに、オン抵抗が増加してしまうのを抑制することもできる。
また、例えば、酸化物によって形成されたゲート絶縁層（例えばＳｉＯ層、ＡｌＯ層、ＨｆＯ層、ＳｉＮ層、ＡｌＮ層など）を備えるＭＩＳ（Metal Insulator Semiconductor）型の半導体装置（ＩｎＡｌＮ／ＧａＮ−ＨＥＭＴ）に本発明を適用することもできる。なお、酸化物によって形成されたゲート絶縁層は、例えば酸化アルミニウム等の高誘電率材料からなるものとするのが好ましい。
つまり、まず、例えば図１１に示すように、酸化物によって形成されたゲート絶縁層１３を備えるＭＩＳ型の半導体装置（ＩｎＡｌＮ／ＧａＮ−ＨＥＭＴ）において、ゲート電極８のゲート絶縁層（絶縁層）１３に接触する部分８Ｘが、ゲート電極８のゲート絶縁層（絶縁層）１３に接触する部分を構成する金属の酸化物になっているものとしても良い。これにより、ゲートリーク電流を確実かつ十分に低減することができるとともに、ゲート絶縁層１３やＩｎＡｌＮ電子供給層５へゲート電極８を構成する金属（例えばＮｉ）が拡散してしまうのを抑制し、また、界面反応を抑制し、さらに、オン抵抗が増加してしまうのを抑制することもできる。
また、例えば図１２に示すように、半導体積層構造６に含まれる電子供給層５の一部分を酸化した酸化層７、及び、酸化物によって形成されたゲート絶縁層１３を備える半導体装置（ＩｎＡｌＮ／ＧａＮ−ＨＥＭＴ）において、ゲート電極８のゲート絶縁層（絶縁層）１３に接触する部分８Ｘが、ゲート電極８のゲート絶縁層（絶縁層）１３に接触する部分を構成する金属の酸化物になっているものとしても良い。これにより、ゲートリーク電流を確実かつ十分に低減することができるとともに、ゲート絶縁層１３やＩｎＡｌＮ電子供給層５へゲート電極８を構成する金属（例えばＮｉ）が拡散してしまうのを抑制し、また、界面反応を抑制し、さらに、オン抵抗が増加してしまうのを抑制することもできる。
また、例えば図１３に示すように、半導体積層構造６に含まれるキャップ層１２の一部分を酸化した酸化層７Ｘ、及び、酸化物によって形成されたゲート絶縁層１３を備える半導体装置（ＩｎＡｌＮ／ＧａＮ−ＨＥＭＴ）において、ゲート電極８のゲート絶縁層（絶縁層）１３に接触する部分８Ｘが、ゲート電極８のゲート絶縁層（絶縁層）１３に接触する部分を構成する金属の酸化物になっているものとしても良い。これにより、ゲートリーク電流を確実かつ十分に低減することができるとともに、ゲート絶縁層１３やキャップ層１２へゲート電極８を構成する金属（例えばＮｉ）が拡散してしまうのを抑制し、また、界面反応を抑制し、さらに、オン抵抗が増加してしまうのを抑制することもできる。
また、例えば、半導体層としてＩｎを含む半導体層（例えばＩｎＰ層など）を含む半導体積層構造を備える半導体装置に本発明を適用することもできる。つまり、例えば、半導体層としてＩｎを含む半導体層を含む半導体積層構造を備え、ゲート電極がＩｎを含む半導体層に接触している半導体装置において、ゲート電極のＩｎを含む半導体層（半導体層）に接触する部分が、ゲート電極のＩｎを含む半導体層（半導体層）に接触する部分を構成する金属の酸化物になっているものとしても良い。これにより、ゲートリーク電流を低減することができるとともに、Ｉｎを含む半導体層へゲート電極を構成する金属（例えばＮｉ）が拡散してしまうのを抑制し、また、界面反応を抑制し、さらに、オン抵抗が増加してしまうのを抑制することもできる。
また、上述の実施形態では、半導体装置として、ＧａＮを電子走行層に用い、ＩｎＡｌＮを電子供給層に用いたＩｎＡｌＮ／ＧａＮ−ＨＥＭＴを例に挙げて説明しているが、これに限られるものではない。例えば、ＧａＮを電子走行層に用い、ＡｌＧａＮを電子供給層に用いたＡｌＧａＮ／ＧａＮ−ＨＥＭＴ、あるいは、ＧａＮを電子走行層に用い、ＩｎＡｌＧａＮを電子供給層に用いたＩｎＡｌＧａＮ／ＧａＮ−ＨＥＭＴにも本発明を適用することもできる。このように、Ｉｎ、Ａｌ、Ｇａ及びＮの全部又は一部の元素を含む電子供給層を備える半導体装置に本発明を適用することができる。これにより、ゲートリーク電流を低減することができる。また、半導体積層構造は、少なくとも電子供給層、電子走行層を含む半導体層を積層したものであれば良く、他の窒化物半導体積層構造を有する半導体装置に本発明を適用することもできる。これにより、ゲートリーク電流を低減することができる。
［第２実施形態］
次に、第２実施形態にかかる電源装置について、図１４を参照しながら説明する。
本実施形態にかかる電源装置は、上述の第１実施形態及びその変形例の半導体装置（ＨＥＭＴ）のいずれかを備える電源装置である。
本電源装置は、図１４に示すように、高圧の一次側回路（高圧回路）２１及び低圧の二次側回路（低圧回路）２２と、一次側回路２１と二次側回路２２との間に配設されるトランス（変圧器）２３とを備える。
一次側回路２１は、交流電源２４と、いわゆるブリッジ整流回路２５と、複数（ここでは４つ）のスイッチング素子２６ａ，２６ｂ，２６ｃ，２６ｄとを備えて構成される。また、ブリッジ整流回路２５は、スイッチング素子２６ｅを有している。
二次側回路２２は、複数（ここでは３つ）のスイッチング素子２７ａ，２７ｂ，２７ｃを備えて構成される。
本実施形態では、一次側回路２１のスイッチング素子２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅが、第１実施形態及びその変形例のいずれかのＨＥＭＴとされている。一方、二次側回路２２のスイッチング素子２７ａ，２７ｂ，２７ｃは、シリコンを用いた通常のＭＩＳ−ＦＥＴとされている。
したがって、本実施形態にかかる電源装置によれば、上述の第１実施形態及びその変形例にかかる半導体装置（ＨＥＭＴ）を、高圧回路２１に適用しているため、信頼性の高い電源装置を実現することができるという利点がある。
［第３実施形態］
次に、第３実施形態にかかる高周波増幅器について、図１５を参照しながら説明する。
本実施形態にかかる高周波増幅器は、上述の第１実施形態及びその変形例の半導体装置（ＨＥＭＴ）のいずれかを備える高周波増幅器である。
本高周波増幅器は、図１５に示すように、ディジタル・プレディストーション回路３１と、ミキサー３２ａ，３２ｂと、パワーアンプ３３とを備えて構成される。なお、パワーアンプを、単にアンプともいう。
ディジタル・プレディストーション回路３１は、入力信号の非線形歪みを補償するものである。
ミキサー３２ａ，３２ｂは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。
パワーアンプ３３は、交流信号とミキシングされた入力信号を増幅するものであり、上述の第１実施形態及びその変形例のいずれかのＨＥＭＴを備える。
なお、図１５では、例えばスイッチの切り替えによって、出力側の信号をミキサー３２ｂで交流信号とミキシングしてディジタル・プレディストーション回路３１に送出できる構成となっている。
したがって、本実施形態にかかる高周波増幅器によれば、上述の第１実施形態及びその変形例にかかる半導体装置（ＨＥＭＴ）を、パワーアンプ３３に適用しているため、信頼性の高い高周波増幅器を実現することができるという利点がある。
［その他］
なお、本発明は、上述した各実施形態及びそれらの変形例に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
以下、上述の各実施形態及びそれらの変形例に関し、更に、付記を開示する。
（付記１）
電子供給層及び電子走行層を含む半導体層を積層した半導体積層構造と、
前記半導体積層構造に含まれる前記半導体層又は絶縁層に接触するゲート電極とを備え、
前記ゲート電極の前記半導体層又は前記絶縁層に接触する部分が、前記ゲート電極の前記半導体層又は前記絶縁層に接触する部分を構成する金属の酸化物になっていることを特徴とする半導体装置。
（付記２）
前記電子供給層の一部分を酸化した酸化層を備え、
前記ゲート電極は、前記絶縁層としての前記酸化層に接触していることを特徴とする、付記１に記載の半導体装置。
（付記３）
前記ゲート電極は、前記半導体層としての前記電子供給層に接触していることを特徴とする、付記１に記載の半導体装置。
（付記４）
前記電子供給層は、Ｉｎ、Ａｌ、Ｇａ及びＮの全部又は一部の元素を含む電子供給層であることを特徴とする、付記２又は３に記載の半導体装置。
（付記５）
前記電子供給層は、ＩｎＡｌＮ電子供給層であることを特徴とする、付記４に記載の半導体装置。
（付記６）
前記電子供給層は、ＩｎＡｌＮ電子供給層であり、
前記ＩｎＡｌＮ電子供給層の一部分を酸化した酸化アルミニウム層を備え、
前記ゲート電極は、前記絶縁層としての前記酸化アルミニウム層に接触していることを特徴とする、付記１に記載の半導体装置。
（付記７）
前記半導体積層構造は、前記半導体層としてＩｎを含む半導体層を含み、
前記ゲート電極は、前記Ｉｎを含む半導体層に接触していることを特徴とする、付記１に記載の半導体装置。
（付記８）
前記半導体積層構造は、前記半導体層としてキャップ層を含み、
前記ゲート電極は、前記キャップ層に接触していることを特徴とする、付記１に記載の半導体装置。
（付記９）
前記半導体積層構造は、前記半導体層としてキャップ層を含み、
前記キャップ層の一部分を酸化した酸化層を備え、
前記ゲート電極は、前記絶縁層としての前記酸化層に接触していることを特徴とする、付記１に記載の半導体装置。
（付記１０）
酸化物によって形成されたゲート絶縁層を備え、
前記ゲート電極は、前記絶縁層としての前記ゲート絶縁層に接触していることを特徴とする、付記１に記載の半導体装置。
（付記１１）
前記ゲート電極の前記半導体層又は前記絶縁層に接触する部分を構成する金属は、ニッケルであることを特徴とする、付記１〜１０のいずれか１項に記載の半導体装置。
（付記１２）
変圧器と、
前記変圧器を挟んで設けられた高圧回路及び低圧回路とを備え、
前記高圧回路は、トランジスタを含み、
前記トランジスタは、
電子供給層及び電子走行層を含む半導体層を積層した半導体積層構造と、
前記半導体積層構造に含まれる前記半導体層又は絶縁層に接触するゲート電極とを備え、
前記ゲート電極の前記半導体層又は前記絶縁層に接触する部分が、前記ゲート電極の前記半導体層又は前記絶縁層に接触する部分を構成する金属の酸化物になっていることを特徴とする電源装置。
（付記１３）
入力信号を増幅するアンプを備え、
前記アンプは、トランジスタを含み、
前記トランジスタは、
電子供給層及び電子走行層を含む半導体層を積層した半導体積層構造と、
前記半導体積層構造に含まれる前記半導体層又は絶縁層に接触するゲート電極とを備え、
前記ゲート電極の前記半導体層又は前記絶縁層に接触する部分が、前記ゲート電極の前記半導体層又は前記絶縁層に接触する部分を構成する金属の酸化物になっていることを特徴とする高周波増幅器。
１ 基板（ＳｉＣ基板）
２ バッファ層
３ 電子走行層（ＧａＮ電子走行層）
４ スペーサ層（ＡｌＮスペーサ層）
５ 電子供給層（ＩｎＡｌＮ電子供給層）
６ 半導体積層構造
７，７Ｘ 酸化層（絶縁層）
８ ゲート電極
８Ｘ ゲート電極の半導体層又は絶縁層に接触する部分（金属酸化物）
９ 絶縁膜（パッシベーション膜）
１０ ソース電極
１１ ドレイン電極
１２ キャップ層（ＧａＮキャップ層）
１３ ゲート絶縁層
２１ 高圧の一次側回路（高圧回路）
２２ 低圧の二次側回路（低圧回路）
２３ トランス（変圧器）
２４ 交流電源
２５ ブリッジ整流回路
２６ａ，２６ｂ，２６ｃ，２６ｄ スイッチング素子
２６ｅ スイッチング素子
２７ａ，２７ｂ，２７ｃ スイッチング素子
３１ ディジタル・プレディストーション回路
３２ａ，３２ｂ ミキサー
３３ パワーアンプ

Claims (6)

  1. 電子供給層及び電子走行層を含む半導体層を積層した半導体積層構造と、
    前記電子供給層の一部分を酸化した酸化層に接触するゲート電極とを備え、
    前記ゲート電極の前記酸化層に接触する部分が、前記ゲート電極の前記酸化層に接触する部分を構成するニッケルの酸化物になっていることを特徴とする半導体装置。
  2. 前記電子供給層は、Ｉｎ、Ａｌ、Ｇａ及びＮの全部又は一部の元素を含む電子供給層であることを特徴とする、請求項１に記載の半導体装置。
  3. 前記電子供給層は、ＩｎＡｌＮ電子供給層であり、
    前記酸化層は、前記ＩｎＡｌＮ電子供給層の一部分を酸化した酸化アルミニウム層であり、
    前記ゲート電極は、前記酸化アルミニウム層に接触していることを特徴とする、請求項１に記載の半導体装置。
  4. 電子供給層、電子走行層及びキャップ層を含む半導体層を積層した半導体積層構造と、
    前記キャップ層の一部分を酸化した酸化層に接触するゲート電極とを備え、
    前記ゲート電極の前記酸化層に接触する部分が、前記ゲート電極の前記酸化層に接触する部分を構成するニッケルの酸化物になっていることを特徴とする半導体装置。
  5. 変圧器と、
    前記変圧器を挟んで設けられた高圧回路及び低圧回路とを備え、
    前記高圧回路は、トランジスタを含み、
    前記トランジスタは、
    電子供給層及び電子走行層を含む半導体層を積層した半導体積層構造と、
    前記電子供給層の一部分を酸化した酸化層に接触するゲート電極とを備え、
    前記ゲート電極の前記酸化層に接触する部分が、前記ゲート電極の前記酸化層に接触する部分を構成するニッケルの酸化物になっていることを特徴とする電源装置。
  6. 入力信号を増幅するアンプを備え、
    前記アンプは、トランジスタを含み、
    前記トランジスタは、
    電子供給層及び電子走行層を含む半導体層を積層した半導体積層構造と、
    前記電子供給層の一部分を酸化した酸化層に接触するゲート電極とを備え、
    前記ゲート電極の前記酸化層に接触する部分が、前記ゲート電極の前記酸化層に接触する部分を構成するニッケルの酸化物になっていることを特徴とする高周波増幅器。
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Publication number Priority date Publication date Assignee Title
JP2005191449A (ja) * 2003-12-26 2005-07-14 Matsushita Electric Ind Co Ltd 電界効果トランジスタ
US7859021B2 (en) * 2007-08-29 2010-12-28 Sanken Electric Co., Ltd. Field-effect semiconductor device
JP5487550B2 (ja) * 2007-08-29 2014-05-07 サンケン電気株式会社 電界効果半導体装置及びその製造方法
US8309987B2 (en) 2008-07-15 2012-11-13 Imec Enhancement mode semiconductor device
JP5487615B2 (ja) * 2008-12-24 2014-05-07 サンケン電気株式会社 電界効果半導体装置及びその製造方法
JP5853368B2 (ja) * 2011-01-13 2016-02-09 富士通株式会社 Ｄｃ−ｄｃコンバータ、電源装置、及び情報処理装置
JP5957994B2 (ja) * 2012-03-16 2016-07-27 富士通株式会社 半導体装置の製造方法
JP5941335B2 (ja) * 2012-05-09 2016-06-29 シャープ株式会社 スイッチング素子及びスイッチング素子の製造方法
US20130320349A1 (en) * 2012-05-30 2013-12-05 Triquint Semiconductor, Inc. In-situ barrier oxidation techniques and configurations

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