JP6601667B2 - シフトレジスタ回路及びゲートドライバ並びに表示装置 - Google Patents
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Description
図1は、第1の実施の形態のシフトレジスタ回路の構成を示す図である。図1に示すように、本実施の形態のシフトレジスタ回路1は、単一導電型(本実施の形態ではN型)トランジスタで構成されたシフトレジスタ回路であって、第1の電源VSSとシフトレジスタ回路1の出力O[n]とを結ぶ出力トランジスタM1、第2の電源VDDとシフトレジスタ回路1の出力O[n]とを結ぶ出力トランジスタM2、出力トランジスタM2のゲート端子でブートストラップノードの出力P[n]と前段のシフトレジスタ回路の出力O[n−1]とを結ぶトランジスタM3から構成されるシフトレジスタ部2、および出力トランジスタM1のゲート端子にその出力を接続したゲート制御回路3からなる。ゲート制御回路3は、タイミング生成部5とバッファ部4にて構成される。
次に、本発明の第2の実施の形態について図5を用いて説明する。第1の実施の形態との違いは、タイミング生成部5の構成にある。タイミング生成部5は、ゲート制御回路3の入力O[n−2]によりゲート制御され、第1の電源VSSとタイミング生成部5の出力Q1とをつなぐトランジスタM15と、タイミング生成部5の出力Q1と第2の電源VDDとをつなぎ、そのゲート端子が第2の電源VDDに接続されたトランジスタM16と、で構成される。
次に、本発明の第3の実施の形態について図7を用いて説明する。本実施の形態は単一導電型のトランジスタで構成されたシフトレジスタ回路であり、以下のように構成される。シフトレジスタ回路1の出力O[n]と第1の電源VSSとをつなぐ出力トランジスタM1と、シフトレジスタ回路1の出力O[n−2]を入力とし、その出力Q[n]を出力トランジスタM1のゲート端子に接続した第1のゲート制御回路3と、シフトレジスタ回路1の出力O[n]と第1の電源VSSとをつなぐ第2の出力トランジスタM4と、シフトレジスタ回路1の出力O[n−1]を入力とし、その出力Q[n+1]を出力トランジスタM4のゲート端子に接続した第2のゲート制御回路3とを含む。さらに、シフトレジスタ回路1の出力O[n]と第2の電源VDDとをつなぐ出力トランジスタM2と、そのゲート端子P[n]とシフトレジスタ回路1の出力O[n−1]とをつなぎ、クロック信号XCLKにてゲート制御されるトランジスタM3にて構成される。ここで、複数段のシフトレジスタ回路1は出力O[n−2]、O[n−1]、O[n]の順に連結されているとする。第1及び第2のゲート制御回路3は、第1又は第2の実施の形態に記載のゲート制御回路3と同様の構成で良い。本実施の形態と第1の実施の形態との違いは、出力トランジスタM4とそれを制御する第2のゲート制御回路3とが追加されている点である。
次に、本発明の第4の実施の形態について図9を用いて説明する。本実施の形態は、第3の実施の形態のシフトレジスタ回路1を複数段連結したゲートドライバ10であり、第n−2段目(nは3以上の整数)のシフトレジスタ回路1の出力O[n−2]を、第n−1段目のシフトレジスタ部2およびゲート制御回路3の入力とし、第n−1段目のゲート制御回路3の出力Q[n]を、第n−1段目のシフトレジスタ部2および第n段目のシフトレジスタ部2それぞれに入力している。すなわち、ゲート制御回路3の出力Q[n]を2つの連続するシフトレジスタ部2で共有している点が特徴である。この構成により、ゲートドライバの回路規模の縮減が図れる。なぜならば、図7に示した1段分のシフトレジスタ回路1では2つのゲート制御回路3を記載しているが、複数の連続するシフトレジスタ回路1間でゲート制御回路3を共有することで、ゲート制御回路3の個数を減らせるからである。
次に、本発明の第5の実施の形態について図10を用いて説明する。本実施の形態は、第1の実施形態に示されたゲート制御回路3のバッファ部4に第2の出力Q2[n]を追加したゲート制御回路である。以下、図10に示したゲート制御回路3の追加部について説明する。バッファ部4には、少なくとも、ゲート制御回路3の第2の出力Q2[n]と第1の電源VSSとをつなぐトランジスタM17と、第2の出力Q2[n]と第1の出力Q[n]をつなぐトランジスタM18と、トランジスタM18のゲート端子と第n+2段目のシフトレジスタの出力O[n+2]とをつなぐトランジスタM19が追加され、トランジスタM17のゲート端子はクロック信号CLKにより制御される。
次に、本発明の第6の実施の形態について図12を用いて説明する。本実施の形態は、シフトレジスタ回路1の出力O[n]と第1の電源VSSとをつなぐ出力トランジスタM5を追加し、出力トランジスタM1、M4、M5のゲート制御を、第1の実施形態のゲート制御回路の代わりに第5の実施形態のゲート制御回路で行う点で、第3の実施形態と異なる。出力トランジスタM1のゲート制御は、第1のゲート制御回路の第2の出力Q2[n]、出力トランジスタM4のゲート制御は、第2のゲート制御回路の第1の出力Q[n+1]、出力トランジスタM5のゲート制御は、第1のゲート制御回路の第1の出力Q[n]にて行う。
次に、本発明の第7の実施の形態について、図14を用いて説明する。本実施の形態は、第5の実施の形態のシフトレジスタ回路1を複数段連結したゲートドライバ10である。第n−2段目(nは3以上の整数)のシフトレジスタ回路1の出力O[n−2]を、第n−1段目のシフトレジスタ部2およびゲート制御回路3の入力とする。第n−1段目のゲート制御回路3の第1の出力Q[n]を、第n−1段目のシフトレジスタ部2および第n段目のシフトレジスタ部2それぞれに入力している。さらに第n−1段目のゲート制御回路3の第2の出力Q2[n]を、第n段目のシフトレジスタ部2に入力している。すなわち、ゲート制御回路3の出力Q[n]を2つの連続するシフトレジスタ部2で共有している点が特徴である。この構成により、ゲートドライバの回路規模の縮減が図れる。なぜならば、図12に示した1段分のシフトレジスタ回路1では、2つのゲート制御回路3を記載しているが、複数の連続するシフトレジスタ回路1間でゲート制御回路3を共有することで、ゲート制御回路3の個数を減らせるからである。
次に、本発明の第8の実施の形態について図15及び図16を用いて説明する。本実施の形態は第4の実施の形態または第7の実施の形態のゲートドライバ10を搭載したマトリクス型表示装置15であり、図15に示すように複数のゲート線13と複数のデータ線14とその交差部に配置された画素素子で構成された画素アレイ(表示部)11の、複数のゲート線G1、G2、…を前出のゲートドライバ10の出力O[1]、O[2]、…に接続している。また、ゲートドライバ10にはCLKとXCLKの2相のクロック信号を入力し、ゲートドライバ10の初段のシフトレジスタ回路1の入力としてスタート信号STを入力する。ゲートドライバ10は図16に示した波形のように動作し、複数の連続したゲート線13が同時に選択される(ハイレベルになる)期間を有するオーバーラップ走査を行う。各ゲート線13の選択期間は、スタート信号STのパルス幅によって制御される。また、各ゲート線選択期間の時間差はクロック信号CLK、XCLKの半周期で制御される。
2 シフトレジスタ部
3 ゲート制御回路
4 バッファ部
5 タイミング生成部
10 ゲートドライバ
11 画素アレイ(表示部)
12 データドライバ
13 ゲート線
14 データ線
15 マトリクス型表示装置
CLK、XCLK クロック信号
VSS 第1の電源
VDD 第2の電源
M1、M2、M3、M4、M5、M11、M12、M13、M14、M15、M16、M17、M18、M19 トランジスタ
C1、C2 容量
O[n]、O[n−1]、O[n−2] シフトレジスタ出力
P[n] ブートストラップノード
Q[n]、Q[n+1] ゲート制御回路出力
ST スタート信号
Q2[n]、Q2[n+1] ゲート制御回路第2の出力
Claims (11)
- 単一導電型トランジスタで構成されたシフトレジスタ回路であって、
出力端子と第1の電源とをつなぐ第1の出力トランジスタを有するシフトレジスタ部と、
前記第1の出力トランジスタのゲート端子にその出力端子が接続された第1のゲート制御回路とを含み、
前記第1のゲート制御回路が、タイミング生成部とバッファ部とで構成され、
前記バッファ部は、ブートストラップ回路であり、
入力信号が入力される前記タイミング生成部の出力を前記バッファ部の入力とし、前記バッファ部の出力を前記第1のゲート制御回路の出力としており、
前記バッファ部が、少なくとも、
前記バッファ部の出力と第1のクロック信号とをつなぐ第2のトランジスタと、
前記第2のトランジスタのゲート端子と前記タイミング生成部の出力とをつなぎ、第2のクロック信号によりゲート制御される第3のトランジスタと、
前記バッファ部の出力と前記第1の電源とをつなぎ、前記第2のクロック信号によりゲート制御される第4のトランジスタとを含むブートストラップ回路である
ことを特徴とするシフトレジスタ回路。 - 前記タイミング生成部が、
前記第1のゲート制御回路の入力によりゲート制御され、前記第1の電源と前記バッファ部の入力とをつなぐ第5のトランジスタと、
前記バッファ部の入力と前記第2のクロック信号とを接続する第1の容量とで構成される
ことを特徴とする請求項1に記載のシフトレジスタ回路。 - 前記タイミング生成部が、
前記第1のゲート制御回路の入力によりゲート制御され、前記第1の電源と前記バッファ部の入力とをつなぐ第6のトランジスタと、
前記バッファ部の入力と第2の電源とをつなぎ、ゲート端子を前記第2の電源に接続した第7のトランジスタとで構成される
ことを特徴とする請求項1に記載のシフトレジスタ回路。 - 単一導電型トランジスタで構成されたシフトレジスタ回路であって、
出力端子と第1の電源とをつなぐ第1の出力トランジスタを有するシフトレジスタ部と、
前記第1の出力トランジスタのゲート端子にその出力端子が接続された第1のゲート制御回路とを含み、
前記第1のゲート制御回路が、タイミング生成部とバッファ部とで構成され、
前記バッファ部は、ブートストラップ回路であり、
入力信号が入力される前記タイミング生成部の出力を前記バッファ部の入力とし、前記バッファ部の出力を前記第1のゲート制御回路の出力としており、
前記シフトレジスタ部が、
ソース端子に前記シフトレジスタ回路の出力端子を接続し、ドレイン端子に第2の電源を接続した第8の出力トランジスタと、
ゲート端子に第1のクロック信号を入力し、ドレイン端子に前記入力信号とは異なる別の入力信号を入力し、ソース端子を前記第8の出力トランジスタのゲート端子に接続した第9のトランジスタとを含む
ことを特徴とするシフトレジスタ回路。 - 単一導電型トランジスタで構成されたシフトレジスタ回路であって、
出力端子と第1の電源とをつなぐ第1の出力トランジスタを有するシフトレジスタ部と、
前記第1の出力トランジスタのゲート端子にその出力端子が接続された第1のゲート制御回路とを含み、
前記第1のゲート制御回路が、タイミング生成部とバッファ部とで構成され、
前記バッファ部は、ブートストラップ回路であり、
入力信号が入力される前記タイミング生成部の出力を前記バッファ部の入力とし、前記バッファ部の出力を前記第1のゲート制御回路の出力としており、
前記シフトレジスタ部が、前記出力端子と前記第1の電源とをつなぐ第10の出力トランジスタを含み、
前記第10の出力トランジスタのゲート端子にその出力端子が接続された第2のゲート制御回路を含み、
前記第2のゲート制御回路が、タイミング生成部とバッファ部とで構成され、
入力信号が入力される前記タイミング生成部の出力を前記バッファ部の入力とし、前記バッファ部の出力を前記第2のゲート制御回路の出力とする
ことを特徴とするシフトレジスタ回路。 - 請求項5に記載のシフトレジスタ回路を複数段連結させたゲートドライバであって、
第n−2(nは3以上の整数)段目の前記シフトレジスタ回路の出力を第n−1段目の前記シフトレジスタ部および前記第1又は第2のゲート制御回路の入力とし、
第n−1段目の前記第1又は第2のゲート制御回路の出力を、第n−1段目の前記シフトレジスタ部および第n段目の前記シフトレジスタ部の入力とする
ことを特徴とするゲートドライバ。 - 前記第1のゲート制御回路の前記バッファ部が、少なくとも、第2の出力を有し、
前記バッファ部の第2の出力と前記第1の電源とをつなぐ第11のトランジスタと、
前記バッファ部の第2の出力と前記バッファ部の第1の出力とをつなぐ第12のトランジスタと、
前記第12のトランジスタのゲート端子と第n+2段目のシフトレジスタの出力をつなぐ第13のトランジスタとを含み、
前記第11のトランジスタが前記第2のクロック信号に制御され、
前記第13のトランジスタが第2の電源で制御されるブートストラップ回路である
ことを特徴とする請求項1に記載のシフトレジスタ回路。 - 前記第1の出力トランジスタのゲート端子にその第2の出力端子が接続された請求項7に記載の第1のゲート制御回路を含む
ことを特徴とするシフトレジスタ回路。 - 請求項7に記載のシフトレジスタ回路を複数段連結させたゲートドライバであって、
第n−2(nは3以上の整数)段目の前記シフトレジスタ回路の出力を第n−1段目の前記シフトレジスタ部および前記第1のゲート制御回路の入力とし、
第n+2段目の前記シフトレジスタ回路の出力を前記第n−1段目の第1のゲート制御回路の入力とし、
前記第n−1段目のゲート制御回路の前記第1の出力を、第n−1段目の前記シフトレジスタ部および第n段目の前記シフトレジスタ部の入力とし、
第n―1段目の前記第1のゲート制御回路の前記第2の出力を、第n段目の前記シフトレジスタ部の入力とする
ことを特徴とするゲートドライバ。 - 請求項6または請求項9に記載のゲートドライバを搭載したマトリクス型表示装置であって、
複数のゲート線と複数のデータ線との交差部に画素素子を配置した表示部を備え、
前記ゲートドライバの出力を前記ゲート線に接続し、
前記ゲート線の複数本を同時に選択する期間を有するオーバーラップ走査とし、
前記ゲート線の選択期間がスタート信号のパルス幅により制御される
ことを特徴とする表示装置。 - 単一導電型トランジスタで構成されたシフトレジスタ回路であって、
出力端子と第1の電源とをつなぐ第1の出力トランジスタを有するシフトレジスタ部と、
前記第1の出力トランジスタのゲート端子にその出力端子が接続された第1のゲート制御回路とを含み、
前記第1のゲート制御回路が、タイミング生成部とバッファ部とで構成され、
前記バッファ部は、ブートストラップ回路であり、
入力信号が入力される前記タイミング生成部の出力を前記バッファ部の入力とし、前記バッファ部の出力を前記第1のゲート制御回路の出力としており、
前記バッファ部が、少なくとも、
前記バッファ部の出力と第1のクロック信号とをつなぐ第2のトランジスタと、
前記第2のトランジスタのゲート端子と前記タイミング生成部の出力とをつなぐ第3のトランジスタとで構成されたブートストラップ回路であり、
前記第1のゲート制御回路の前記バッファ部が、少なくとも、第2の出力を有し、
前記バッファ部の第2の出力と前記バッファ部の第1の出力とをつなぐ第12のトランジスタと、
前記第12のトランジスタのゲート端子と第n+2段目のシフトレジスタの出力とをつなぐ第13のトランジスタとを含み、
前記第13のトランジスタが第2の電源で制御されるブートストラップ回路である
ことを特徴とするシフトレジスタ回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/954,160 US9905312B2 (en) | 2014-12-03 | 2015-11-30 | Shift register circuit, gate driver and display apparatus |
CN201510872760.6A CN105679224B (zh) | 2014-12-03 | 2015-12-02 | 移位寄存器电路、栅极驱动器及显示设备 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014244762 | 2014-12-03 | ||
JP2014244762 | 2014-12-03 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2016110684A JP2016110684A (ja) | 2016-06-20 |
JP2016110684A5 JP2016110684A5 (ja) | 2018-09-06 |
JP6601667B2 true JP6601667B2 (ja) | 2019-11-06 |
Family
ID=56122359
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015156162A Active JP6601667B2 (ja) | 2014-12-03 | 2015-08-06 | シフトレジスタ回路及びゲートドライバ並びに表示装置 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP6601667B2 (ja) |
CN (1) | CN105679224B (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106328054B (zh) * | 2016-10-24 | 2018-07-10 | 武汉华星光电技术有限公司 | Oled显示goa扫描驱动电路 |
CN108573679B (zh) * | 2017-03-07 | 2019-12-24 | 昆山工研院新型平板显示技术中心有限公司 | 控制信号驱动电路与驱动方法以及像素电路驱动方法 |
CN108389545A (zh) * | 2018-03-23 | 2018-08-10 | 京东方科技集团股份有限公司 | 移位寄存器单元、驱动方法、栅极驱动电路及显示装置 |
KR20210027576A (ko) * | 2019-08-28 | 2021-03-11 | 삼성디스플레이 주식회사 | 주사 구동부 |
CN111028798B (zh) * | 2019-12-05 | 2021-03-23 | 深圳市华星光电半导体显示技术有限公司 | Goa电路 |
CN111785231A (zh) * | 2020-07-09 | 2020-10-16 | 深圳市华星光电半导体显示技术有限公司 | 光感驱动电路及其驱动方法,显示面板及显示装置 |
WO2023240513A1 (en) * | 2022-06-15 | 2023-12-21 | Huawei Technologies Co., Ltd. | Shift register, shift register circuit, display panel, and electronic device |
WO2024000496A1 (zh) * | 2022-06-30 | 2024-01-04 | 京东方科技集团股份有限公司 | 栅极驱动电路和显示面板 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101057891B1 (ko) * | 2004-05-31 | 2011-08-19 | 엘지디스플레이 주식회사 | 쉬프트 레지스터 |
JP5190722B2 (ja) * | 2005-05-20 | 2013-04-24 | Nltテクノロジー株式会社 | ブートストラップ回路並びにこれを用いたシフトレジスタ、走査回路及び表示装置 |
KR101143004B1 (ko) * | 2005-06-13 | 2012-05-11 | 삼성전자주식회사 | 시프트 레지스터 및 이를 포함하는 표시 장치 |
CN100449604C (zh) * | 2006-07-12 | 2009-01-07 | 友达光电股份有限公司 | 移位寄存器电路及搭载该电路的显示器装置 |
TWI373019B (en) * | 2007-05-09 | 2012-09-21 | Chunghwa Picture Tubes Ltd | Shift register and shift register apparatus therein |
JP5125569B2 (ja) * | 2008-02-08 | 2013-01-23 | ソニー株式会社 | ブートストラップ回路 |
TWI406221B (zh) * | 2009-05-18 | 2013-08-21 | Hannstar Display Corp | 積體閘極驅動電路 |
JP5467454B2 (ja) * | 2009-09-01 | 2014-04-09 | Nltテクノロジー株式会社 | ブートストラップ回路及びレベルシフト回路並びにワード線駆動回路 |
US9036766B2 (en) * | 2012-02-29 | 2015-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
WO2014073362A1 (ja) * | 2012-11-08 | 2014-05-15 | シャープ株式会社 | パルス生成回路、シフトレジスタ回路、及び表示装置 |
-
2015
- 2015-08-06 JP JP2015156162A patent/JP6601667B2/ja active Active
- 2015-12-02 CN CN201510872760.6A patent/CN105679224B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
JP2016110684A (ja) | 2016-06-20 |
CN105679224B (zh) | 2020-08-18 |
CN105679224A (zh) | 2016-06-15 |
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A61 | First payment of annual fees (during grant procedure) |
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