JP6596623B2 - 製造装置及びプログラム - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 39
- 238000000034 method Methods 0.000 claims description 39
- 238000005476 soldering Methods 0.000 claims description 25
- 238000007747 plating Methods 0.000 claims description 22
- 238000010586 diagram Methods 0.000 description 11
- 238000004364 calculation method Methods 0.000 description 7
- 238000004891 communication Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 238000012938 design process Methods 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
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Description
本実施形態に係る3次元回路情報記憶装置について、図1ないし図8を用いて説明する。本実施形態に係る3次元回路情報記憶装置は、回路を構成する部品やチップ等のインスタンスの3次元配置情報を記憶すると共に、当該インスタンスの端子と配線との接続方法に関する接続情報を記憶するものである。接続情報としては、例えば、インスタンスの端子と配線との接続方法が半田付け、めっき、ワイヤボンディングのいずれの方法であるかが記憶される。また、各接続方法についての制約条件等も記憶される。
本実施形態に係る製造装置について、図9ないし図11を用いて説明する。本実施形態に係る製造装置は、第1の実施形態に係る3次元回路情報記憶装置を用いたものであり、部品が表向きにセットされる表セット領域と、裏向きにセットされる裏セット領域とを有し、3次元回路情報記憶装置に記憶されている接続情報に基づいて、部品が表向きに配置されるか裏向きに配置されるかを判定し、その判定結果に基づいて、部品を表セット領域又は裏セット領域のいずれかの領域から取得して配置制御するものである。
11 CPU
12 RAM
13 ROM
14 HD
15 通信I/F
16 入出力I/F
21 第1記憶部
211 ポート部
212 ネット部
213 インスタンス部
214 ポートインスタンス部
215 インスタンス配置情報部
216 インスタンス接続情報部
22 第2記憶部
221 端子図形情報部
222 配線図形・VIA情報部
23 定義体
24 制約条件情報部
31 抵抗部品
32 抵抗体
33a,33b 端子部
34a,34b 接続領域
35a,35b 非接続領域
36(36a,36b) 配線
51a,51b ビア
70 チップ
71 パッド
81 入力情報
82 入出力部
83 回路情報記憶部
84 製造装置
85 情報入力部
86 演算部
87 動作制御部
88 動作部
91,92 リール
Claims (4)
- 3次元回路情報記憶装置の情報を用いて3次元回路の製造を実施する製造装置であって、
前記3次元回路情報記憶装置は、回路を構成するインスタンスの3次元配置情報を記憶するインスタンス配置情報記憶手段と、前記インスタンスの端子と配線との接続方法に関する接続情報を記憶するインスタンス接続情報記憶手段とを備え、
前記インスタンスが表向きにセットされる第1領域、及び前記インスタンスが裏向きにセットされる第2領域を有するインスタンスセット領域と、
前記インスタンス接続情報記憶手段に記憶された前記接続情報に基づいて、前記インスタンスが表向きに配置されるか裏向きに配置されるかを判定する表裏判定手段と、
前記表裏判定手段の判定結果に基づいて、前記インスタンスを第1領域又は第2領域のいずれかの領域から取得して配置するインスタンス配置制御手段とを備えることを特徴とする製造装置。 - 請求項1に記載の製造装置において、
前記インスタンス接続情報記憶手段が、前記インスタンスの端子と前記配線との接続方法として、半田付け、めっき又はワイヤボンディングのいずれかの接続情報を記憶することを特徴とする製造装置。 - 請求項2に記載の製造装置において、
前記接続情報の内容に応じて、当該接続方法を行うための前記3次元配置情報に基づく制約条件情報を記憶する制約条件情報記憶手段を備えることを特徴とする製造装置。 - 回路を構成するインスタンスの3次元配置情報を記憶するインスタンス配置情報記憶手段、
前記インスタンスの端子と配線との接続方法に関する接続情報を記憶するインスタンス接続情報記憶手段、
前記インスタンス接続情報記憶手段に記憶された前記接続情報に基づいて、前記インスタンスが表向きに配置されるか裏向きに配置されるかを判定する表裏判定手段、
前記表裏判定手段の判定結果に基づいて、前記インスタンスを当該インスタンスが表向きにセットされる第1領域又は当該インスタンスが裏向きにセットされる第2領域のいずれかの領域から取得して配置するインスタンス配置制御手段としてコンピュータを機能させることを特徴とするプログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015048120A JP6596623B2 (ja) | 2015-03-11 | 2015-03-11 | 製造装置及びプログラム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015048120A JP6596623B2 (ja) | 2015-03-11 | 2015-03-11 | 製造装置及びプログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016170477A JP2016170477A (ja) | 2016-09-23 |
JP6596623B2 true JP6596623B2 (ja) | 2019-10-30 |
Family
ID=56982459
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015048120A Active JP6596623B2 (ja) | 2015-03-11 | 2015-03-11 | 製造装置及びプログラム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6596623B2 (ja) |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5927690B2 (ja) * | 2011-08-19 | 2016-06-01 | 学校法人福岡大学 | 表示制御装置、その方法及びプログラム |
-
2015
- 2015-03-11 JP JP2015048120A patent/JP6596623B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2016170477A (ja) | 2016-09-23 |
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Date | Code | Title | Description |
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