JP6589278B2 - 半導体素子および半導体素子の製造方法 - Google Patents

Description

この発明は、半導体素子および半導体素子の製造方法に関する。

炭化珪素（ＳｉＣ）半導体は、シリコン（Ｓｉ）半導体と比較して大きなバンドギャップを持つため、シリコン半導体よりも高い絶縁破壊電界強度を有することが知られている。導通状態における抵抗であるオン抵抗は絶縁破壊電界強度の３乗に逆比例するため、例えば広く用いられている四層周期六方晶（４Ｈ−ＳｉＣ）の炭化珪素半導体は、オン抵抗をシリコン半導体の数１００分の１に抑制することができる。このため、炭化珪素（ＳｉＣ）半導体を用いた半導体素子（以下、炭化珪素半導体素子とする）は、放熱が容易となる大きな熱伝導度特性とあいまって、次世代の低損失な電力用半導体素子として期待されている。

電力用半導体素子として用いられる炭化珪素半導体素子として、従来より、ＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ：ショットキーバリアダイオード）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）、ｐｎダイオード、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＧＴＯ（Ｇａｔｅ Ｔｕｒｎ−Ｏｆｆ ｔｈｙｒｉｓｔｏｒ：ゲートターンオフサイリスタ）などが開発されている。

このような電力用半導体素子は、チップ中央部に設けられた順方向電流が流れる活性領域と、活性領域の周囲を囲むチップ外周部に設けられたエッジ終端構造部とで、構成される。エッジ終端構造部は、活性領域の端部付近のｐｎ接合から外側（チップ外側）へ広がる空乏層の幅を広げ、逆バイアス時のアバランシェ降伏電圧（耐圧）を平行平板（空乏層を誘電体とし、当該空乏層の幅を電極間距離とする平行平板コンデンサとして機能するｐｎ接合）の理想耐圧に近づける機能を有する。エッジ終端構造部として、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）、メサ構造、接合終端拡張（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造、フィールドプレートなど様々な耐圧構造が提案されている。これらの耐圧構造の中でもＪＴＥ構造が炭化珪素半導体素子に多く用いられている（例えば、下記非特許文献１参照。）。

ＪＴＥ構造の一般的な断面構造について説明する。図１９は、ＪＴＥ構造の一般的な断面構造を示す断面図である。図１９には、活性領域１１１とエッジ終端構造部１１２との境界付近の断面構造を示す。図１９に示すように、ＪＴＥ構造は、ｎ^-型ドリフト層１０２のチップおもて面側の表面層に、活性領域１１１の周囲を囲むように配置されたｐ⁺型ウェル領域１０３の外側に、ｐ⁺型ウェル領域１０３に隣接して、当該ｐ⁺型ウェル領域１０３よりも不純物濃度の低いｐ^-型ウェル領域（以下、ＪＴＥ領域とする）１０４を同心円状に配置してなる。ＪＴＥ構造には、１つのＪＴＥ領域１０４を設けたシングルゾーンＪＴＥ構造１１３（図１９（ａ））や、不純物濃度の異なる２つのＪＴＥ領域１０４ａ，１０４ｂを同心円状に並列に配置したダブルゾーンＪＴＥ構造１１４（図１９（ｂ））がある。さらに、３つ以上のＪＴＥ領域を同心円状に並列に配置したＪＴＥ構造（不図示）も存在する。

２つ以上のＪＴＥ領域を同心円状に配置したＪＴＥ構造では、最も内側（活性領域１１１側）に最も不純物濃度の高いＪＴＥ領域が配置され、活性領域１１１から外側へ離れるにしたがって不純物濃度の低いＪＴＥ領域がその内側のＪＴＥ領域に隣接して配置される。例えば、ダブルゾーンＪＴＥ構造では、最も内側に配置されたＪＴＥ領域（以下、内側ＪＴＥ領域（ｐ^-型ウェル領域）とする）１０４ａの外側に、内側ＪＴＥ領域１０４ａに隣接して、内側ＪＴＥ領域１０４ａよりも不純物濃度の低いＪＴＥ領域（以下、外側ＪＴＥ領域（ｐ^--型ウェル領域）とする）１０４ｂが配置される。ＪＴＥ領域の表面は、一般に図示省略するシリコン酸化膜およびポリイミド膜を順に積層してなる絶縁膜層で覆われる。符号１０１，１０５，１０６，１１０は、それぞれｎ⁺型半導体基板、ｎ⁺型チャネルストッパー領域、おもて面電極および裏面電極である。

ビー・ジェイ・バリガ（Ｂ．Ｊ．Ｂａｌｉｇａ）著、パワー セミコンダクター デバイシズ（Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ）、（米国）、ＰＷＳ パブリッシング カンパニー（ＰＷＳ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏｍｐａｎｙ）、１９９６年、ｐ．１１１〜１１３

しかしながら、発明者が鋭意研究を重ねた結果、次のことが判明した。図１７は、シングルゾーンＪＴＥ構造におけるＪＴＥ領域のアクセプタのドーズ量（以下、アクセプタドーズ量とする）と耐圧（素子耐圧）との関係を示す特性図である。図１８は、ダブルゾーンＪＴＥ構造におけるＪＴＥ領域のアクセプタドーズ量と耐圧との関係を示す特性図である。図１８には、内側ＪＴＥ領域１０４ａのアクセプタドーズ量に対する外側ＪＴＥ領域１０４ｂのアクセプタドーズ量の比（以下、ＪＴＥ領域のアクセプタドーズ比（＝外側ＪＴＥ領域１０４ｂのアクセプタドーズ量／内側ＪＴＥ領域１０４ａのアクセプタドーズ量）とする）が異なる複数の試料について、それぞれ内側ＪＴＥ領域１０４ａのアクセプタドーズ量と耐圧との関係を示す。図１８の注釈に示す「１：ｘ」とは、内側ＪＴＥ領域１０４ａのアクセプタドーズ量を１としたときの外側ＪＴＥ領域１０４ｂのアクセプタドーズ量の比率ｘである（＝内側ＪＴＥ領域１０４ａのアクセプタドーズ量：外側ＪＴＥ領域１０４ｂのアクセプタドーズ量）。

図１７に示すように、シングルゾーンＪＴＥ構造１１３では、耐圧の変動幅（縦軸）に対してＪＴＥ領域１０４のアクセプタドーズ量の変動幅（横軸）が狭い。すなわち、製造時のＪＴＥ領域１０４のアクセプタドーズ量のばらつきの範囲に対して、所定耐圧を確保可能なＪＴＥ領域１０４のアクセプタドーズ量の適正範囲が狭すぎるという問題がある。一方、図１８に示すように、ダブルゾーンＪＴＥ構造１１４では、各試料ともに、内側ＪＴＥ領域１０４ａのアクセプタドーズ量に対して耐圧のピークが２つ確認される。ＪＴＥ領域のアクセプタドーズ比を小さくするほど、高ドーズ量側の耐圧のピークが高ドーズ量側にシフトするため、所定耐圧を確保可能な内側ＪＴＥ領域１０４ａのアクセプタドーズ量の適正範囲が広くなる。しかしながら、ＪＴＥ領域のアクセプタドーズ比を小さくするほど、耐圧の２つのピーク間での耐圧の落ち込みが大きくなり、当該ピーク間において所定耐圧を確保しにくくなる。

このようにダブルゾーンＪＴＥ構造１１４では、内側ＪＴＥ領域１０４ａのアクセプタドーズ量の適正範囲と耐圧とがトレードオフの関係にある。このため、ＪＴＥ領域のアクセプタドーズ比を過度に小さくした場合、通常であれば所定耐圧を確保可能な内側ＪＴＥ領域１０４ａのアクセプタドーズ量の適正範囲内において、耐圧が低下する（落ち込む）範囲があらわれる。この耐圧が低下する範囲で所定耐圧を確保することができない虞があり、所定耐圧を確保可能な内側ＪＴＥ領域１０４ａのアクセプタドーズ量の適正範囲が狭くなるという問題がある。また、ＪＴＥ領域のアクセプタドーズ比を過度に大きくした場合、シングルゾーンＪＴＥ構造１１３に近づくため、所定耐圧を確保可能な内側ＪＴＥ領域１０４ａのアクセプタドーズ量の適正範囲が狭くなるという問題がある。

このようなダブルゾーンＪＴＥ構造１１４における問題は、３つのＪＴＥ領域を同心円状に並列に配置したＪＴＥ構造（不図示）や、４つ以上のＪＴＥ領域を同心円状に並列に配置したマルチゾーンＪＴＥ構造（不図示）とすることで改善される。しかしながら、３つ以上のＪＴＥ領域を同心円状に並列に配置したＪＴＥ構造とする場合、３つ以上のＪＴＥ領域をそれぞれ異なるイオン注入によって異なるアクセプタドーズ量で形成することとなるため、ダブルゾーンＪＴＥ構造１１４を形成する場合よりもイオン注入工程が多く、製造コストが増大するという問題がある。

この発明は、上述した従来技術による問題点を解消するため、耐圧構造としてシングルゾーンＪＴＥ構造を備えた半導体素子、または、ＪＴＥ領域を設けない半導体素子において、耐圧を向上させることができ、かつ所定耐圧を安定して確保することができる半導体素子および半導体素子の製造方法を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体素子は、電流が流れる活性領域の外側に周辺耐圧構造部を有する半導体素子であって、次の特徴を有する。第１導電型のドリフト層の一方の主面の、前記活性領域と前記周辺耐圧構造部との境界付近の表面層に、第２導電型半導体領域が設けられている。前記第２導電型半導体領域は、前記活性領域の周囲を囲む同心円状に設けられている。前記第２導電型半導体領域を覆う絶縁膜が設けられている。そして、前記絶縁膜の、前記第２導電型半導体領域を覆う部分のうちの第１部分と前記第１部分以外の第２部分とは、前記第２導電型半導体領域に対する位置が異なる。前記第１部分は、前記第２部分よりも単位面積当たりの電荷密度の絶対値が高い。

また、この発明にかかる半導体素子は、上述した発明において、前記絶縁膜は、均一な正または負の電荷密度を有する。前記第１部分の厚さが前記第２部分の厚さよりも厚いことで、前記第１部分と前記第２部分との電荷密度差を生じさせることを特徴とする。

また、この発明にかかる半導体素子は、上述した発明において、前記第１部分は、前記絶縁膜に注入された窒素、リンまたは砒素をイオン化してなる正の固定電荷で構成されていることを特徴とする。

また、この発明にかかる半導体素子は、上述した発明において、前記第２導電型はｐ型であり、前記第１部分は、前記絶縁膜の、前記第２導電型半導体領域の外周側を覆う部分であることを特徴とする。

また、この発明にかかる半導体素子は、上述した発明において、前記第２導電型はｎ型であり、前記第１部分は、前記絶縁膜の、前記第２導電型半導体領域の内周側を覆う部分であることを特徴とする。

また、この発明にかかる半導体素子は、上述した発明において、前記第１部分は、前記絶縁膜に注入されたボロン、アルミニウムまたはガリウムをイオン化してなる負の固定電荷で構成されていることを特徴とする。

また、この発明にかかる半導体素子は、上述した発明において、前記第２導電型はｐ型であり、前記第１部分は、前記絶縁膜の、前記第２導電型半導体領域の内周側を覆う部分であることを特徴とする。

また、この発明にかかる半導体素子は、上述した発明において、前記第２導電型はｎ型であり、前記第１部分は、前記絶縁膜の、前記第２導電型半導体領域の外周側を覆う部分であることを特徴とする。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体素子は、電流が流れる活性領域の外側に周辺耐圧構造部を有する半導体素子であって、次の特徴を有する。前記周辺耐圧構造部において、第１導電型のドリフト層の一方の主面を覆う絶縁膜が設けられている。そして、前記絶縁膜のうちの第１部分と前記第１部分以外の第２部分とは、前記活性領域と前記周辺耐圧構造部との境界に対する位置が異なる。前記第１部分は、前記第２部分よりも単位面積当たりの電荷密度の絶対値が高い。前記絶縁膜は、窒化シリコン膜、酸化アルミニウム膜またはポリイミド膜である。

また、この発明にかかる半導体素子は、上述した発明において、前記第１部分は、前記絶縁膜に注入されたボロン、アルミニウムまたはガリウムをイオン化してなる負の固定電荷で構成されていることを特徴とする。

また、この発明にかかる半導体素子は、上述した発明において、前記第１導電型はｎ型であり、前記第１部分は、前記絶縁膜の、前記活性領域側の部分であり、前記第２部分は、前記絶縁膜の、前記第１部分よりも外側の部分であることを特徴とする。

また、この発明にかかる半導体素子は、上述した発明において、前記第１部分は、前記絶縁膜に注入された窒素、リンまたは砒素をイオン化してなる正の固定電荷で構成されていることを特徴とする。

また、この発明にかかる半導体素子は、上述した発明において、前記第１導電型はｐ型であり、前記第２部分は、前記絶縁膜の、前記活性領域側の部分であり、前記第１部分は、前記絶縁膜の、前記第２部分よりも外側の部分であることを特徴とする。

また、この発明にかかる半導体素子は、上述した発明において、前記第１部分と前記第２部分との電荷密度差の絶対値は、６×１０¹²／ｃｍ²以上１．８×１０¹³／ｃｍ²以下であることを特徴とする。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体素子の製造方法は、電流が流れる活性領域の外側に周辺耐圧構造部を有する半導体素子の製造方法であって、次の特徴を有する。まず、第１導電型のドリフト層の一方の主面の、前記活性領域と前記周辺耐圧構造部との境界付近の表面層に、前記活性領域の周囲を囲む同心円状に第２導電型半導体領域を形成する領域形成工程を行う。次に、前記第２導電型半導体領域を覆うように絶縁膜を形成する絶縁膜形成工程を行う。次に、前記絶縁膜の、前記第２導電型半導体領域を覆う部分のうちの第１部分に不純物をイオン注入するイオン注入工程を行う。次に、前記不純物を電気的に活性化し、前記絶縁膜の、前記第２導電型半導体領域に対する位置が前記第１部分と異なる前記第１部分以外の第２部分よりも前記第１部分の単位面積当たりの電荷密度の絶対値を高くする活性化工程を行う。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体素子の製造方法は、電流が流れる活性領域の外側に周辺耐圧構造部を有する半導体素子の製造方法であって、次の特徴を有する。まず、第１導電型のドリフト層の一方の主面の、前記活性領域と前記周辺耐圧構造部との境界付近の表面層に、前記活性領域の周囲を囲む同心円状に第２導電型半導体領域を形成する領域形成工程を行う。次に、化学気相成長により、前記第２導電型半導体領域を覆うように、不純物を含む絶縁膜を形成する絶縁膜形成工程を行う。次に、前記絶縁膜の、前記第２導電型半導体領域を覆う部分のうちの第１部分の厚さよりも、前記絶縁膜の、前記第２導電型半導体領域に対する位置が前記第１部分と異なる前記第１部分以外の第２部分の厚さを薄くする除去工程を行う。次に、前記不純物を電気的に活性化し、前記第２部分よりも前記第１部分の単位面積当たりの電荷密度の絶対値を高くする活性化工程を行う。

また、この発明にかかる半導体素子の製造方法は、上述した発明において、前記除去工程では、前記絶縁膜の、前記第１部分以外の部分をすべて除去して、前記第１部分のみを残す。そして、前記除去工程の後、前記ドリフト層および前記第２導電型半導体領域を覆う熱酸化膜を形成する工程を、さらに含むことを特徴とする。

また、この発明にかかる半導体素子の製造方法は、上述した発明において、前記不純物は窒素、リンまたは砒素であり、前記活性化工程では、前記不純物を電気的に活性化して正の固定電荷にすることを特徴とする。

また、この発明にかかる半導体素子の製造方法は、上述した発明において、前記第２導電型はｐ型であり、前記第１部分は、前記絶縁膜の、前記第２導電型半導体領域の外周側を覆う部分であることを特徴とする。

また、この発明にかかる半導体素子の製造方法は、上述した発明において、前記第２導電型はｎ型であり、前記第１部分は、前記絶縁膜の、前記第２導電型半導体領域の内周側を覆う部分であることを特徴とする。

また、この発明にかかる半導体素子の製造方法は、上述した発明において、前記不純物はボロン、アルミニウムまたはガリウムであり、前記活性化工程では、前記不純物を電気的に活性化して負の固定電荷にすることを特徴とする。

また、この発明にかかる半導体素子の製造方法は、上述した発明において、前記第２導電型はｐ型であり、前記第１部分は、前記絶縁膜の、前記第２導電型半導体領域の内周側を覆う部分であることを特徴とする。

また、この発明にかかる半導体素子の製造方法は、上述した発明において、前記第２導電型はｎ型であり、前記第１部分は、前記絶縁膜の、前記第２導電型半導体領域の外周側を覆う部分であることを特徴とする。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体素子の製造方法は、電流が流れる活性領域の外側に周辺耐圧構造部を有する半導体素子の製造方法であって、次の特徴を有する。まず、前記周辺耐圧構造部において、第１導電型のドリフト層の一方の主面を覆うように絶縁膜を形成する絶縁膜形成工程を行う。次に、前記絶縁膜のうちの第１部分に不純物をイオン注入するイオン注入工程を行う。次に、前記不純物を電気的に活性化し、前記絶縁膜の、前記活性領域と前記周辺耐圧構造部との境界に対する位置が前記第１部分と異なる前記第１部分以外の第２部分よりも前記第１部分の単位面積当たりの電荷密度の絶対値を高くする活性化工程を行う。前記絶縁膜形成工程後、前記第１導電型のドリフト層の一方の主面または他方の主面に電極を形成する電極工程をさらに含む。前記電極工程で行うアニールによって前記活性化工程を行う。

また、この発明にかかる半導体素子の製造方法は、上述した発明において、前記不純物はボロン、アルミニウムまたはガリウムであり、前記活性化工程では、前記不純物を電気的に活性化して負の固定電荷にすることを特徴とする。

また、この発明にかかる半導体素子の製造方法は、上述した発明において、前記第１導電型はｎ型であり、前記第１部分は、前記絶縁膜の、前記活性領域側の部分であり、前記第２部分は、前記絶縁膜の、前記第１部分よりも外側の部分であることを特徴とする。

また、この発明にかかる半導体素子の製造方法は、上述した発明において、前記不純物は窒素、リンまたは砒素であり、前記活性化工程では、前記不純物を電気的に活性化して正の固定電荷にすることを特徴とする。

また、この発明にかかる半導体素子の製造方法は、上述した発明において、前記第１導電型はｐ型であり、前記第２部分は、前記絶縁膜の、前記活性領域側の部分であり、前記第１部分は、前記絶縁膜の、前記第２部分よりも外側の部分であることを特徴とする。

上述した発明によれば、絶縁膜の第２部分よりも第１部分の単位面積当たりの電荷密度の絶対値を高くすることで、周辺耐圧構造部におけるドリフト層の一方の主面側の領域の外周側（チップ外側）の部分のドーズ量を内周側（活性領域側）の部分のドーズ量よりも低くすることができる。これにより、シングルゾーンＪＴＥ構造を構成する第２導電型半導体領域（ＪＴＥ領域）や、ＪＴＥ領域を設けない場合の周辺耐圧構造部におけるドリフト層をダブルゾーンＪＴＥ構造と同様に機能させることができる。これにより、シングルゾーンＪＴＥ構造とした場合には、所定耐圧を確保可能なＪＴＥ領域のドーズ量の適正範囲をダブルゾーンＪＴＥ構造の内側ＪＴＥ領域と同程度に広げることができ、かつダブルゾーンＪＴＥ構造において生じていた２つの耐圧ピーク間での落ち込みを抑制することができる。また、ＪＴＥ領域を設けない場合には、ＪＴＥ領域のドーズ量の適正範囲によらず、本発明のシングルゾーンＪＴＥ構造を備えた場合と同様に耐圧を向上させることができる。

本発明にかかる半導体素子および半導体素子の製造方法によれば、耐圧構造としてシングルゾーンＪＴＥ構造を備えた半導体素子において、ＪＴＥ領域のドーズ量のばらつきによらず安定して耐圧を向上させることができるという効果を奏する。また、本発明にかかる半導体素子および半導体素子の製造方法によれば、ＪＴＥ領域を設けない半導体素子において、ＪＴＥ領域のドーズ量のばらつきによる悪影響を受けずに安定して耐圧を向上させることができるという効果を奏する。

実施の形態１にかかる半導体素子の構造を示す断面図である。 実施の形態１にかかる半導体素子の正電荷領域の空間変調パターンの一例を示す平面図である。 実施の形態１にかかる半導体素子の正電荷領域の空間変調パターンの一例を示す平面図である。 実施の形態１にかかる半導体素子の正電荷領域の空間変調パターンの一例を示す平面図である。 実施の形態１にかかる半導体素子の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体素子の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体素子の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体素子の構造を示す断面図である。 実施の形態３にかかる半導体素子の構造を示す断面図である。 実施の形態３にかかる半導体素子の製造途中の状態を示す断面図である。 実施の形態３にかかる半導体素子の製造途中の状態を示す断面図である。 実施の形態３にかかる半導体素子の製造途中の状態を示す断面図である。 実施の形態４にかかる半導体素子の構造を示す断面図である。 実施の形態５にかかる半導体素子の構造を示す断面図である。 実施例１にかかる半導体素子におけるＪＴＥ領域のアクセプタドーズ量と耐圧との関係を示す特性図である。 実施例２にかかる半導体素子におけるＪＴＥ領域のアクセプタドーズ量と耐圧との関係を示す特性図である。 シングルゾーンＪＴＥ構造におけるＪＴＥ領域のアクセプタドーズ量と耐圧との関係を示す特性図である。 ダブルゾーンＪＴＥ構造におけるＪＴＥ領域のアクセプタドーズ量と耐圧との関係を示す特性図である。 ＪＴＥ構造の一般的な断面構造を示す断面図である。

以下に添付図面を参照して、この発明にかかる半導体素子および半導体素子の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度（高ドーズ量）および低不純物濃度（低ドーズ量）であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態１）
実施の形態１にかかる半導体素子の構造について、炭化珪素（ＳｉＣ）半導体を用いて作製（製造）された耐圧１７００ＶクラスのＪＢＳ（Ｊｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ：接合障壁ショットキー）構造のダイオードを例に説明する。図１は、実施の形態１にかかる半導体素子の構造を示す断面図である。図１に示すように、実施の形態１にかかる半導体素子は、ｎ⁺型カソード層１となるｎ⁺型炭化珪素基板のおもて面上にｎ^-型ドリフト層２となるｎ^-型炭化珪素エピタキシャル層を堆積してなるエピタキシャル基板（半導体チップ）を備える。チップ中央部には、ダイオードの素子構造が形成された活性領域１１が設けられ、チップ外周部には、活性領域１１の周囲を囲むようにエッジ終端構造部（周辺耐圧構造部）１２が設けられている。

活性領域１１は、オン状態のときに順方向電流が流れる領域である。エッジ終端構造部１２は、ｎ^-型ドリフト層２のチップおもて面側の電界を緩和し耐圧を保持する領域である。活性領域１１において、ｎ^-型ドリフト層２の、ｎ⁺型カソード層１側に対して反対側（チップおもて面側）の表面層には、ＪＢＳ構造（ダイオードの素子構造）を構成する複数のｐ⁺型ウェル領域３が所定の間隔で選択的に設けられている。これら複数のｐ⁺型ウェル領域３のうち、最も外側（チップ外側）のｐ⁺型ウェル領域（以下、最外周ｐ⁺型ウェル領域とする）３ａは、活性領域１１とエッジ終端構造部１２との境界付近に、活性領域１１の周囲を囲む同心円状（例えばリング状や略矩形環状）の平面パターンで設けられている。

エッジ終端構造部１２において、ｎ^-型ドリフト層２のチップおもて面側の表面層には、ｐ^-型ウェル領域（第２導電型半導体領域）４およびｎ⁺⁺型チャネルストッパー領域５がそれぞれ選択的に設けられている。ｐ^-型ウェル領域４は、最外周ｐ⁺型ウェル領域３ａの外側に、最外周ｐ⁺型ウェル領域３ａに隣接して設けられ、シングルゾーンＪＴＥ構造を構成する。また、ｐ^-型ウェル領域４は、最外周ｐ⁺型ウェル領域３ａの周囲を囲む同心円状の平面パターンで設けられている。ｐ^-型ウェル領域４の幅（内側から外側へ向う方向の幅）は例えば２０μｍ以上３００μｍ以下程度であり、その深さは例えば０．５μｍ以上１μｍ以下程度であってもよい。ｐ^-型ウェル領域４は、最外周ｐ⁺型ウェル領域３ａにかかる電界を緩和する機能を有する。ｎ⁺⁺型チャネルストッパー領域５は、ｐ^-型ウェル領域４よりも外側に、ｐ^-型ウェル領域４と離して設けられている。

ｎ^-型ドリフト層２のチップおもて面側の表面には、活性領域１１全体にわたってショットキー電極６となるおもて面電極が設けられている。ショットキー電極６は、ｎ^-型ドリフト層２とのショットキー接合を形成し、アノード電極として機能する。具体的には、ショットキー電極６は、後述する保護絶縁膜７を深さ方向に貫通するコンタクトホールを介してｎ^-型ドリフト層２のチップおもて面側の表面全面を覆い、ｐ⁺型ウェル領域３（最外周ｐ⁺型ウェル領域３ａも含む）に接する。ショットキー電極６は、保護絶縁膜７上に延在していてもよい。保護絶縁膜７は、エッジ終端構造部１２全体にわたってｎ^-型ドリフト層２のチップおもて面側の表面上に設けられ、ｐ^-型ウェル領域４およびｎ⁺⁺型チャネルストッパー領域５を覆う。保護絶縁膜７は、最外周ｐ⁺型ウェル領域３ａの外側の端部上に延在していてもよい。

保護絶縁膜７は、例えば、酸化シリコン（ＳｉＯ₂）膜、窒化シリコン（Ｓｉ₃Ｎ₄）膜、酸化アルミニウム（Ａｌ₂Ｏ₃）膜またはポリイミド（ｐｏｌｙｉｍｉｄｅ）膜などの単層膜、もしくはこれらを２つ以上積層させてなる積層膜である。保護絶縁膜７の内部には、ｐ^-型ウェル領域４を覆う部分７ａに、活性領域１１と離して、正の電荷を帯びた領域（以下、正電荷領域（第１部分）とする）８が選択的に設けられている。正電荷領域８は、保護絶縁膜７中に導入した例えば窒素（Ｎ）やリン（Ｐ）、砒素（Ａｓ）などのｎ型不純物（ドーパント）を電気的に活性化し、ｎ型不純物から自由電子を脱離させることでｎ型不純物（第１５族元素）を正にイオン化してなるドナー（正の固定電荷）で構成される。すなわち、正電荷領域８の電荷密度は、保護絶縁膜７の、正電荷領域８以外の部分（第２部分）の電荷密度（≒０／ｃｍ²）よりも相対的に高くなっている。

具体的には、正電荷領域８は、保護絶縁膜７の、ｐ^-型ウェル領域４を覆う部分７ａの外周端７ｂから内側に、保護絶縁膜７の、ｐ^-型ウェル領域４を覆う部分７ａの内周端７ｃに達しない幅で設けられている。保護絶縁膜７中に導入したｎ型不純物から脱離した自由電子はショットキー電極６などを介して素子外部に排除され、保護絶縁膜７中には正イオン化したｎ型不純物が残る。保護絶縁膜７中の正イオン化したｎ型不純物はｐ^-型ウェル領域４中の負電荷であるアクセプタを補償し、ｐ^-型ウェル領域４の、正電荷領域８に覆われた外周側の部分（以下、外側ＪＴＥ領域とする）４ｂの実効的な負電荷面密度が減少する。このため、外側ＪＴＥ領域４ｂの実効的な負電荷面密度は、ｐ^-型ウェル領域４の、正電荷領域８に覆われていない内周側の部分（以下、内側ＪＴＥ領域とする）４ａの負電荷面密度よりも低くなる。すなわち、シングルゾーンＪＴＥ構造を構成するｐ^-型ウェル領域４は、ダブルゾーンＪＴＥ構造と同様に機能する。保護絶縁膜７に注入されるｎ型不純物のドーズ量（すなわち正電荷領域８の電荷密度）は、ｐ^-型ウェル領域４のアクセプタドーズ量の０．５倍以上程度であることが好ましい。その理由は、次の通りである。

保護絶縁膜７に注入されるｎ型不純物のドーズ量をｐ^-型ウェル領域４のアクセプタドーズ量の０．５倍以上程度とすることで、内側ＪＴＥ領域４ａのアクセプタドーズ量に対する外側ＪＴＥ領域４ｂの実効的なアクセプタドーズ量の比（以下、ＪＴＥ領域のアクセプタドーズ比（＝外側ＪＴＥ領域４ｂの実効的なアクセプタドーズ量／内側ＪＴＥ領域４ａのアクセプタドーズ量）とする）が０．５以上になる。これによって、次の効果が得られるからである。上述したようにｐ^-型ウェル領域４はダブルゾーンＪＴＥ構造と同様に機能する。このため、従来のダブルゾーンＪＴＥ構造１１４（図１８，１９（ｂ）参照）のように耐圧のピークが２つ生じるが、ＪＴＥ領域のアクセプタドーズ比を０．５以上とすることで２つのピーク間での耐圧の落ち込みを抑制することができる。具体的には、ＪＴＥ領域のアクセプタドーズ比を調整するにあたって、正電荷領域８の電荷密度を深さ方向に一様に例えば６×１０¹²／ｃｍ²以上１．８×１０¹³／ｃｍ²以下程度としてもよい。

また、正電荷領域８は、後述する保護絶縁膜７への１回のイオン注入において、単位面積当たりの正の電荷密度が内側から外側（横方向）へ向うにしたがって増加する電荷密度（空間電荷）分布となる平面パターン（以下、空間変調パターンとする）で設けられていることが好ましい。すなわち、正電荷領域８は、外側へ向うにしたがって正電荷となるｎ型不純物のドーズ量を増加させる平面パターンで設けられていることが好ましい。その理由は、上述したような耐圧の２つのピークが生じることを抑制し、所定耐圧以上を確保可能なｐ^-型ウェル領域４のアクセプタドーズ量の適正範囲においてほぼ一定の耐圧を安定して確保することができるからである。正電荷領域８の空間変調パターンについては後述する。保護絶縁膜７の表面には、ポリイミドからなるパッシベーション膜９が設けられている。パッシベーション膜９は、ショットキー電極６上に延在していてもよい。ｎ⁺型炭化珪素基板の裏面（チップ裏面）には、ｎ⁺型炭化珪素基板とのオーミック接合を形成する裏面電極１０が設けられている。裏面電極１０は、カソード電極として機能する。

次に、正電荷領域８の空間変調パターン（平面パターン）について説明する。図２〜４は、実施の形態１にかかる半導体素子の正電荷領域の空間変調パターンの一例を示す平面図である。図２〜４においてハッチングで示す部分が正電荷領域８である。また、図２〜４には、保護絶縁膜７の、ｐ^-型ウェル領域４を覆う部分７ａを図示し、保護絶縁膜７の、ｐ^-型ウェル領域４を覆う部分７ａ以外の部分や、活性領域１１、パッシベーション膜９を図示省略する。図２に示すように、正電荷領域８の空間変調パターンは、保護絶縁膜７の、ｐ^-型ウェル領域４を覆う部分７ａの内周端７ｃ側から外周端７ｂへ向うにしたがって幅（ストライプ幅）ｗ１を広くした環状の複数の正電荷領域８を、活性領域１１を囲む同心円状に複数配置してなるストライプ状であってもよい。この場合、保護絶縁膜７の、ｐ^-型ウェル領域４を覆う部分７ａにおいて、正電荷領域８以外の部分は、内周端７ｃ側から外周端７ｂへ向うにしたがって幅（ストライプ幅）ｗ２を狭くした同心円状に配置されていてもよい。

また、図３に示すように、正電荷領域８の空間変調パターンは、正電荷領域８の内側の部分を、活性領域１１の外周に沿う方向に正電荷領域８と保護絶縁膜７の正電荷領域８以外の部分とを交互に繰り返し配置した櫛歯状としてもよい。この場合、正電荷領域８の内側の櫛歯状の部分８ａは、外側から内側に向うにしたがって幅ｗ３を狭くした台形状や三角形状としてもよい。また、図４に示すように、正電荷領域８の空間変調パターンは、正電荷領域８の内側の部分を所定パターンのドット状としてもよい。この場合、正電荷領域８の内側のドット状の部分８ｂは、ドットをランダムに配置してもよいし、規則的に配置してもよい。また、正電荷領域８の内側のドット状の部分８ｂは、内側から外側へ向うにしたがってドット同士の間隔を狭くしたり、ドットの表面積を大きくしたりしてもよい。このように、正電荷領域８の空間変調パターンは、内側から外側へ向うにしたがって保護絶縁膜７の、ｐ^-型ウェル領域４を覆う部分７ａに対する正電荷領域８の占有面積が小さくなるように設定すればよい。なお、正電荷領域８を空間変調パターンとしない場合、例えば正電荷領域８の平面パターンを略矩形状とするなどにより、正電荷領域８の電荷密度分布は横方向に一様となる。

次に、実施の形態１にかかる半導体素子の製造方法について、上述した耐圧１７００ＶクラスのＪＢＳ構造のダイオードを作製（製造）する場合を例に説明する。図５〜７は、実施の形態１にかかる半導体素子の製造途中の状態を示す断面図である。まず、出発基板としてｎ⁺型カソード層１となるｎ⁺型炭化珪素基板を用意し、このｎ⁺型炭化珪素基板のおもて面上にｎ^-型ドリフト層２をエピタキシャル成長させる。これにより、ｎ⁺型炭化珪素基板のおもて面上にｎ^-型ドリフト層２を堆積してなるエピタキシャル基板（半導体ウエハ）が作製される。ｎ⁺型炭化珪素基板の比抵抗は、例えば２０ｍΩｃｍ程度であってもよい。ｎ^-型ドリフト層２の厚さおよび不純物濃度は、それぞれ例えば１５μｍ程度および６×１０¹⁵／ｃｍ³程度であってもよい。

次に、フォトリソグラフィおよびイオン注入を繰り返し行い、ｎ^-型ドリフト層２のウエハおもて面側の表面層に、活性領域１１のｐ⁺型ウェル領域３と、エッジ終端構造部１２のｐ^-型ウェル領域４およびｎ⁺⁺型チャネルストッパー領域５とを順次形成する。ｐ⁺型ウェル領域３、ｐ^-型ウェル領域４およびｎ⁺⁺型チャネルストッパー領域５を形成する順序は種々変更可能である。ｐ^-型ウェル領域４の幅（内側から外側へ向う方向の幅）は、例えば１００μｍ程度であってもよい。また、ｐ^-型ウェル領域４を形成するにあたって、ｐ^-型ウェル領域４のアクセプタドーズ量が例えば１．２×１０¹³／ｃｍ²以上３．６×１０¹³／ｃｍ²以下程度となるようにイオン注入条件および活性化アニール条件を調整する。

次に、一般的な方法により、エッジ終端構造部１２におけるウエハおもて面上に保護絶縁膜７を形成する。次に、ウエハ裏面（ｎ⁺型炭化珪素基板の裏面）に裏面電極１０を形成する。次に、保護絶縁膜７および活性領域１１におけるウエハおもて面上に、正電荷領域８の形成領域に対応する部分を開口したレジストマスク４１を形成する。すなわち、上述した正電荷領域８の空間変調パターン（図２〜４参照）とほぼ同様の開口パターンを有するレジストマスク４１を形成し、保護絶縁膜７を選択的に露出する。ここまでの状態が図５に示されている。次に、このレジストマスク４１をマスクとして、保護絶縁膜７にｎ型不純物を選択的にイオン注入４２する。ここまでの状態が図６に示されている。

保護絶縁膜７へのイオン注入４２は、例えば、保護絶縁膜７の、ｐ^-型ウェル領域４を覆う部分７ａの外周端７ｂから内側に５０μｍの幅までの部分に、活性領域１１の周囲を囲む同心円状にｎ型不純物を注入する。このとき、イオン注入４２したｎ型不純物が保護絶縁膜７のみに注入されるように（すなわち保護絶縁膜７を貫通しないように）、イオン注入４２の加速エネルギーを種々調整する。図６において、保護絶縁膜７の表面近傍の点線は、イオン注入４２されたｎ型不純物を表している。保護絶縁膜７にイオン注入４２するｎ型不純物（ドナー）のドーズ量は、ｐ^-型ウェル領域４のアクセプタドーズ量の０．５倍以上程度であり、具体的には例えば６×１０¹²／ｃｍ²以上１．８×１０¹³／ｃｍ²以下程度であってもよい。次に、レジストマスク４１を除去する。

次に、一般的な方法により、活性領域１１におけるウエハおもて面上にショットキー電極６を形成する。このショットキー電極６を形成する際のアニールによって、保護絶縁膜７中のｎ型不純物が電気的に活性化されて正の電荷を帯び、保護絶縁膜７の正の電荷を帯びた部分が正電荷領域８となる。また、このアニール時、外側ＪＴＥ領域４ｂのアクセプタは、保護絶縁膜７中の正イオン化したｎ型不純物により補償される。これにより、外側ＪＴＥ領域４ｂの実効的な負電荷面密度は、アニール前のｐ^-型ウェル領域４（すなわち保護絶縁膜７中の正イオン化したｎ型不純物の影響を受けない内側ＪＴＥ領域４ａ）の負電荷面密度よりも低くなる（内側ＪＴＥ領域４ａの負電荷面密度＞外側ＪＴＥ領域４ｂの実効的な負電荷面密度）。例えば、保護絶縁膜７にイオン注入４２するｎ型不純物のドーズ量がｐ^-型ウェル領域４のアクセプタドーズ量の０．５倍である場合、外側ＪＴＥ領域４ｂのアクセプタドーズ量は内側ＪＴＥ領域４ａのアクセプタドーズ量の０．５倍となり、ＪＴＥ領域のアクセプタドーズ比は０．５となる。ここまでの状態が図７に示されている。

保護絶縁膜７へのｎ型不純物のイオン注入４２は、保護絶縁膜７の形成後、裏面電極１０の形成前に行ってもよい。この場合、裏面電極１０を形成する際のアニールによって、保護絶縁膜７中に正電荷領域８が形成され、かつ外側ＪＴＥ領域４ｂのアクセプタが保護絶縁膜７中の正イオン化したｎ型不純物により補償される。次に、保護絶縁膜７上に、例えばポリイミドからなるパッシベーション膜９を形成する。保護絶縁膜７がポリイミドからなる場合には、パッシベーション膜９を形成する工程を省略してもよい。その後、半導体ウエハをチップ状に切断（ダイシング）することで、図１に示すダイオードが完成する。

以上、説明したように、実施の形態１によれば、保護絶縁膜の、ＪＴＥ領域（ｐ^-型ウェル領域）を覆う部分の外周側に選択的にｎ型不純物を注入し電気的に活性化させて正電荷領域を形成することにより、正電荷領域の形成時に正イオン化したｎ型不純物によってＪＴＥ領域の、正電荷領域に覆われた外周側の部分（外側ＪＴＥ領域）のアクセプタが補償される。これにより、外側ＪＴＥ領域の実効的な負電荷面密度を、ＪＴＥ領域の、正電荷領域に覆われない内周側の部分（内側ＪＴＥ領域）の負電荷面密度よりも低くすることができる。これによって、シングルゾーンＪＴＥ構造を構成するＪＴＥ領域をダブルゾーンＪＴＥ構造と同様に機能させることができ、ダブルゾーンＪＴＥ構造の内側ＪＴＥ領域と同程度にＪＴＥ領域のアクセプタドーズ量の適正範囲を広げることができる。すなわち、従来のシングルゾーンＪＴＥ構造よりも所定耐圧を確保可能なＪＴＥ領域のアクセプタドーズ量の範囲を広げることができる。したがって、ＪＴＥ領域のドーズ量のばらつきによらず安定して高耐圧を確保することができる。また、シングルゾーンＪＴＥ構造を構成するＪＴＥ領域をダブルゾーンＪＴＥ構造と同様に機能させることで、ダブルゾーンＪＴＥ構造とした場合と同様に２つの耐圧ピークが生じるが、ダブルゾーンＪＴＥ構造とする場合よりも２つのピーク間での耐圧の落ち込みを抑制することができる。したがって、ダブルゾーンＪＴＥ構造とする場合よりも安定して高耐圧を確保することができる。

また、通常、炭化珪素層（または炭化珪素基板）へのイオン注入はイオン注入時のダメージ（欠陥）を低減するために５００℃以上の高温度で行うため、イオン注入時の昇温・降温に時間がかかるという問題がある。この問題は例えば炭化珪素層へのイオン注入を室温で行うことで解消することができるが、この場合、イオン注入した不純物の活性化率が低下するという新たな問題がある。それに対して、実施の形態１によれば、炭化珪素層への１回のイオン注入によりシングルゾーンＪＴＥ構造を構成するＪＴＥ領域を形成した後、保護絶縁膜への１回のイオン注入およびその後の電極形成時のアニールにより当該ＪＴＥ領域をダブルゾーンＪＴＥ構造と同様に機能させる。この保護絶縁膜へのイオン注入は室温で行うことができるため、炭化珪素層への２回以上のイオン注入により形成されるダブルゾーンＪＴＥ構造や３つ以上のＪＴＥ領域からなるＪＴＥ構造に比べてイオン注入時間を短縮することができ、スループットを向上させることができる。また、保護絶縁膜にイオン注入された不純物は、裏面電極の１２００℃程度のシンタリング（アニール）や、ショットキー電極形成時の５００℃程度のアニールにより電気的に活性化させることができるため、活性化率が低下することを回避することができる。また、保護絶縁膜にイオン注入した不純物は、既存の製造工程に含まれる電極形成時のアニールによって電気的に活性化させるができるため、ダブルゾーンＪＴＥ構造を形成する場合と同程度の工程数で耐圧構造を形成することができる。したがって、不純物濃度の異なる３つ以上のＪＴＥ領域を同心円状に配置したＪＴＥ構造を形成する場合よりも工程数を低減することができる。

（実施の形態２）
次に、実施の形態２にかかる半導体素子の構造について説明する。図８は、実施の形態２にかかる半導体素子の構造を示す断面図である。実施の形態２にかかる半導体素子が実施の形態１にかかる半導体素子と異なる点は、正電荷領域に代えて、保護絶縁膜７の、ｐ^-型ウェル領域４を覆う部分７ａに、活性領域１１と近接して、負の電荷を帯びた領域（以下、負電荷領域（第１部分）とする）１８を設けた点である。負電荷領域１８は、保護絶縁膜７中に導入した例えばボロン（Ｂ）やアルミニウム（Ａｌ）、ガリウム（Ｇａ）などのｐ型不純物（ドーパント）を電気的に活性化し、ｐ型不純物からホール（正孔）を離すことでｐ型不純物（第１３族元素）を負にイオン化してなるアクセプタ（負の固定電荷）で構成される。すなわち、負電荷領域１８の電荷密度は、保護絶縁膜７の、負電荷領域１８以外の部分（第２部分）の電荷密度（≒０／ｃｍ²）よりも相対的に低くなっている。

具体的には、負電荷領域１８は、保護絶縁膜７の、ｐ^-型ウェル領域４を覆う部分７ａの内周端７ｃから外側に、保護絶縁膜７の、ｐ^-型ウェル領域４を覆う部分７ａの外周端７ｂに達しない幅で設けられている。保護絶縁膜７中に導入したｐ型不純物から離れたホールはショットキー電極６などを介して素子外部に排除され、保護絶縁膜７中には負イオン化したｐ型不純物（負電荷）が残る。この保護絶縁膜７中の負イオン化したｐ型不純物と、ｐ^-型ウェル領域４の、負電荷領域１８に覆われた内周側の部分（内側ＪＴＥ領域）１４ａ中の負電荷であるアクセプタとが足し合わさって、内側ＪＴＥ領域１４ａの実効的な負電荷面密度が増加する。このため、内側ＪＴＥ領域１４ａの実効的な負電荷面密度は、ｐ^-型ウェル領域４の、負電荷領域１８に覆われていない外周側の部分（外側ＪＴＥ領域）１４ｂの負電荷面密度よりも高くなる。すなわち、実施の形態１と同様に、シングルゾーンＪＴＥ構造を構成するｐ^-型ウェル領域４をダブルゾーンＪＴＥ構造と同様に機能させることができる。

保護絶縁膜７に注入されるｐ型不純物のドーズ量（すなわち負電荷領域１８の電荷密度）は、ｐ^-型ウェル領域４のアクセプタドーズ量と同じか、ｐ^-型ウェル領域４のアクセプタドーズ量以下程度であることが好ましい。その理由は、実施の形態１と同様にＪＴＥ領域のアクセプタドーズ比（＝外側ＪＴＥ領域１４ｂのアクセプタドーズ量／内側ＪＴＥ領域１４ａの実効的なアクセプタドーズ量）が０．５以上となり、実施の形態１と同様の効果を得ることができるからである。具体的には、耐圧１７００Ｖクラスである場合、ｐ^-型ウェル領域４のアクセプタドーズ量は、例えば６×１０¹²／ｃｍ²以上１．８×１０¹³／ｃｍ²以下程度である。負電荷領域１８の電荷密度の絶対値は、深さ方向に一様に例えば６×１０¹²／ｃｍ²以上１．８×１０¹³／ｃｍ²以下程度であってもよい。

また、負電荷領域１８は、後述する保護絶縁膜７への１回のイオン注入において、単位面積当たりの負の電荷密度が内側から外側へ向うにしたがって低減する電荷密度（空間電荷）分布となる平面パターン（空間変調パターン）で設けられていることが好ましい。すなわち、負電荷領域１８は、外側へ向うにしたがって負電荷となるｐ型不純物のドーズ量を減少させる平面パターンで設けられていることが好ましい。その理由は、実施の形態１において正電荷領域を空間変調パターンとする理由と同様である。負電荷領域１８の空間変調パターンは、例えば、実施の形態１において、保護絶縁膜７の、ｐ^-型ウェル領域４を覆う部分７ａにおける正電荷領域以外の部分（ハッチングされていない部分）と同様の空間変調パターンであってもよい（図２〜４参照）。なお、負電荷領域１８を空間変調パターンとしない場合、例えば負電荷領域１８の平面パターンを略矩形状とするなどにより、負電荷領域１８の電荷密度分布は横方向に一様となる。

実施の形態２にかかる半導体素子の製造方法は、実施の形態１にかかる半導体素子の製造方法において正電荷領域を形成するタイミングで、正電荷領域に代えて負電荷領域１８を形成すればよい。負電荷領域１８の形成方法以外の工程は、実施の形態１にかかる半導体素子の製造方法と同様である。負電荷領域１８を形成するには、保護絶縁膜７に選択的にｐ型不純物をイオン注入すればよい。具体的には、負電荷領域１８を形成するにあたって、まず、保護絶縁膜７上に、負電荷領域１８の形成領域に対応する部分を開口したレジストマスク（不図示）を形成する。すなわち、上述した負電荷領域１８の空間変調パターンとほぼ同様の開口パターンを有するレジストマスクを形成し、保護絶縁膜７を選択的に露出する。

次に、このレジストマスクをマスクとして、保護絶縁膜７にｐ型不純物を選択的にイオン注入する。保護絶縁膜７へのイオン注入は、例えば、保護絶縁膜７の、ｐ^-型ウェル領域４を覆う部分７ａの内周端７ｃから外側に例えば５０μｍの幅までの部分に、活性領域１１の周囲を囲む同心円状にｐ型不純物を注入する。このとき、イオン注入したｐ型不純物が保護絶縁膜７のみに注入されるように（すなわち保護絶縁膜７を貫通しないように）、イオン注入の加速エネルギーを種々調整する。保護絶縁膜７にイオン注入するｐ型不純物のドーズ量は、ｐ^-型ウェル領域４のアクセプタドーズ量と同じか、ｐ^-型ウェル領域４のアクセプタドーズ量以下程度であり、例えば６×１０¹²／ｃｍ²以上１．８×１０¹³／ｃｍ²以下程度であってもよい。次に、レジストマスクを除去する。

その後、ショットキー電極６または裏面電極１０を形成するためのアニールによって、保護絶縁膜７中のｐ型不純物が電気的に活性化されて負の電荷を帯び、保護絶縁膜７の負の電荷を帯びた部分が負電荷領域１８となる。また、このアニール時、保護絶縁膜７中の負イオン化したｐ型不純物により、内側ＪＴＥ領域１４ａの実効的な負電荷面密度が増加し、アニール前のｐ^-型ウェル領域４（すなわち保護絶縁膜７中の負イオン化したｐ型不純物の影響を受けない外側ＪＴＥ領域１４ｂ）の負電荷面密度よりも高くなる（内側ＪＴＥ領域１４ａの実効的な負電荷面密度＞外側ＪＴＥ領域１４ｂの負電荷面密度）。例えば、保護絶縁膜７にイオン注入するｐ型不純物のドーズ量がｐ^-型ウェル領域４のアクセプタドーズ量と同じである場合、内側ＪＴＥ領域１４ａの実効的なアクセプタドーズ量は外側ＪＴＥ領域１４ｂのアクセプタドーズ量の２倍となり、ＪＴＥ領域のアクセプタドーズ比は０．５となる。

以上、説明したように、実施の形態２によれば、保護絶縁膜の、ＪＴＥ領域（ｐ^-型ウェル領域）を覆う部分の内周側に選択的にｐ型不純物を注入し電気的に活性化させて負電荷領域を形成することにより、負電荷領域の形成時に負イオン化したｐ型不純物によってＪＴＥ領域の、負電荷領域に覆われた内周側の部分（内側ＪＴＥ領域）の実効的な負電荷面密度が高くなる。これにより、内側ＪＴＥ領域の実効的な負電荷面密度を、ＪＴＥ領域の、負電荷領域に覆われない外周側の部分（外側ＪＴＥ領域）の負電荷面密度よりも高くすることができる。これによって、シングルゾーンＪＴＥ構造を構成するＪＴＥ領域をダブルゾーンＪＴＥ構造と同様に機能させることができるため、実施の形態１と同様の効果を得ることができる。

（実施の形態３）
次に、実施の形態３にかかる半導体素子の構造について説明する。図９は、実施の形態３にかかる半導体素子の構造を示す断面図である。図１０〜１２は、実施の形態３にかかる半導体素子の製造途中の状態を示す断面図である。実施の形態３にかかる半導体素子の製造方法が実施の形態１にかかる半導体素子の製造方法と異なる点は、電気的な活性化によって正の固定電荷となるｎ型不純物を含む保護絶縁膜２７を、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）により形成する点である。この熱ＣＶＤにより形成した保護絶縁膜２７中のｎ型不純物を電気的に活性化させることで正電荷領域２８が形成される。正電荷領域２８の配置および電荷密度は、実施の形態１と同様である。

具体的には、まず、実施の形態１と同様に、エピタキシャル基板（半導体ウエハ）の形成から、ｐ⁺型ウェル領域３、ｐ^-型ウェル領域４およびｎ⁺⁺型チャネルストッパー領域５の形成までの工程を順に行う。次に、原料ガスとして例えばシラン（ＳｉＨ₄）ガス、酸素（Ｏ₂）ガスおよび窒素（Ｎ₂）ガスを用いて、熱ＣＶＤにより、ウエハおもて面上に保護絶縁膜２７を堆積する。この保護絶縁膜２７中の窒素（ｎ型不純物）のドーズ量は、ガス分圧や炉内の温度を最適化することにより調整する。窒素ガスに代えて、電気的な活性化により正の電荷となるリンや砒素などの第１５族元素を含むホスフィン（ＰＨ₃）ガスやアルシン（ＡｓＨ₃）ガスなどを用いてもよい。ここまでの状態が図１０に示されている。

次に、保護絶縁膜２７をパターニングして選択的に除去し、保護絶縁膜２７の、ｐ^-型ウェル領域４を覆う部分２７ａの外周端２７ｂ側を内周端２７ｃに達しない幅で残す。例えば、保護絶縁膜２７の、ｐ^-型ウェル領域４を覆う部分２７ａの外周端２７ｂから内側に例えば５０μｍの幅の部分までを、活性領域１１の周囲を囲む同心円状に残す。ｐ^-型ウェル領域４上に残る保護絶縁膜２７の平面パターンは、実施の形態１の正電荷領域の空間変調パターンと同様であってもよい。次に、ウエハおもて面を熱酸化し、ウエハおもて面の、保護絶縁膜２７以外の部分に、例えば２５ｎｍ程度の厚さの薄い熱酸化膜１７を形成する。熱酸化膜１７は、ウエハおもて面を保護する保護膜である。ここまでの状態が図１１に示されている。

次に、ウエハ裏面（ｎ⁺型炭化珪素基板の裏面）に裏面電極１０を形成する。この裏面電極１０を形成する際のアニールによって、保護絶縁膜２７中のｎ型不純物が電気的に活性化され正の電荷を帯び、ｐ^-型ウェル領域４上に残る保護絶縁膜２７全体が正電荷領域２８となる。また、このアニールによって、実施の形態１と同様に、保護絶縁膜２７中の正イオン化したｎ型不純物がｐ^-型ウェル領域４中のアクセプタを補償し、外側ＪＴＥ領域２４ｂの実効的な負電荷面密度が内側ＪＴＥ領域２４ａの負電荷面密度よりも低くなる。ここまでの状態が図１２に示されている。次に、熱酸化膜１７を選択的に除去して、エッジ終端構造部１２に熱酸化膜１７を残す。次に、実施の形態１と同様に、ショットキー電極６の形成以降の工程を順に行うことで、図９に示すダイオードが完成する。

ショットキー電極６を形成する際のアニールによって保護絶縁膜２７中のｎ型不純物を電気的に活性化してもよい。この場合、裏面電極１０、保護絶縁膜２７、熱酸化膜１７およびショットキー電極６の順に形成すればよい。また、熱酸化膜１７に代えて、保護絶縁膜２７の、正電荷領域２８となる部分以外の部分の厚さを正電荷領域２８の厚さよりも薄く残すことで基板おもて面を保護してもよい。すなわち、保護絶縁膜２７の、外側ＪＴＥ領域２４ｂを覆う部分の厚さをそれ以外の部分の厚さよりも厚くする。この保護絶縁膜２７の厚い部分が正電荷領域２８となり、保護絶縁膜２７の厚い部分中の正イオン化したｎ型不純物による外側ＪＴＥ領域２４ｂのアクセプタへの補償効果が得られる。この場合、保護絶縁膜２７の薄い部分中の正イオン化したｎ型不純物によって内側ＪＴＥ領域２４ａのアクセプタも補償されるが、ＪＴＥ領域のアクセプタドーズ比が０．５以上となるようにｐ^-型ウェル領域４のアクセプタドーズ量と保護絶縁膜２７の厚さとを適宜設定すればよい。

以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態３によれば、電気的な活性化によって正の固定電荷となるｎ型不純物を含む保護絶縁膜を熱ＣＶＤにより形成することで、保護絶縁膜中全体に均一にｎ型不純物を分散させることができる。これにより、均一な電荷密度分布を有する正電荷領域を形成することができる。また、実施の形態３によれば、均一な電荷密度分布を有する正電荷領域を形成することができるため、横方向に所定の電荷密度分布を有する正電荷領域を、空間変調パターンに基づいて制御性良く形成することができる。

（実施の形態４）
次に、実施の形態４にかかる半導体素子の構造について説明する。図１３は、実施の形態４にかかる半導体素子の構造を示す断面図である。実施の形態４にかかる半導体素子が実施の形態２にかかる半導体素子と異なる点は、電気的な活性化によって負の固定電荷となるｐ型不純物を含む保護絶縁膜を、熱ＣＶＤにより形成する点である。この熱ＣＶＤにより形成した保護絶縁膜中のｐ型不純物を電気的に活性化させることで負電荷領域３８が形成される。エッジ終端構造部１２において、基板おもて面の、負電荷領域３８以外の部分は、熱酸化膜１７で覆われている。負電荷領域３８の配置および電荷密度は、実施の形態２と同様である。熱酸化膜１７の厚さは、実施の形態３と同様である。

実施の形態４にかかる半導体素子の製造方法は、実施の形態３にかかる半導体素子の製造方法において正電荷領域を形成するタイミングで、正電荷領域に代えて負電荷領域３８を形成すればよい。負電荷領域３８の形成方法以外の工程は、実施の形態３にかかる半導体素子の製造方法と同様である。負電荷領域３８を形成するには、まず、熱ＣＶＤによりウエハおもて面上に保護絶縁膜を堆積する。このとき、原料ガスとして、シランガス、酸素ガスに加えて、ボロン（Ｂ）やアルミニウム（Ａｌ）、ガリウム（Ｇａ）などの第１３族元素を含むジボラン（Ｂ₂Ｈ₆）ガスやトリメチルアルミニウム（ＴＭＡｌ）ガス、トリメチルガリウム（ＴＭＧａ）ガスなどを用いる。

次に、熱ＣＶＤにより形成した保護絶縁膜をパターニングして選択的に除去し、保護絶縁膜の、ｐ^-型ウェル領域４を覆う部分の内周端側を外周端に達しない幅で残す。例えば、保護絶縁膜の、ｐ^-型ウェル領域４を覆う部分の内周端から外側に例えば５０μｍの幅の部分までを、活性領域１１の周囲を囲む同心円状に残す。ｐ^-型ウェル領域４上に残る保護絶縁膜の平面パターンは、実施の形態２の負電荷領域の空間変調パターンと同様であってもよい。その後、裏面電極１０またはショットキー電極６を形成する際のアニールによって、保護絶縁膜中のｐ型不純物が電気的に活性化され、ｐ^-型ウェル領域４上に残る保護絶縁膜全体が負電荷領域３８となる。また、このアニールによって、実施の形態２と同様に、保護絶縁膜７中の負イオン化したｐ型不純物と内側ＪＴＥ領域３４ａ中のアクセプタとが足し合わさって、内側ＪＴＥ領域３４ａの実効的な負電荷面密度が外側ＪＴＥ領域３４ｂの負電荷面密度よりも高くなる。

また、熱酸化膜１７に代えて、熱ＣＶＤにより形成した負の固定電荷となるｐ型不純物を含む保護絶縁膜の、負電荷領域３８となる部分以外の部分の厚さを負電荷領域３８の厚さよりも薄く残すことで基板おもて面を保護してもよい。すなわち、当該保護絶縁膜の、内側ＪＴＥ領域３４ａを覆う部分の厚さをそれ以外の部分の厚さよりも厚くする。この保護絶縁膜の厚い部分が負電荷領域３８となり、内側ＪＴＥ領域３４ａの実効的な負電荷面密度が高くなる。この場合、保護絶縁膜の薄い部分中の負イオン化したｐ型不純物によって外側ＪＴＥ領域３４ｂの実効的な負電荷面密度も高くなるが、ＪＴＥ領域のアクセプタドーズ比が０．５以上となるようにｐ^-型ウェル領域４のアクセプタドーズ量と保護絶縁膜の厚さとを適宜設定すればよい。

以上、説明したように、実施の形態４によれば、実施の形態２と同様の効果を得ることができる。また、実施の形態４によれば、電気的な活性化によって負の固定電荷となるｐ型不純物を含む保護絶縁膜を熱ＣＶＤにより形成することで、保護絶縁膜中全体に均一にｐ型不純物を分散させることができる。これにより、均一な電荷密度分布を有する負電荷領域を形成することができる。また、実施の形態４によれば、均一な電荷密度分布を有する負電荷領域を形成することができるため、横方向に所定の電荷密度分布を有する負電荷領域を、空間変調パターンに基づいて制御性良く形成することができる。

（実施の形態５）
次に、実施の形態５にかかる半導体素子の構造について説明する。図１４は、実施の形態５にかかる半導体素子の構造を示す断面図である。実施の形態５にかかる半導体素子が実施の形態２にかかる半導体素子と異なる点は、ＪＴＥ構造を構成するｐ^-型ウェル領域を設けていない点である。すなわち、保護絶縁膜７の内部に選択的に設けられた負電荷領域１８は、エッジ終端構造部１２におけるｎ^-型ドリフト層２を選択的に覆う。具体的には、負電荷領域１８は、ｎ^-型ドリフト層２の、最外周ｐ⁺型ウェル領域３ａとｎ⁺⁺型チャネルストッパー領域５とに挟まれた部分を、最外周ｐ⁺型ウェル領域３ａとの境界７ｄからｎ⁺⁺型チャネルストッパー領域５に達しない幅で覆う。負電荷領域１８の電荷密度は、例えば、実施の形態１の正電荷領域の電荷密度と同様にすればよい。

保護絶縁膜７中に負電荷領域１８を形成することで、保護絶縁膜７中には実施の形態２と同様に負イオン化したｐ型不純物（負電荷）が残る。このため、保護絶縁膜７中の負イオン化したｐ型不純物が、ｎ^-型ドリフト層２の、負電荷領域１８に覆われた部分（以下、内側エッジ領域とする）３２ａの正電荷であるドナーを補償し、内側エッジ領域３２ａの実効的な正電荷面密度が低下する。すなわち、内側エッジ領域３２ａの実効的な負電荷面密度が、エッジ終端構造部１２におけるｎ^-型ドリフト層２の、内側エッジ領域３２ａよりも外側の部分（以下、外側エッジ領域とする）３２ｂの負電荷面密度よりも高くなる。これにより、ｎ^-型ドリフト層２の、最外周ｐ⁺型ウェル領域３ａとｎ⁺⁺型チャネルストッパー領域５とに挟まれた部分に、ダブルゾーンＪＴＥ構造の２つのＪＴＥ領域に相当する不純物濃度差をつけることができる。

実施の形態５にかかる半導体素子の製造方法は、実施の形態２にかかる半導体素子の製造方法において、ＪＴＥ構造を構成するｐ^-型ウェル領域の形成工程を省略すればよい。このため、実施の形態５においては、ショットキー電極６または裏面電極１０を形成するためのアニール時、実施の形態２と同様に保護絶縁膜７中に負電荷領域１８が形成されるとともに、保護絶縁膜７中の負イオン化したｐ型不純物により内側エッジ領域３２ａのドナーが補償され減少する。これによって、内側エッジ領域３２ａの実効的な負電荷面密度が増加し、外側エッジ領域３２ｂの負電荷面密度よりも高くなる。したがって、ｎ^-型ドリフト層２の、最外周ｐ⁺型ウェル領域３ａとｎ⁺⁺型チャネルストッパー領域５とに挟まれた部分を、ダブルゾーンＪＴＥ構造と同様に機能させることができる。

また、実施の形態５に実施の形態４を適用し、熱ＣＶＤにより形成した保護絶縁膜からなる負電荷領域１８を形成してもよい。

説明したように、実施の形態５によれば、ＪＴＥ領域を設けない場合においても、保護絶縁膜中に負電荷領域を設けることで、エッジ終端構造部におけるｎ^-型ドリフト層にダブルゾーンＪＴＥ構造の２つのＪＴＥ領域に相当する不純物濃度差をつけることができる。これにより、実施の形態２と同様の効果を得ることができる。

（実施例１）
次に、上述した実施の形態１にかかる半導体素子について、ｐ^-型ウェル領域４（ＪＴＥ領域）のアクセプタドーズ量と耐圧（素子耐圧）との関係について検証した。図１５は、実施例１にかかる半導体素子におけるＪＴＥ領域のアクセプタドーズ量と耐圧との関係を示す特性図である。まず、上述した実施の形態１にかかる半導体素子の製造方法にしたがい、正電荷領域８の平面パターンの異なる２つのＪＢＳ構造のダイオードを作製した（以下、実施例１Ａ，１Ｂとする）。実施例１Ａ，１Ｂは、それぞれｐ^-型ウェル領域４のアクセプタドーズ量の異なる複数の試料を作製している。そして、これら複数の試料についてそれぞれ耐圧を測定した。ｐ^-型ウェル領域４のアクセプタドーズ量と耐圧との関係を図１５に示す。図１５の横軸は、正電荷領域８を形成するアニール前（すなわち正電荷領域８の形成時に正イオン化したｎ型不純物により補償される前）のｐ^-型ウェル領域４のアクセプタドーズ量（以下、単にｐ^-型ウェル領域４のアクセプタドーズ量とする）であり、素子完成時の内側ＪＴＥ領域４ａのアクセプタドーズ量である。図１５の縦軸は耐圧である。

実施例１Ａは、実施の形態１に例示した上記諸条件で作製した。すなわち、実施例１Ａは、単位面積当たりの正の電荷密度が内側から外側（横方向）へ向うにしたがって増加する空間変調パターンで設けられた正電荷領域８を備える。実施例１Ｂは、横方向に一様な電荷密度分布で設けられた正電荷領域８を備える。すなわち、実施例１Ｂの正電荷領域８は空間変調パターンを有していない。実施例１Ｂの、正電荷領域８の電荷密度分布以外の構成は実施例１Ａと同様である。実施例１Ａ，１Ｂともに、ＪＴＥ領域のアクセプタドーズ比を０．５とした。すなわち、保護絶縁膜７に注入されるｎ型不純物のドーズ量を、ｐ^-型ウェル領域４のアクセプタドーズ量の０．５倍にしている。

比較として、従来のシングルゾーンＪＴＥ構造１１３を備えたＪＢＳ構造のダイオード（以下、従来例１Ａとする、図１９（ａ）参照）のＪＴＥ領域（ｐ^-型ウェル領域）１０４のアクセプタドーズ量と耐圧との関係についても図１５に示す。図１５に示す従来例１Ａの特性は図１７と同様である。従来例１Ａは、保護絶縁膜中に正電荷領域を備えない構成であり、保護絶縁膜以外の構成は実施例１Ａと同様である。従来のダブルゾーンＪＴＥ構造１１４を備えたＪＢＳ構造のダイオード（以下、従来例１Ｂとする（図１９（ｂ）参照））の内側ＪＴＥ領域（ｐ^-型ウェル領域）１０４ａのアクセプタドーズ量と耐圧との関係は図１８に示す。

図１５に示す結果より、従来例１Ａでは、耐圧１７００Ｖ以上（横点線より上部分）を確保可能なＪＴＥ領域１０４のアクセプタドーズ量の範囲は１．２×１０¹³／ｃｍ²以上２．０×１０¹³／ｃｍ²以下であった。一方、実施例１Ａ，１Ｂにおいて、耐圧１７００Ｖ以上を確保可能なｐ^-型ウェル領域４のアクセプタドーズ量の範囲は１．２×１０¹³／ｃｍ²以上３．６×１０¹³／ｃｍ²以下であり、従来例１Ａよりもｐ^-型ウェル領域４のアクセプタドーズ量の適正範囲を広げることができることが確認された。

また、実施例１Ｂにおいては、ｐ^-型ウェル領域４のアクセプタドーズ量に対して耐圧のピークが２つ確認されたが、２つのピーク間において耐圧を１７００Ｖ以上にすることができることが確認された。図示省略するが、ＪＴＥ領域のアクセプタドーズ比を０．５よりも小さくした場合、従来例１Ｂと同様に（図１８参照）、２つのピーク間において耐圧が１７００Ｖ以下となることが確認されている。このため、ＪＴＥ領域のアクセプタドーズ比は０．５以上であることが好ましい。ＪＴＥ領域のアクセプタドーズ比が０．５である場合に、保護絶縁膜７に注入されるｎ型不純物のドーズ量の範囲は６×１０¹²／ｃｍ²以上１．８×１０¹³／ｃｍ²以下となる。

また、図示省略するが、実施例１Ａ，１Ｂにおいて、ＪＴＥ領域のアクセプタドーズ比を０．５よりも大きくするほど、従来例１Ｂと同様に（図１８参照）、所定耐圧を確保可能なｐ^-型ウェル領域４のアクセプタドーズ量の範囲が狭くなる。具体的には、ｐ^-型ウェル領域４を形成するためのイオン注入の、耐圧１７００Ｖ以上を確保するために要するアクセプタドーズ量の範囲の下限値はＪＴＥ領域のアクセプタドーズ比を０．５よりも大きくしても１．２×１０¹³／ｃｍ²で一定に維持されるのに対し、上限値はＪＴＥ領域のアクセプタドーズ比を大きくするほど３．６×１０¹³／ｃｍ²から低下する。このため、ＪＴＥ領域のアクセプタドーズ比は可能な限り０．５に近いことが好ましい。

また、実施例１Ａのように正電荷領域８を空間変調パターンとすることで、ｐ^-型ウェル領域４のアクセプタドーズ量２×１０¹³／ｃｍ²付近での耐圧低下を抑制することができることが確認された。すなわち、２つのピーク間での耐圧の落ち込みを抑制し、所定耐圧を確保可能なｐ^-型ウェル領域４のアクセプタドーズ量の範囲においてほぼ一定の耐圧を安定して確保することができることが確認された。例えば、実施例１Ａにおいては、ｐ^-型ウェル領域４のアクセプタドーズ量が１．３×１０¹³／ｃｍ²以上３．４×１０¹³／ｃｍ²以下の範囲で１９００Ｖ以上の耐圧を確保することができた。すなわち、定格耐圧１７００Ｖに対して耐圧のマージンを２００Ｖ確保することができ、このマージン分のドリフト抵抗を低減させることによりオン電圧の低減につなげることができる。

（実施例２）
次に、上述した実施の形態２にかかる半導体素子について、ｐ^-型ウェル領域４のアクセプタドーズ量と耐圧との関係について検証した。図１６は、実施例２にかかる半導体素子におけるＪＴＥ領域のアクセプタドーズ量と耐圧との関係を示す特性図である。まず、上述した実施の形態２にかかる半導体素子の製造方法にしたがい、負電荷領域１８の平面パターンの異なる２つのＪＢＳ構造のダイオードを作製した（以下、実施例２Ａ，２Ｂとする）。実施例２Ａ，２Ｂは、それぞれｐ^-型ウェル領域４のアクセプタドーズ量の異なる複数の試料を作製している。そして、これら複数の試料についてそれぞれ耐圧を測定した。ｐ^-型ウェル領域４のアクセプタドーズ量と耐圧との関係を図１６に示す。図１６の横軸は、負電荷領域１８を形成するアニール前（すなわち負電荷領域１８の形成時に負イオン化したｐ型不純物により実効的な負電荷面密度が高くなる前）のｐ^-型ウェル領域４のアクセプタドーズ量（以下、単にｐ^-型ウェル領域４のアクセプタドーズ量とする）であり、素子完成時の外側ＪＴＥ領域１４ｂのアクセプタドーズ量である。図１６の縦軸は耐圧である。

実施例２Ａは、実施の形態２に例示した上記諸条件で作製した。すなわち、実施例２Ａは、単位面積当たりの負の電荷密度が内側から外側へ向うにしたがって減少する空間変調パターンで設けられた負電荷領域１８を備える。実施例２Ｂは、横方向に一様な電荷密度分布で設けられた負電荷領域１８を備える。すなわち、実施例２Ｂの負電荷領域１８は空間変調パターンを有していない。実施例２Ｂの、負電荷領域１８の電荷密度分布以外の構成は実施例２Ａと同様である。実施例２Ａ，２Ｂともに、ＪＴＥ領域のアクセプタドーズ比を０．５とした。すなわち、保護絶縁膜７に注入されるｐ型不純物のドーズ量を、ｐ^-型ウェル領域４のアクセプタドーズ量と同じにしている。比較として、従来のシングルゾーンＪＴＥ構造１１３を備えたＪＢＳ構造のダイオード（以下、従来例２Ａとする、図１９（ａ）参照）のＪＴＥ領域１０４のアクセプタドーズ量と耐圧との関係についても図１６に示す。従来例２Ａは、保護絶縁膜中に負電荷領域を備えない構成であり、保護絶縁膜以外の構成は実施例２Ａと同様である。

なお、実施例２Ａ，２ＢのＪＴＥ構造は、実施例１Ａ，１ＢのＪＴＥ構造と同条件にした。すなわち、内側ＪＴＥ領域１４ａおよび外側ＪＴＥ領域１４ｂのアクセプタドーズ量がそれぞれ実施例１Ａ，１Ｂの内側ＪＴＥ領域４ａおよび外側ＪＴＥ領域４ｂのアクセプタドーズ量と同じになるように、ｐ^-型ウェル領域４および負電荷領域１８の形成条件を調整した。具体的には、ｐ^-型ウェル領域４のアクセプタドーズ量は、実施例１Ａ，１Ｂの同ドーズ量の０．５倍である。保護絶縁膜７にイオン注入するｐ型不純物のドーズ量は、実施例１Ａ，１Ｂにおいて保護絶縁膜７にイオン注入するｎ型不純物のドーズ量と同じである。従来例２Ａでは、ＪＴＥ領域（ｐ^-型ウェル領域）１０４のアクセプタドーズ量を実施例２Ａ，２Ｂのｐ^-型ウェル領域４のアクセプタドーズ量と同じにした。このため、従来例２Ａでは、所定耐圧を確保可能なＪＴＥ領域１０４のアクセプタドーズ量の範囲は従来例１Ａの同アクセプタドーズ量の０．５倍となっている。実施例２Ａ，２Ｂのｐ^-型ウェル領域４のアクセプタドーズ量と耐圧との関係、および、従来例２ＡのＪＴＥ領域１０４のアクセプタドーズ量と耐圧との関係を図１６に示す。

図１６に示す結果より、従来例２Ａでは、耐圧１７００Ｖ以上（横点線より上部分）を確保可能なＪＴＥ領域１０４のアクセプタドーズ量の範囲は、６×１０¹²／ｃｍ²以上１×１０¹³／ｃｍ²以下であった。一方、実施例２Ａ，２Ｂにおいては、耐圧１７００Ｖ以上を確保可能なｐ^-型ウェル領域４のアクセプタドーズ量の範囲は、６×１０¹²／ｃｍ²以上１．８×１０¹³／ｃｍ²以下であり、従来例２Ａよりもｐ^-型ウェル領域４のアクセプタドーズ量の適正範囲を広げることができることが確認された。

また、実施例２Ｂにおいては、ｐ^-型ウェル領域４のアクセプタドーズ量に対して耐圧のピークが２つ確認されたが、２つのピーク間において耐圧を１７００Ｖ以上にすることができることが確認された。図示省略するが、ＪＴＥ領域のアクセプタドーズ比を０．５よりも小さくした場合、従来例１Ｂと同様に（図１８参照）、２つのピーク間において耐圧が１７００Ｖ以下となることが確認されている。このため、ＪＴＥ領域のアクセプタドーズ比は０．５以上であることが好ましい。ＪＴＥ領域のアクセプタドーズ比が０．５である場合、保護絶縁膜７に注入されるｐ型不純物のドーズ量の範囲は６×１０¹²／ｃｍ²以上１．８×１０¹³／ｃｍ²以下となる。

また、図示省略するが、実施例２Ａ，２Ｂにおいて、ＪＴＥ領域のアクセプタドーズ比を０．５よりも大きくするほど、従来例１Ｂと同様に（図１８参照）、所定耐圧を確保可能なｐ^-型ウェル領域４のアクセプタドーズ量の範囲が狭くなる。具体的には、ｐ^-型ウェル領域４を形成するためのイオン注入の、耐圧１７００Ｖ以上を確保するために要するアクセプタドーズ量の範囲の下限値はＪＴＥ領域のアクセプタドーズ比を０．５よりも大きくしても６×１０¹²／ｃｍ²と一定に維持されるのに対し、上限値はＪＴＥ領域のアクセプタドーズ比を大きくするほど１．８×１０¹³／ｃｍ²から低下する。このため、ＪＴＥ領域のアクセプタドーズ比は可能な限り０．５に近いことが好ましい。

また、実施例２Ａのように負電荷領域１８を空間変調パターンとすることで、ｐ^-型ウェル領域４のアクセプタドーズ量１×１０¹³／ｃｍ²付近での耐圧低下を抑制することができることが確認された。すなわち、実施例１Ａと同様に、２つのピーク間での耐圧の落ち込みを抑制し、所定耐圧を確保可能なｐ^-型ウェル領域４のアクセプタドーズ量の範囲においてほぼ一定の耐圧を安定して確保することができることが確認された。例えば、実施例２Ａにおいては、ｐ^-型ウェル領域４のアクセプタドーズ量が６．５×１０¹²／ｃｍ²以上１．７×１０¹³／ｃｍ²以下の範囲で１９００Ｖ以上の耐圧とすることができた。すなわち、定格耐圧１７００Ｖに対して耐圧のマージンを２００Ｖ確保することができ、このマージン分のドリフト抵抗を低減させることによりオン電圧の低減につなげることができる。

（実施例３）
次に、上述した実施の形態３にかかる半導体素子について、ｐ^-型ウェル領域４のアクセプタドーズ量と耐圧との関係について検証した。まず、上述した実施の形態３にかかる半導体素子の製造方法にしたがい、ｐ^-型ウェル領域４のアクセプタドーズ量の異なる複数のＪＢＳ構造のダイオードを作製した（以下、実施例３とする）。これら複数の試料についてそれぞれ耐圧を測定した結果、ｐ^-型ウェル領域４のアクセプタドーズ量と耐圧との関係について、実施例１Ａと同様の結果が得られることが確認された（図１５参照）。

（実施例４）
次に、上述した実施の形態４にかかる半導体素子について、ｐ^-型ウェル領域４のアクセプタドーズ量と耐圧との関係について検証した。まず、上述した実施の形態４にかかる半導体素子の製造方法にしたがい、ｐ^-型ウェル領域４のアクセプタドーズ量の異なる複数のＪＢＳ構造のダイオードを作製した（以下、実施例４とする）。これら複数の試料についてそれぞれ耐圧を測定した結果、ｐ^-型ウェル領域４のアクセプタドーズ量と耐圧との関係について、実施例２Ａと同様の結果が得られることが確認された（図１６参照）。

以上において本発明は種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。例えば、上述した各実施の形態では、ＪＢＳ構造のダイオードを例に説明しているが、本発明はｐｉｎダイオードや、ショットキーバリアダイオード、ＭＯＳＦＥＴ、ＪＦＥＴ、ＩＧＢＴ、ＢＪＴ（Ｂｉｐｏｌａｒ Ｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ：バイポーラジャンクショントランジスタ）、ＧＴＯなど様々な半導体素子に適用可能である。この場合、エッジ終端構造部の耐圧構造は上述したＪＢＳ構造のダイオードと同様であるため、活性領域に形成される素子構造を種々変更すればよい。また、本発明は、様々な耐圧クラスの半導体素子に適用可能である。また、本発明は、シリコン（Ｓｉ）を用いた半導体素子にも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。この場合、実施の形態１，３では、正電荷領域に代えて、当該正電荷領域と同じ配置および電荷密度で負電荷領域を形成すればよい。実施の形態２，４では、負電荷領域に代えて、当該負電荷領域と同じ配置および電荷密度で正電荷領域を形成すればよい。実施の形態５では、負電荷領域に代えて、実施の形態１の正電荷領域と同じ配置および電荷密度で正電荷領域を形成すればよい。

以上のように、本発明にかかる半導体素子および半導体素子の製造方法は、エッジ終端構造部を備えた半導体素子に有用であり、特に炭化珪素半導体を用いて作製された、おもて面側から裏面側に向って電流を流す縦型半導体素子に適している。

１ ｎ⁺型カソード層
２ ｎ^-型ドリフト層
３ ｐ⁺型ウェル領域
３ａ 最外周ｐ⁺型ウェル領域
４ ｐ^-型ウェル領域
４ａ，１４ａ，２４ａ，３４ａ 内側ＪＴＥ領域
４ｂ，１４ｂ，２４ｂ，３４ｂ 外側ＪＴＥ領域
５ ｎ⁺⁺型チャネルストッパー領域
６ ショットキー電極
７，２７ 保護絶縁膜
７ａ，２７ａ 保護絶縁膜の、ｐ^-型ウェル領域を覆う部分
７ｂ，２７ｂ 保護絶縁膜の、ｐ^-型ウェル領域を覆う部分の外周端
７ｃ，２７ｃ 保護絶縁膜の、ｐ^-型ウェル領域を覆う部分の内周端
８，２８ 正電荷領域
８ａ 正電荷領域の内側の櫛歯状の部分
８ｂ 正電荷領域の内側のドット状の部分
９ パッシベーション膜
１０ 裏面電極
１１ 活性領域
１２ エッジ終端構造部
１７ 熱酸化膜
１８，３８ 負電荷領域
ｗ１ 正電荷領域の空間変調パターンのストライプ幅
ｗ２ 保護絶縁膜の、正電荷領域の空間変調パターン以外の部分のストライプ幅
ｗ３ 正電荷領域の内側の櫛歯状の部分の幅

Claims (28)

1. 電流が流れる活性領域の外側に周辺耐圧構造部を有する半導体素子であって、
   第１導電型のドリフト層の一方の主面の、前記活性領域と前記周辺耐圧構造部との境界付近の表面層に、前記活性領域の周囲を囲む同心円状に設けられた第２導電型半導体領域と、
   前記第２導電型半導体領域を覆う絶縁膜と、
   を備え、
   前記絶縁膜の、前記第２導電型半導体領域を覆う部分のうちの第１部分と前記第１部分以外の第２部分とは、前記第２導電型半導体領域に対する位置が異なり、
   前記第１部分は、前記第２部分よりも単位面積当たりの電荷密度の絶対値が高いことを特徴とする半導体素子。
2. 前記絶縁膜は、均一な正または負の電荷密度を有し、
   前記第１部分の厚さが前記第２部分の厚さよりも厚いことで、前記第１部分と前記第２部分との電荷密度差を生じさせることを特徴とする請求項１に記載の半導体素子。
3. 前記第１部分は、前記絶縁膜に注入された窒素、リンまたは砒素をイオン化してなる正の固定電荷で構成されていることを特徴とする請求項１または２に記載の半導体素子。
4. 前記第２導電型はｐ型であり、
   前記第１部分は、前記絶縁膜の、前記第２導電型半導体領域の外周側を覆う部分であることを特徴とする請求項３に記載の半導体素子。
5. 前記第２導電型はｎ型であり、
   前記第１部分は、前記絶縁膜の、前記第２導電型半導体領域の内周側を覆う部分であることを特徴とする請求項３に記載の半導体素子。
6. 前記第１部分は、前記絶縁膜に注入されたボロン、アルミニウムまたはガリウムをイオン化してなる負の固定電荷で構成されていることを特徴とする請求項１または２に記載の半導体素子。
7. 前記第２導電型はｐ型であり、
   前記第１部分は、前記絶縁膜の、前記第２導電型半導体領域の内周側を覆う部分であることを特徴とする請求項６に記載の半導体素子。
8. 前記第２導電型はｎ型であり、
   前記第１部分は、前記絶縁膜の、前記第２導電型半導体領域の外周側を覆う部分であることを特徴とする請求項６に記載の半導体素子。
9. 電流が流れる活性領域の外側に周辺耐圧構造部を有する半導体素子であって、
   前記周辺耐圧構造部において、第１導電型のドリフト層の一方の主面を覆う絶縁膜を備え、
   前記絶縁膜のうちの第１部分と前記第１部分以外の第２部分とは、前記活性領域と前記周辺耐圧構造部との境界に対する位置が異なり、
   前記第１部分は、前記第２部分よりも単位面積当たりの電荷密度の絶対値が高く、
   前記絶縁膜は、窒化シリコン膜、酸化アルミニウム膜またはポリイミド膜であることを特徴とする半導体素子。
10. 前記第１部分は、前記絶縁膜に注入されたボロン、アルミニウムまたはガリウムをイオン化してなる負の固定電荷で構成されていることを特徴とする請求項９に記載の半導体素子。
11. 前記第１導電型はｎ型であり、
    前記第１部分は、前記絶縁膜の、前記活性領域側の部分であり、
    前記第２部分は、前記絶縁膜の、前記第１部分よりも外側の部分であることを特徴とする請求項１０に記載の半導体素子。
12. 前記第１部分は、前記絶縁膜に注入された窒素、リンまたは砒素をイオン化してなる正の固定電荷で構成されていることを特徴とする請求項９に記載の半導体素子。
13. 前記第１導電型はｐ型であり、
    前記第２部分は、前記絶縁膜の、前記活性領域側の部分であり、
    前記第１部分は、前記絶縁膜の、前記第２部分よりも外側の部分であることを特徴とする請求項１２に記載の半導体素子。
14. 前記第１部分と前記第２部分との電荷密度差の絶対値は、６×１０¹²／ｃｍ²以上１．８×１０¹³／ｃｍ²以下であることを特徴とする請求項１〜１３のいずれか一つに記載の半導体素子。
15. 電流が流れる活性領域の外側に周辺耐圧構造部を有する半導体素子の製造方法であって、
    第１導電型のドリフト層の一方の主面の、前記活性領域と前記周辺耐圧構造部との境界付近の表面層に、前記活性領域の周囲を囲む同心円状に第２導電型半導体領域を形成する領域形成工程と、
    前記第２導電型半導体領域を覆うように絶縁膜を形成する絶縁膜形成工程と、
    前記絶縁膜の、前記第２導電型半導体領域を覆う部分のうちの第１部分に不純物をイオン注入するイオン注入工程と、
    前記不純物を電気的に活性化し、前記絶縁膜の、前記第２導電型半導体領域に対する位置が前記第１部分と異なる前記第１部分以外の第２部分よりも前記第１部分の単位面積当たりの電荷密度の絶対値を高くする活性化工程と、
    を含むことを特徴とする半導体素子の製造方法。
16. 電流が流れる活性領域の外側に周辺耐圧構造部を有する半導体素子の製造方法であって、
    第１導電型のドリフト層の一方の主面の、前記活性領域と前記周辺耐圧構造部との境界付近の表面層に、前記活性領域の周囲を囲む同心円状に第２導電型半導体領域を形成する領域形成工程と、
    化学気相成長により、前記第２導電型半導体領域を覆うように、不純物を含む絶縁膜を形成する絶縁膜形成工程と、
    前記絶縁膜の、前記第２導電型半導体領域を覆う部分のうちの第１部分の厚さよりも、前記絶縁膜の、前記第２導電型半導体領域に対する位置が前記第１部分と異なる前記第１部分以外の第２部分の厚さを薄くする除去工程と、
    前記不純物を電気的に活性化し、前記第２部分よりも前記第１部分の単位面積当たりの電荷密度の絶対値を高くする活性化工程と、
    を含むことを特徴とする半導体素子の製造方法。
17. 前記除去工程では、前記絶縁膜の、前記第１部分以外の部分をすべて除去して、前記第１部分のみを残し、
    前記除去工程の後、前記ドリフト層および前記第２導電型半導体領域を覆う熱酸化膜を形成する工程を、さらに含むことを特徴とする請求項１６に記載の半導体素子の製造方法。
18. 前記不純物は窒素、リンまたは砒素であり、
    前記活性化工程では、前記不純物を電気的に活性化して正の固定電荷にすることを特徴とする請求項１５〜１７のいずれか一つに記載の半導体素子の製造方法。
19. 前記第２導電型はｐ型であり、
    前記第１部分は、前記絶縁膜の、前記第２導電型半導体領域の外周側を覆う部分であることを特徴とする請求項１８に記載の半導体素子の製造方法。
20. 前記第２導電型はｎ型であり、
    前記第１部分は、前記絶縁膜の、前記第２導電型半導体領域の内周側を覆う部分であることを特徴とする請求項１８に記載の半導体素子の製造方法。
21. 前記不純物はボロン、アルミニウムまたはガリウムであり、
    前記活性化工程では、前記不純物を電気的に活性化して負の固定電荷にすることを特徴とする請求項１５〜１７のいずれか一つに記載の半導体素子の製造方法。
22. 前記第２導電型はｐ型であり、
    前記第１部分は、前記絶縁膜の、前記第２導電型半導体領域の内周側を覆う部分であることを特徴とする請求項２１に記載の半導体素子の製造方法。
23. 前記第２導電型はｎ型であり、
    前記第１部分は、前記絶縁膜の、前記第２導電型半導体領域の外周側を覆う部分であることを特徴とする請求項２１に記載の半導体素子の製造方法。
24. 電流が流れる活性領域の外側に周辺耐圧構造部を有する半導体素子の製造方法であって、
    前記周辺耐圧構造部において、第１導電型のドリフト層の一方の主面を覆うように絶縁膜を形成する絶縁膜形成工程と、
    前記絶縁膜のうちの第１部分に不純物をイオン注入するイオン注入工程と、
    前記不純物を電気的に活性化し、前記絶縁膜の、前記活性領域と前記周辺耐圧構造部との境界に対する位置が前記第１部分と異なる前記第１部分以外の第２部分よりも前記第１部分の単位面積当たりの電荷密度の絶対値を高くする活性化工程と、
    を含み、
    前記絶縁膜形成工程後、前記第１導電型のドリフト層の一方の主面または他方の主面に電極を形成する電極工程をさらに含み、
    前記電極工程で行うアニールによって前記活性化工程を行うことを特徴とする半導体素子の製造方法。
25. 前記不純物はボロン、アルミニウムまたはガリウムであり、
    前記活性化工程では、前記不純物を電気的に活性化して負の固定電荷にすることを特徴とする請求項２４に記載の半導体素子の製造方法。
26. 前記第１導電型はｎ型であり、
    前記第１部分は、前記絶縁膜の、前記活性領域側の部分であり、
    前記第２部分は、前記絶縁膜の、前記第１部分よりも外側の部分であることを特徴とする請求項２５に記載の半導体素子の製造方法。
27. 前記不純物は窒素、リンまたは砒素であり、
    前記活性化工程では、前記不純物を電気的に活性化して正の固定電荷にすることを特徴とする請求項２４に記載の半導体素子の製造方法。
28. 前記第１導電型はｐ型であり、
    前記第２部分は、前記絶縁膜の、前記活性領域側の部分であり、
    前記第１部分は、前記絶縁膜の、前記第２部分よりも外側の部分であることを特徴とする請求項２７に記載の半導体素子の製造方法。

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