JP6586759B2 - 設計装置、プログラム、及びfpga設計方法 - Google Patents
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Description
図14は、図13に示される処理の続きの処理を示すフローチャートである。ステップS62において、設計装置はVALID信号を生成するVALID信号制御回路を生成する。即ち、設計装置は、VALID信号制御回路のハードウェア記述言語による記述を生成してよい。具体的には、VALID信号制御回路は、ポート選択信号が示す出力ポートから出力されるVALID信号を、当該ポートに対応するRAMの処理が終了したときにアサート状態にする。更にVALID信号制御回路は、アクセス要求されていないポートについては、VALID信号をアサート状態にしてよい。このVALID信号制御回路は、複数のRAMのうちアクセス可能なRAMを示す信号を出力する回路として機能する。VALID信号制御回路を自動で生成することにより、1つのFPGAブロックRAMに複数RAMのマッピングをしても、それに起因して発生する追加の設計作業の手間は最小限ですむ。従って、適切な動作をするFPGA回路をコスト増なく開発することが可能となる。
11 RAMライブラリ
12 FPGAブロックRAMライブラリ
13 RTL記述
14 使用RAM情報
15 ハードウェア制限情報
16 論理RAMライブラリ
17 ブロックRAMライブラリ
18 RTL記述
20 設計対象回路
21 ブロックRAM
22 論理RAMモデル
Claims (10)
- FPGAに所定個数搭載された物理的なFPGAブロックRAMのうちの少なくとも1つのFPGAブロックRAMのワード方向及びビット方向の少なくとも一方において見かけ上複数のRAMを割り当て、前記複数のRAMの各々を単一のRAMとしてアクセスするように前記複数のRAMの各々の入出力信号を制御する制御回路をハードウェア記述言語による記述として生成する処理を実行する処理部、
を備えたことを特徴とする設計装置。 - 前記処理部は、1つのFPGAブロックRAMには1つのRAMのみを割り当てることにより生成された開発対象の回路のハードウェア記述言語による記述から、単一のRAMとして配置された前記複数のRAMの各々に接続される信号を特定し、前記特定された信号を前記1つのFPGAブロックRAMの前記制御回路に接続し直す処理を、更に実行する請求項1に記載の設計装置。
- 前記制御回路は、前記複数のRAMに対するアクセス競合が存在する場合に前記複数のRAMに順番にアクセスを可能にする調停回路を含む請求項1又は2記載の設計装置。
- 前記制御回路は、外部から入力されるアドレスを変換して前記複数のRAMにアクセスするアドレスを生成するアドレス変換回路を含む請求項1乃至3いずれか一項記載の設計装置。
- 前記制御回路は、前記複数のRAMのうちアクセス可能なRAMを示す信号を出力する回路を含む請求項1乃至4いずれか一項記載の設計装置。
- 前記1つのFPGAブロックRAMのビット方向において複数のRAMが割り当てられている場合、前記制御回路は、ビット方向に割り当てられた前記複数のRAMからデータを読み出し、外部からの書き込みデータにより前記読み出したデータの一部を置き換え、前記置き換えた後のデータを前記複数のRAMに書き込む回路を含む請求項1乃至5いずれか一項記載の設計装置。
- FPGAに所定個数搭載された物理的なFPGAブロックRAMのうちの少なくとも1つのFPGAブロックRAMのワード方向及びビット方向の少なくとも一方において見かけ上複数のRAMを割り当て、
前記複数のRAMの各々を単一のRAMとしてアクセスするように前記複数のRAMの各々の入出力信号を制御する制御回路をハードウェア記述言語による記述として生成する、
各処理をコンピュータに実行させるプログラム。 - 1つのFPGAブロックRAMには1つのRAMのみを割り当てることにより生成された開発対象の回路のハードウェア記述言語による記述から、単一のRAMとして配置された前記複数のRAMの各々に接続される信号を特定し、前記特定された信号を前記1つのFPGAブロックRAMの前記制御回路に接続し直す処理を更にコンピュータに実行させる請求項7に記載のプログラム。
- FPGAに所定個数搭載された物理的なFPGAブロックRAMのうちの少なくとも1つのFPGAブロックRAMのワード方向及びビット方向の少なくとも一方において見かけ上複数のRAMを割り当て、
前記複数のRAMの各々を単一のRAMとしてアクセスするように前記複数のRAMの各々の入出力信号を制御する制御回路をハードウェア記述言語による記述として生成する
処理をコンピュータに実行させるFPGA設計方法。 - 前記処理部は、1つのFPGAブロックRAMのワード方向及びビット方向の少なくとも一方において、ビット数またはワード数の大きい順に複数のRAMを割り当てる処理を実行することを特徴とする請求項1に記載の設計装置。
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