JP6555959B2 - ボルテージレギュレータ - Google Patents
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Description
ここで、抵抗値Rが出力インピーダンスRo1、Ro2を無視出来る程度に十分大きくない場合は、出力インピーダンスRo1と出力インピーダンスRo2が異なると、平均化回路13の出力電圧VAに誤差が生じる。
また、抵抗値Rを大きな値にすると、平均化回路13の占有面積が大きくなってしまう。
温度係数が正の第一基準電圧を出力する第一基準電圧回路と、
温度係数が負の第二基準電圧を出力する第二基準電圧回路と、
出力トランジスタが出力する出力電圧を分圧した帰還電圧を出力する帰還回路と、
前記帰還電圧と前記第一基準電圧及び前記第二基準電圧の誤差を増幅して出力し、前記出力トランジスタのゲートを制御する誤差増幅回路と、を備え、
前記誤差増幅回路は、
前記第一基準電圧と前記帰還電圧の電圧差に基づく第一出力電流と第二出力電流を出力する第一トランスコンダクタンスアンプと、
前記第二基準電圧と前記帰還電圧の電圧差に基づく第三出力電流と第四出力電流を出力する第二トランスコンダクタンスアンプと、
前記第一出力電流と前記第三出力電流を加算した第一加算電流と、前記第二出力電流と前記第四出力電流を加算した第二加算電流と、を出力する加算段と、
前記第一加算電流と前記第二加算電流を電圧に変換し、その差を増幅する増幅段と、を備えた
ことを特徴とするボルテージレギュレータ。
本実施形態のボルテージレギュレータは、第一基準電圧回路20と、第二基準電圧回路21と、第一トランスコンダクタンスアンプ22、第二トランスコンダクタンスアンプ23、加算段30、及び増幅段29を含んだ誤差増幅回路27と、帰還回路25と、MOSFET24を備えている。
誤差増幅回路27は、第一トランスコンダクタンスアンプ22と第二トランスコンダクタンスアンプ23と加算段30と増幅段29を備えている。第一トランスコンダクタンスアンプ22は、NchMOSFET101、102と電流源114を備えている。第二トランスコンダクタンスアンプ23は、NchMOSFET108、109と電流源115を備えている。増幅段29は、PchMOSFET111、112、203と電流源116を備えている。
第二トランスコンダクタンスアンプ23は、基準電圧Vref2と帰還電圧Vfbの差分電圧から出力電流Io3、Io4を出力する。
誤差増幅回路27は、第一トランスコンダクタンスアンプ22aと第二トランスコンダクタンスアンプ23aと加算段30と増幅段29aを備えている。第一トランスコンダクタンスアンプ22aと第二トランスコンダクタンスアンプ23aは、PchMOSFETの入力対で構成した。増幅段29aは、トランスコンダクタンスアンプの構成に合わせて、NchMOSFETで構成している。
21 第二基準電圧回路
22、22a 第一トランスコンダクタンスアンプ
23、23a 第二トランスコンダクタンスアンプ
25 帰還回路
27 誤差増幅回路
29、29a 増幅段
30 加算段
114、115、116 電流源
Claims (1)
- 温度係数が正の第一基準電圧を出力する第一基準電圧回路と、
温度係数が負の第二基準電圧を出力する第二基準電圧回路と、
出力トランジスタが出力する出力電圧を分圧した第一帰還電圧と第二帰還電圧を出力する帰還回路と、
前記第一帰還電圧及び前記第二帰還電圧と前記第一基準電圧及び前記第二基準電圧の誤差を増幅して出力し、前記出力トランジスタのゲートを制御する誤差増幅回路と、を備え、
前記誤差増幅回路は、
前記第一基準電圧と前記第一帰還電圧の電圧差に基づく第一出力電流と第二出力電流を出力する第一トランスコンダクタンスアンプと、
前記第二基準電圧と前記第二帰還電圧の電圧差に基づく第三出力電流と第四出力電流を出力する第二トランスコンダクタンスアンプと、
前記第一出力電流と前記第三出力電流を加算した第一加算電流と、前記第二出力電流と前記第四出力電流を加算した第二加算電流と、を出力する加算段と、
前記第一加算電流と前記第二加算電流を電圧に変換し、その差を増幅する増幅段と、を備え、
前記第一トランスコンダクタンスアンプ、または前記第二トランスコンダクタンスアンプの電流源の流す電流を調整することで、前記第一基準電圧回路、または前記第二基準電圧回路の温度係数のボルテージレギュレータの出力電圧への影響度を調整する
ことを特徴とするボルテージレギュレータ。
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