JP2009175154A

JP2009175154A - Semiconductor integrated circuit and its design method

Info

Publication number: JP2009175154A
Application number: JP2009107219A
Authority: JP
Inventors: Takashi Ishimura; 貴志石村; Osamu Ichikawa; 市川　　修
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2009-04-27
Filing date: 2009-04-27
Publication date: 2009-08-06

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit and its design method that can reduce power consumption during a scanning test and logic BIST (built-in self-test) operation while minimizing the increase of a circuit area without affecting a function operation speed. <P>SOLUTION: A scanning flip-flop selected as a flip-flop greatly affecting power consumption during shift operation of a scanning test is corrected to fix an output value to a combination circuit 101 during the shift of the scanning test, and the number of the selected scanning flip-flops is limited by an increment of the area allowed when correcting the circuit, to limit the increase of the area within a tolerance. The function operation of the circuit is not affected by not selecting a flip-flop serving as a starting point of a path between flip-flops that determine the operation speed of the circuit. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、スキャンテスト回路を搭載した半導体集積回路およびその設計方法に関するものである。 The present invention relates to a semiconductor integrated circuit equipped with a scan test circuit and a design method thereof.

従来、半導体集積回路内に含まれる論理回路部分のテストによく使われている方式として、スキャンテスト方式がある。この方式によりスキャンテストを行うためには、半導体集積回路内にスキャンテスト回路を形成する必要があり、このスキャンテスト回路は、半導体集積回路内のスキャンフリップフロップを用いて構成される。 Conventionally, there is a scan test method as a method often used for testing a logic circuit portion included in a semiconductor integrated circuit. In order to perform a scan test by this method, it is necessary to form a scan test circuit in the semiconductor integrated circuit, and this scan test circuit is configured using a scan flip-flop in the semiconductor integrated circuit.

ここで用いられるスキャンフリップフロップは、機能ブロック内の組合せ回路を伝搬してきたデータ信号をフリップフロップに取り込むための入力端子Ｄと、スキャンテスト用の信号をフリップフロップに取り込むための入力端子ＤＴと、クロック信号を取り込むためのクロック端子ＣＫと、入力端子Ｄからの信号または入力端子ＤＴからの信号のうちどちらの信号をフリップフロップのデータとして取り込むかを切り替えるための信号が入力される入力端子ＮＴと、データ信号を出力するための出力端子Ｑ、／Ｑ（／は、Ｑの反転を意味する）を持っている。 The scan flip-flop used here has an input terminal D for taking in the data signal propagated through the combinational circuit in the functional block into the flip-flop, an input terminal DT for taking in the scan test signal into the flip-flop, A clock terminal CK for capturing a clock signal, and an input terminal NT to which a signal for switching which of the signal from the input terminal D or the signal from the input terminal DT is to be captured as flip-flop data is input , Output terminals Q and / Q (/ means inversion of Q) for outputting data signals.

スキャンテスト回路には２つのモードが存在し、このモードはＮＴ端子の値によって切り替えられる。ＮＴ端子の信号値が「１（ハイレベル）」の時、シフトモードと呼ばれ、ＤＴ信号がフリップフロップのデータとして取り込まれる。一方、ＮＴ端子の信号値が「０（ローレベル）」の時、キャプチャーモードと呼ばれ、Ｄ信号がフリップフロップのデータとして取り込まれる。 There are two modes in the scan test circuit, and these modes are switched by the value of the NT terminal. When the signal value at the NT terminal is “1 (high level)”, this is called a shift mode, and the DT signal is taken in as data of the flip-flop. On the other hand, when the signal value at the NT terminal is “0 (low level)”, this is called a capture mode, and the D signal is captured as data of the flip-flop.

スキャンテスト回路は、複数のスキャンフリップフロップのＤＴ端子とＱ（もしくは／Ｑ）端子を数珠つなぎに順次接続することで、スキャンテスト時のシフトモード（ＮＴ＝１）のときに、シフトレジスタとして機能するように構成された回路である。またスキャンテスト信号の入力端子として機能する外部入力端子が、シフトレジスタの先頭に配置されるスキャンフリップフロップのＤＴに接続され、スキャンテスト信号の出力端子として機能する外部出力端子が、シフトレジスタの最終段に配置されるスキャンフリップフロップのＱもしくは／Ｑ端子に接続される。スキャンフリップフロップのＣＫ端子およびＮＴ端子は外部入力端子から直接制御される。 The scan test circuit functions as a shift register in the shift mode (NT = 1) during the scan test by sequentially connecting the DT terminals and Q (or / Q) terminals of a plurality of scan flip-flops in a daisy chain. The circuit is configured to do so. The external input terminal that functions as the scan test signal input terminal is connected to the DT of the scan flip-flop disposed at the head of the shift register, and the external output terminal that functions as the scan test signal output terminal is the final terminal of the shift register. It is connected to the Q or / Q terminal of the scan flip-flop arranged in the stage. The CK terminal and the NT terminal of the scan flip-flop are directly controlled from the external input terminal.

このように構成されたスキャンテスト回路は、スキャンフリップフロップがチェーン状に接続されていることからスキャンチェーンとも呼ばれる。スキャンチェーンは１つの半導体集積回路内に複数本あってもよい。 The scan test circuit configured as described above is also called a scan chain because the scan flip-flops are connected in a chain shape. There may be a plurality of scan chains in one semiconductor integrated circuit.

一般にスキャンテストでは、そのテストを開始する場合には、ＬＳＩテスタから半導体集積回路のスキャンテスト信号入力端子に対して、スキャンテスト信号を供給する。また、スキャンフリップフロップのＣＫ端子に対するクロック信号とＮＴ端子に対するスキャンイネーブル信号も、ＬＳＩテスタから半導体集積回路に対して直接供給する。ＮＴ端子にスキャンイネーブル信号として信号値「１」を供給している間に、スキャンチェーンの段数分のクロックを印加することにより、テスト対象のスキャンチェーンを構成する全スキャンフリップフロップに対して、スキャンテスト信号を供給することができる。 Generally, in a scan test, when the test is started, a scan test signal is supplied from an LSI tester to a scan test signal input terminal of a semiconductor integrated circuit. Also, a clock signal for the CK terminal of the scan flip-flop and a scan enable signal for the NT terminal are directly supplied from the LSI tester to the semiconductor integrated circuit. While supplying the signal value “1” as the scan enable signal to the NT terminal, scanning is performed on all scan flip-flops constituting the scan chain to be tested by applying clocks corresponding to the number of stages of the scan chain. A test signal can be provided.

その後、ＮＴ端子に対するスキャンイネーブル信号を「０」に切り替え、さらにその後、１クロックを入力することで、機能ブロックからの信号をスキャンフリップフロップのＤ端子に取り込むことができる。その後、再びスキャンイネーブル信号を「１」に切り替えて、スキャンチェーンの段数分のクロックを印加することにより、スキャンチェーン内にキャプチャーされた値をＬＳＩテスタに取り込むことができる。ＬＳＩテスタに取り込んだ後、予めＬＳＩテスタに格納していた期待値と比較して、テスト対象のスキャンチェーンを構成する全スキャンフリップフロップの良否判定を行う。 After that, the scan enable signal for the NT terminal is switched to “0”, and then one clock is input, whereby the signal from the functional block can be taken into the D terminal of the scan flip-flop. Thereafter, by switching the scan enable signal to “1” again and applying clocks corresponding to the number of stages in the scan chain, the values captured in the scan chain can be captured in the LSI tester. After fetching into the LSI tester, the pass / fail judgment of all the scan flip-flops constituting the scan chain to be tested is performed by comparing with the expected value stored in advance in the LSI tester.

また、近年では、前記した一般的なスキャンテストの代わりに、組み込み自己テスト（ＢＩＳＴ）方式で、半導体集積回路の論理回路部分をテストするようになりつつある。論理回路部分を対象としたＢＩＳＴ（以下、ロジックＢＩＳＴ）のアーキテクチャーで最もよく用いられているものにＳＴＵＭＰＳがある。ＳＴＵＭＰＳはマルチスキャン設計をベースとしたＢＩＳＴアーキテクチャーである。これは、スキャンテスト方式と同様に、回路内に形成されたスキャンチェーンを利用してテストを行う。 In recent years, instead of the general scan test described above, a logic circuit portion of a semiconductor integrated circuit is being tested by a built-in self test (BIST) method. STUMPS is one of the most commonly used BIST (hereinafter referred to as logic BIST) architectures for logic circuit portions. STUMPS is a BIST architecture based on multi-scan design. Similar to the scan test method, the test is performed using a scan chain formed in the circuit.

ロジックＢＩＳＴとスキャンテストの間には、テスト信号発生手段と出力応答信号の比較手段に違いがある。スキャンテストにおけるテスト信号発生方法と出力応答信号の比較手段については前述しているとおりである。 There is a difference in the test signal generating means and the output response signal comparing means between the logic BIST and the scan test. The test signal generation method and the output response signal comparison means in the scan test are as described above.

このスキャンテストに対して、ロジックＢＩＳＴでは、ＬＳＩテスタからＢＩＳＴ起動信号、クロック信号、その他いくつかの制御信号を印加することで、半導体集積回路の内部に組み込まれたパタン生成回路からテスト信号が発生され、テスト対象回路へ印加される。また、テスト対象回路からの出力応答信号は出力圧縮回路へ入力され、シグニチャーとよばれる圧縮データに変換される。最終的にシグニチャーをＬＳＩテスタに読み出して、予めＬＳＩテスタに格納しておいたシグニチャーの期待値と比較し、テスト対象回路の良否判定を行う。 In response to this scan test, the logic BIST generates a test signal from the pattern generation circuit incorporated in the semiconductor integrated circuit by applying a BIST activation signal, a clock signal, and some other control signals from the LSI tester. And applied to the circuit under test. The output response signal from the test target circuit is input to the output compression circuit and converted into compressed data called a signature. Finally, the signature is read out to the LSI tester and compared with the expected value of the signature stored in advance in the LSI tester to determine whether the test target circuit is good or bad.

近年の半導体集積回路は非常に大規模になってきている。一般的なスキャンテストにしてもロジックＢＩＳＴにしても、このような半導体集積回路のテストを短時間で済ませるためには、できるだけ多くの回路ブロックを同時に動作させる必要がある。ＬＳＩテスタの稼動時のコストは非常に高いため、テスタ使用時間が長いと、最終的な半導体集積回路の製造コストに大きな影響を与えてしまうからである。 In recent years, semiconductor integrated circuits have become very large. Whether it is a general scan test or a logic BIST, in order to complete such a test of a semiconductor integrated circuit in a short time, it is necessary to simultaneously operate as many circuit blocks as possible. This is because the cost during operation of the LSI tester is very high, and if the tester is used for a long time, the manufacturing cost of the final semiconductor integrated circuit is greatly affected.

また一方で、近年の半導体集積回路の動作速度は非常に高速になってきていており、遅延故障が顕在化し始めている。このような遅延故障のテストを行うために、スキャンテスト、ロジックＢＩＳＴ時にも、半導体集積回路を高速に動作させる必要が生じてきている。また、スキャンテスト、ロジックＢＩＳＴにおけるテスト時間の大部分は、スキャンチェーンのシフト動作の時間によって占められる。従って、テスト時間の短縮を図るためには、キャプチャー動作だけでなく、シフト動作も高速に行う必要がある。 On the other hand, the operation speed of semiconductor integrated circuits in recent years has become very high, and delay faults are beginning to become apparent. In order to perform such a delay fault test, it is necessary to operate the semiconductor integrated circuit at a high speed even during a scan test and a logic BIST. Further, most of the test time in the scan test and logic BIST is occupied by the time of the scan chain shift operation. Therefore, in order to shorten the test time, it is necessary to perform not only the capture operation but also the shift operation at high speed.

しかしながら、スキャンテストもしくはロジックＢＩＳＴで、大規模な半導体集積回路を高速に動作させると、テスト時の消費電力が極めて大きくなり、適切な検査が行えなくなってしまうという問題が生じてきている。 However, when a large-scale semiconductor integrated circuit is operated at a high speed by a scan test or logic BIST, there is a problem that power consumption at the time of testing becomes extremely large and appropriate inspection cannot be performed.

一般に、半導体集積回路の電源設計は、ファンクション動作時の消費電力を見込んで行われており、テスト時の消費電力は考慮されていない。ファンクション動作時には、半導体集積回路内で動作する部分は限定的であるため、消費電力はそれほど大きくないが、スキャンテスト、もしくはロジックＢＩＳＴ時には、対象となる回路部分の全てが同時に動作するため、ファンクション時にくらべて非常に多くの電力を消費する。 In general, power supply design of a semiconductor integrated circuit is performed in consideration of power consumption during function operation, and power consumption during testing is not taken into consideration. At the time of function operation, the power consumption is not so large because the part that operates in the semiconductor integrated circuit is limited. However, at the time of function, all the target circuit parts operate simultaneously at the time of scan test or logic BIST. It consumes much more power than it does.

このように、電源設計がテスト時の消費電力を考慮せずに行われている場合には、スキャンテストもしくはロジックＢＩＳＴ時には半導体集積回路は正常に動作せず、適切な検査が行われないことになる。なお、回路内の消費電力は動作周波数に比例するため、動作速度が速くなるにつれて問題が大きくなる。 As described above, when the power supply design is performed without considering the power consumption during the test, the semiconductor integrated circuit does not operate normally during the scan test or the logic BIST, and an appropriate inspection is not performed. Become. Since power consumption in the circuit is proportional to the operating frequency, the problem increases as the operating speed increases.

以上の問題に対して、従来技術（例えば、特許文献１を参照）では、スキャンフリップフロップから、機能ブロック（組合せ回路）へ伝搬する出力端子（Ｑ端子）を固定した状態でシフト動作を行うことにより、動作周波数を下げることなく、スキャンテスト時の消費電力を削減し、上記の問題を解決しようと図っている。 In order to solve the above problem, in the prior art (see, for example, Patent Document 1), the shift operation is performed with the output terminal (Q terminal) propagating from the scan flip-flop to the functional block (combination circuit) fixed. Therefore, the power consumption at the time of the scan test is reduced without lowering the operating frequency to solve the above problem.

図９は従来の半導体集積回路の構成を示す回路図である。この半導体集積回路の特徴は、フリップフロップ回路１１（１１Ａ〜１１Ｆ）に、組合せ回路１０にデータ信号Ｄやスキャンテスト信号ＤＴを伝達させるためのＱ端子とは別に、スキャンテスト信号ＤＴを次のフリップフロップ回路１１に伝達するための端子としてＳＯを設け、このフリップフロップ回路１１（１１Ａ〜１１Ｆ）を、スキャンテストのシフトモードの間、Ｑ端子の信号値を固定して、組合せ回路１０内の状態がシフトモード中は変化しないように、構成している点である。 FIG. 9 is a circuit diagram showing a configuration of a conventional semiconductor integrated circuit. The feature of this semiconductor integrated circuit is that the flip-flop circuit 11 (11A to 11F) receives the scan test signal DT as the next flip-flop separately from the Q terminal for transmitting the data signal D and the scan test signal DT to the combinational circuit 10. SO is provided as a terminal for transmitting to the flop circuit 11, and this flip-flop circuit 11 (11A to 11F) is in a state in the combinational circuit 10 by fixing the signal value of the Q terminal during the scan test shift mode. Is configured so as not to change during the shift mode.

従来のスキャンテスト回路構成では、シフトモードの間、各スキャンフリップフロップに印加されるスキャンテスト信号に応じて、スキャンフリップフロップのＱ端子の信号値が変化する。このとき、組合せ回路内の多くのトランジスタが同時にスイッチングし、瞬間的に非常に大きな電力を消費する。それに対して、図９の回路では、シフト中にＱ端子の信号値を固定するため、組合せ回路１０内の各ノードの値は固定され、シフト中の消費電力を抑制することができる。 In the conventional scan test circuit configuration, the signal value at the Q terminal of the scan flip-flop changes in accordance with the scan test signal applied to each scan flip-flop during the shift mode. At this time, many transistors in the combinational circuit are switched at the same time, and very large power is consumed instantaneously. On the other hand, in the circuit of FIG. 9, since the signal value of the Q terminal is fixed during the shift, the value of each node in the combinational circuit 10 is fixed, and the power consumption during the shift can be suppressed.

以上のような半導体集積回路において、Ｑ端子の出力値を固定するためのフリップフロップ回路１１の具体的な構造を図１０および図１１に示す。
図１０に示すフリップフロップ回路は、データ信号Ｄおよびスキャンテスト信号ＤＴを受け、スキャンイネーブル信号ＮＴの値によって、ＤまたはＤＴのいずれかを出力として選択するマルチプレクサ２１と、クロック信号ＣＬＫの反転信号に応じてマルチプレクサ２１の出力信号をラッチする第１のラッチ回路２２と、クロックＣＬＫに応じて第１のラッチ２２の出力をラッチする第２のラッチ２３と、クロック信号ＣＬＫ及びＨＯＬＤ信号の反転信号を受けて、両者のＡＮＤ演算を行った結果を出力するＡＮＤ回路２４と、ＡＮＤ回路２４の出力に応じて第１のラッチ回路２２の出力をラッチする第３ラッチ回路２５とを備えている。また、第２のラッチ回路２３の出力はＳＯ端子として機能し、第３のラッチ回路２５の出力はＱ出力端子として機能する。 In the semiconductor integrated circuit as described above, a specific structure of the flip-flop circuit 11 for fixing the output value of the Q terminal is shown in FIGS.
The flip-flop circuit shown in FIG. 10 receives the data signal D and the scan test signal DT, and selects the D or DT as an output according to the value of the scan enable signal NT, and the inverted signal of the clock signal CLK. In response, the first latch circuit 22 that latches the output signal of the multiplexer 21, the second latch 23 that latches the output of the first latch 22 according to the clock CLK, and the inverted signal of the clock signal CLK and the HOLD signal In response, an AND circuit 24 that outputs a result obtained by performing an AND operation on both of them and a third latch circuit 25 that latches the output of the first latch circuit 22 in accordance with the output of the AND circuit 24 are provided. The output of the second latch circuit 23 functions as an SO terminal, and the output of the third latch circuit 25 functions as a Q output terminal.

この構成では、ＨＯＬＤ信号が「１」の時は、クロック信号ＣＬＫが「１」または「０」のいずれにも拘わらず、ＡＮＤ回路２４の出力はかならず「０」になる。したがって、このとき第３のラッチ回路２５の出力Ｑは、第１のラッチ回路２２の出力値にかかわらず、前時刻に保持していた値（「０」または「１」）に固定される。なお、ＨＯＬＤ信号の代わりにスキャンイネーブル信号ＮＴを、Ｑを固定するための信号として利用することも可能である。つまり、ＨＯＬＤ信号用端子と、ＮＴ端子とを共通化することができる。 In this configuration, when the HOLD signal is “1”, the output of the AND circuit 24 is always “0” regardless of whether the clock signal CLK is “1” or “0”. Therefore, at this time, the output Q of the third latch circuit 25 is fixed to the value (“0” or “1”) held at the previous time regardless of the output value of the first latch circuit 22. Note that the scan enable signal NT can be used as a signal for fixing Q instead of the HOLD signal. That is, the HOLD signal terminal and the NT terminal can be shared.

また、図１１は、従来のスキャンフリップフロップと同様の構成において、Ｑ端子をＳＯ端子として機能させるように構成されたフリップフロップ３１とホールド信号の反転信号とフリップフロップ３１の出力とを受け、両者のＡＮＤ演算を行った結果を出力するＡＮＤ回路３２とを備えている。 FIG. 11 shows a configuration similar to that of a conventional scan flip-flop, which receives a flip-flop 31 configured to function the Q terminal as an SO terminal, an inverted signal of the hold signal, and an output of the flip-flop 31. And an AND circuit 32 for outputting the result of the AND operation.

この構成では、ＨＯＬＤ信号が「１」のときには、フリップフロップ３１の出力が「１」または「０」のいずれにも拘わらず、ＡＮＤ回路の３２の出力は必ず「０」になる。なおこの構造においても、ＨＯＬＤ信号に変えてＮＴ信号を、Ｑ端子を固定するための信号として利用することもできる。つまり、ＨＯＬＤ信号用とＮＴ端子を共通化することができる。 In this configuration, when the HOLD signal is “1”, the output of the AND circuit 32 is always “0” regardless of whether the output of the flip-flop 31 is “1” or “0”. In this structure as well, the NT signal can be used as a signal for fixing the Q terminal instead of the HOLD signal. That is, the HOLD signal and the NT terminal can be shared.

特開２００１−５９８５６号公報JP 2001-59856 A

しかしながら上記のような従来の技術では、消費電力の抑制は行うことができるが、回路面積やファンクション動作速度に対するペナルティが発生する可能性が高い。図１０のフリップフロップは、通常のスキャンフリップフロップに対して、ラッチ１つとＡＮＤゲート１つ分の面積オーバーヘッドがある。 However, in the conventional techniques as described above, power consumption can be suppressed, but there is a high possibility that a penalty for the circuit area and the function operation speed will occur. The flip-flop of FIG. 10 has an area overhead equivalent to one latch and one AND gate, compared to a normal scan flip-flop.

また、図１１のフリップフロップに関しては、通常のスキャンフリップフロップに対する面積オーバーヘッドがＡＮＤゲート１つ分であり、図１０のフリップフロップと比較してラッチ１つ分小さいが、図１０のフリップフロップと異なり、ＡＮＤゲート３２がフリップフロップ３１の後側に配置されているため、Ｑの信号伝搬速度がＡＮＤゲート一段分遅延する。 Further, regarding the flip-flop of FIG. 11, the area overhead for a normal scan flip-flop is one AND gate, which is smaller by one latch than the flip-flop of FIG. 10, but is different from the flip-flop of FIG. Since the AND gate 32 is arranged on the rear side of the flip-flop 31, the signal propagation speed of Q is delayed by one AND gate.

つまり、図１０や図１１に示される構成では、フリップフロップの使用数、使用箇所について言及していないため、消費電力を削減できる一方で、回路面積の増大および、動作速度低下の恐れがあるという問題点を有していた。 That is, in the configuration shown in FIGS. 10 and 11, the number of flip-flops used and the locations where they are used are not mentioned, so that power consumption can be reduced, but the circuit area may increase and the operation speed may decrease. Had problems.

本発明は、上記従来の問題点を解決するもので、ファンクション動作速度に影響を与えず、また回路面積増を最低限に抑えつつ、スキャンテストおよびロジックＢＩＳＴ動作中のシフト動作中の消費電力を低減することができる半導体集積回路およびその設計方法を提供する。 The present invention solves the above-described conventional problems, and does not affect the function operation speed and minimizes the increase in circuit area while reducing the power consumption during the shift operation during the scan test and the logic BIST operation. A semiconductor integrated circuit that can be reduced and a design method thereof are provided.

上記の課題を解決するために、本発明の請求項１に記載の半導体集積回路は、第１のスキャンフリップフロップと第２のスキャンフリップフロップからなる第１のスキャンフリップフロップ群と、第３のスキャンフリップフロップと第４のスキャンフリップフロップからなる第２のスキャンフリップフロップ群と、前記第１のスキャンフリップフロップ群を構成するスキャンフリップフロップからの信号を受け、前記第２のスキャンフリップフロップ群を構成するスキャンフリップフロップに信号を出力する組合せ回路と、前記第１のスキャンフリップフロップ、前記第２のスキャンフリップフロップ、前記第３のスキャンフリップフロップ、及び前記第４のスキャンフリップフロップを含む複数のスキャンフリップフロップが直列に接続された複数のスキャンチェーンを備え、スキャンテストのシフト動作時は、前記スキャンチェーン内をシリアルにデータ転送し、ファンクション動作時もしくはスキャンテストのキャプチャー動作時は、前記組合せ回路を介して、前記第１のスキャンフリップフロップ群を構成するスキャンフリップフロップから、前記第２のスキャンフリップフロップ群を構成するスキャンフリップフロップへデータ転送を行うように構成された半導体集積回路であって、前記第１のスキャンフリップフロップの出力端子と前記組合せ回路の入力との間に、前記スキャンテストのシフト動作時に前記第１のスキャンフリップフロップから前記組合せ回路の入力へのデータ信号を固定するための回路を備え、前記第２のスキャンフリップフロップの出力端子と前記組合せ回路の入力との間に前記スキャンテストのシフト動作時に前記第２のスキャンフリップフロップから前記組合せ回路への入力へのデータ信号を固定するための回路を備えないことを特徴とする。 In order to solve the above-described problem, a semiconductor integrated circuit according to claim 1 of the present invention includes a first scan flip-flop group including a first scan flip-flop and a second scan flip-flop, and a third scan flip-flop group. A second scan flip-flop group including a scan flip-flop and a fourth scan flip-flop; and a signal from the scan flip-flop constituting the first scan flip-flop group; A plurality of combinational circuits that output signals to the scan flip-flops that comprise the first scan flip-flop, the second scan flip-flop, the third scan flip-flop, and the fourth scan flip-flop; Scan flip-flops connected in series A plurality of scan chains, serially transferring data within the scan chain during a scan test shift operation, and via the combinational circuit during a function operation or a scan test capture operation. A semiconductor integrated circuit configured to perform data transfer from a scan flip-flop constituting a scan flip-flop group to a scan flip-flop constituting a second scan flip-flop group, wherein the first scan flip-flop A circuit for fixing a data signal from the first scan flip-flop to the input of the combinational circuit during the shift operation of the scan test, between the output terminal of the combinational circuit and the input of the combinational circuit, The output terminal of the scan flip-flop and the front Characterized by not comprising a circuit for fixing the data signal from the second scan flip-flops in the shift operation of the scan test between the input of the combination circuit to the input to the combining circuit.

また、本発明の請求項２に記載の半導体集積回路は、第１のスキャンフリップフロップと第２のスキャンフリップフロップからなる第１のスキャンフリップフロップ群と、第３のスキャンフリップフロップと第４のスキャンフリップフロップからなる第２のスキャンフリップフロップ群と、前記第１のスキャンフリップフロップ群を構成するスキャンフリップフロップからの信号を受け、前記第２のスキャンフリップフロップ群を構成するスキャンフリップフロップに信号を出力する組合せ回路と、前記第１のスキャンフリップフロップ、前記第２のスキャンフリップフロップ、前記第３のスキャンフリップフロップ、及び前記第４のスキャンフリップフロップを含む複数のスキャンフリップフロップが直列に接続された複数のスキャンチェーンを備え、スキャンテストのシフト動作時は、前記スキャンチェーン内をシリアルにデータ転送し、ファンクション動作時もしくはスキャンテストのキャプチャー動作時は、前記組合せ回路を介して、前記第１のスキャンフリップフロップ群を構成するスキャンフリップフロップから、前記第２のスキャンフリップフロップ群を構成するスキャンフリップフロップへデータ転送を行うように構成された半導体集積回路であって、前記第１のスキャンフリップフロップは、前記ファンクション動作時もしくはスキャンテストのキャプチャー動作時に、前記組合せ回路にデータ転送する第１の出力端子と、前記スキャンテストのシフト動作時に、前記スキャンチェーン内の次段のスキャンフリップフロップへデータ転送する第２の出力端子とを備え、前記第２のスキャンフリップフロップは、前記組合せ回路にデータ転送する出力端子を備え、スキャンテストのシフト動作時には、前記第１のスキャンフリップフロップの前記第１の出力端子の値は固定値に保持され、前記第２のスキャンフリップフロップの前記出力端子の値は固定値に保持されないことを特徴とする。 A semiconductor integrated circuit according to a second aspect of the present invention includes a first scan flip-flop group including a first scan flip-flop, a second scan flip-flop, a third scan flip-flop, and a fourth scan flip-flop. A second scan flip-flop group consisting of scan flip-flops and a signal from the scan flip-flop constituting the first scan flip-flop group and receiving a signal to the scan flip-flop constituting the second scan flip-flop group And a plurality of scan flip-flops including the first scan flip-flop, the second scan flip-flop, the third scan flip-flop, and the fourth scan flip-flop connected in series Multiple scan chains In the scan test shift operation, the first scan flip-flop group is serially transferred in the scan chain, and during the function operation or the scan test capture operation, the first scan flip-flop group Is a semiconductor integrated circuit configured to perform data transfer from a scan flip-flop constituting the second scan flip-flop group to the scan flip-flop constituting the second scan flip-flop group, wherein the first scan flip-flop comprises the function A first output terminal that transfers data to the combinational circuit during operation or capture operation of a scan test, and a second output terminal that transfers data to the next scan flip-flop in the scan chain during a shift operation of the scan test Output terminal In addition, the second scan flip-flop has an output terminal for transferring data to the combinational circuit, and the value of the first output terminal of the first scan flip-flop becomes a fixed value during a shift operation of a scan test. And the value of the output terminal of the second scan flip-flop is not held at a fixed value.

また、本発明の請求項３に記載の半導体集積回路は、請求項１又は２記載の半導体集積回路であって、前記第１のスキャンフリップフロップを始点とし、前記複数のスキャンフリップフロップに含まれる１つのスキャンフリップフロップを終点とする経路上の基本ゲート数が、前記第２のスキャンフリップフロップを始点とし、前記複数のスキャンフリップフロップに含まれる１つのスキャンフリップフロップを終点とする経路上の基本ゲート数よりも多いことを特徴とする。 A semiconductor integrated circuit according to claim 3 of the present invention is the semiconductor integrated circuit according to claim 1 or 2, and is included in the plurality of scan flip-flops starting from the first scan flip-flop. The number of basic gates on the path that ends with one scan flip-flop is the basic number on the path that starts with the second scan flip-flop and ends with one scan flip-flop included in the plurality of scan flip-flops. More than the number of gates.

また、本発明の請求項４に記載の半導体集積回路は、請求項１又は２記載の半導体集積回路であって、前記組合せ回路のうち、前記第１のスキャンフリップフロップが駆動する基本ゲート数が、前記第２のスキャンフリップフロップが駆動する基本ゲート数よりも多いことを特徴とする。 According to a fourth aspect of the present invention, there is provided the semiconductor integrated circuit according to the first or second aspect, wherein the number of basic gates driven by the first scan flip-flop is the combinational circuit. The number of basic gates driven by the second scan flip-flop is larger.

また、本発明の請求項５に記載の半導体集積回路は、請求項１又は２記載の半導体集積回路であって、前記組合せ回路のうち、前記第１のスキャンフリップフロップの出力データを固定した場合に出力データが固定される基本ゲート数が、前記第２のスキャンフリップフロップの出力データを固定した場合に出力データが固定される基本ゲート数よりも多いことを特徴とする。 The semiconductor integrated circuit according to claim 5 of the present invention is the semiconductor integrated circuit according to claim 1 or 2, wherein output data of the first scan flip-flop is fixed among the combinational circuits. The number of basic gates to which the output data is fixed is larger than the number of basic gates to which the output data is fixed when the output data of the second scan flip-flop is fixed.

また、本発明の請求項６に記載の半導体集積回路は、請求項１又は２記載の半導体集積回路であって、前記組合せ回路のうち、前記第１のスキャンフリップフロップが駆動する基本ゲートの消費電力が、前記第２のスキャンフリップフロップが駆動する基本ゲートの消費電力よりも多いことを特徴とする。 A semiconductor integrated circuit according to a sixth aspect of the present invention is the semiconductor integrated circuit according to the first or second aspect, wherein a consumption of a basic gate driven by the first scan flip-flop among the combinational circuits is provided. The power consumption is greater than the power consumption of the basic gate driven by the second scan flip-flop.

また、本発明の請求項７に記載の半導体集積回路の設計方法は、前記半導体集積回路を構成している組合せ回路および複数のスキャンフリップフロップの接続情報を含む回路データを生成する工程１と、前記複数のスキャンフリップフロップの中から、１つ以上且つ前記複数のスキャンフリップフロップの総数未満の個数のスキャンフリップフロップを選択する工程２と、スキャンテストのシフト動作中に、前記工程２で選択されたスキャンフリップフロップから前記組合せ回路への出力値が固定されるように前記回路データを修正する工程３を有することを特徴とする。 According to a seventh aspect of the present invention, there is provided a method for designing a semiconductor integrated circuit, comprising: generating a circuit data including connection information of a combinational circuit and a plurality of scan flip-flops constituting the semiconductor integrated circuit; A step 2 for selecting one or more scan flip-flops out of the plurality of scan flip-flops and less than the total number of the plurality of scan flip-flops, and a scan test shift operation are selected in the step 2 And a step 3 of correcting the circuit data so that an output value from the scan flip-flop to the combinational circuit is fixed.

以上のように本発明によれば、スキャンテストでのシフト動作時に消費電力に大きく影響する素子として選択されたスキャンフリップフロップを、スキャンテストのシフト中は組合せ回路への出力値が固定されるように、修正することができる。 As described above, according to the present invention, the scan flip-flop selected as an element that greatly affects power consumption during the shift operation in the scan test is fixed so that the output value to the combinational circuit is fixed during the shift of the scan test. It can be corrected.

また、選択されるスキャンフリップフロップの数を、回路修正時に許容される面積の増分に応じて制限することにより、面積の増加を許容範囲に抑えることができる。
また、回路の動作速度を決定するフリップフロップ間経路の始点となるフリップフロップまたは内部ノードを選択しないことにより、回路のファンクション動作に影響を与えないようにすることができる。 Further, by limiting the number of scan flip-flops to be selected according to the increment of the area allowed at the time of circuit correction, the increase in area can be suppressed to an allowable range.
Further, by not selecting a flip-flop or an internal node that becomes a starting point of a path between flip-flops that determines the operation speed of the circuit, it is possible to prevent the function operation of the circuit from being affected.

以上のため、ファンクション動作速度に影響を与えることなく、また回路面積の増大を最低限に抑えつつ、スキャンテストおよびロジックＢＩＳＴ動作中の消費電力を抑えることができる。 Therefore, power consumption during scan test and logic BIST operation can be suppressed without affecting the function operation speed and minimizing an increase in circuit area.

本発明の実施の形態１の半導体集積回路を示す回路図1 is a circuit diagram showing a semiconductor integrated circuit according to a first embodiment of the present invention. 本発明の実施の形態２の半導体集積回路を示す回路図Circuit diagram showing a semiconductor integrated circuit according to a second embodiment of the present invention. 同実施の形態２の半導体集積回路におけるスキャンフリップフロップの内部回路図Internal circuit diagram of scan flip-flop in the semiconductor integrated circuit of the second embodiment 本発明の実施の形態１の半導体集積回路の設計方法を示すフロー図1 is a flowchart showing a method for designing a semiconductor integrated circuit according to a first embodiment of the present invention. 同実施の形態１の半導体集積回路の設計方法で生成される回路データによる回路図Circuit diagram based on circuit data generated by the semiconductor integrated circuit design method of the first embodiment 本発明の実施の形態３の半導体集積回路を示す回路図Circuit diagram showing a semiconductor integrated circuit according to a third embodiment of the present invention. 同実施の形態３の半導体集積回路の設計方法を示すフロー図FIG. 7 is a flowchart showing a method for designing a semiconductor integrated circuit according to the third embodiment. 同実施の形態３の半導体集積回路において図５に示す回路の対応説明図Corresponding explanatory diagram of the circuit shown in FIG. 5 in the semiconductor integrated circuit of the third embodiment 従来の半導体集積回路を示す回路図Circuit diagram showing a conventional semiconductor integrated circuit 同従来例の半導体集積回路におけるフリップフロップ回路の構成例（１）を示す回路図Circuit diagram showing a configuration example (1) of a flip-flop circuit in the conventional semiconductor integrated circuit 同従来例の半導体集積回路におけるフリップフロップ回路の構成例（２）を示す回路図Circuit diagram showing a configuration example (2) of the flip-flop circuit in the conventional semiconductor integrated circuit

以下、本発明の実施の形態を示す半導体集積回路およびその設計方法について、図面を参照しながら具体的に説明する。
（実施の形態１）
本発明の実施の形態１の半導体集積回路およびその設計方法を説明する。 Hereinafter, a semiconductor integrated circuit and a design method thereof according to an embodiment of the present invention will be specifically described with reference to the drawings.
(Embodiment 1)
A semiconductor integrated circuit and a design method thereof according to the first embodiment of the present invention will be described.

図１は本実施の形態１の半導体集積回路の構成を示す回路図である。図１において、１０２、１０３、１０４、１０５、１０６、１０７はスキャンフリップフロップである。スキャンフリップフロップ１０４、１０３、１０２、１０７、１０６、１０５には、それぞれ、スキャンテストのシフト動作中に入力信号を受けるための入力端子ＤＴと、ファンクション動作中、もしくはスキャンテストのキャプチャー動作中に入力信号を受けるための入力端子Ｄと、スキャンイネーブル端子を受けるための入力端子ＮＴと、クロック信号入力用の入力端子ＣＫと、データ出力端子Ｑがある。 FIG. 1 is a circuit diagram showing a configuration of the semiconductor integrated circuit according to the first embodiment. In FIG. 1, reference numerals 102, 103, 104, 105, 106, and 107 denote scan flip-flops. Each of the scan flip-flops 104, 103, 102, 107, 106, and 105 has an input terminal DT for receiving an input signal during a scan test shift operation and an input during a function operation or a scan test capture operation. There are an input terminal D for receiving a signal, an input terminal NT for receiving a scan enable terminal, an input terminal CK for inputting a clock signal, and a data output terminal Q.

これらスキャンフリップフロップ１０４、１０３、１０２、１０７、１０６、１０５は、順次直列に接続されていてスキャンチェーンを構成している。このスキャンチェーンは、具体的には以下のように接続されて構成されている。スキャンフリップフロップ１０４、１０３、１０２、１０７、１０６のＱ端子は、それぞれ、スキャンフリップフロップ１０３、１０２、１０７、１０６、１０５のＤＴ端子と接続されている。また、スキャンフリップフロップ１０５のＱ端子はスキャンチェーンのスキャンアウト端子に接続されている。また、スキャンフリップフロップ１０４のＤＴ端子はスキャンチェーンのスキャンイン端子に接続されている。以上のようにスキャンフリップフロップ１０２、１０３、１０４、１０５、１０６、１０７が接続されることで、スキャンチェーンが構成される。 These scan flip-flops 104, 103, 102, 107, 106, and 105 are sequentially connected in series to form a scan chain. Specifically, this scan chain is configured to be connected as follows. The Q terminals of the scan flip-flops 104, 103, 102, 107, and 106 are connected to the DT terminals of the scan flip-flops 103, 102, 107, 106, and 105, respectively. The Q terminal of the scan flip-flop 105 is connected to the scan-out terminal of the scan chain. The DT terminal of the scan flip-flop 104 is connected to the scan-in terminal of the scan chain. As described above, the scan flip-flops 102, 103, 104, 105, 106, and 107 are connected to form a scan chain.

１０１は組合せ回路であり、ａ、ｂ、ｃは組合せ回路１０１の入力で、ｄ、ｅ、ｆは組合せ回路１０１の出力である。１０８、１０９、１１０は２入力ＡＮＤゲートである。ＡＮＤゲート１０８、１０９、１１０は入力端子ＡおよびＢ、出力端子Ｙをもつ。１１１はインバータである。インバータ１１１は入力端子Ａと出力端子Ｙをもつ。１１２、１１３はＯＲゲートである。ＯＲゲート１１２、１１３もまた、入力端子ＡおよびＢ、出力端子Ｙをもつ。この組合せ回路１０１は、ＡＮＤゲート１０８、１０９、１１０とインバータ１１１と、ＯＲゲート１１２、１１３で構成されている。 101 is a combinational circuit, a, b, and c are inputs of the combinational circuit 101, and d, e, and f are outputs of the combinational circuit 101. Reference numerals 108, 109, and 110 are 2-input AND gates. The AND gates 108, 109, and 110 have input terminals A and B and an output terminal Y. Reference numeral 111 denotes an inverter. The inverter 111 has an input terminal A and an output terminal Y. 112 and 113 are OR gates. The OR gates 112 and 113 also have input terminals A and B and an output terminal Y. The combinational circuit 101 includes AND gates 108, 109, and 110, an inverter 111, and OR gates 112 and 113.

これらの接続関係について、以下に説明する。
ＡＮＤゲート１０８の入力端子Ａ、Ｂは、それぞれ、組合せ回路１０１の入力ａ、ｂに接続されている。ＡＮＤゲート１０８の出力端子ＹはＡＮＤゲート１０９の入力端子Ａに接続されている。ＡＮＤゲート１０９の入力端子Ａ、Ｂは、それぞれ、ＡＮＤゲート１０８の出力端子Ｙ、ＯＲゲート１１２の出力端子Ｙに接続されている。ＡＮＤゲート１０９の出力端子Ｙは、ＡＮＤゲート１１０の入力端子Ａと組合せ回路１０１の出力ｄに接続されている。ＡＮＤゲート１１０の入力端子Ａ、Ｂは、それぞれ、ＡＮＤゲート１０９の出力端子Ｙ、ＯＲゲート１１３の出力端子Ｙと接続されている。ＡＮＤゲート１１０の出力端子Ｙは、組合せ回路１０１の出力ｅと接続されている。インバータ１１１の入力端子Ａは組合せ回路１０１の入力ｂと接続されている。インバータ１１１の出力端子ＹはＯＲゲート１１２の入力端子Ａと接続されている。ＯＲゲート１１２の入力端子Ａ、Ｂは、それぞれ、インバータ１１１の出力端子Ｙ、組合せ回路１０１の入力ｃと接続されている。ＯＲゲート１１２の出力端子Ｙは、ＡＮＤゲート１０９の入力ＢとＯＲゲート１１３の入力端子Ａに接続されている。ＯＲゲート１１３の入力端子Ａ、Ｂは、それぞれ、ＯＲゲート１１２の出力端子Ｙ、組合せ回路１０１の入力ｃと接続されている。ＯＲゲート１１３の出力端子Ｙは、ＡＮＤゲート１１０の入力端子Ｂと組合せ回路１０１の出力ｆと接続されている。 These connection relationships will be described below.
The input terminals A and B of the AND gate 108 are connected to the inputs a and b of the combinational circuit 101, respectively. The output terminal Y of the AND gate 108 is connected to the input terminal A of the AND gate 109. The input terminals A and B of the AND gate 109 are connected to the output terminal Y of the AND gate 108 and the output terminal Y of the OR gate 112, respectively. The output terminal Y of the AND gate 109 is connected to the input terminal A of the AND gate 110 and the output d of the combinational circuit 101. The input terminals A and B of the AND gate 110 are connected to the output terminal Y of the AND gate 109 and the output terminal Y of the OR gate 113, respectively. The output terminal Y of the AND gate 110 is connected to the output e of the combinational circuit 101. The input terminal A of the inverter 111 is connected to the input b of the combinational circuit 101. The output terminal Y of the inverter 111 is connected to the input terminal A of the OR gate 112. The input terminals A and B of the OR gate 112 are connected to the output terminal Y of the inverter 111 and the input c of the combinational circuit 101, respectively. The output terminal Y of the OR gate 112 is connected to the input B of the AND gate 109 and the input terminal A of the OR gate 113. The input terminals A and B of the OR gate 113 are connected to the output terminal Y of the OR gate 112 and the input c of the combinational circuit 101, respectively. The output terminal Y of the OR gate 113 is connected to the input terminal B of the AND gate 110 and the output f of the combinational circuit 101.

１１４はＡＮＤゲートであり、入力端子Ａ、Ｂと出力端子Ｙをもつ。スキャンフリップフロップ１０２、１０３、１０４のＱ端子は、それぞれ、組合せ回路１０１の入力ａ、ＡＮＤゲート１１４の入力端子Ａ、組合せ回路１０１の入力ｃと接続されている。スキャンフリップフロップ１０５、１０６、１０７のＤ端子は、それぞれ、組合せ回路の出力ｄ、ｅ、ｆと接続されている。ＡＮＤゲート１１４の入力端子Ａは、スキャンフリップフロップ１０３の出力端子Ｑに接続されている。ＡＮＤゲート１１４の出力端子Ｙは、組合せ回路１０１の入力ｂに接続されている。ＡＮＤゲート１１４の入力端子Ｂは、スキャンイネーブル信号ＮＴ（シフト動作中＝「１」、キャプチャー動作中＝「０」）の反転信号／ＮＴ（シフト動作中＝「０」、キャプチャー動作中＝「１」）が接続される。 An AND gate 114 has input terminals A and B and an output terminal Y. The Q terminals of the scan flip-flops 102, 103, and 104 are connected to the input a of the combinational circuit 101, the input terminal A of the AND gate 114, and the input c of the combinational circuit 101, respectively. The D terminals of the scan flip-flops 105, 106, and 107 are connected to the outputs d, e, and f of the combinational circuit, respectively. The input terminal A of the AND gate 114 is connected to the output terminal Q of the scan flip-flop 103. The output terminal Y of the AND gate 114 is connected to the input b of the combinational circuit 101. The input terminal B of the AND gate 114 has an inverted signal / NT (during shift operation = “0”, capture operation = “1”) of the scan enable signal NT (shift operation = “1”, capture operation = “0”). )) Is connected.

以上の構成からもわかるように、ＡＮＤゲート１１４は、スキャンフリップフロップ１０４の出力端子Ｑと組合せ回路１０１の間にあり、スキャンテストのシフト動作中、スキャンフリップフロップ１０４から組合せ回路１０１へ伝達されるデータを「０」に固定することができる。 As can be seen from the above configuration, the AND gate 114 is located between the output terminal Q of the scan flip-flop 104 and the combinational circuit 101 and is transmitted from the scan flip-flop 104 to the combinational circuit 101 during the scan test shift operation. Data can be fixed to “0”.

半導体集積回路の単位時間あたりの消費電力は、その回路内部において、「０」から「１」、もしくは「１」から「０」に変化するノード数に比例する。回路の内部ノードをＡＮＤ、ＯＲ、インバータなどの基本ゲートの出力端子と定義した場合、本実施の形態の回路構成をとることにより、スキャンテストのシフト動作中は、組合せ回路内部の全てのノードを固定することができ、消費電力を抑えることができる。 The power consumption per unit time of the semiconductor integrated circuit is proportional to the number of nodes that change from “0” to “1” or from “1” to “0” in the circuit. When the internal nodes of the circuit are defined as output terminals of basic gates such as AND, OR, and inverter, by adopting the circuit configuration of the present embodiment, all the nodes inside the combinational circuit are set during the shift operation of the scan test. It can be fixed and power consumption can be reduced.

また、このような回路構成をとることにより、従来技術と同等の効果を、より少ない面積オーバーヘッドで実現することができる。
なお、本実施の形態１の半導体集積回路において、スキャンチェーンに対するテストパタン供給が、組込み自己テスト手法（いわゆるＢＩＳＴ手法）で用いられているように、半導体集積回路に内蔵されているパタン発生回路から行われていてもよい。 Further, by adopting such a circuit configuration, an effect equivalent to that of the prior art can be realized with a smaller area overhead.
In the semiconductor integrated circuit according to the first embodiment, the pattern generation circuit built in the semiconductor integrated circuit is used so that the test pattern supply to the scan chain is used in the built-in self-test method (so-called BIST method). It may be done.

また、本実施の形態１の半導体集積回路において、スキャンチェーンから出力されるデータが、組込み自己テスト手法（いわゆるＢＩＳＴ手法）で用いられているように、半導体集積回路に内蔵されている出力圧縮回路に取り込まれ、圧縮されるような構成になっていてもよい。 In the semiconductor integrated circuit of the first embodiment, the output compression circuit built in the semiconductor integrated circuit is used so that the data output from the scan chain is used in the built-in self-test method (so-called BIST method). It may be configured to be taken in and compressed.

次に、図１に示す本実施の形態１の半導体集積回路の設計手法を、図４を用いて説明する。
図４において、３０１は回路データ（ネットリスト）を生成する工程である。工程３０１で生成する回路データは、半導体集積回路を構成している複数の組合せ論理素子、および複数のフリップフロップの接続情報を含んでいる。３０２は、工程３０１で生成した回路データ内に含まれるフリップフロップを１つ以上選択する工程である。工程３０２で選択されるスキャンフリップフロップは、スキャンテストのシフト動作時において消費電力に与える影響が大きいものである。３０３は回路データ（ネットリスト）を修正する工程である。工程３０３では、工程３０２で選択されたフリップフロップに対して、スキャンテストのシフト動作中に組合せ回路への出力値が固定されるように回路データを修正する。 Next, a design method of the semiconductor integrated circuit according to the first embodiment shown in FIG. 1 will be described with reference to FIG.
In FIG. 4, reference numeral 301 denotes a step of generating circuit data (net list). The circuit data generated in step 301 includes connection information of a plurality of combinational logic elements and a plurality of flip-flops constituting the semiconductor integrated circuit. 302 is a step of selecting one or more flip-flops included in the circuit data generated in step 301. The scan flip-flop selected in step 302 has a large influence on the power consumption during the shift operation of the scan test. Reference numeral 303 denotes a step of correcting circuit data (net list). In step 303, the circuit data is corrected so that the output value to the combinational circuit is fixed during the scan test shift operation for the flip-flop selected in step 302.

ここで説明する半導体集積回路の設計方法は、工程３０１、工程３０２、工程３０３で構成される。また、工程３０２は以下の工程に分割される。すなわち、回路中の各スキャンフリップフロップに消費電力に対する影響を評価する工程３０２ａと、最も消費電力に対する影響が大きいスキャンフリップフロップを選択する工程３０２ｂと、選択されたスキャンフリップフロップの出力を固定することにより、所望の消費電力まで削減できるかを判定する工程３０２ｃと、未だ選択されていないスキャンフリップフロップの中から、最も消費電力に対する影響が大きいスキャンフリップフロップを選択する工程３０２ｄである。 The semiconductor integrated circuit design method described here includes steps 301, 302, and 303. Step 302 is divided into the following steps. That is, the step 302a for evaluating the influence on the power consumption for each scan flip-flop in the circuit, the step 302b for selecting the scan flip-flop having the largest influence on the power consumption, and fixing the output of the selected scan flip-flop. Thus, there are a step 302c for determining whether or not the power consumption can be reduced to a desired power consumption, and a step 302d for selecting a scan flip-flop having the greatest influence on the power consumption from among the scan flip-flops that have not been selected yet.

これらの工程は以下の順番で実行される。まず、工程３０２ａ、３０２ｂ、３０２ｃが順番に実行される。工程３０２ｃの判定結果がＹｅｓの場合、処理は終了し、判定結果がＮｏの場合、工程３０２ｄを実行し、その実行後、工程３０２ｃへ戻る。 These steps are performed in the following order. First, steps 302a, 302b, and 302c are executed in order. If the determination result in step 302c is Yes, the process ends. If the determination result is No, step 302d is executed, and then the process returns to step 302c.

ここで、図４に示す半導体集積回路の設計方法によって、図１に示す半導体集積回路を設計する流れを具体的に示す。図４において、工程３０１は、市販の論理合成ツールなどのＥＤＡツールで容易に実行できるため、ここでの詳細な説明は省略する。図５は、工程３０１で生成された回路データ（ネットリスト）をスケマティック表現したものである。４０１は組合せ回路である。 Here, the flow of designing the semiconductor integrated circuit shown in FIG. 1 by the method for designing the semiconductor integrated circuit shown in FIG. 4 is specifically shown. In FIG. 4, step 301 can be easily executed by an EDA tool such as a commercially available logic synthesis tool, and thus detailed description thereof is omitted here. FIG. 5 is a schematic representation of the circuit data (net list) generated in step 301. 401 is a combinational circuit.

ａ、ｂ、ｃは組合せ回路４０１の入力であり、ｄ、ｅ、ｆは組合せ回路４０１の出力である。４０８、４０９、４１０は２入力ＡＮＤゲートである。ＡＮＤゲート４０８、４０９、４１０は入力端子ＡおよびＢ、出力端子Ｙをもつ。４１１はインバータである。インバータ４１１は入力端子Ａと出力端子Ｙをもつ。４１２、４１３はＯＲゲートである。ＯＲゲート４１２、４１３も、また入力端子ＡおよびＢ、出力端子Ｙをもつ。組合せ回路４０１は、ＡＮＤゲート４０８、４０９、４１０とインバータ４１１と、ＯＲゲート４１２、４１３で構成されている。 a, b, and c are inputs of the combinational circuit 401, and d, e, and f are outputs of the combinational circuit 401. Reference numerals 408, 409, and 410 denote 2-input AND gates. The AND gates 408, 409, and 410 have input terminals A and B and an output terminal Y. Reference numeral 411 denotes an inverter. The inverter 411 has an input terminal A and an output terminal Y. Reference numerals 412 and 413 denote OR gates. The OR gates 412 and 413 also have input terminals A and B and an output terminal Y. The combinational circuit 401 includes AND gates 408, 409, and 410, an inverter 411, and OR gates 412 and 413.

以下、これらの接続関係について説明する。
ＡＮＤゲート４０８の入力端子Ａ、Ｂは、それぞれ、組合せ回路４０１の入力ａ、ｂに接続されている。ＡＮＤゲート４０８の出力端子ＹはＡＮＤゲート４０９の入力端子Ａに接続されている。ＡＮＤゲート４０９の入力端子Ａ、Ｂは、それぞれ、ＡＮＤゲート４０８の出力端子Ｙ、ＯＲゲート４１２の出力端子Ｙに接続されている。ＡＮＤゲート４０９の出力端子Ｙは、ＡＮＤゲート４１０の入力端子Ａと組合せ回路４０１の出力ｄに接続されている。ＡＮＤゲート４１０の入力端子Ａ、Ｂは、それぞれ、ＡＮＤゲート４０９の出力端子Ｙ、ＯＲゲート４１３の出力端子Ｙと接続されている。ＡＮＤゲート４１０の出力端子Ｙは、組合せ回路４０１の出力ｅと接続されている。インバータ４１１の入力端子Ａは組合せ回路４０１の入力ｂと接続されている。インバータ４１１の出力端子ＹはＯＲゲート４１２の入力端子Ａと接続されている。ＯＲゲート４１２の入力端子Ａ、Ｂは、それぞれ、インバータ４１１の出力端子Ｙ、組合せ回路４０１の入力ｃと接続されている。ＯＲゲート４１２の出力端子Ｙは、ＡＮＤゲート４０９の入力端子ＢとＯＲゲート４１３の入力端子Ａに接続されている。ＯＲゲート４１３の入力端子Ａ、Ｂは、それぞれ、ＯＲゲート４１２の出力端子Ｙ、組合せ回路４０１の入力ｃと接続されている。ＯＲゲート４１３の出力端子ＹはＡＮＤゲート４１０の入力端子Ｂと組合せ回路４０１の出力ｆと接続されている。 Hereinafter, these connection relationships will be described.
The input terminals A and B of the AND gate 408 are connected to the inputs a and b of the combinational circuit 401, respectively. The output terminal Y of the AND gate 408 is connected to the input terminal A of the AND gate 409. The input terminals A and B of the AND gate 409 are connected to the output terminal Y of the AND gate 408 and the output terminal Y of the OR gate 412, respectively. The output terminal Y of the AND gate 409 is connected to the input terminal A of the AND gate 410 and the output d of the combinational circuit 401. The input terminals A and B of the AND gate 410 are connected to the output terminal Y of the AND gate 409 and the output terminal Y of the OR gate 413, respectively. The output terminal Y of the AND gate 410 is connected to the output e of the combinational circuit 401. The input terminal A of the inverter 411 is connected to the input b of the combinational circuit 401. The output terminal Y of the inverter 411 is connected to the input terminal A of the OR gate 412. The input terminals A and B of the OR gate 412 are connected to the output terminal Y of the inverter 411 and the input c of the combinational circuit 401, respectively. The output terminal Y of the OR gate 412 is connected to the input terminal B of the AND gate 409 and the input terminal A of the OR gate 413. The input terminals A and B of the OR gate 413 are connected to the output terminal Y of the OR gate 412 and the input c of the combinational circuit 401, respectively. The output terminal Y of the OR gate 413 is connected to the input terminal B of the AND gate 410 and the output f of the combinational circuit 401.

４０２、４０３、４０４、４０５、４０６、４０７はスキャンフリップフロップである。これらスキャンフリップフロップ４０４、４０３、４０２、４０７、４０６、４０５は直列に接続されていて、スキャンチェーンを構成している。 Reference numerals 402, 403, 404, 405, 406, and 407 denote scan flip-flops. These scan flip-flops 404, 403, 402, 407, 406, and 405 are connected in series to form a scan chain.

このスキャンチェーンは、具体的には以下のように接続されて構成されている。
スキャンフリップフロップ４０４、４０３、４０２、４０７、４０６のＱ端子は、それぞれ、スキャンフリップフロップ４０３、４０２、４０７、４０６、４０５のＤＴ端子と接続されている。また、スキャンフリップフロップ４０５のＱ端子はスキャンチェーンのスキャンアウト端子に接続されている。また、スキャンフリップフロップ４０４のＤＴ端子はスキャンチェーンのスキャンイン端子に接続されている。 Specifically, this scan chain is configured to be connected as follows.
The Q terminals of the scan flip-flops 404, 403, 402, 407, and 406 are connected to the DT terminals of the scan flip-flops 403, 402, 407, 406, and 405, respectively. The Q terminal of the scan flip-flop 405 is connected to the scan-out terminal of the scan chain. The DT terminal of the scan flip-flop 404 is connected to the scan-in terminal of the scan chain.

以上のようにスキャンフリップフロップ４０２、４０３、４０４、４０５、４０６、４０７が接続されることで、スキャンチェーンが構成される。
また、スキャンフリップフロップ４０２、４０３、４０４のＱ端子は、それぞれ、組合せ回路４０１の入力ａ、ｂ、ｃと接続されている。図５では図示されていないが、フリップフロップ４０５、４０６、４０７のＱ端子は、同一半導体集積回路内にある他の組合せ回路部分と接続されている。スキャンフリップフロップ４０５、４０６、４０７のＤ端子は、それぞれ、組合せ回路の出力ｄ、ｅ、ｆと接続されている。図５では図示されていないが、フリップフロップ４０２、４０３、４０４のＤ端子は、半導体集積回路内にある他の組合せ回路部分と接続されている。 As described above, the scan flip-flops 402, 403, 404, 405, 406, and 407 are connected to form a scan chain.
The Q terminals of the scan flip-flops 402, 403, and 404 are connected to the inputs a, b, and c of the combinational circuit 401, respectively. Although not shown in FIG. 5, the Q terminals of the flip-flops 405, 406, and 407 are connected to other combinational circuit portions in the same semiconductor integrated circuit. The D terminals of the scan flip-flops 405, 406, and 407 are connected to the outputs d, e, and f of the combinational circuit, respectively. Although not shown in FIG. 5, the D terminals of the flip-flops 402, 403, and 404 are connected to other combinational circuit portions in the semiconductor integrated circuit.

図５に示す回路に対して、工程３０２を実行し、スキャンテストのシフト動作時において、消費電力に与える影響が大きいフリップフロップを１つ以上選択する。
まず、工程３０２ａで回路中の各スキャンフリップフロップに対して、消費電力に対する影響を見積もる。一般的に、半導体集積回路の単位時間あたりの消費電力は、単位時間当りに、「０」から「１」もしくは「１」から「０」に変化する回路内部のノード数に比例する。ここで回路内部のノードをＡＮＤ、ＯＲ、インバータなどの基本ゲートの出力端子と定義する。 Step 302 is performed on the circuit shown in FIG. 5 to select one or more flip-flops that have a large influence on power consumption during the scan test shift operation.
First, in step 302a, the influence on power consumption is estimated for each scan flip-flop in the circuit. Generally, the power consumption per unit time of a semiconductor integrated circuit is proportional to the number of nodes in the circuit that change from “0” to “1” or “1” to “0” per unit time. Here, a node in the circuit is defined as an output terminal of a basic gate such as AND, OR, or an inverter.

図５において、回路中の各スキャンフリップフロップの出力値を固定した場合に消費電力に与える影響を評価する。スキャンフリップフロップ４０２の出力端子Ｑの値を「０」に固定した場合、ＡＮＤゲート４０８、ＡＮＤゲート４０９、ＡＮＤゲート４１０の出力端子、すなわち３つのノードの値を固定できる。また、スキャンフリップフロップ４０３の出力端子Ｑの値を「０」に固定した場合、ＡＮＤゲート４０８、４０９、４１０、インバータ４１１、ＯＲゲート４１２、４１３の出力端子、すなわち６つのノードの値を固定することができる。スキャンフリップフロップ４０４の出力端子Ｑの値を「１」に固定した場合、ＯＲゲート４１２、４１３の出力端子、すなわち２つのノードの値を固定することができる。スキャンフリップフロップ４０５、４０６、４０７の出力端子を固定しても、固定できるノードはない。 In FIG. 5, the influence on the power consumption when the output value of each scan flip-flop in the circuit is fixed is evaluated. When the value of the output terminal Q of the scan flip-flop 402 is fixed to “0”, the values of the output terminals of the AND gate 408, the AND gate 409, and the AND gate 410, that is, three nodes can be fixed. When the value of the output terminal Q of the scan flip-flop 403 is fixed to “0”, the values of the output terminals of the AND gates 408, 409, 410, the inverter 411, the OR gates 412, 413, that is, the six nodes are fixed. be able to. When the value of the output terminal Q of the scan flip-flop 404 is fixed to “1”, the values of the output terminals of the OR gates 412 and 413, that is, the two nodes can be fixed. Even if the output terminals of the scan flip-flops 405, 406, and 407 are fixed, there is no node that can be fixed.

工程３０２ｂで、消費電力に対する影響が最も高いスキャンフリップフロップとして、スキャンフリップフロップ４０３を選択する。工程３０２ｃで目標の消費電力削減が達成できたと判断した場合には、工程３０２を終了する。 In step 302b, the scan flip-flop 403 is selected as the scan flip-flop having the highest influence on the power consumption. If it is determined in step 302c that the target power consumption reduction has been achieved, step 302 ends.

次に工程３０３で回路データの修正を行う。具体的には、選択されたフリップフロップ４０３のＱ端子と組合せ回路４０１との間に、２入力ＡＮＤゲートを挿入することにより図１に示す回路に修正される。また、挿入されたＡＮＤゲートの第１の入力はスキャンフリップフロップ４０３のＱ端子と接続され、第２の入力はスキャンイネーブル信号ＮＴの反転信号／ＮＴが接続される。 Next, in step 303, the circuit data is corrected. Specifically, the circuit shown in FIG. 1 is modified by inserting a 2-input AND gate between the Q terminal of the selected flip-flop 403 and the combinational circuit 401. The first input of the inserted AND gate is connected to the Q terminal of the scan flip-flop 403, and the second input is connected to the inverted signal / NT of the scan enable signal NT.

以上のような方法により図１に示す半導体集積回路は設計される。なお、図４の工程３０２において選択されるスキャンフリップフロップの数は複数であってもよい。このとき選択されるフリップフロップ数は、目標となる消費電力を達成できるまで選択される。またこのとき、選択されるスキャンフリップフロップの数は、許容できる面積の増分に制限されてあってもよい。 The semiconductor integrated circuit shown in FIG. 1 is designed by the above method. Note that the number of scan flip-flops selected in step 302 of FIG. 4 may be plural. The number of flip-flops selected at this time is selected until the target power consumption can be achieved. Also, at this time, the number of scan flip-flops to be selected may be limited to an allowable area increment.

また、選択されたスキャンフリップフロップが、回路全体の動作速度を決定するフリップフロップ間経路の始点となるスキャンフリップフロップであった場合は、選択を取りやめることがあっても良い。 Further, if the selected scan flip-flop is a scan flip-flop that is the starting point of the inter-flip-flop path that determines the operation speed of the entire circuit, the selection may be canceled.

以上の方法により設計された半導体集積回路は、面積増大および動作速度低下を抑制しつつ、スキャンテストおよびロジックＢＩＳＴでのスキャンシフト時の消費電力を低減することができる。
（実施の形態２）
本発明の実施の形態２の半導体集積回路およびその設計方法を説明する。 The semiconductor integrated circuit designed by the above method can reduce the power consumption during the scan shift in the scan test and the logic BIST while suppressing an increase in area and a decrease in operation speed.
(Embodiment 2)
A semiconductor integrated circuit and a design method thereof according to the second embodiment of the present invention will be described.

図２は本実施の形態２の半導体集積回路の構成を示す回路図である。図２において、２０２、２０３、２０４、２０５、２０６、２０７はスキャンフリップフロップである。スキャンフリップフロップ２０４、２０２、２０７、２０６、２０５は、それぞれ、スキャンテストのシフト動作中に入力信号を受けるための入力端子ＤＴと、ファンクション動作中もしくはスキャンテストのキャプチャー動作中に入力信号を受けるための入力端子Ｄと、スキャンイネーブル信号を受けるための入力端子ＮＴと、クロック信号入力用の入力端子ＣＫと、データ出力端子Ｑとを備えるスキャンフリップフロップである。 FIG. 2 is a circuit diagram showing a configuration of the semiconductor integrated circuit according to the second embodiment. In FIG. 2, 202, 203, 204, 205, 206, and 207 are scan flip-flops. Each of the scan flip-flops 204, 202, 207, 206, and 205 receives an input terminal DT for receiving an input signal during a scan test shift operation and an input signal during a function operation or a scan test capture operation. This is a scan flip-flop comprising an input terminal D, an input terminal NT for receiving a scan enable signal, an input terminal CK for clock signal input, and a data output terminal Q.

スキャンフリップフロップ２０３は、スキャンテストのシフト動作中に入力信号を受けるための入力端子ＤＴと、ファンクション動作中もしくはスキャンテストのキャプチャー動作中に入力信号を受けるための入力端子Ｄと、スキャンイネーブル信号を受けるための入力端子ＮＴと、クロック信号入力用の入力端子ＣＫと、スキャンテストのシフト動作中に信号値が固定される機能を備えるデータ出力端子Ｑと、スキャンデータ信号を出力するための出力端子ＳＯとを備えるスキャンフリップフロップである。 The scan flip-flop 203 has an input terminal DT for receiving an input signal during a scan test shift operation, an input terminal D for receiving an input signal during a function operation or a capture operation of a scan test, and a scan enable signal. An input terminal NT for receiving, an input terminal CK for clock signal input, a data output terminal Q having a function of fixing a signal value during a shift operation of a scan test, and an output terminal for outputting a scan data signal A scan flip-flop provided with SO.

スキャンフリップフロップ２０３の具体的な回路構成例を、図１０または図１１に示す。これらの回路についての詳細な説明は従来技術の説明で行ったため、ここでの説明は省略する。ただし、図２に示す本実施の形態２に用いる場合には、ＨＯＬＤ端子をＮＴ端子と共通化して使用する必要がある。ＮＴ端子は、スキャンテストのシフトモードとキャプチャーモードを切り替えるためのスキャンイネーブル信号を受ける。この信号は、シフト動作中＝１、キャプチャー動作中＝０となる。 A specific circuit configuration example of the scan flip-flop 203 is shown in FIG. Since these circuits have been described in detail in the description of the prior art, description thereof will be omitted here. However, when used in the second embodiment shown in FIG. 2, it is necessary to use the HOLD terminal in common with the NT terminal. The NT terminal receives a scan enable signal for switching between a scan test shift mode and a capture mode. This signal is 1 during shift operation and 0 during capture operation.

これらスキャンフリップフロップ２０４、２０３、２０２、２０７、２０６、２０５は直列に接続されていて、スキャンチェーンを構成している。このスキャンチェーンは具体的には、以下のように接続されて構成されている。 These scan flip-flops 204, 203, 202, 207, 206, and 205 are connected in series to form a scan chain. Specifically, this scan chain is configured to be connected as follows.

スキャンフリップフロップ２０４、２０２、２０７、２０６のＱ端子は、それぞれ、スキャンフリップフロップ２０３、２０７、２０６、２０５のＤＴ端子と接続されている。スキャンフリップフロップ２０３のＳＯ端子はスキャンフリップフロップ２０２のＤＴ端子と接続されている。また、スキャンフリップフロップ２０５のＱ端子はスキャンチェーンのスキャンアウト端子に接続されている。また、スキャンフリップフロップ２０４のＤＴ端子はスキャンチェーンのスキャンイン端子に接続されている。 The Q terminals of the scan flip-flops 204, 202, 207, and 206 are connected to the DT terminals of the scan flip-flops 203, 207, 206, and 205, respectively. The SO terminal of the scan flip-flop 203 is connected to the DT terminal of the scan flip-flop 202. The Q terminal of the scan flip-flop 205 is connected to the scan-out terminal of the scan chain. The DT terminal of the scan flip-flop 204 is connected to the scan-in terminal of the scan chain.

以上のように、スキャンフリップフロップ２０２、２０３、２０４、２０５、２０６、２０７が接続されることで、スキャンチェーンが構成される。
２０１は組合せ回路である。ａ、ｂ、ｃは組合せ回路２０１の入力であり、ｄ、ｅ、ｆは組合せ回路２０１の出力である。２０８、２０９、２１０は２入力ＡＮＤゲートである。ＡＮＤゲート２０８、２０９、２１０は入力端子ＡおよびＢ、出力端子Ｙをもつ。２１１はインバータである。インバータ２１１は入力端子Ａと出力端子Ｙをもつ。２１２、２１３はＯＲゲートである。ＯＲゲート２１２、２１３もまた、入力端子ＡおよびＢ、出力端子Ｙをもつ。組合せ回路２０１は、ＡＮＤゲート２０８、２０９、２１０とインバータ２１１と、ＯＲゲート２１２、２１３で構成されている。 As described above, the scan flip-flops 202, 203, 204, 205, 206, and 207 are connected to form a scan chain.
201 is a combinational circuit. a, b, and c are inputs of the combinational circuit 201, and d, e, and f are outputs of the combinational circuit 201. 208, 209 and 210 are two-input AND gates. The AND gates 208, 209, and 210 have input terminals A and B and an output terminal Y. 211 is an inverter. The inverter 211 has an input terminal A and an output terminal Y. 212 and 213 are OR gates. The OR gates 212 and 213 also have input terminals A and B and an output terminal Y. The combinational circuit 201 includes AND gates 208, 209, and 210, an inverter 211, and OR gates 212 and 213.

これらの接続関係について以下に説明する。
ＡＮＤゲート２０８の入力端子Ａ、Ｂは、それぞれ、組合せ回路２０１の入力ａ、ｂに接続されている。ＡＮＤゲート２０８の出力端子ＹはＡＮＤゲート２０９の入力端子Ａに接続されている。ＡＮＤゲート２０９の入力端子Ａ、Ｂは、それぞれ、ＡＮＤゲート２０８の出力端子Ｙ、ＯＲゲート２１２の出力端子Ｙに接続されている。ＡＮＤゲート２０９の出力端子Ｙは、ＡＮＤゲート２１０の入力端子Ａと組合せ回路２０１の出力ｄに接続されている。ＡＮＤゲート２１０の入力端子Ａ、Ｂは、それぞれ、ＡＮＤゲート２０９の出力端子Ｙ、ＯＲゲート２１３の出力端子Ｙと接続されている。ＡＮＤゲート２１０の出力端子Ｙは、組合せ回路２０１の出力ｅと接続されている。インバータ２１１の入力端子Ａは組合せ回路２０１の入力ｂと接続されている。インバータ２１１の出力端子ＹはＯＲゲート２１２の入力端子Ａと接続されている。ＯＲゲート２１２の入力端子Ａ、Ｂは、それぞれ、インバータ２１１の出力端子Ｙ、組合せ回路２０１の入力ｃと接続されている。ＯＲゲート２１２の出力端子Ｙは、ＡＮＤゲート２０９の入力端子ＢとＯＲゲート２１３の入力端子Ａに接続されている。ＯＲゲート２１３の入力端子Ａ、Ｂは、それぞれ、ＯＲゲート２１２の出力端子Ｙ、組合せ回路２０１の入力ｃと接続されている。ＯＲゲート２１３の出力端子ＹはＡＮＤゲート２１０の入力端子Ｂと組合せ回路２０１の出力ｆと接続されている。スキャンフリップフロップ２０２、２０３、２０４のＱ端子は、それぞれ、組合せ回路２０１の入力ａ、ｂ、ｃと接続される。スキャンフリップフロップ２０５、２０６、２０７のＤ端子は、それぞれ、組合せ回路２０１の出力ｄ、ｅ、ｆと接続されている。 These connection relationships will be described below.
The input terminals A and B of the AND gate 208 are connected to the inputs a and b of the combinational circuit 201, respectively. The output terminal Y of the AND gate 208 is connected to the input terminal A of the AND gate 209. The input terminals A and B of the AND gate 209 are connected to the output terminal Y of the AND gate 208 and the output terminal Y of the OR gate 212, respectively. The output terminal Y of the AND gate 209 is connected to the input terminal A of the AND gate 210 and the output d of the combinational circuit 201. The input terminals A and B of the AND gate 210 are connected to the output terminal Y of the AND gate 209 and the output terminal Y of the OR gate 213, respectively. The output terminal Y of the AND gate 210 is connected to the output e of the combinational circuit 201. The input terminal A of the inverter 211 is connected to the input b of the combinational circuit 201. The output terminal Y of the inverter 211 is connected to the input terminal A of the OR gate 212. The input terminals A and B of the OR gate 212 are connected to the output terminal Y of the inverter 211 and the input c of the combinational circuit 201, respectively. The output terminal Y of the OR gate 212 is connected to the input terminal B of the AND gate 209 and the input terminal A of the OR gate 213. The input terminals A and B of the OR gate 213 are connected to the output terminal Y of the OR gate 212 and the input c of the combinational circuit 201, respectively. The output terminal Y of the OR gate 213 is connected to the input terminal B of the AND gate 210 and the output f of the combinational circuit 201. The Q terminals of the scan flip-flops 202, 203, and 204 are connected to the inputs a, b, and c of the combinational circuit 201, respectively. The D terminals of the scan flip-flops 205, 206, and 207 are connected to the outputs d, e, and f of the combinational circuit 201, respectively.

スキャンフリップフロップ２０３には、前述したように、図１０または図１１に示されている回路（ＨＯＬＤ信号はＮＴ信号と共通化されている）が使用されているので、そのＱ出力端子の信号値は、入力端子ＮＴに受けるスキャンイネーブル信号の値が１の時、すなわちスキャンテストのシフトモード時には０に固定される。 As described above, since the circuit shown in FIG. 10 or FIG. 11 (HOLD signal is shared with the NT signal) is used for the scan flip-flop 203, the signal value at the Q output terminal is used. Is fixed to 0 when the value of the scan enable signal received at the input terminal NT is 1, that is, in the shift mode of the scan test.

一般的に半導体集積回路の単位時間あたりの消費電力は、「０」から「１」もしくは「１」から「０」に変化する回路内部のノード数に比例する。回路の内部ノードをＡＮＤ、ＯＲ、インバータなどの基本ゲートの出力端子と定義した場合、この回路構成をとることにより、スキャンテストのシフト動作中は、組合せ回路内部の全てのノードを固定することができ、消費電力を抑えることができる。 In general, the power consumption per unit time of a semiconductor integrated circuit is proportional to the number of nodes in the circuit that change from “0” to “1” or from “1” to “0”. If the internal nodes of the circuit are defined as output terminals of basic gates such as AND, OR, and inverter, this circuit configuration allows all nodes inside the combinational circuit to be fixed during the scan test shift operation. And power consumption can be reduced.

また、このような回路構成をとることにより、従来技術と同等の効果を、より少ない面積オーバーヘッドで実現することができる。
なお、本実施の形態２において、スキャンテストのシフト時に、組合せ回路へ伝達されるデータが固定されるように構成されたスキャンフリップフロップ２０３は、図３に示すように、組合せ回路へ伝達される第１の出力端子Ｑ端子と、組合せ回路へＱ端子の反転のデータを伝達する第２の出力端子／Ｑ端子と、スキャンチェーン内の次段のスキャンフリップフロップへデータを伝達する第３の出力端子ＳＯとを備えたスキャンフリップフロップであっても良い。 Further, by adopting such a circuit configuration, an effect equivalent to that of the prior art can be realized with a smaller area overhead.
In the second embodiment, scan flip-flop 203 configured such that data transmitted to the combinational circuit is fixed when the scan test is shifted is transmitted to the combinational circuit as shown in FIG. The first output terminal Q terminal, the second output terminal / Q terminal for transmitting the inverted data of the Q terminal to the combinational circuit, and the third output for transmitting the data to the next scan flip-flop in the scan chain It may be a scan flip-flop provided with a terminal SO.

スキャンフリップフロップ２０３として、図３のＱ端子と／Ｑ端子を備えたスキャンフリップフロップを使用することにより、組合せ回路分の論理の圧縮を容易にすることができる。例えば、／Ｑ端子がないスキャンフリップフロップを使用した場合において、Ｑ端子の直後にインバータが接続されるような回路構成は、／Ｑ端子のあるスキャンスリップフロップを使用することにより、インバータを削減することが可能となる。 By using the scan flip-flop having the Q terminal and the / Q terminal of FIG. 3 as the scan flip-flop 203, the logic of the combinational circuit can be easily compressed. For example, when a scan flip-flop without a / Q terminal is used, a circuit configuration in which an inverter is connected immediately after the Q terminal reduces the number of inverters by using a scan slip flop with a / Q terminal. It becomes possible.

また、本実施の形態２のスキャンフリップフロップ２０４が、図３に示すスキャンフリップフロップに置き換えられている場合においても、スキャンチェーンに対するテストパタン供給が、組込み自己テスト手法（いわゆるＢＩＳＴ手法）で用いられているように、半導体集積回路に内蔵されているパタン発生回路から行われていてもよい。 Further, even when the scan flip-flop 204 of the second embodiment is replaced with the scan flip-flop shown in FIG. 3, the test pattern supply to the scan chain is used in the built-in self-test method (so-called BIST method). As shown, the pattern generation circuit may be built in the semiconductor integrated circuit.

また、本実施の形態２のスキャンフリップフロップ２０３が、図３に示すスキャンフリップフロップに置き換えられている場合においても、スキャンチェーンから出力されるデータが、組込み自己テスト手法（いわゆるＢＩＳＴ手法）で用いられているように、半導体集積回路に内蔵されている出力圧縮回路に取り込まれ、圧縮されるような構成になっていてもよい。 Even when the scan flip-flop 203 of the second embodiment is replaced with the scan flip-flop shown in FIG. 3, the data output from the scan chain is used in the built-in self-test method (so-called BIST method). As described above, it may be configured such that it is taken in and compressed by an output compression circuit built in the semiconductor integrated circuit.

図２に示す本実施の形態２の半導体集積回路の設計方法を図４に示す。なお、図４の各工程については、実施の形態１で既に説明したので、ここでの説明は省略する。ここで、図４に示す半導体集積回路の設計手法によって、図２に示す半導体集積回路を設計する流れを具体的に示す。工程３０１は、市販の論理合成ツールなどのＥＤＡツールで容易に実行できるため、詳細な説明は省略する。 FIG. 4 shows a design method of the semiconductor integrated circuit according to the second embodiment shown in FIG. Since each step in FIG. 4 has already been described in the first embodiment, description thereof is omitted here. Here, the flow of designing the semiconductor integrated circuit shown in FIG. 2 by the design method of the semiconductor integrated circuit shown in FIG. 4 is specifically shown. Since the process 301 can be easily executed by an EDA tool such as a commercially available logic synthesis tool, detailed description thereof is omitted.

図５に示す回路に対して、工程３０２を実施し、スキャンテストのシフト動作時において消費電力に与える影響が大きいフリップフロップを１つ以上選択する。実施の形態１と同様の手順で、スキャンフリップフロップ４０３を選択する。 Step 302 is performed on the circuit shown in FIG. 5 to select one or more flip-flops that have a large influence on power consumption during the scan test shift operation. The scan flip-flop 403 is selected in the same procedure as in the first embodiment.

次に工程３０３で回路修正を行う。具体的には、スキャンフリップフロップ４０３を、図１０または図１１または図３に示すスキャンフリップフロップに置き換える。ただし、ここで使用されるスキャンフリップフロップは、ＨＯＬＤ端子への信号がＮＴ端子への信号に共通化されている。 Next, in step 303, circuit correction is performed. Specifically, the scan flip-flop 403 is replaced with the scan flip-flop shown in FIG. 10, FIG. 11, or FIG. However, in the scan flip-flop used here, the signal to the HOLD terminal is shared with the signal to the NT terminal.

以上のような設計方法により、図２に示すような半導体集積回路が設計される。なお、図４の工程３０２において選択されるスキャンフリップフロップの数は複数であってもよい。このとき選択されるフリップフロップ数は、目標となる消費電力を達成できるまで選択される。またこのとき、選択されるスキャンフリップフロップの数は、許容できる面積の増分に制限されてもよい。 A semiconductor integrated circuit as shown in FIG. 2 is designed by the design method as described above. Note that the number of scan flip-flops selected in step 302 of FIG. 4 may be plural. The number of flip-flops selected at this time is selected until the target power consumption can be achieved. At this time, the number of scan flip-flops to be selected may be limited to an allowable increase in area.

以上の手法により設計された半導体集積回路は、面積増大、速度低下を抑制しつつ、スキャンテストおよびロジックＢＩＳＴ時のスキャンシフト時の消費電力を低減することができる。
（実施の形態３）
本発明の実施の形態３の半導体集積回路およびその設計方法を説明する。 The semiconductor integrated circuit designed by the above method can reduce power consumption during scan shift during scan test and logic BIST while suppressing an increase in area and a decrease in speed.
(Embodiment 3)
A semiconductor integrated circuit and a design method thereof according to Embodiment 3 of the present invention will be described.

図６は本実施の形態３の半導体集積回路の構成を示す回路図である。図６において、５０２、５０３、５０４、５０５、５０６、５０７はスキャンフリップフロップである。スキャンフリップフロップ５０４、５０３、５０２、５０７、５０６、５０５は、それぞれ、スキャンテストのシフト動作中に入力信号を受けるための入力端子ＤＴと、ファンクション動作中もしくはスキャンテストのキャプチャー動作中に入力信号を受けるための入力端子Ｄと、スキャンイネーブル信号を受けるための入力端子ＮＴと、クロック信号入力用の入力端子ＣＫと、データ出力端子Ｑとを備えている。 FIG. 6 is a circuit diagram showing a configuration of the semiconductor integrated circuit according to the third embodiment. In FIG. 6, 502, 503, 504, 505, 506 and 507 are scan flip-flops. Each of the scan flip-flops 504, 503, 502, 507, 506, and 505 receives an input terminal DT for receiving an input signal during a scan test shift operation, and an input signal during a function operation or a scan test capture operation. An input terminal D for receiving, an input terminal NT for receiving a scan enable signal, an input terminal CK for inputting a clock signal, and a data output terminal Q are provided.

これらスキャンフリップフロップ５０４、５０３、５０２、５０７、５０６、５０５は直列に接続されていて、スキャンチェーンを構成している。このスキャンチェーンは具体的には以下のように接続されて構成されている。 These scan flip-flops 504, 503, 502, 507, 506, 505 are connected in series to constitute a scan chain. Specifically, this scan chain is configured to be connected as follows.

スキャンフリップフロップ５０４、５０３、５０２、５０７、５０６のＱ端子は、それぞれ、スキャンフリップフロップ５０３、５０２、５０７、５０６、５０５のＤＴ端子と接続されている。また、スキャンフリップフロップ５０５のＱ端子はスキャンチェーンのスキャンアウト端子に接続されている。また、スキャンフリップフロップ５０４のＤＴ端子はスキャンチェーンのスキャンイン端子に接続されている。 The Q terminals of the scan flip-flops 504, 503, 502, 507, and 506 are connected to the DT terminals of the scan flip-flops 503, 502, 507, 506, and 505, respectively. The Q terminal of the scan flip-flop 505 is connected to the scan-out terminal of the scan chain. The DT terminal of the scan flip-flop 504 is connected to the scan-in terminal of the scan chain.

以上のように、スキャンフリップフロップ５０２、５０３、５０４、５０５、５０６、５０７が接続されることで、スキャンチェーンが構成される。５０１は組合せ回路である。ａ、ｂ、ｃ、ｇは組合せ回路５０１の入力であり、ｄ、ｅ、ｆは組合せ回路５０１の出力である。５０８、５０９、５１０は２入力ＡＮＤゲートである。ＡＮＤゲート５０８、５０９、５１０は入力端子ＡおよびＢ、出力端子Ｙをもつ。５１１はＮＯＲゲートである。ＮＯＲゲート５１１は入力端子ＡおよびＢ、出力端子Ｙをもつ。５１２、５１３はＯＲゲートである。ＯＲゲート５１２、５１３もまた、入力端子ＡおよびＢ、出力端子Ｙをもつ。組合せ回路５０１は、ＡＮＤゲート５０８、５０９、５１０とＮＯＲゲート５１１と、ＯＲゲート５１２、５１３とで構成されている。 As described above, the scan flip-flops 502, 503, 504, 505, 506, and 507 are connected to form a scan chain. Reference numeral 501 denotes a combinational circuit. a, b, c, and g are inputs of the combinational circuit 501, and d, e, and f are outputs of the combinational circuit 501. Reference numerals 508, 509, and 510 are 2-input AND gates. AND gates 508, 509, 510 have input terminals A and B and an output terminal Y. Reference numeral 511 denotes a NOR gate. The NOR gate 511 has input terminals A and B and an output terminal Y. 512 and 513 are OR gates. The OR gates 512 and 513 also have input terminals A and B and an output terminal Y. The combinational circuit 501 includes AND gates 508, 509, and 510, a NOR gate 511, and OR gates 512 and 513.

これらの接続関係について以下に説明する。
ＡＮＤゲート５０８の入力端子Ａ、Ｂは、それぞれ、組合せ回路５０１の入力ａ、ｂに接続されている。ＡＮＤゲート５０８の出力端子ＹはＡＮＤゲート５０９の入力端子Ａに接続されている。ＡＮＤゲート５０９の入力端子Ａ、Ｂは、それぞれ、ＡＮＤゲート５０８の出力端子Ｙ、ＯＲゲート５１２の出力端子Ｙに接続されている。ＡＮＤゲート５０９の出力端子Ｙは、ＡＮＤゲート５１０の入力端子Ａと組合せ回路５０１の出力ｄに接続されている。ＡＮＤゲート５１０の入力端子Ａ、Ｂは、それぞれ、ＡＮＤゲート５０９の出力端子Ｙ、ＯＲゲート５１３の出力端子Ｙと接続されている。ＡＮＤゲート５１０の出力端子Ｙは、組合せ回路５０１の出力ｅと接続されている。ＮＯＲゲート５１１の入力端子Ａ、Ｂは組合せ回路５０１の入力ｂ、ｇと接続されている。ＮＯＲゲート５１１の出力端子ＹはＯＲゲート５１２の入力端子Ａと接続されている。ＯＲゲート５１２の入力端子Ａ、Ｂは、それぞれ、ＮＯＲゲート５１１の出力端子Ｙ、組合せ回路５０１の入力ｃと接続されている。ＯＲゲート５１２の出力端子Ｙは、ＡＮＤゲート５０９の入力端子ＢとＯＲゲート５１３の入力端子Ａに接続されている。ＯＲゲート５１３の入力端子Ａ、Ｂは、それぞれ、ＯＲゲート５１２の出力端子Ｙ、組合せ回路５０１の入力ｃと接続されている。ＯＲゲート５１３の出力端子ＹはＡＮＤゲート５１０の入力端子Ｂと組合せ回路５０１の出力ｆと接続されている。スキャンフリップフロップ５０２、５０３、５０４のＱ端子は、それぞれ、組合せ回路５０１の入力ａ、ｂ、ｃと接続されている。スキャンフリップフロップ５０５、５０６、５０７のＤ端子は、それぞれ、組合せ回路の出力ｄ、ｅ、ｆと接続されている。組合せ回路５０１の入力ｇは、スキャンフリップフロップ５０２、５０３、５０４、５０５、５０６、５０７の端子ＮＴへのスキャンイネーブル信号（シフト動作中＝１、キャプチャー動作中＝０）が接続される。 These connection relationships will be described below.
Input terminals A and B of the AND gate 508 are connected to inputs a and b of the combinational circuit 501, respectively. The output terminal Y of the AND gate 508 is connected to the input terminal A of the AND gate 509. The input terminals A and B of the AND gate 509 are connected to the output terminal Y of the AND gate 508 and the output terminal Y of the OR gate 512, respectively. The output terminal Y of the AND gate 509 is connected to the input terminal A of the AND gate 510 and the output d of the combinational circuit 501. The input terminals A and B of the AND gate 510 are connected to the output terminal Y of the AND gate 509 and the output terminal Y of the OR gate 513, respectively. The output terminal Y of the AND gate 510 is connected to the output e of the combinational circuit 501. The input terminals A and B of the NOR gate 511 are connected to the inputs b and g of the combinational circuit 501. The output terminal Y of the NOR gate 511 is connected to the input terminal A of the OR gate 512. The input terminals A and B of the OR gate 512 are connected to the output terminal Y of the NOR gate 511 and the input c of the combinational circuit 501, respectively. The output terminal Y of the OR gate 512 is connected to the input terminal B of the AND gate 509 and the input terminal A of the OR gate 513. The input terminals A and B of the OR gate 513 are connected to the output terminal Y of the OR gate 512 and the input c of the combinational circuit 501, respectively. The output terminal Y of the OR gate 513 is connected to the input terminal B of the AND gate 510 and the output f of the combinational circuit 501. The Q terminals of the scan flip-flops 502, 503, and 504 are connected to the inputs a, b, and c of the combinational circuit 501, respectively. The D terminals of the scan flip-flops 505, 506, and 507 are connected to the outputs d, e, and f of the combinational circuit, respectively. A scan enable signal (during shift operation = 1, capture operation = 0) to the terminals NT of the scan flip-flops 502, 503, 504, 505, 506, and 507 is connected to the input g of the combinational circuit 501.

以上の構成からもわかるように、スキャンテストのシフト動作中、すなわちスキャンイネーブル信号ＮＴ＝１の時は、ＮＯＲゲート５１１の出力端子の信号値は「０」に固定される。従って、組合せ回路５０１の内部ノードをＡＮＤ、ＯＲ、ＮＯＲなどの基本ゲートの出力端子と定義した場合、図６に示す半導体集積回路は、スキャンテストのシフト動作時に、内部の組合せ回路部分の、１つの特定の内部ノード信号を固定するための回路を備えている。 As can be seen from the above configuration, the signal value of the output terminal of the NOR gate 511 is fixed to “0” during the scan test shift operation, that is, when the scan enable signal NT = 1. Therefore, when the internal node of the combinational circuit 501 is defined as an output terminal of a basic gate such as AND, OR, or NOR, the semiconductor integrated circuit shown in FIG. A circuit for fixing one particular internal node signal is provided.

一般的に半導体集積回路の単位時間あたりの消費電力は、「０」から「１」もしくは「１」から「０」に変化する回路内部のノード数に比例するが、回路の内部ノードをＡＮＤ、ＯＲ、ＮＯＲなどの基本ゲートの出力端子と定義した場合、図６の回路構成をとることにより、スキャンテストのシフト動作中は、組合せ回路内部の特定のノード、すなわちＮＯＲゲート４１２の出力端子の信号値を固定することができ、消費電力を抑えることができる。 In general, the power consumption per unit time of a semiconductor integrated circuit is proportional to the number of nodes in the circuit that change from “0” to “1” or “1” to “0”. When defined as an output terminal of a basic gate such as OR, NOR, etc., by adopting the circuit configuration of FIG. The value can be fixed and power consumption can be suppressed.

図６に示す本実施の形態３では、シフト動作中に固定できる内部ノード数が、実施の形態１または２で固定できる内部ノードに比べて少ないため、低減できる消費電力は、実施の形態１または実施の形態２で低減できる消費電力に比べて小さい。 In the third embodiment shown in FIG. 6, the number of internal nodes that can be fixed during the shift operation is smaller than the number of internal nodes that can be fixed in the first or second embodiment. This is smaller than the power consumption that can be reduced in the second embodiment.

しかしながら、スキャンフリップフリップ５０３を始点として、ＡＮＤゲート５０８、ＡＮＤゲート５０９を経由してスキャンフリップフリップ５０５を終点とする経路が回路の動作速度を決定している経路（いわゆるクリティカルパス）である場合においては、図１に示す実施の形態１、または実施の形態２では、回路の動作速度を低下させてしまうが、図６に示す本実施の形態３は、回路の動作速度を低下させることなく、消費電力を低減できる。 However, in the case where the path starting from the scan flip flip 503 and passing through the AND gate 508 and the AND gate 509 and ending at the scan flip flip 505 is a path that determines the operation speed of the circuit (so-called critical path). In the first embodiment or the second embodiment shown in FIG. 1, the operation speed of the circuit is reduced. However, in the third embodiment shown in FIG. 6, the operation speed of the circuit is not reduced. Power consumption can be reduced.

また、本実施の形態３において、スキャンチェーンに対するテストパタン供給が、組込み自己テスト手法（いわゆるＢＩＳＴ手法）で用いられているように、半導体集積回路に内蔵されているパタン発生回路から行われていてもよい。 In the third embodiment, the test pattern is supplied to the scan chain from the pattern generation circuit built in the semiconductor integrated circuit as used in the built-in self-test method (so-called BIST method). Also good.

また、本実施の形態３において、スキャンチェーンから出力されるデータが、組込み自己テスト手法（いわゆるＢＩＳＴ手法）で用いられているように、半導体集積回路に内蔵されている出力圧縮回路に取り込まれ、圧縮されるような構成になっていてもよい。 In the third embodiment, the data output from the scan chain is taken into the output compression circuit built in the semiconductor integrated circuit as used in the built-in self-test method (so-called BIST method). It may be configured to be compressed.

図６に示す本実施の形態３の半導体集積回路の設計方法を図７に示す。図７において、６０１は、回路データを生成する工程である。工程６０１で生成する回路データは、半導体集積回路を構成している複数の組合せ論理素子および複数のフリップフロップの接続を含んでいる。６０２は、６０１で生成した回路データ内に含まれる内部ノードを１つ以上選択する工程である。選択する内部ノードは、スキャンテストのシフト動作中に単位時間当たりの信号変化回数の大きい内部ノードである。６０３は回路データを修正する工程である。工程６０３では、工程６０２で選択された内部ノードがスキャンテストのシフト中に組合せ回路への出力値が固定されるように、回路データを修正する。 FIG. 7 shows a method of designing the semiconductor integrated circuit according to the third embodiment shown in FIG. In FIG. 7, reference numeral 601 denotes a step of generating circuit data. The circuit data generated in the step 601 includes connections of a plurality of combinational logic elements and a plurality of flip-flops constituting the semiconductor integrated circuit. Reference numeral 602 denotes a step of selecting one or more internal nodes included in the circuit data generated in 601. The internal node to be selected is an internal node having a large number of signal changes per unit time during the scan test shift operation. Reference numeral 603 denotes a step of correcting circuit data. In step 603, the circuit data is corrected so that the output value to the combinational circuit is fixed during the shift of the scan test for the internal node selected in step 602.

以上のように、ここで説明する半導体集積回路の設計方法は、工程６０１、工程６０２、工程６０３で構成される。
また、工程６０２は以下の工程に分割される。すなわち回路中の各ノードのトグル率を計算する工程６０２ａと、最もトグル率の高いノードを選択する工程６０２ｂと、選択されたノードを固定することにより、所望の消費電力まで削減できるかを判定する工程６０２ｃと、未だ選択されていないノードの中から、最もトグル率の高いノードを選択する工程６０２ｄである。 As described above, the method for designing a semiconductor integrated circuit described here includes steps 601, 602, and 603.
Step 602 is divided into the following steps. That is, the step 602a for calculating the toggle rate of each node in the circuit, the step 602b for selecting the node with the highest toggle rate, and determining whether the power consumption can be reduced to a desired level by fixing the selected node. Step 602c and step 602d for selecting the node with the highest toggle rate from the nodes that have not been selected.

これらの工程は以下の順番で実行される。まず６０２ａ、６０２ｂ、６０２ｃが順番に実行される。６０２ｃの判定結果がＹｅｓの場合、処理は終了し、判定結果がＮｏの場合、６０２ｄを実行する。６０２ｄの実行後、６０２ｃへ戻る。 These steps are performed in the following order. First, 602a, 602b, and 602c are executed in order. If the determination result in 602c is Yes, the process ends. If the determination result is No, 602d is executed. After executing 602d, the process returns to 602c.

ここで、図７に示す半導体集積回路の設計方法によって、図６に示す半導体集積回路を設計する流れを具体的に示す。工程６０１は、市販の論理合成ツールなどのＥＤＡツールで容易に実行できるため、ここでの詳細な説明は省略する。図５は、工程６０１で生成された回路データ（ネットリスト）をスケマティック表現したものである。図５の構成に関する説明は前述しているため省略する。 Here, the flow of designing the semiconductor integrated circuit shown in FIG. 6 by the method for designing the semiconductor integrated circuit shown in FIG. 7 is specifically shown. Since the process 601 can be easily executed by an EDA tool such as a commercially available logic synthesis tool, a detailed description thereof is omitted here. FIG. 5 is a schematic representation of the circuit data (net list) generated in step 601. The description regarding the configuration of FIG.

図５に示す回路に対して、工程６０２を実行し、スキャンテストのシフト動作時において、単位時間当たりの信号変化回数の大きい内部ノードを１つ選択する。まず、工程６０２ａで各ノードのトグル率を求める。ここでスキャンテスト信号｛０１１０１１｝がスキャンテストのシフト動作中に、スキャンイン端子からシリアルに入力され、６クロックで、スキャンチェーンを構成する６つスキャンフリップフロップ４０４、４０３、４０２、４０７、４０６、４０５にセットされるとする。このときの各スキャンフリップフロップの値、および組合せ回路内の各ノードの値の遷移を図８に示す。 For the circuit shown in FIG. 5, step 602 is executed, and one internal node having a large number of signal changes per unit time is selected during the scan test shift operation. First, in step 602a, the toggle rate of each node is obtained. Here, the scan test signal {011011} is serially input from the scan-in terminal during the shift operation of the scan test, and the six scan flip-flops 404, 403, 402, 407, 406, which constitute the scan chain with 6 clocks. It is assumed that 405 is set. FIG. 8 shows the transition of the value of each scan flip-flop and the value of each node in the combinational circuit at this time.

図８に示す表中の「変化回数」は、スキャンテスト信号｛０１１０１１｝を全スキャンフリップフロップに印加する間の、組合せ回路４０１内の各内部ノードの信号変化の回数である。従って、各内部ノードのトグル率は、ＡＮＤゲート４０８のＹ端子が０．５回／サイクル、ＡＮＤゲート４０９のＹ端子が０回／サイクル、ＡＮＤゲート４１０のＹ端子が０回／サイクル、インバータ４１１のＹ端子が０．６７回／サイクル、ＯＲゲート４１２のＹ端子が０．５回／サイクル、ＯＲゲート４１３のＹ端子が０．５回／サイクルである。 The “number of changes” in the table shown in FIG. 8 is the number of signal changes of each internal node in the combinational circuit 401 while the scan test signal {011011} is applied to all the scan flip-flops. Therefore, the toggle rate of each internal node is 0.5 times / cycle for the Y terminal of the AND gate 408, 0 times / cycle for the Y terminal of the AND gate 409, 0 times / cycle for the Y terminal of the AND gate 410, and the inverter 411. The Y terminal is 0.67 times / cycle, the Y terminal of the OR gate 412 is 0.5 times / cycle, and the Y terminal of the OR gate 413 is 0.5 times / cycle.

工程６０２ｂで最もトグル率の高いノードとして、インバータ４１１の出力端子Ｙが選択される。工程６０２ｃで、インバータ４１１の出力端子Ｙを固定することで、目標の消費電力まで削減されると判定され、工程６０２を終了する。 In step 602b, the output terminal Y of the inverter 411 is selected as the node having the highest toggle rate. In Step 602c, it is determined that the target power consumption is reduced by fixing the output terminal Y of the inverter 411, and Step 602 is ended.

次に工程６０３で、工程６０２で選択された内部ノードが、スキャンテストのシフト動作中に値が固定されるように回路修正を行う。具体的には、インバータ４１１を、入力端子Ａ、Ｂと出力端子Ｙを持っている２入力ＮＯＲゲートに置き換える。このとき、２入力ＮＯＲゲートの１つの入力端子Ａは組合せ回路４０１の入力ｂと接続され、他方の入力Ｂはスキャンイネーブル信号ＮＴと接続され、インバータ４１１の出力端子ＹはＯＲゲート４１２の入力端子Ａに接続される。 Next, in step 603, the internal node selected in step 602 is corrected so that the value is fixed during the scan test shift operation. Specifically, the inverter 411 is replaced with a two-input NOR gate having input terminals A and B and an output terminal Y. At this time, one input terminal A of the 2-input NOR gate is connected to the input b of the combinational circuit 401, the other input B is connected to the scan enable signal NT, and the output terminal Y of the inverter 411 is the input terminal of the OR gate 412. Connected to A.

以上のような方法により図６に示すような半導体集積回路は設計される。
なお、図７の工程６０２において選択される内部ノードの数は複数であってもよい。このとき選択される内部ノード数は、目標となる消費電力を達成できるまで選択される。またこのとき、選択される内部ノードの数は、許容できる面積の増分に制限されてもよい。また、選択された内部ノードが、回路全体の動作速度を決定するフリップフロップ間経路上にある場合、選択を取りやめることがあっても良い。 The semiconductor integrated circuit as shown in FIG. 6 is designed by the above method.
Note that the number of internal nodes selected in step 602 in FIG. 7 may be plural. The number of internal nodes selected at this time is selected until the target power consumption can be achieved. Also, at this time, the number of selected internal nodes may be limited to an allowable area increment. Further, when the selected internal node is on the path between flip-flops that determines the operation speed of the entire circuit, the selection may be canceled.

以上の手法により設計された半導体集積回路は、面積増大、速度低下を抑制しつつ、スキャンテストおよびロジックＢＩＳＴ時のスキャンシフト時の消費電力を低減することができる。 The semiconductor integrated circuit designed by the above method can reduce power consumption during scan shift during scan test and logic BIST while suppressing an increase in area and a decrease in speed.

本発明の半導体集積回路およびその設計方法は、ファンクション動作速度に影響を与えることなく、また回路面積の増大を最低限に抑えつつ、スキャンテストおよびロジックＢＩＳＴ動作中の消費電力を抑えることができるものであり、テスト回路を搭載した半導体集積回路等の設計技術に適用できる。 The semiconductor integrated circuit and the design method of the present invention can suppress power consumption during scan test and logic BIST operation without affecting the function operation speed and minimizing the increase in circuit area. Therefore, the present invention can be applied to design techniques such as a semiconductor integrated circuit equipped with a test circuit.

１０１、２０１、４０１、５０１、１０組合せ回路
１０２〜１０７、２０２〜２０７、４０２〜４０７、５０２〜５０７、１１Ａ〜１１Ｆスキャンフリップフロップ
１０８〜１１０、１１４、２０８〜２１０、４０８〜４１０、５０８〜５１０ＡＮＤゲート
１１１、２１１、４１１インバータ
１１２〜１１３、２１２〜２１３、４１２〜４１３、５１２〜５１３ＯＲゲート
３０１（実施の形態１の）工程１
３０２（実施の形態１の）工程２
３０３（実施の形態１の）工程３
５１１ＮＯＲゲート
６０１（実施の形態３の）工程１
６０２（実施の形態３の）工程２
６０３（実施の形態３の）工程３
２１ＭＵＸ
２２、２３、２５ラッチ
２４ＡＮＤゲート
３１スキャンフリップフロップ
３２ＡＮＤゲート 101, 201, 401, 501, 10 Combinational circuit 102-107, 202-207, 402-407, 502-507, 11A-11F Scan flip-flop 108-110, 114, 208-210, 408-410, 508-510 AND gates 111, 211, and 411 inverters 112 to 113, 212 to 213, 412 to 413, 512 to 513 OR gate 301 (of the first embodiment) Step 1
302 Step 2 (of the first embodiment)
303 Step 3 (of the first embodiment)
511 NOR gate 601 (of the third embodiment) Step 1
602 Step 2 (in the third embodiment)
Step 603 (of the third embodiment)
21 MUX
22, 23, 25 Latch 24 AND gate 31 Scan flip-flop 32 AND gate

Claims

第１のスキャンフリップフロップと第２のスキャンフリップフロップからなる第１のスキャンフリップフロップ群と、
第３のスキャンフリップフロップと第４のスキャンフリップフロップからなる第２のスキャンフリップフロップ群と、
前記第１のスキャンフリップフロップ群を構成するスキャンフリップフロップからの信号を受け、前記第２のスキャンフリップフロップ群を構成するスキャンフリップフロップに信号を出力する組合せ回路と、
前記第１のスキャンフリップフロップ、前記第２のスキャンフリップフロップ、前記第３のスキャンフリップフロップ、及び前記第４のスキャンフリップフロップを含む複数のスキャンフリップフロップが直列に接続された複数のスキャンチェーンを備え、
スキャンテストのシフト動作時は、前記スキャンチェーン内をシリアルにデータ転送し、ファンクション動作時もしくはスキャンテストのキャプチャー動作時は、前記組合せ回路を介して、前記第１のスキャンフリップフロップ群を構成するスキャンフリップフロップから、前記第２のスキャンフリップフロップ群を構成するスキャンフリップフロップへデータ転送を行うように構成された半導体集積回路であって、
前記第１のスキャンフリップフロップの出力端子と前記組合せ回路の入力との間に、前記スキャンテストのシフト動作時に前記第１のスキャンフリップフロップから前記組合せ回路の入力へのデータ信号を固定するための回路を備え、
前記第２のスキャンフリップフロップの出力端子と前記組合せ回路の入力との間に前記スキャンテストのシフト動作時に前記第２のスキャンフリップフロップから前記組合せ回路への入力へのデータ信号を固定するための回路を備えないことを特徴とする半導体集積回路。 A first scan flip-flop group comprising a first scan flip-flop and a second scan flip-flop;
A second scan flip-flop group comprising a third scan flip-flop and a fourth scan flip-flop;
A combinational circuit for receiving a signal from a scan flip-flop constituting the first scan flip-flop group and outputting a signal to the scan flip-flop constituting the second scan flip-flop group;
A plurality of scan chains in which a plurality of scan flip-flops including the first scan flip-flop, the second scan flip-flop, the third scan flip-flop, and the fourth scan flip-flop are connected in series. Prepared,
During the scan test shift operation, data is serially transferred in the scan chain, and during the function operation or the scan test capture operation, the scan constituting the first scan flip-flop group is performed via the combinational circuit. A semiconductor integrated circuit configured to transfer data from a flip-flop to a scan flip-flop constituting the second scan flip-flop group,
For fixing a data signal from the first scan flip-flop to the input of the combinational circuit during the shift operation of the scan test between the output terminal of the first scan flip-flop and the input of the combinational circuit With a circuit,
For fixing a data signal from the second scan flip-flop to the input to the combinational circuit during the shift operation of the scan test between the output terminal of the second scan flip-flop and the input of the combinational circuit A semiconductor integrated circuit comprising no circuit.

第１のスキャンフリップフロップと第２のスキャンフリップフロップからなる第１のスキャンフリップフロップ群と、
第３のスキャンフリップフロップと第４のスキャンフリップフロップからなる第２のスキャンフリップフロップ群と、
前記第１のスキャンフリップフロップ群を構成するスキャンフリップフロップからの信号を受け、前記第２のスキャンフリップフロップ群を構成するスキャンフリップフロップに信号を出力する組合せ回路と、
前記第１のスキャンフリップフロップ、前記第２のスキャンフリップフロップ、前記第３のスキャンフリップフロップ、及び前記第４のスキャンフリップフロップを含む複数のスキャンフリップフロップが直列に接続された複数のスキャンチェーンを備え、
スキャンテストのシフト動作時は、前記スキャンチェーン内をシリアルにデータ転送し、ファンクション動作時もしくはスキャンテストのキャプチャー動作時は、前記組合せ回路を介して、前記第１のスキャンフリップフロップ群を構成するスキャンフリップフロップから、前記第２のスキャンフリップフロップ群を構成するスキャンフリップフロップへデータ転送を行うように構成された半導体集積回路であって、
前記第１のスキャンフリップフロップは、前記ファンクション動作時もしくはスキャンテストのキャプチャー動作時に、前記組合せ回路にデータ転送する第１の出力端子と、
前記スキャンテストのシフト動作時に、前記スキャンチェーン内の次段のスキャンフリップフロップへデータ転送する第２の出力端子とを備え、
前記第２のスキャンフリップフロップは、前記組合せ回路にデータ転送する出力端子を備え、
スキャンテストのシフト動作時には、前記第１のスキャンフリップフロップの前記第１の出力端子の値は固定値に保持され、前記第２のスキャンフリップフロップの前記出力端子の値は固定値に保持されないことを特徴とする半導体集積回路。 A first scan flip-flop group comprising a first scan flip-flop and a second scan flip-flop;
A second scan flip-flop group comprising a third scan flip-flop and a fourth scan flip-flop;
A combinational circuit for receiving a signal from a scan flip-flop constituting the first scan flip-flop group and outputting a signal to the scan flip-flop constituting the second scan flip-flop group;
A plurality of scan chains in which a plurality of scan flip-flops including the first scan flip-flop, the second scan flip-flop, the third scan flip-flop, and the fourth scan flip-flop are connected in series. Prepared,
During the scan test shift operation, data is serially transferred in the scan chain, and during the function operation or the scan test capture operation, the scan constituting the first scan flip-flop group is performed via the combinational circuit. A semiconductor integrated circuit configured to transfer data from a flip-flop to a scan flip-flop constituting the second scan flip-flop group,
The first scan flip-flop has a first output terminal for transferring data to the combinational circuit during the function operation or the scan operation capture operation;
A second output terminal for transferring data to the next scan flip-flop in the scan chain during the scan test shift operation;
The second scan flip-flop has an output terminal for transferring data to the combinational circuit,
During the scan test shift operation, the value of the first output terminal of the first scan flip-flop is held at a fixed value, and the value of the output terminal of the second scan flip-flop is not held at a fixed value. A semiconductor integrated circuit.

請求項１又は２記載の半導体集積回路であって、
前記第１のスキャンフリップフロップを始点とし、前記複数のスキャンフリップフロップに含まれる１つのスキャンフリップフロップを終点とする経路上の基本ゲート数が、前記第２のスキャンフリップフロップを始点とし、前記複数のスキャンフリップフロップに含まれる１つのスキャンフリップフロップを終点とする経路上の基本ゲート数よりも多いことを特徴とする半導体集積回路。 The semiconductor integrated circuit according to claim 1 or 2,
The number of basic gates on a path starting from the first scan flip-flop and ending at one scan flip-flop included in the plurality of scan flip-flops is the second scan flip-flop starting from the second scan flip-flop. A semiconductor integrated circuit characterized in that the number is larger than the number of basic gates on a path whose end point is one scan flip-flop included in the scan flip-flop.

請求項１又は２記載の半導体集積回路であって、
前記組合せ回路のうち、前記第１のスキャンフリップフロップが駆動する基本ゲート数が、前記第２のスキャンフリップフロップが駆動する基本ゲート数よりも多いことを特徴とする半導体集積回路。 The semiconductor integrated circuit according to claim 1 or 2,
2. The semiconductor integrated circuit according to claim 1, wherein the number of basic gates driven by the first scan flip-flop is greater than the number of basic gates driven by the second scan flip-flop.

請求項１又は２記載の半導体集積回路であって、
前記組合せ回路のうち、前記第１のスキャンフリップフロップの出力データを固定した場合に出力データが固定される基本ゲート数が、前記第２のスキャンフリップフロップの出力データを固定した場合に出力データが固定される基本ゲート数よりも多いことを特徴とする半導体集積回路。 The semiconductor integrated circuit according to claim 1 or 2,
Among the combinational circuits, the basic gate number to which the output data is fixed when the output data of the first scan flip-flop is fixed, and the output data when the output data of the second scan flip-flop is fixed. A semiconductor integrated circuit characterized in that the number is larger than the number of fixed basic gates.

請求項１又は２記載の半導体集積回路であって、
前記組合せ回路のうち、前記第１のスキャンフリップフロップが駆動する基本ゲートの消費電力が、前記第２のスキャンフリップフロップが駆動する基本ゲートの消費電力よりも多いことを特徴とする半導体集積回路。 The semiconductor integrated circuit according to claim 1 or 2,
A semiconductor integrated circuit characterized in that, among the combinational circuits, power consumption of a basic gate driven by the first scan flip-flop is larger than power consumption of a basic gate driven by the second scan flip-flop.

半導体集積回路の設計方法であって、
前記半導体集積回路を構成している組合せ回路および複数のスキャンフリップフロップの接続情報を含む回路データを生成する工程１と、
前記複数のスキャンフリップフロップの中から、１つ以上且つ前記複数のスキャンフリップフロップの総数未満の個数のスキャンフリップフロップを選択する工程２と、
スキャンテストのシフト動作中に、前記工程２で選択されたスキャンフリップフロップから前記組合せ回路への出力値が固定されるように前記回路データを修正する工程３を有することを特徴とする半導体集積回路の設計方法。 A method for designing a semiconductor integrated circuit, comprising:
Generating circuit data including connection information of a combinational circuit and a plurality of scan flip-flops constituting the semiconductor integrated circuit;
Selecting two or more scan flip-flops out of the plurality of scan flip-flops and less than the total number of the plurality of scan flip-flops;
A semiconductor integrated circuit comprising a step 3 of correcting the circuit data so that an output value from the scan flip-flop selected in the step 2 to the combinational circuit is fixed during a scan test shift operation. Design method.