JP6511830B2 - Semiconductor device manufacturing method - Google Patents

Description

本発明は、半導体装置の製造方法に関する。より詳しくは、微細化や高密度化の要求が高い三次元対応の半導体パッケージを効率よく、低コストに製造する方法に関する。   The present invention relates to a method of manufacturing a semiconductor device. More specifically, the present invention relates to a method for efficiently and inexpensively manufacturing a three-dimensional compatible semiconductor package which has high demands for miniaturization and densification.

パッケージ・オン・パッケージ（ＰｏＰ）は、半導体パッケージ上に他の半導体パッケージを積層する実装技術であり、面方向の実装密度を高くできるという利点がある。代表的な三次元半導体パッケージとして、ロジック系半導体パッケージの上にメモリ系半導体パッケージを積層するパッケージ・オン・パッケージがある。本技術は、スマートフォンやタブレット端末に広く採用されており、高速化、高機能化の必須技術となっている。   Package-on-Package (PoP) is a mounting technology in which other semiconductor packages are stacked on a semiconductor package, and has the advantage of being able to increase the mounting density in the surface direction. As a representative three-dimensional semiconductor package, there is a package on package in which a memory based semiconductor package is stacked on a logic based semiconductor package. This technology has been widely adopted in smartphones and tablet terminals, and has become an essential technology for speeding up and high functionality.

ところで、パッケージ・オン・パッケージでは、上下の半導体パッケージを電気的に接続する必要がある。従来、下段半導体パッケージは基板上に半導体素子をフリップチップ実装しただけの単純な構造であったため、上段半導体パッケージをはんだボールを介して接続すれば良かった。しかしながら、半導体装置の軽薄短小化が進むほど、下段半導体パッケージの反りが増大し、上段半導体パッケージとの接続を確保することが困難になってきている。   By the way, in the package on package, it is necessary to electrically connect the upper and lower semiconductor packages. Heretofore, since the lower semiconductor package has a simple structure in which a semiconductor element is flip-chip mounted on a substrate, it is sufficient to connect the upper semiconductor package through solder balls. However, as the reduction in weight and thickness of the semiconductor device progresses, the warpage of the lower semiconductor package increases, and it becomes difficult to secure the connection with the upper semiconductor package.

上記課題に対し、下段半導体パッケージの半導体素子を封止材で封止し、パッケージの反りを抑制する構造が提案され、実用化されている（例えば、非特許文献１参照）。
また、生産性向上の観点から、有機基板を使用せず、チップを再配置して、再配線絶縁層を形成するパッケージも実用化され始めている（例えば、非特許文献２参照）。 In order to solve the above-mentioned problems, a structure in which the semiconductor element of the lower semiconductor package is sealed with a sealing material to suppress the warp of the package has been proposed and put to practical use (see, for example, Non-Patent Document 1).
Further, from the viewpoint of improving productivity, a package in which a rewiring insulating layer is formed by rearranging chips without using an organic substrate has also begun to be put into practical use (see, for example, Non-Patent Document 2).

Ａｐｐｌｉｃａｔｉｏｎ ｏｆ Ｔｈｒｏｕｇｈ Ｍｏｌｄ Ｖｉａ （ＴＭＶ） ａｓ ＰｏＰ Ｂａｓｅ Ｐａｃｋａｇｅ， Ｅｌｅｃｔｒｏｎｉｃ Ｃｏｍｐｏｎｅｎｔｓ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｎｆｅｒｅｎｃｅ （ＥＣＴＣ）， ２００８Application of Through Mold Via (TMV) as PoP Base Package, Electronic Components and Technology Conference (ECTC), 2008 Ａｄｖａｎｃｅｄ Ｌｏｗ Ｐｒｏｆｉｌｅ ＰｏＰ Ｓｏｌｕｔｉｏｎ ｗｉｔｈ Ｅｍｂｅｄｄｅｄ Ｗａｆｅｒ Ｌｅｖｅｌ ＰｏＰ （ｅＷＬＢ−ＰｏＰ） Ｔｅｃｈｎｏｌｏｇｙ， ＥＣＴＣ， ２０１２Advanced Low Profile PoP Solution with Embedded Wafer Level PoP (eWLB-PoP) Technology, ECTC, 2012

上記非特許文献１又は２に記載されている下段半導体パッケージでは、封止部にレーザーによりビア（開口）を設けることにより、ビアを介して上下段パッケージを電気的に接続している。ここで、下段半導体パッケージの製造方法の一例について概説する。   In the lower semiconductor package described in the non-patent document 1 or 2, the upper and lower packages are electrically connected through the via by providing a via (opening) in the sealing portion by a laser. Here, an example of a method of manufacturing the lower semiconductor package will be outlined.

図１４は、従来の下段半導体パッケージの製造工程を説明するための概略断面図である。本例では、図１４（ｈ）に示す下段半導体パッケージ１００Ａを作製する。始めに、下段半導体パッケージ用プリント配線板１１０を作製する（図１４（ｃ））。まず、コア基材１１１の両面に配線パターン１１２を形成する（図１４（ａ）参照）。次いで、層間絶縁層１１３を両面に形成した後、層間絶縁層１１３にビア１１４を設け、配線パターン１１５を形成する（図１４（ｂ）参照）。次いで、両面に液状又はフィルム状の材料を用いて樹脂層を設け、所定箇所を露光及び現像処理により開口することによりソルダーレジスト１１６を形成し、下段半導体パッケージ用プリント配線板１１０を作製する（図１４（ｃ）参照）。これらの工程は、従来公知の方法を用いることができる。   FIG. 14 is a schematic cross-sectional view for illustrating a manufacturing process of a conventional lower semiconductor package. In this example, the lower semiconductor package 100A shown in FIG. 14H is manufactured. First, the printed wiring board 110 for the lower semiconductor package is manufactured (FIG. 14 (c)). First, the wiring patterns 112 are formed on both surfaces of the core substrate 111 (see FIG. 14A). Next, after the interlayer insulating layer 113 is formed on both sides, the vias 114 are provided in the interlayer insulating layer 113, and the wiring pattern 115 is formed (see FIG. 14B). Next, a resin layer is provided on both sides using a liquid or film-like material, and a predetermined portion is opened by exposure and development processing to form a solder resist 116 to form a printed wiring board 110 for the lower semiconductor package (see 14 (c)). For these steps, conventionally known methods can be used.

得られたプリント配線板１１０にバンプ付き半導体素子１２０を実装する（図１４（ｄ）参照）。次いで、アンダーフィル材１３０をバンプ付き半導体素子１２０と、プリント配線板１１０の間に含浸させる（図１４（ｅ）参照）。
次いで、半導体素子１２０を覆うように封止材１４０で封止する（図１４（ｆ）参照）。その後、封止材１４０に炭酸ガスレーザーを用いて封止開口１４１を設ける（図１４（ｇ）参照）。次いで、封止開口１４１にはんだや金属材料である接続材料１４２を供給し、下段半導体パッケージ１００Ａを作製する（図１４（ｈ）参照）。 The semiconductor element 120 with bumps is mounted on the obtained printed wiring board 110 (see FIG. 14D). Next, the underfill material 130 is impregnated between the bumped semiconductor element 120 and the printed wiring board 110 (see FIG. 14E).
Next, the semiconductor element 120 is sealed with a sealing material 140 so as to cover the semiconductor element 120 (see FIG. 14F). After that, a sealing opening 141 is provided in the sealing material 140 using a carbon dioxide gas laser (see FIG. 14 (g)). Then, the connection material 142 which is a solder or a metal material is supplied to the sealing opening 141, and the lower semiconductor package 100A is manufactured (see FIG. 14 (h)).

下段半導体パッケージ１００Ａは、封止開口１４１が形成されているため、上段半導体パッケージを下段半導体パッケージに載せて電気的に接続することができる。しかしながら、本製造方法は工程が複雑で、多くの構成材料が必要であった。また、レーザー等の設備導入が必要であり、レーザーによって開口するため残渣が残りやすかった。さらに、上段半導体パッケージと接続する際に酸化物を除去するが、多量のフラックス材や活性の強いフラックス材が必要となり、その量や種類が適切でないと接続不良を生じ易い等の問題があり改善の余地があった。   In the lower semiconductor package 100A, since the sealing opening 141 is formed, the upper semiconductor package can be placed on the lower semiconductor package and electrically connected. However, this manufacturing method is complicated in process and required many constituent materials. In addition, it is necessary to introduce equipment such as a laser, and the residue is likely to remain because it is opened by the laser. Furthermore, oxide is removed when connecting to the upper semiconductor package, but a large amount of flux material and flux material with strong activity are required, and if the amount and type are not appropriate, problems such as easy connection failure may occur. There was room for

本発明は、上記課題に鑑みてなされたものであり、微細化及び高密度化の要求が高い三次元対応の半導体装置を効率よく、低コストに製造するための製造方法を提供することを目的とする。   The present invention has been made in view of the above problems, and an object of the present invention is to provide a manufacturing method for efficiently manufacturing at low cost a semiconductor device compatible with three dimensions which has high demands for miniaturization and densification. I assume.

本発明者らは、鋭意検討した結果、極薄金属箔を有するピーラブル金属箔を固定部材として利用して上段半導体パッケージと電気的に接続するための導体（金属めっき部）を形成し、その後、固定部材を剥離して、ピーラブル金属箔の極薄金属箔を配線パターンとして利用することにより、下段半導体パッケージを充分に効率的に形成できることを見出し、本発明を完成させた。
本発明によれば、以下の半導体装置の製造方法が提供される。
１．下記工程（Ｉ）〜（Ｖ）を有する、半導体装置の製造方法。
（Ｉ）ピーラブル金属箔の極薄金属箔上に、接着材料を介して、半導体素子を固定する工程
（II）感光性封止フィルムで半導体素子を封止する工程
（III）極薄金属箔の裏面を露出させる工程
（IV）極薄金属箔を加工して配線パターンを形成する工程
（Ｖ）配線パターン上に再配線絶縁層を形成する工程
２．前記工程（II）の後、かつ、前記工程（III）の前に、下記工程（IIａ）及び（IIb)を有する、１に記載の半導体装置の製造方法。
（IIａ）前記工程（II)で形成した封止の少なくとも一部に、露光及び現像処理によって前記極薄金属箔に至る開口部を形成する工程
（IIｂ）前記開口部に電解めっきにより金属めっき部を形成する工程
３．前記感光性封止フィルムを用いて形成した封止部の厚みが５０μｍ〜３００μｍである１又は２に記載の半導体装置の製造方法。
４．前記感光性封止フィルムを用いて形成した封止部の室温から１５０℃までの平均熱膨張係数が２５×１０^−６／℃〜１００×１０^−６／℃である１〜３のいずれか一項に記載の半導体装置の製造方法。
５．前記感光性封止フィルムを用いて形成した封止部の室温弾性率が１ＧＰａ〜１０ＧＰａである１〜４のいずれか一項に記載の半導体装置の製造方法。 As a result of intensive investigations, the present inventors form a conductor (metal-plated portion) for electrically connecting to the upper semiconductor package using a peelable metal foil having an ultrathin metal foil as a fixing member, and then, The inventors have found that the lower semiconductor package can be formed sufficiently efficiently by peeling off the fixing member and utilizing the extremely thin metal foil of peelable metal foil as the wiring pattern, and completed the present invention.
According to the present invention, the following method for manufacturing a semiconductor device is provided.
1. The manufacturing method of the semiconductor device which has following process (I)-(V).
(I) A step of fixing a semiconductor element on an ultrathin metal foil of peelable metal foil via an adhesive material (II) A step of sealing a semiconductor element with a photosensitive sealing film (III) of an ultrathin metal foil Step of exposing the back surface (IV) Step of processing a very thin metal foil to form a wiring pattern (V) Step of forming a rewiring insulating layer on the wiring pattern The manufacturing method of the semiconductor device of 1 which has following process (IIa) and (IIb) after the said process (II) and before the said process (III).
(IIa) A step of forming an opening reaching the ultrathin metal foil by exposure and development treatment in at least a part of the seal formed in the step (II) (IIb) a metal plating portion by electrolytic plating in the opening Step of forming The manufacturing method of the semiconductor device as described in 1 or 2 whose thickness of the sealing part formed using the said photosensitive sealing film is 50 micrometers-300 micrometers.
4. The average thermal expansion coefficient from room temperature to 150 ° C. of the sealed portion formed using the photosensitive sealing film is 25 × 10 ⁻⁶ / ° C. to 100 × 10 ⁻⁶ / ° C. The manufacturing method of the semiconductor device as described in a term.
5. The manufacturing method of the semiconductor device as described in any one of 1-4 whose room temperature elasticity modulus of the sealing part formed using the said photosensitive sealing film is 1 GPa-10 GPa.

本発明によれば、微細化や高密度化の要求が高い三次元対応の半導体装置を効率的に製造できる。   According to the present invention, it is possible to efficiently manufacture a three-dimensional compatible semiconductor device which has high demands for miniaturization and densification.

ピーラブル金属箔の一例の概略断面図である。It is a schematic sectional drawing of an example of peelable metal foil. 本発明の一実施形態で使用する極薄金属箔を有するピーラブル金属箔（固定部材）の概略断面図である。It is a schematic sectional drawing of the peelable metal foil (fixed member) which has the ultra-thin metal foil used by one Embodiment of this invention. 本発明の一実施形態で使用する半導体素子の概略断面図である。It is a schematic sectional drawing of the semiconductor element used by one Embodiment of this invention. ピーラブル金属箔（固定部材）の極薄金属箔上に、半導体素子を固定した状態を示す概略断面図である。It is a schematic sectional drawing which shows the state which fixed the semiconductor element on the ultra-thin metal foil of peelable metal foil (fixed member). 半導体素子を封止材料にて封止した状態を示す概略断面図である。It is a schematic sectional drawing which shows the state which sealed the semiconductor element with the sealing material. 封止部に開口部を形成した状態を示す概略断面図である。It is a schematic sectional drawing which shows the state which formed the opening part in the sealing part. 開口部に金属めっき部を形成した状態を示す概略断面図である。It is a schematic sectional drawing which shows the state in which the metal plating part was formed in the opening part. 極薄金属箔の裏面を露出させた状態を示す概略断面図である。It is a schematic sectional drawing which shows the state which exposed the back surface of ultra-thin metal foil. 極薄金属箔の下面にドライフィルムレジストを用いてパターン硬化膜を形成した状態を示す概略断面図である。It is a schematic sectional drawing which shows the state which formed the pattern cured film in the lower surface of ultra-thin metal foil using dry film resist. 極薄金属箔の一部を除去した状態を示す概略断面図である。It is a schematic sectional drawing which shows the state which removed a part of ultra-thin metal foil. パターン硬化膜を除去し、極薄金属箔を使用した配線パターンを形成した状態を示す概略断面図である。It is a schematic sectional drawing which shows the state which removed the pattern cured film and formed the wiring pattern which used ultra-thin metal foil. 配線パターン上に再配線絶縁層を形成した状態を示す概略断面図である。It is a schematic sectional drawing which shows the state which formed the rewiring insulation layer on the wiring pattern. 配線パターン上にはんだボールを形成した状態を示す概略断面図である。It is a schematic sectional drawing which shows the state which formed the solder ball on the wiring pattern. 従来の下段半導体パッケージの製造工程を説明するための概略図である。It is the schematic for demonstrating the manufacturing process of the conventional lower stage semiconductor package.

本発明の半導体装置の製造方法は、下記工程（Ｉ）〜（Ｖ）を有する。
（Ｉ）ピーラブル金属箔の極薄金属箔上に、接着材料を介して、半導体素子を固定する工程
（II）感光性封止フィルムを用いて半導体素子を封止する工程
（III）極薄金属箔の裏面を露出させる工程
（IV）極薄金属箔を用いて配線パターンを形成する工程
（Ｖ）配線パターン上に再配線絶縁層を形成する工程
以下、図面を参照しながら本発明の一実施形態について詳細に説明する。なお、以下の説明では、同一又は相当部分には同一符号を付し、重複する説明は省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。また、図面の寸法比率は図示の比率に限られるものではない。
また、説明の都合上、図面では個片化後の１つの半導体素子を図示しているが、個片化前の状態（複数の半導体素子が１枚のシリコンウエハに形成されている状態）についても本発明は適用できる。 A method of manufacturing a semiconductor device of the present invention includes the following steps (I) to (V).
(I) A process of fixing a semiconductor element on an ultrathin metal foil of peelable metal foil via an adhesive material (II) A process of sealing a semiconductor element using a photosensitive sealing film (III) Ultrathin metal Step of exposing the back surface of the foil (IV) Step of forming a wiring pattern using ultra-thin metal foil (V) Step of forming a rewiring insulating layer on the wiring pattern Hereinafter, one embodiment of the present invention will be described with reference to the drawings. The form will be described in detail. In the following description, the same or corresponding parts will be denoted by the same reference numerals and redundant description will be omitted. Further, the positional relationship such as upper, lower, left and right is based on the positional relationship shown in the drawings unless otherwise specified. Further, the dimensional ratio in the drawings is not limited to the illustrated ratio.
Further, for convenience of explanation, although one semiconductor element after singulation is illustrated in the drawings, the state before singulation (a state where a plurality of semiconductor elements are formed on one silicon wafer) The present invention is also applicable.

・工程（Ｉ）
本工程では、ピーラブル金属箔（固定部材）上に、接着材料を介して、半導体素子を固定する。
図１は、ピーラブル金属箔の一例の概略断面図である。
ピーラブル金属箔１は、キャリア金属箔３と、離型層（剥離層）４と、極薄金属箔５から構成される。キャリア金属箔３の厚みは、極薄金属層の厚みより厚ければ特に制限はないが、１０〜３０μｍであることが好ましく、１０〜２０μｍであることがより好ましい。キャリア金属箔３は単層であってもよく、また、基材に金属箔を積層した積層体でもよい。
図２は、本実施形態で使用するピーラブル金属箔の概略断面図である。
固定部材としてのピーラブル金属箔１’は、例えば、コア基材１１の両面に銅箔１２を有し、銅箔１２の一面上に離型層（図示せず）を介して極薄金属箔１３を有する。 Process (I)
In this step, the semiconductor element is fixed on the peelable metal foil (fixing member) via an adhesive material.
FIG. 1 is a schematic cross-sectional view of an example of a peelable metal foil.
The peelable metal foil 1 is composed of a carrier metal foil 3, a release layer (release layer) 4, and an extremely thin metal foil 5. The thickness of the carrier metal foil 3 is not particularly limited as long as it is thicker than the thickness of the ultrathin metal layer, but is preferably 10 to 30 μm, and more preferably 10 to 20 μm. The carrier metal foil 3 may be a single layer, or may be a laminate in which the metal foil is laminated on a substrate.
FIG. 2 is a schematic cross-sectional view of a peelable metal foil used in the present embodiment.
The peelable metal foil 1 ′ as the fixing member has, for example, copper foils 12 on both sides of the core substrate 11, and an ultrathin metal foil 13 via a release layer (not shown) on one side of the copper foil 12. Have.

コア基材１１は、極薄金属箔１３の支持体であり、また、ピーラブル金属箔（固定部材）１’に必要な剛性を有する層である。
コア基材は、特に限定されるものではないが、ガラスクロスと樹脂を含む基板（ガラスクロスに樹脂を含浸させたガラスクロス入り基板等）、シリコンウエハ、ガラス、ステンレス（ＳＵＳ）板等の高剛性材料が好ましい。 The core substrate 11 is a support of the ultrathin metal foil 13 and is a layer having the rigidity required for the peelable metal foil (fixing member) 1 ′.
The core substrate is not particularly limited, but a substrate containing a glass cloth and a resin (a glass cloth-containing substrate in which a glass cloth is impregnated with a resin, etc.), silicon wafers, glass, stainless steel (SUS) plates, etc. Rigid materials are preferred.

コア基材の厚みは０．２ｍｍ〜２．０ｍｍであることが好ましい。この範囲であればハンドリング性がよく、また、材料費も抑制できる。コア基材の厚みは０．３ｍｍ〜１．０ｍｍであることがより好ましく、０．４ｍｍ〜０．７ｍｍであることがさらに好ましい。   The thickness of the core substrate is preferably 0.2 mm to 2.0 mm. Within this range, the handling property is good, and the material cost can be suppressed. The thickness of the core substrate is more preferably 0.3 mm to 1.0 mm, further preferably 0.4 mm to 0.7 mm.

コア基材の室温から１５０℃までの平均熱膨張係数は１×１０^−６／℃〜１５×１０^−６／℃であることが好ましい。平均熱膨張係数は２×１０^−６／℃〜１０×１０^−６／℃であることがより好ましく、３×１０^−６／℃〜５×１０^−６／℃であることがさらに好ましい。この範囲であれば、半導体素子（チップ）を固定部材に固定した後の反りの発生を抑制しやすく、また、材料費も抑制できる。なお、コア基材の平均熱膨張係数は、一般的な熱分析装置で測定することができる。 The average thermal expansion coefficient from room temperature to 150 ° C. of the core substrate is preferably 1 × 10 ⁻⁶ / ° C. to 15 × 10 ⁻⁶ / ° C. The average thermal expansion coefficient is more preferably 2 × 10 ⁻⁶ / ° C. to 10 × 10 ⁻⁶ / ° C., further preferably 3 × 10 ⁻⁶ / ° C. to 5 × 10 ⁻⁶ / ° C. Within this range, the occurrence of warpage after fixing the semiconductor element (chip) to the fixing member can be easily suppressed, and the material cost can also be suppressed. The average thermal expansion coefficient of the core substrate can be measured by a general thermal analyzer.

コア基材の室温弾性率は２０ＧＰａ〜４０ＧＰａであることが好ましい。この範囲であれば、半導体素子を固定部材に固定した後の反りの発生を抑制しやすく、また、コア基材の作製が容易である。なお、コア基材の室温弾性率は、２５℃で、一般的なマイクロフォース精密試験装置で測定することができる。   The room temperature elastic modulus of the core substrate is preferably 20 GPa to 40 GPa. If it is this range, it will be easy to suppress generation | occurrence | production of the curvature after fixing a semiconductor element to a fixing member, and preparation of a core base material is easy. The room temperature elastic modulus of the core substrate can be measured at 25 ° C. with a general microforce precision test device.

銅箔１２の厚みは、極薄金属層の厚みより厚ければ特に制限はないが、１０〜３０μｍであることが好ましく、１０〜２０μｍであることがより好ましい。この範囲であれば、材料費も抑制できる。   The thickness of the copper foil 12 is not particularly limited as long as it is thicker than the thickness of the ultrathin metal layer, but is preferably 10 to 30 μm, and more preferably 10 to 20 μm. If it is this range, material cost can also be held down.

極薄金属箔１３は、後の工程で銅箔１２から剥離し、配線パターンとなる導電層である。
極薄金属箔の厚みはキャリア金属箔の厚味より薄ければ特に制限はないが、０．５μｍ〜１２μｍであることが好ましく、１〜９μｍであることがより好ましく、２〜５μｍであることがさらに好ましい。この範囲であれば、極薄金属箔の作製が容易であり、配線パターン形成時の微細加工性が高い。極薄金属箔の材質は、特に制限は無いが、配線材料として一般的な銅が好ましい。 The ultra-thin metal foil 13 is a conductive layer which is peeled off from the copper foil 12 in a later step to be a wiring pattern.
The thickness of the ultrathin metal foil is not particularly limited as long as it is thinner than the thickness of the carrier metal foil, but 0.5 μm to 12 μm is preferable, 1 to 9 μm is more preferable, and 2 to 5 μm Is more preferred. If it is this range, preparation of ultra-thin metal foil is easy, and the fine processability at the time of wiring pattern formation is high. The material of the ultrathin metal foil is not particularly limited, but copper generally used as a wiring material is preferable.

上記ピーラブル金属箔（固定部材）は、例えば、ＭＣＬＥ−７０５（ＬＨ）Ｎ３ＤＸ）、ＭＣＬＥ−７００（ＬＨ）Ｎ３ＤＸ）（いずれも、日立化成株式会社製、商品名）として入手可能である。   The above-mentioned peelable metal foil (fixing member) can be obtained, for example, as MCLE-705 (LH) N3DX, MCLE-700 (LH) N3 DX) (all are manufactured by Hitachi Chemical Co., Ltd., trade names).

図３は、本実施形態で使用する半導体素子の概略断面図である。半導体素子２は、ピーラブル金属箔（固定部材）１と半導体素子本体１４の接続面側に、接着材料であるアンダーフィルフィルム１７を有し、半導体素子本体１４の接続端子部に形成されたアンダーフィルフィルム１７の開口部に金属ポスト１５及びはんだ１６を具備している。   FIG. 3 is a schematic cross-sectional view of a semiconductor device used in the present embodiment. The semiconductor element 2 has an underfill film 17 which is an adhesive material on the connection surface side of the peelable metal foil (fixing member) 1 and the semiconductor element main body 14, and is an underfill formed in the connection terminal portion of the semiconductor element main body 14. A metal post 15 and a solder 16 are provided at the opening of the film 17.

半導体素子本体１４としては、例えば、マイクロプロセッサ、ロジックＬＳＩ等のロジック系半導体素子が挙げられる。   Examples of the semiconductor element body 14 include logic semiconductor elements such as microprocessors and logic LSIs.

アンダーフィルフィルム１７は、半導体素子本体１４を固定部材の極薄金属箔１３上に固定するものである。
アンダーフィルフィルム１７は、熱硬化性樹脂、熱可塑性樹脂、又は感光性樹脂等が使用できる。はんだ１６と極薄金属箔１３の間における樹脂の噛み込みが少ないという観点から、感光性樹脂が好ましい。
アンダーフィルフィルム１７は、予め個片化前のウエハ状の半導体素子本体１４の接続面側にラミネート等で貼り付けることが好ましい。 The underfill film 17 fixes the semiconductor element body 14 on the ultrathin metal foil 13 of the fixing member.
The underfill film 17 may be made of a thermosetting resin, a thermoplastic resin, or a photosensitive resin. A photosensitive resin is preferable from the viewpoint of less biting of the resin between the solder 16 and the ultrathin metal foil 13.
The underfill film 17 is preferably attached in advance to the connection surface side of the wafer-shaped semiconductor element body 14 before singulation by lamination or the like.

以下、一例としてアンダーフィルフィルム１７が感光性樹脂の場合について説明する。フィルム状に成形した感光性樹脂を半導体素子本体１４の接続面側にラミネート等で貼り付ける。次いで、金属ポスト１５及びはんだ１６（金属ポスト１５及びはんだ１６を纏めて電極部という。）がある部分の感光性樹脂を開口して電極部を露出させる。感光性樹脂の開口は、露光及び現像処理によって形成することができる。   Hereinafter, the case where the underfill film 17 is a photosensitive resin will be described as an example. The photosensitive resin molded into a film shape is attached to the connecting surface side of the semiconductor element body 14 by lamination or the like. Next, the photosensitive resin in the portion where the metal post 15 and the solder 16 (the metal post 15 and the solder 16 are collectively referred to as an electrode portion) is opened to expose the electrode portion. The openings of the photosensitive resin can be formed by exposure and development processing.

露光処理では、マスクパターンを通して活性光線を照射することにより、アンダーフィルフィルム１７の所定部分を露光し、光硬化させる。
この際に用いる活性光線の光源としては、公知の光源を用いることができる。例えば、カーボンアーク灯、水銀蒸気アーク灯、超高圧水銀灯、高圧水銀灯、キセノンランプ等の紫外線を有効に放射するものを使用できる。また、直接描画方式のダイレクトレーザ露光を用いてもよい。 In the exposure process, a predetermined portion of the underfill film 17 is exposed and photocured by irradiating an actinic ray through the mask pattern.
A well-known light source can be used as a light source of the actinic light used at this time. For example, those that effectively emit ultraviolet light, such as a carbon arc lamp, a mercury vapor arc lamp, an ultrahigh pressure mercury lamp, a high pressure mercury lamp, a xenon lamp, etc. can be used. Further, direct laser exposure of a direct drawing method may be used.

露光量は使用する装置や感光性樹脂組成物の組成によって異なるが、１０ｍＪ／ｃｍ^２〜７００ｍＪ／ｃｍ^２が好ましい。この範囲であれば、開口形状を安定して得ることが容易となる。露光量は２０ｍＪ／ｃｍ^２〜６００ｍＪ／ｃｍ^２がより好ましい。 Although exposure amount varies depending on the composition of the device or a photosensitive resin composition to be ^{used, 10mJ / cm 2 ~700mJ / cm} 2 is preferred. If it is this range, it will become easy to obtain an opening shape stably. The exposure amount is more preferably ^{20mJ / cm 2 ~600mJ / cm 2} .

次いで、現像処理により露光部以外の部分（未露光部）を除去することで、感光性樹脂を開口して電極部を露出させる。
現像処理に用いる現像液としては、例えば、２０℃〜５０℃の水酸化テトラメチルアンモニウム（ＴＭＡＨ）の希薄溶液（１〜５質量％水溶液）等のアルカリ現像液が挙げられる。現像処理としては、スプレー、揺動浸漬、ブラッシング、スクラッピング等の公知の方法が適用できる。 Next, the photosensitive resin is opened to expose the electrode portion by removing a portion (unexposed portion) other than the exposed portion by development processing.
As a developing solution used for development processing, alkaline developing solutions, such as a dilute solution (1-5 mass% aqueous solution) of tetramethylammonium hydroxide (TMAH) of 20 ° C-50 ° C, are mentioned, for example. As the development processing, known methods such as spray, swing immersion, brushing, scraping and the like can be applied.

アンダーフィルフィルムの厚みは１０μｍ〜５０μｍであることが好ましい。この範囲であればフィルムの作製が容易であり、また、半導体装置の薄型化が達成できる。   The thickness of the underfill film is preferably 10 μm to 50 μm. Within this range, production of the film is easy, and thinning of the semiconductor device can be achieved.

アンダーフィルフィルムの室温から１５０℃までの平均熱膨張係数は、２５×１０^−６／℃〜１００×１０^−６／℃であることが好ましい。平均熱膨張係数が２５×１０^−６／℃以上であれば、フィラーを増量する必要がなく、アンダーフィルフィルムの解像性が低下することを抑制できる。一方、１００×１０^−６／℃以下であれば、弾性率が十分であり、熱衝撃性も高い傾向がある。同様な理由から、アンダーフィルフィルムの室温弾性率は１ＧＰａ〜１０ＧＰａであることが好ましい。 The average thermal expansion coefficient of the underfill film from room temperature to 150 ° C. is preferably 25 × 10 ⁻⁶ / ° C. to 100 × 10 ⁻⁶ / ° C. If the average thermal expansion coefficient is 25 × 10 ⁻⁶ / ° C. or more, it is not necessary to increase the amount of filler, and it is possible to suppress the decrease in the resolution of the underfill film. On the other hand, if it is 100 * 10 < ^-6 > / degrees C or less, an elastic modulus is enough and there exists a tendency for thermal shock resistance to also be high. For the same reason, the room temperature elastic modulus of the underfill film is preferably 1 GPa to 10 GPa.

上述したピーラブル金属箔（固定部材）１上に、アンダーフィルフィルム１７を介して、半導体素子２を固定する。
図４は、固定部材の極薄金属箔上に、半導体素子を固定した状態を示す概略断面図である。 The semiconductor element 2 is fixed on the above-described peelable metal foil (fixing member) 1 via the underfill film 17.
FIG. 4 is a schematic cross-sectional view showing the semiconductor element fixed on the ultrathin metal foil of the fixing member.

半導体素子２の固定には、フリップチップボンダー等の実装機を用いることが好ましい。ＴＣＢ（Ｔｈｅｒｍａｌ Ｃｏｍｐｒｅｓｓｉｏｎ Ｂｏｎｄｉｎｇ）方式により、アンダーフィルフィルム１７を極薄金属箔１３に固定し、さらにはんだ１６を溶融させて極薄金属箔１３と電気的に接続してもよい。
また、ＴＣＢにより、アンダーフィルフィルム１７を極薄金属箔１３に固定して、その後、リフローによって、はんだ１６を溶融させて極薄金属箔１３と電気的に接続してもよい。
その後、１５０℃前後で１時間程度、アンダーフィルフィルム１７の熱硬化を行ってもよい。また、後述する工程（II）の封止と併せて熱硬化を実施してもよい。 It is preferable to use a mounting machine such as a flip chip bonder for fixing the semiconductor element 2. The underfill film 17 may be fixed to the ultrathin metal foil 13 by TCB (Thermal Compression Bonding) method, and then the solder 16 may be melted and electrically connected to the ultrathin metal foil 13.
Alternatively, the underfill film 17 may be fixed to the ultrathin metal foil 13 by TCB, and then the solder 16 may be melted and electrically connected to the ultrathin metal foil 13 by reflow.
Thereafter, the underfill film 17 may be thermally cured at about 150 ° C. for about one hour. Moreover, you may implement thermosetting in combination with sealing of process (II) mentioned later.

・工程（II）
本工程では、感光性封止フィルムを用いて半導体素子を封止する。
図５は、半導体素子を感光性封止フィルムを用いて封止した状態を示す概略断面図である。本発明では封止に、感光性封止フィルムを使用する。感光性封止フィルムを使用することにより微細な開口部を設けることができる。
感光性封止フィルムによる封止部１８の形成には、ラミネート方式やコンプレッション方式等、公知の方法が採用できる。 ・ Step (II)
At this process, a semiconductor element is sealed using a photosensitive sealing film.
FIG. 5: is a schematic sectional drawing which shows the state which sealed the semiconductor element using the photosensitive sealing film. In the present invention, a photosensitive sealing film is used for sealing. A fine opening can be provided by using a photosensitive sealing film.
For forming the sealing portion 18 with the photosensitive sealing film, known methods such as a lamination method and a compression method can be adopted.

感光性封止フィルムの厚みは５０μｍ〜３００μｍであることが好ましい。５０μｍ以上であれば厚さが充分であるため半導体素子２を封止することが容易である。一方、３００μｍ以下であれば封止部１８に微細な開口部１８ａを容易に形成できる。感光性封止フィルムの厚みは６０μｍ〜２００μｍであることがより好ましく、８０μｍ〜１２０μｍであることがさらに好ましい。   The thickness of the photosensitive sealing film is preferably 50 μm to 300 μm. If the thickness is 50 μm or more, the thickness is sufficient, so it is easy to seal the semiconductor element 2. On the other hand, if it is 300 μm or less, fine openings 18 a can be easily formed in the sealing portion 18. The thickness of the photosensitive sealing film is more preferably 60 μm to 200 μm, and still more preferably 80 μm to 120 μm.

感光性封止フィルムを用いて形成した封止部、即ち、硬化後のフィルムの室温から１５０℃までの平均熱膨張係数は、２５×１０^−６／℃〜１００×１０^−６／℃であることが好ましい。２５×１０^−６／℃以上であれば、フィラーを増量する必要がないため、感光性封止フィルムの解像性が低下しないので好ましい。一方、１００×１０^−６／℃以下であれば得られる半導体装置（パッケージ）の反りを抑制でき、また、ハンドリング性もよい。
同様な理由から、感光性封止フィルムを用いて形成した封止部の室温弾性率は１ＧＰａ〜１０ＧＰａであることが好ましい。感光性封止フィルムの平均熱膨張係数及び室温弾性率の測定方法は、上述したコア基材と同様である。 Sealed portion formed using a photosensitive sealing film, that is, the average thermal expansion coefficient of the cured film from room temperature to 150 ° C. is 25 × 10 ⁻⁶ / ° C. to 100 × 10 ⁻⁶ / ° C. Is preferred. If it is 25 * 10 < ^-6 > / degreeC or more, since it is not necessary to increase a filler, since the resolution of the photosensitive sealing film does not fall, it is preferable. On the other hand, if it is 100 * 10 < ^-6 > / degrees C or less, the curvature of the obtained semiconductor device (package) can be suppressed, and handleability is also good.
From the same reason, it is preferable that the room temperature elastic modulus of the sealing portion formed using the photosensitive sealing film is 1 GPa to 10 GPa. The measuring method of the average thermal expansion coefficient and the room temperature elastic modulus of a photosensitive sealing film is the same as that of the core base material mentioned above.

感光性封止フィルムに用いる感光性樹脂組成物は、（ａ）酸変性エポキシ樹脂、（ｂ）フォスフィンオキサイド化合物、又はオキシムエステル化合物、（ｃ）エポキシ樹脂を含有することが好ましい。
酸変性エポキシ樹脂としては、ビフェノール型エポキシアクリレート、ビフェニル型エポキシアクリレート、クレゾールノボラック型エポキシアクリレート等を用いることができる。クレゾールノボラック型エポキシアクリレートが好ましい。
エポキシ樹脂としては、ビフェノール型エポキシ樹脂、ビフェニル型エポキシ樹脂、クレゾール型エポキシ樹脂、ノボラック型エポキシ樹脂等を用いることができる。 The photosensitive resin composition used for the photosensitive sealing film preferably contains (a) an acid-modified epoxy resin, (b) a phosphine oxide compound, or an oxime ester compound, and (c) an epoxy resin.
As the acid-modified epoxy resin, biphenol type epoxy acrylate, biphenyl type epoxy acrylate, cresol novolac type epoxy acrylate and the like can be used. Cresol novolac epoxy acrylates are preferred.
As the epoxy resin, biphenol type epoxy resin, biphenyl type epoxy resin, cresol type epoxy resin, novolac type epoxy resin, etc. can be used.

本実施形態では、上記工程（II)の後に、工程（II)で形成した封止部１８の少なくとも一部に、露光及び現像処理によって極薄金属箔１３に至る開口部１８ａを形成する工程（IIａ）と、開口部１８ａに電解めっきにより金属めっき部１９を形成する工程（IIｂ）を実施することが好ましい。
図６は、封止部に開口部を形成した状態を示す概略断面図であり、図７は、該開口部に金属めっき部を形成した状態を示す概略断面図である。 In the present embodiment, after the step (II), a step of forming the opening 18 a reaching the ultrathin metal foil 13 by exposure and development in at least a part of the sealing portion 18 formed in the step (II) It is preferable to carry out the step (IIb) of forming the metal plating portion 19 in the opening portion 18a by electrolytic plating IIa) and the opening 18a.
FIG. 6 is a schematic cross-sectional view showing a state in which an opening is formed in the sealing portion, and FIG. 7 is a schematic cross-sectional view showing a state in which a metal plated portion is formed in the opening.

本実施形態では封止部１８を感光性封止フィルムを用いて形成するため、開口部１８ａは露光及び現像処理によって形成できる。露光処理については、マスクパターンを通して活性光線を照射することにより、封止部１８の所定部分を露光し、光硬化させる。
活性光線の光源としては、上述したアンダーフィルフィルムの形成と同様に公知の光源を用いることができる。露光量もアンダーフィルフィルムと同様である。 In the present embodiment, since the sealing portion 18 is formed using a photosensitive sealing film, the opening 18 a can be formed by exposure and development processing. In the exposure process, a predetermined portion of the sealing portion 18 is exposed and photocured by irradiating an actinic ray through the mask pattern.
As a light source of actinic light, a known light source can be used as in the formation of the underfill film described above. The exposure amount is also similar to that of the underfill film.

次いで、現像により露光部以外の部分（未露光部）を除去することで、極薄金属箔１３まで到達する開口部１８ａを形成する。現像処理に用いる現像液としては、例えば、２０℃〜５０℃の炭酸ナトリウムの希薄溶液（１〜５質量％水溶液）等のアルカリ現像液が用いられる。現像処理としては、スプレー、揺動浸漬、ブラッシング及びスクラッピング等の公知の方法が適用できる。これにより所定の開口部１８ａが形成される。
開口部１８ａを設けた後、１５０℃前後で１時間程度、封止部１８を熱硬化処理してもよい。 Next, the portion (unexposed portion) other than the exposed portion is removed by development to form an opening 18 a that reaches the ultrathin metal foil 13. As a developing solution used for development processing, for example, an alkaline developing solution such as a dilute solution (1 to 5 mass% aqueous solution) of sodium carbonate at 20 ° C. to 50 ° C. is used. As the development processing, known methods such as spraying, swing immersion, brushing and scraping can be applied. Thus, a predetermined opening 18a is formed.
After the opening 18a is provided, the sealing portion 18 may be thermally cured at about 150 ° C. for about one hour.

次いで、開口部１８ａに金属めっき部１９を形成する（図６参照）。金属めっき部１９を形成する前に極薄金属箔１３上の酸化膜や残渣を除去する目的で、酸洗処理やプラズマ処理を施してもよい。
金属めっき部は電解めっき法により形成することが好ましい。これにより、本半導体装置上にＤＲＡＭ等の半導体装置を搭載することが容易となる。
金属めっきとしては、銅めっきが好ましい。 Next, the metal plating portion 19 is formed in the opening 18a (see FIG. 6). In order to remove the oxide film and the residue on the extremely thin metal foil 13 before forming the metal plating portion 19, it is possible to carry out pickling treatment or plasma treatment.
The metal plating portion is preferably formed by electrolytic plating. This makes it easy to mount a semiconductor device such as a DRAM on the present semiconductor device.
Copper plating is preferable as metal plating.

・工程（III）
本工程では、極薄金属箔の裏面を露出させる。
図８は、極薄金属箔の裏面を露出させた状態を示す概略断面図である。極薄金属箔１３の裏面（極薄金属箔１３の半導体素子２を実装していない面）１３ａは、銅箔１２から極薄金属箔１３を剥離することにより露出できる。
剥離方法については特に制限はない。例えば、封止部１８の面を真空吸着して極薄金属箔１３からコア基材１１と銅箔１２を同時に剥離させる方法がある。
なお、封止部１８の面に仮固定材を介してシリコンウエハ、ガラスフィルム、ＳＵＳ板、又はコア基材等の固定板を貼り付け、その後、極薄金属箔３を機械剥離してもよい。固定板は、半導体装置毎に個片化されるまで貼り付けたままとしてもよい。固定板を貼り付けることで、再配線絶縁層形成やはんだボール搭載時のハンドリング性が向上するため、特に半導体装置が薄い場合に有効である。 ・ Step (III)
In this process, the back surface of the ultrathin metal foil is exposed.
FIG. 8 is a schematic cross-sectional view showing a state in which the back surface of the ultrathin metal foil is exposed. The back surface (surface of the ultrathin metal foil 13 on which the semiconductor element 2 is not mounted) 13 a of the ultrathin metal foil 13 can be exposed by peeling the ultrathin metal foil 13 from the copper foil 12.
There is no particular limitation on the peeling method. For example, there is a method of vacuum-sucking the surface of the sealing portion 18 to simultaneously peel the core substrate 11 and the copper foil 12 from the extremely thin metal foil 13.
A fixing plate such as a silicon wafer, a glass film, a SUS plate, or a core substrate may be attached to the surface of the sealing portion 18 via a temporary fixing material, and then the ultrathin metal foil 3 may be mechanically peeled off. . The fixing plate may be stuck until it is singulated for each semiconductor device. By attaching the fixing plate, the rewiring insulating layer formation and the handling property at the time of mounting the solder balls are improved, which is effective especially when the semiconductor device is thin.

・工程（IV）
本工程では、極薄金属箔を加工して配線パターンを形成する。
配線パターンを形成する方法としては、例えば、レジスト材を使用したエッチング法が挙げられる。
図９は、極薄金属箔の下面にドライフィルムレジストのパターン硬化膜を形成した状態を示す概略断面図である。本実施形態では、極薄金属箔の裏面１３ａに、ドライフィルムレジストのパターン硬化膜２１を形成する。
ドライフィルムレジストは、液状でもフィルム状でもよい。液状の場合は、印刷やスピンコータにより硬化膜を形成できる。フィルム状の場合はラミネートによって形成できる。
次いで、マスクパターンを通して活性光線を照射することにより、ドライフィルムレジストの所定部分を露光し、光硬化させる。次いで、現像により露光部以外を除去することで、ドライフィルムレジストのパターン硬化膜２１を形成する。 ・ Step (IV)
In this process, an ultrathin metal foil is processed to form a wiring pattern.
As a method of forming a wiring pattern, the etching method which uses a resist material is mentioned, for example.
FIG. 9 is a schematic cross-sectional view showing a state in which a pattern cured film of a dry film resist is formed on the lower surface of the ultrathin metal foil. In the present embodiment, a pattern cured film 21 of a dry film resist is formed on the back surface 13 a of the ultrathin metal foil.
The dry film resist may be in liquid or film form. In the case of a liquid, a cured film can be formed by printing or a spin coater. In the case of a film, it can be formed by lamination.
Then, predetermined portions of the dry film resist are exposed and photocured by irradiating actinic rays through the mask pattern. Subsequently, the pattern cured film 21 of the dry film resist is formed by removing portions other than the exposed portion by development.

次いで、エッチングにより極薄金属箔１３の一部を除去し、配線パターンを形成する。
図１０は、極薄金属箔の一部を除去した状態を示す概略断面図であり、図１０は、ドライフィルムレジストを除去し、極薄金属箔を加工した配線パターンを形成した状態を示す概略断面図である。
本実施形態で使用するエッチング液は、極薄金属箔の種類によって適宜選択すればよい。例えば、極薄金属箔が銅の場合、塩化鉄と塩酸の混合水溶液や、塩化銅と塩酸の混合水溶液が一般的に用いられる。エッチング法としては、スプレー、揺動浸漬、ブラッシング及びスクラッピング等の公知の方法が採用できる。これにより極薄金属箔を使用した配線パターン２２が形成される（図１０参照）。その後、パターン硬化膜２１は、剥離液等によって除去される（図１１参照）。 Next, a part of the ultrathin metal foil 13 is removed by etching to form a wiring pattern.
FIG. 10 is a schematic cross-sectional view showing a state in which a part of the ultrathin metal foil is removed, and FIG. 10 is a schematic view showing a state in which the dry film resist is removed and a wiring pattern formed by processing the ultrathin metal foil is formed. FIG.
The etching solution used in the present embodiment may be appropriately selected depending on the type of ultrathin metal foil. For example, when the ultrathin metal foil is copper, a mixed aqueous solution of iron chloride and hydrochloric acid or a mixed aqueous solution of copper chloride and hydrochloric acid is generally used. As the etching method, known methods such as spray, swing immersion, brushing and scraping can be adopted. Thereby, the wiring pattern 22 using ultra-thin metal foil is formed (see FIG. 10). Thereafter, the patterned cured film 21 is removed by a peeling solution or the like (see FIG. 11).

・工程（Ｖ）
本工程では、極薄金属箔を加工して得た配線パターン上に再配線絶縁層を形成する。
図１２は、配線パターン上に再配線絶縁層を形成した状態を示す概略断面図である。本工程で使用する再配線絶縁層２３の材料は、特に制限はなく、公知の感光性樹脂や熱硬化性樹脂を使用できる。また、液状でもフィルム状でもよい。
例えば、液状の感光性材料を用いる場合、スピンコータで所定の厚みに形成し、その後、露光、現像処理により所定のパターンを形成する。その後、窒素雰囲気で熱硬化させることで再配線絶縁層を形成できる。 Process (V)
In this process, a rewiring insulating layer is formed on a wiring pattern obtained by processing an ultrathin metal foil.
FIG. 12 is a schematic cross-sectional view showing a rewiring insulating layer formed on the wiring pattern. There is no restriction | limiting in particular in the material of the rewiring insulating layer 23 used at this process, Well-known photosensitive resin and thermosetting resin can be used. It may be liquid or film-like.
For example, when a liquid photosensitive material is used, it is formed to have a predetermined thickness by a spin coater, and then a predetermined pattern is formed by exposure and development. Thereafter, the rewiring insulating layer can be formed by heat curing in a nitrogen atmosphere.

再配線絶縁層を形成した後、必要に応じて、公知の工程を実施してもよい。例えば、多層化が必要な場合は、以下の工程サイクルを繰り返せばよい。
無電解めっきやスパッタ処理等によりシード層を形成する（図示省略）。その後、配線形成用レジストを形成し、露光、現像処理によりパターンを形成する。次いで、電解めっきにより配線パターンを形成する（図示省略）。次いで、レジストを剥離し、シード層を除去する（図示省略）。その後、感光性材料で再配線絶縁層を形成する（図示省略）。 After forming the rewiring insulating layer, known steps may be carried out, if necessary. For example, if multi-layering is required, the following process cycle may be repeated.
A seed layer is formed by electroless plating, sputtering, or the like (not shown). Thereafter, a wiring formation resist is formed, and a pattern is formed by exposure and development. Next, a wiring pattern is formed by electrolytic plating (not shown). Next, the resist is stripped and the seed layer is removed (not shown). Thereafter, a rewiring insulating layer is formed of a photosensitive material (not shown).

無電解銅めっき法によりシード層を形成する場合、シード層の厚さは特に制限はないが、通常０．１μｍ〜１．０μｍが好ましい。配線パターンを形成する前にシード層を形成することにより、電解銅めっき法が可能となり、選択的に配線パターンを形成することができる。シード層の形成は無電解銅めっき法の他に、スパッタ法によっても形成できる。ターゲットは適宜選択できるが、ＴｉやＣｕが一般的である。   When the seed layer is formed by electroless copper plating, the thickness of the seed layer is not particularly limited, but usually 0.1 μm to 1.0 μm is preferable. By forming the seed layer before forming the wiring pattern, the electrolytic copper plating method becomes possible, and the wiring pattern can be selectively formed. The seed layer can be formed by sputtering as well as electroless copper plating. Although a target can be selected suitably, Ti and Cu are common.

ＴｉやＣｕの厚みは特に制限はないが、Ｔｉの場合は、２０ｎｍ〜１００ｎｍ、Ｃｕの場合は、１００ｎｍ〜５００ｎｍ程度が好適である。最外層の電極には市販の無電解ニッケル／金めっき液等を用いてめっき処理を施すこともできる。   The thickness of Ti or Cu is not particularly limited, but in the case of Ti, 20 nm to 100 nm and in the case of Cu, about 100 nm to 500 nm are preferable. The electrode of the outermost layer can also be plated using a commercially available electroless nickel / gold plating solution or the like.

図１３は、配線パターン上にはんだボールを形成した状態を示す概略断面図である。配線パターン２２は外部接続端子として機能し、はんだボール２４を使用して外部の基板等に接続される。はんだボール２４の搭載は市販のＮ_２リフロー装置等を用いて容易に行うことができる。以上により、半導体装置１００が作製できる。 FIG. 13 is a schematic cross-sectional view showing a state in which solder balls are formed on the wiring pattern. The wiring pattern 22 functions as an external connection terminal, and is connected to an external substrate or the like using the solder ball 24. The mounting of the solder balls 24 can be easily performed using a commercially available N ₂ reflow apparatus or the like. Thus, the semiconductor device 100 can be manufactured.

本実施形態の製造方法は、微細化や多ピン化が必要とされる半導体装置において好適である。特に、ｅＷＬＢ（ｅｍｂｅｄｅｄ Ｗａｆｅｒ Ｌｅｖｅｌ Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）を三次元化する形態において好適である。   The manufacturing method of the present embodiment is suitable for a semiconductor device that requires miniaturization and multiple pins. In particular, it is suitable in the form which three-dimensionalizes eWLB (embeded Wafer Level Ball Grid Array).

以上、本発明の一実施形態に係る半導体装置の製造方法について説明したが、本発明は必ずしも上述した実施形態に限定されるものではなく、その趣旨を逸脱しない範囲で適宜変更を行ってもよい。   As mentioned above, although the manufacturing method of the semiconductor device concerning one embodiment of the present invention was explained, the present invention is not necessarily limited to the embodiment mentioned above, and it may change suitably in the range which does not deviate from the meaning. .

実施例１〜３
（１）ピーラブル金属箔（固定部材）
図２に示す構造を有するピーラブル金属箔（日立化成株式会社製 ＭＣＬＥ−７０５（ＬＨ）Ｎ３ＤＸ）を固定部材として使用した。なお、コア基材の厚さは０．４１ｍｍであった。銅箔の厚さは両面ともに１８μｍである。極薄金属箔は３μｍの銅箔からなる。固定部材の大きさは１００ｍｍ×１００ｍｍとした。コア基材の平均熱膨張係数は５×１０^−６／℃、室温（２５℃）の弾性率は３０ＧＰａであった。なお、平均熱膨張係数は熱分析システム(ＴＭＡ／ＳＳ６０００、セイコーインスツルメンツ社製）を用いて測定し、その曲線から２５℃〜１５０℃の範囲の平均熱膨張係数を算出した。
弾性率はマイクロフォース精密試験装置（モデル５５４８ インストロン社製）を用いてＪＩＳ−Ｋ−６９１１に準拠した３点支持型の曲げ試験を行い、弾性率を求めた。 Examples 1 to 3
(1) Peelable metal foil (fixed member)
A peelable metal foil (MCLE-705 (LH) N3 DX manufactured by Hitachi Chemical Co., Ltd.) having a structure shown in FIG. 2 was used as a fixing member. The thickness of the core substrate was 0.41 mm. The thickness of the copper foil is 18 μm on both sides. The ultrathin metal foil consists of 3 μm copper foil. The size of the fixing member was 100 mm × 100 mm. The average thermal expansion coefficient of the core substrate was 5 × 10 ⁻⁶ / ° C., and the elastic modulus at room temperature (25 ° C.) was 30 GPa. In addition, an average thermal expansion coefficient was measured using a thermal analysis system (TMA / SS6000, Seiko Instruments Inc. make), and the average thermal expansion coefficient of the range of 25 degreeC-150 degreeC was computed from the curve.
The modulus of elasticity was determined by performing a bending test of a three-point support type in accordance with JIS-K-6911 using a microforce precision test apparatus (Model 5548, manufactured by Instron).

（２）半導体素子
（ａ）半導体素子本体
８ｉｎｃｈウエハの半導体素子（株式会社ウォルツ ＷＡＬＴＳ−ＴＥＧ ＣＣ８０−０１０１ＪＹ＿（ＰＩ）＿ＭｏｄｅｌＩ）を使用した。バックグラインド加工により、ウエハ厚みを７０μｍに加工した。電極部として、高さ３０μｍの銅ポスト、及び銅ポスト上に高さ１５μｍのはんだ（Ｓｎ−３．０Ａｇ−０．５Ｃｕ）が形成されている（図３参照）。 (2) Semiconductor Device (a) Semiconductor Device Body A semiconductor device of 8 inch wafer (WALTS-TEG CC80-0101 JY_ (PI) _Model I) was used. The wafer thickness was processed to 70 μm by back grinding. As the electrode portion, a copper post having a height of 30 μm and a solder (Sn-3.0Ag-0.5Cu) having a height of 15 μm are formed on the copper post (see FIG. 3).

（ｂ）感光性アンダーフィルフィルムの作製
感光性アンダーフィルフィルムに使用する感光性樹脂組成物として、アルカリ可溶性樹脂Ｐ−１、イソシアヌル酸ＥＯ変性ジ及びトリアクリレート（光架橋剤、東亜合成株式会社製、商品名「Ｍ−３１５」）をアルカリ可溶性樹脂１００質量部に対して８０質量部、ビス（２，４，６−トリメチルベンゾイル）−フェニルフォスフィンオキサイド（光重合開始剤、ＢＡＳＦ株式会社製、商品名「Ｉ−８１９」）を同じく３質量部、さらに熱硬化剤成分として、ビスフェノールＦ型ビスグリシジルエーテル（東都化成株式会社製、商品名「ＹＤＦ−８７０ＧＳ」）を同じく３０質量部になるように配合した。 (B) Preparation of Photosensitive Underfill Film As a photosensitive resin composition used for the photosensitive underfill film, an alkali-soluble resin P-1, an isocyanuric acid EO modified di- and triacrylate (photo-crosslinking agent, manufactured by Toagosei Co., Ltd.) 80 parts by mass with respect to 100 parts by mass of an alkali-soluble resin under the trade name "M-315"), bis (2,4,6-trimethylbenzoyl) -phenylphosphine oxide (photopolymerization initiator, manufactured by BASF Corporation) Make 3 parts by mass of the brand name "I-819" and 30 parts by mass of bisphenol F-type bisglycidyl ether (made by Tohto Kasei Co., Ltd., trade name "YDF-870GS") as the thermosetting agent component. Formulated into

得られた感光性樹脂組成物を、乾燥後の膜厚が４０μｍとなるように基材（剥離剤処理ＰＥＴフィルム）上に塗布し、オーブン中にて８０℃で２０分間加熱し、続いて１２０℃で２０分間加熱して、基材上に感光性樹脂組成物からなるアンダーフィルフィルム（接着剤層）を形成した。
続いて、アンダーフィルフィルムの支持体と接している側とは反対側の表面上に、ポリエチレンフィルムを保護フィルムとして貼り合わせ、感光性アンダーフィルフィルムを得た。 The resulting photosensitive resin composition is coated on a substrate (release agent treated PET film) so that the film thickness after drying is 40 μm, and heated in an oven at 80 ° C. for 20 minutes, and subsequently 120 C. for 20 minutes to form an underfill film (adhesive layer) made of the photosensitive resin composition on the substrate.
Subsequently, on the surface of the underfill film opposite to the side in contact with the support, a polyethylene film was laminated as a protective film to obtain a photosensitive underfill film.

なお、アルカリ可溶性樹脂Ｐ−１は以下のようにして合成した。
撹拌機、温度計、窒素置換装置（窒素流入管）、及び水分受容器付きの還流冷却器を備えた３００ｍＬフラスコ内に、２，２−ビス（３−アミノ−４−ヒドロキシフェニル）ヘキサフルオロプロパン（セントラル硝子株式会社製、商品名「ＢＩＳ−ＡＰ−ＡＦ」、分子量３６６）を１４．６４ｇ（０．０４ｍｏｌ）、ポリオキシプロピレンジアミン（ＢＡＳＦ株式会社製、商品名「Ｄ−４００」、分子量４３３）を１７．３２ｇ（０．０４ｍｏｌ）、３，３’−（１，１，３，３，−テトラメチルジシロキサン−１，３−ジイル）ビスプロピルアミン（東レ・ダウコーニング株式会社製、商品名「ＢＹ１６−８７１ＥＧ」、分子量２４８．５）を２．４８５ｇ（０．０１ｍｏｌ）、ｍ−アミノフェノール２．１８３ｇ（０．０２ｍｏｌ）と、溶媒であるＮ−メチル−２−ピロリドン（以下「ＮＭＰ」と略す。）８０ｇを仕込み、撹拌して溶媒に溶解させた。
上記フラスコを氷浴中で冷却しながら、４，４’−オキシジフタル酸二無水物（以下「ＯＤＰＡ」と略す。）を３１ｇ（０．１ｍｏｌ）、フラスコ内の溶液に少量ずつ添加した。添加終了後、窒素ガスを吹き込みながら溶液を１８０℃に昇温させて５時間保温して、アルカリ可溶性樹脂であるポリイミド樹脂Ｐ−１を得た。 In addition, alkali-soluble resin P-1 was synthesize | combined as follows.
2,2-Bis (3-amino-4-hydroxyphenyl) hexafluoropropane in a 300 mL flask equipped with a stirrer, thermometer, nitrogen displacement device (nitrogen inflow tube), and a reflux condenser with a moisture receiver 14.64 g (0.04 mol) (manufactured by Central Glass Co., Ltd., trade name “BIS-AP-AF”, molecular weight 366), polyoxypropylene diamine (trade name “D-400”, manufactured by BASF Corp., molecular weight 433) 17.3 g (0.04 mol) of 3,3 '-(1,1,3,3-tetramethyldisiloxane-1,3-diyl) bispropylamine (manufactured by Toray Dow Corning Co., Ltd., a product) Solution with 2.485 g (0.01 mol) of m-aminophenol and 2.183 g (0.02 mol) of m-aminophenol. 80 g of N-methyl-2-pyrrolidone (hereinafter abbreviated as "NMP"), which is a medium, was charged, stirred and dissolved in a solvent.
While cooling the above flask in an ice bath, 31 g (0.1 mol) of 4,4′-oxydiphthalic acid dianhydride (hereinafter abbreviated as “ODPA”) was added little by little to the solution in the flask. After completion of the addition, the solution was heated to 180 ° C. while blowing in nitrogen gas and kept for 5 hours to obtain a polyimide resin P-1 which is an alkali-soluble resin.

（ｃ）半導体素子の感光性アンダーフィルフィルムの形成
半導体素子の電極部のある面（能動面）に感光性アンダーフィルフィルムを形成した。具体的に、上記（ｂ）で作製した感光性アンダーフィルフィルムの保護フィルムを剥がして、半導体素子の能動面にプレス式真空ラミネータ（株式会社名機製作所製、商品名「ＭＶＬＰ−５００」）を用いて積層した。プレス条件は、プレス熱板温度６０℃、真空引き時間３０秒、ラミネートプレス時間６０秒、気圧４ｋＰａ以下、圧着圧力０．５ＭＰａとした。
感光性アンダーフィルフィルム上の基材（ＰＥＴフィルム）に、パターンを形成したフォトツールを密着させ、露光機（株式会社オーク製作所製、商品名「ＥＸＭ‐１２０１」）を使用して、５００ｍＪ／ｃｍ^２のエネルギー量で露光した。
次いで、８０℃、３０秒の熱処理を行い、感光性アンダーフィルフィルム上上のＰＥＴフィルムを剥離した。
次いで、３０℃の２．３８重量％ＴＭＡＨ水溶液で、９０秒の時間でスプレー現像を行い、感光性アンダーフィルフィルムを開口し、電極部を露出させた（図４参照）。次いで、純水洗浄した。 (C) Formation of Photosensitive Underfill Film of Semiconductor Element A photosensitive underfill film was formed on the surface (active surface) on which the electrode portion of the semiconductor element is provided. Specifically, the protective film of the photosensitive underfill film prepared in the above (b) is peeled off, and a press type vacuum laminator (trade name "MVLP-500" manufactured by Meishin Machinery Co., Ltd.) is applied to the active surface of the semiconductor element. It laminated and used. The press conditions were a press hot plate temperature of 60 ° C., a vacuum drawing time of 30 seconds, a lamination press time of 60 seconds, an atmospheric pressure of 4 kPa or less, and a pressure bonding pressure of 0.5 MPa.
A phototool with a pattern is adhered to a substrate (PET film) on a photosensitive underfill film, and 500 mJ / cm using an exposure machine (trade name "EXM-1201" manufactured by Oak Manufacturing Co., Ltd.). It exposed by the energy amount of ² .
Next, heat treatment was performed at 80 ° C. for 30 seconds to peel off the PET film on the photosensitive underfill film.
Next, spray development was performed with a 2.38% by weight TMAH aqueous solution at 30 ° C. for a time of 90 seconds to open the photosensitive underfill film and expose the electrode portion (see FIG. 4). Then, it was washed with pure water.

（３）工程（Ｉ）：固定部材への半導体素子の固定
７．３ｍｍ×７．３ｍｍに個片化した半導体素子をアンダーフィルフィルム面がピーラブル銅箔に張り合わさるように固定（実装）した（図４参照）。
半導体素子の固定にはフリップチップボンダーを用いた。ステージ設定温度を８０℃、フリップチップボンダーのヘッド温度を３５０℃、圧着時間を１０秒に設定して固定した。荷重は２００Ｎで行った。 (3) Step (I): Fixing of the semiconductor element to the fixing member The semiconductor element divided into pieces of 7.3 mm × 7.3 mm was fixed (mounted) so that the underfill film surface is laminated to the peelable copper foil See Figure 4).
A flip chip bonder was used to fix the semiconductor element. The stage setting temperature was fixed at 80 ° C., the head temperature of the flip chip bonder at 350 ° C., and the crimping time to 10 seconds. The load was 200N.

（４）工程（II）
（ａ）感光性封止フィルムの作製
封止フィルムに使用する感光性樹脂組成物を調製した。具体的に、カルボキシル基を含有するアルカリ現像性樹脂として、酸変性したクレゾールノボラック型エポキシアクリレート（日本化薬株式会社製、商品名「ＣＣＲ−１２１９Ｈ」）を８２質量部、光開始剤成分として、２，４，６−トリメチルベンゾイル−ジフェニル−フォスフィンオキサイド（ＢＡＳＦ株式会社製、商品名「ダロキュアＴＰＯ」）を３.０質量部、エタノン,１−［９−エチル−６−（２−メチルベンゾイル）−９Ｈ−カルバゾール−３−イル］−,１−（ｏ−アセチルオキシム）（ＢＡＳＦ株式会社製、商品名「イルガキュアＯＸＥ−０２」）を０．１質量部、熱硬化剤成分として、ビフェノール型エポキシ樹脂（ジャパンエポキシレジン株式会社製、商品名「ＹＸ−４０００」）とビフェニルアラルキル型エポキシ樹脂を２：１の割合で合計２４質量部用いた。
無機フィラー成分としては、平均粒径が５００ｎｍ、シランカップリング処理したシリカフィラーを用いた。なお、無機フィラー成分は、樹脂分に対し、４０重量％になるように配合した。分散状態は、動的光散乱式ナノトラック粒度分布計「ＵＰＡ−ＥＸ１５０」（日機装株式会社製）、及びレーザー回折散乱式マイクロトラック粒度分布計「ＭＴ−３１００」（日機装株式会社製）を用いて測定し、最大粒径が５μｍ以下となっていることを確認した。 (4) Process (II)
(A) Preparation of photosensitive sealing film The photosensitive resin composition used for a sealing film was prepared. Specifically, as an alkali-developable resin containing a carboxyl group, 82 parts by mass of acid-modified cresol novolac epoxy acrylate (manufactured by Nippon Kayaku Co., Ltd., trade name "CCR-1219H") as a photoinitiator component, 3.0 parts by mass of 2,4,6-trimethylbenzoyl-diphenyl-phosphine oxide (manufactured by BASF Corporation, trade name "Darocure TPO"), Ethanone, 1- [9-ethyl-6- (2-methylbenzoyl] 0.1 parts by mass of -9H-carbazol-3-yl]-, 1- (o-acetyl oxime) (manufactured by BASF Corp., trade name "IRGACURE OXE-02") as a thermosetting agent component, and biphenol type Epoxy resin (manufactured by Japan Epoxy Resins Co., Ltd., trade name "YX-4000") and biphenylaralkyl epoxy resin 2: Using a total of 24 parts by weight in a ratio of 1.
As the inorganic filler component, a silica filler having an average particle diameter of 500 nm and subjected to silane coupling treatment was used. In addition, the inorganic filler component was mix | blended so that it might be 40 weight% with respect to the resin part. The dispersion state is measured using a dynamic light scattering nanotrack particle size distribution analyzer "UPA-EX150" (manufactured by Nikkiso Co., Ltd.) and a laser diffraction scattering microtrack particle size distribution analyzer "MT-3100" (manufactured by Nikkiso Co., Ltd.) It measured and confirmed that the maximum particle diameter was 5 micrometers or less.

得られた感光性樹脂組成物を支持体である１６μｍ厚のＰＥＴフィルム（帝人株式会社製、商品名「Ｇ２−１６」）上に均一に塗布することにより感光性樹脂組成物層を形成し、熱風対流式乾燥機を用いて１００℃で約１０分間乾燥した。感光性樹脂組成物層の乾燥後の膜厚を、実施例１では１００μｍ、実施例２では１２０μｍ、実施例３では１４０μｍとした。
なお、下記の条件で硬化させた感光性樹脂組成物について、コア基材と同様に測定した平均熱膨張係数は８０×１０^−６／℃であり、室温弾性率は３．２ＭＰａであった。
・硬化条件
紫外線照射装置（株式会社オーク製作所製）を使用して１．５Ｊ／ｃｍ^２のエネルギー量で紫外線照射し、クリーンオーブンで１７５℃、２時間で熱硬化した。 The photosensitive resin composition layer is formed by uniformly applying the obtained photosensitive resin composition on a 16 μm thick PET film (trade name “G2-16” manufactured by Teijin Limited), which is a support, It was dried at 100 ° C. for about 10 minutes using a hot air convection dryer. The film thickness after drying of the photosensitive resin composition layer was 100 μm in Example 1, 120 μm in Example 2, and 140 μm in Example 3.
In addition, about the photosensitive resin composition hardened | cured on condition of the following, the average thermal expansion coefficient measured similarly to a core base material was 80x10 < ^-6 > / degreeC, and the room temperature elasticity modulus was 3.2 Mpa.
Curing Conditions The film was irradiated with ultraviolet light at an energy amount of 1.5 J / cm ² using an ultraviolet irradiation device (manufactured by Oak Manufacturing Co., Ltd.) and thermally cured in a clean oven at 175 ° C. for 2 hours.

続いて、感光性樹脂層の支持体と接している側とは反対側の表面上に、ポリエチレンフィルム（タマポリ株式会社製、商品名「ＮＦ−１５」）を保護フィルムとして貼り合わせ、感光性樹脂組成物からなる封止フィルムを得た。   Subsequently, on the surface of the photosensitive resin layer opposite to the side in contact with the support, a polyethylene film (manufactured by Tamapoly Co., Ltd., trade name "NF-15") is attached as a protective film, and a photosensitive resin is formed. The sealing film which consists of a composition was obtained.

（ｂ）封止部の形成
上記（ａ）で作製した封止フィルムを用いて、半導体素子を封止した（図５参照）。具体的に、保護フィルムを剥離した封止フィルムを、固定部材上及び半導体素子上に載せ、プレス式真空ラミネータ（株式会社名機製作所製、商品名「ＭＶＬＰ−５００」）を用いて積層することにより封止した。プレス条件は、プレス熱板温度８０℃、真空引き時間２０秒、ラミネートプレス時間３０秒、気圧４ｋＰａ以下、圧着圧力０．５ＭＰａとした。 (B) Formation of sealing part The semiconductor element was sealed using the sealing film produced by said (a) (refer FIG. 5). Specifically, the sealing film from which the protective film has been peeled is placed on the fixing member and the semiconductor element, and laminated using a press type vacuum laminator (trade name "MVLP-500" manufactured by Meishin Machinery Co., Ltd.). Sealed. The press conditions were a press hot plate temperature of 80 ° C., a vacuum drawing time of 20 seconds, a lamination press time of 30 seconds, an atmospheric pressure of 4 kPa or less, and a pressure bonding pressure of 0.5 MPa.

（４）工程（IIａ）：開口部の形成
形成した封止部上の支持体（ＰＥＴフィルム）に、パターンを形成したフォトツールを密着させ、露光機（株式会社オーク製作所製、商品名「ＥＸＭ‐１２０１」）を使用して、５００ｍＪ／ｃｍ^２のエネルギー量で露光を行った。次いで、常温で１時間静置した後、ＰＥＴフィルムを剥離し、３０℃の１重量％炭酸ナトリウム水溶液で、１８０秒の時間でスプレー現像を行い、封止部に開口部を設けた（図６参照）。続いて、紫外線照射装置（株式会社オーク製作所製）を使用して１．５Ｊ／ｃｍ^２のエネルギー量で紫外線照射し、クリーンオーブンで１７５℃、２時間で熱硬化した。 (4) Step (IIa): Formation of Opening The phototool on which the pattern is formed is brought into close contact with the support (PET film) on the formed sealing portion, and an exposure machine (trade name: EXM manufactured by Oak Corporation) The exposure was performed with an energy amount of 500 mJ / cm ² using Next, after standing at room temperature for 1 hour, the PET film was peeled off, and spray development was performed with a 1% by weight aqueous solution of sodium carbonate at 30 ° C. for 180 seconds to provide an opening in the sealing portion (FIG. 6) reference). Subsequently, it was irradiated with ultraviolet light with an energy amount of 1.5 J / cm ² using an ultraviolet irradiation device (manufactured by Oak Manufacturing Co., Ltd.), and thermally cured in a clean oven at 175 ° C. for 2 hours.

（５）工程（IIｂ）：開口部に金属めっき部を形成
上記工程（IIａ）で形成した封止部の開口部に、電解銅めっき法により金属材料（銅）を充填した（図７参照）。 (5) Step (IIb): Forming a metal plated portion in the opening The opening of the sealing portion formed in the above step (IIa) was filled with a metal material (copper) by electrolytic copper plating (see FIG. 7) .

（６）工程（III）：極薄金属箔の裏面を露出
封止面を真空吸着してコア基材及び銅箔を同時に機械剥離してピーラブル銅箔の裏面を露出させた（図８参照）。 (6) Step (III): Exposing the back surface of the ultrathin metal foil The sealing surface was vacuum-adsorbed to mechanically separate the core substrate and the copper foil simultaneously to expose the back surface of the peelable copper foil (see FIG. 8). .

（７）工程（IV）：極薄金属箔を用いた配線パターンの形成
（ａ）エッチング用ドライフィルムレジストの形成
感光性樹脂組成物であるドライフィルムレジスト（日立化成株式会社製、商品名「Ｐｈｏｔｅｃ Ｈ−７０２５」）を用いて、ロールラミネーターにより、極薄金属箔上にラミネートした。次いで、パターンを形成したフォトツールを密着させ、露光機（株式会社オーク製作所製、商品名「ＥＸＭ‐１２０１」）を使用して、５０ｍＪ／ｃｍ^２のエネルギー量で露光を行った。次いで、３０℃の１質量％炭酸ナトリウム水溶液で、９０秒間スプレー現像を行い、ドライフィルムレジストを開口させてパターン硬化膜を形成した（図９参照）。 (7) Step (IV): Formation of wiring pattern using ultrathin metal foil (a) Formation of dry film resist for etching Dry film resist which is a photosensitive resin composition (manufactured by Hitachi Chemical Co., Ltd., trade name "Photec" H-7025 ") was laminated on a very thin metal foil by a roll laminator. Next, the phototool on which a pattern was formed was brought into close contact, and exposure was performed with an energy amount of 50 mJ / cm ² using an exposure machine (manufactured by Oak Corporation, trade name “EXM-1201”). Next, spray development was carried out with a 1% by mass aqueous solution of sodium carbonate at 30 ° C. for 90 seconds to open the dry film resist, thereby forming a patterned cured film (see FIG. 9).

（ｂ）配線パターンの形成
塩化第二鉄（３０重量％）の水溶液を用いて、スプレー方式により極薄金属箔をエッチングし、配線パターンを形成した（図１０参照）。
次いで、剥離液によってドライフィルムレジストを除去した（図１１参照）。 (B) Formation of Wiring Pattern The ultrathin metal foil was etched by a spray method using an aqueous solution of ferric chloride (30% by weight) to form a wiring pattern (see FIG. 10).
Next, the dry film resist was removed by a stripping solution (see FIG. 11).

（８）工程（Ｖ）：再配線絶縁層の形成
極薄金属箔から形成した配線パターン上に再配線絶縁層を形成した（図１２参照）。具体的に、スピンコータで感光性再配線材料（日立化成株式会社 製、商品名「ＡＨ−１１７０Ｔ」）を塗布し、露光、現像処理を行った。次いで、所定温度２００℃で窒素雰囲気（酸素濃度５０ｐｐｍ以下）下、１時間熱硬化した。 (8) Step (V): Formation of Rewiring Insulating Layer A rewiring insulating layer was formed on a wiring pattern formed of an extremely thin metal foil (see FIG. 12). Specifically, a photosensitive rewiring material (manufactured by Hitachi Chemical Co., Ltd., trade name "AH-1170T") was applied by a spin coater, and exposure and development treatments were performed. Subsequently, it was thermally cured for 1 hour in a nitrogen atmosphere (oxygen concentration of 50 ppm or less) at a predetermined temperature of 200 ° C.

次いで、スパッタ法により、Ｔｉを１００ｎｍ蒸着し、さらに連続してＣｕを３００ｎｍ蒸着し、シード層を形成した。
次いで、ドライフィルムレジスト（日立化成株式会社製、商品名「Ｐｈｏｔｅｃ ＲＹ−３５２５」）をロールラミネーターで貼着し、パターンを形成したフォトツールを密着させ、露光機（株式会社オーク製作所製、商品名「ＥＸＭ‐１２０１」）を使用して、１００ｍＪ／ｃｍ^２のエネルギー量で露光を行った。次いで、３０℃の１重量％炭酸ナトリウム水溶液で、９０秒間スプレー現像を行い、ドライフィルムレジストを開口させた。
次いで、電解銅めっき法により、シード層上に、厚さ５μｍの銅めっきを形成した。次いで、剥離液により、ドライフィルムレジストを剥離した。次いでシード層をエッチング液より除去した。
次いで、スピンコータで再度、感光性再配線材料（日立化成株式会社製、商品名「ＡＨ−１１７０Ｔ」）を塗布し、露光、現像処理を行った。次いで、所定温度２００℃で窒素雰囲気（酸素濃度５０ｐｐｍ以下）下、１時間の熱硬化を行った（図示省略）。以上により、極薄金属箔から形成した配線パターン上にシード層（Ｔｉ／Ｃｕ）及び銅めっき層をこの順に形成した。 Then, 100 nm of Ti was deposited by sputtering, and 300 nm of Cu was further deposited continuously to form a seed layer.
Next, a dry film resist (manufactured by Hitachi Chemical Co., Ltd., trade name "Photec RY-3525") is adhered by a roll laminator, and a phototool on which a pattern is formed is brought into close contact, and an exposure machine (manufactured by Oak Manufacturing Co., Ltd.) The exposure was performed using an energy of 100 mJ / cm ² using “EXM-1201”. Next, spray development was performed for 90 seconds with a 1% by weight aqueous solution of sodium carbonate at 30 ° C. to open the dry film resist.
Next, copper plating with a thickness of 5 μm was formed on the seed layer by electrolytic copper plating. Next, the dry film resist was peeled off by a peeling solution. The seed layer was then removed from the etchant.
Next, a photosensitive rewiring material (manufactured by Hitachi Chemical Co., Ltd., trade name "AH-1170T") was applied again by a spin coater, and exposure and development treatments were performed. Next, thermal curing was performed for 1 hour (not shown) at a predetermined temperature of 200 ° C. in a nitrogen atmosphere (oxygen concentration of 50 ppm or less). As described above, the seed layer (Ti / Cu) and the copper plating layer were formed in this order on the wiring pattern formed of the ultrathin metal foil.

リフロー装置を用いて、窒素雰囲気（酸素濃度１００ｐｐｍ以下）ではんだボールを搭載し、最後に、ダイシングすることによって、パッケージサイズが１４ｍｍ×１４ｍｍの半導体装置を得た（図１３参照）。   Solder balls were mounted in a nitrogen atmosphere (oxygen concentration of 100 ppm or less) using a reflow apparatus, and finally, dicing was performed to obtain a semiconductor device having a package size of 14 mm × 14 mm (see FIG. 13).

極薄金属箔（極薄銅箔）をエッチングした後の配線パターン形成性について、以下の基準に基づいて評価した。
◎：配線パターン幅／配線パターン間のスペース幅が１０μｍ／１０μｍ以下のもの。
○：配線パターン幅／配線パターン間のスペース幅が１０μｍ／１０μｍより広く１５μｍ／１５μｍ以下のもの。
△：配線パターン幅／配線パターン間のスペース幅が１５μｍ／１５μｍより広く２０μｍ／２０μｍ以下のもの。 The wiring pattern formability after etching the ultrathin metal foil (ultrathin copper foil) was evaluated based on the following criteria.
◎: Wiring pattern width / space width between wiring patterns of 10 μm / 10 μm or less.
○: The width of the wiring pattern / the space width between the wiring patterns is more than 10 μm / 10 μm and 15 μm / 15 μm or less.
Fair: Wiring pattern width / space width between wiring patterns is wider than 15 μm / 15 μm and 20 μm / 20 μm or less.

封止部の開口性について、以下の基準に基づいて評価した。
◎：開口部の開口径が８０μｍ以下のもの。
○：開口部の開口径が８０μｍより大きく１００μｍ以下のもの。
△：開口部の開口径が１００μｍより大きく１４０μｍ以下のもの。 The openness of the sealing portion was evaluated based on the following criteria.
◎: having an opening diameter of 80 μm or less.
○: The diameter of the opening is greater than 80 μm and not more than 100 μm.
Δ: The diameter of the opening is greater than 100 μm and not more than 140 μm.

半導体素子の実装性については以下の基準に基づいて評価した。
○：はんだが極薄銅箔に濡れ広がり接続できたもの。
×：はんだが極薄銅箔に濡れ広がらず接続できなかったもの。 The mountability of the semiconductor device was evaluated based on the following criteria.
○: Solder spreads on ultra-thin copper foil and connected.
X: The solder could not be connected because it did not spread to the ultrathin copper foil.

表１に実施例１〜３で作製した半導体装置の仕様を示す。また、表２に評価結果を示す。   Table 1 shows the specifications of the semiconductor devices manufactured in Examples 1 to 3. Table 2 shows the evaluation results.

本発明の製造方法は、微細化や多ピン化が必要とされる半導体装置の製法として好適である。特に、ｅＷＬＢを三次元化する形態において好適である。本発明の製造方法は各種半導体装置、例えば、半導体パッケージ上に半導体パッケージを積み重ねる際の下段半導体パッケージの製造方法として好適である。   The manufacturing method of the present invention is suitable as a method of manufacturing a semiconductor device which requires miniaturization and multipins. In particular, it is suitable in the form which makes eWLB three-dimensional. The manufacturing method of the present invention is suitable as a manufacturing method of various semiconductor devices, for example, a lower semiconductor package in stacking a semiconductor package on a semiconductor package.

１、１’ ピーラブル金属箔（固定部材）
２ 半導体素子
３ キャリア金属箔
４ 離型層
５ 極薄金属箔
１１ コア基材
１２ 金属箔
１３ 極薄金属箔
１４ 半導体素子本体
１５ 金属ポスト
１６ はんだ
１７ アンダーフィルフィルム
１８ 封止部
１８ａ 開口部
１９ 金属めっき部
２１ パターン硬化膜
２２ 配線パターン
２３ 再配線絶縁層
２４ はんだボール
１００、１００Ａ 半導体パッケージ
１１１ コア基材
１１２ 配線パターン
１１３ 層間絶縁層
１１４ ビア
１１５ 配線パターン
１１６ ソルダーレジスト
１１０ 下段パッケージ用プリント配線板
１２０ バンプ付き半導体素子
１３０ アンダーフィル材
１４０ 封止材
１４１ 封止開口
１４２ 接続材料 1, 1 'Peelable metal foil (fixed member)
DESCRIPTION OF SYMBOLS 2 semiconductor element 3 carrier metal foil 4 mold release layer 5 ultra-thin metal foil 11 core base material 12 metal foil 13 ultra-thin metal foil 14 semiconductor element main body 15 metal post 16 solder 17 underfill film 18 sealing portion 18 a opening 19 metal Plated part 21 Patterned cured film 22 Wiring pattern 23 Rewiring insulating layer 24 Solder ball 100, 100A Semiconductor package 111 Core base material 112 Wiring pattern 113 Interlayer insulating layer 114 Via 115 Wiring pattern 116 Solder resist 110 Printed wiring board 120 for lower package Semiconductor device with chip 130 Underfill material 140 Sealing material 141 Sealing opening 142 Connection material

Claims (5)

下記工程（Ｉ）〜（Ｖ）を有する、半導体装置の製造方法。
（Ｉ）半導体素子本体に感光性接着材料層を形成し、感光性接着材料層を開口し、半導体素子を得て、
ピーラブル金属箔の極薄金属箔上に、前記感光性接着材料層を介して、前記半導体素子を固定する工程
（II）感光性封止フィルムを用いて半導体素子を封止し、極薄金属箔に至る開口部を形成する工程
（III）極薄金属箔の裏面を露出させる工程
（IV）極薄金属箔を加工して配線パターンを形成する工程
（Ｖ）配線パターン上に再配線絶縁層を形成する工程 The manufacturing method of the semiconductor device which has following process (I)-(V).
(I) forming a photosensitive adhesive material layer on a semiconductor element body, opening the photosensitive adhesive material layer, and obtaining a semiconductor element;
On ultrathin metal foil peelable metal foil, via said photosensitive adhesive material layer, and sealing the semiconductor device by using the step of fixing the semiconductor element (II) photosensitive seal film, ultrathin metal foil rewiring insulating layer step (V) wiring pattern on forming a step (IV) the wiring pattern by processing the ultrathin metal foil to expose the rear surface of the step (III) ultrathin metal foil to form an opening leading to Forming process 前記極薄金属箔に至る開口部を、前記工程（II)で形成した封止部の少なくとも一部に、露光及び現像処理によって形成し、
前記工程（II）の後、かつ、前記工程（III）の前に、下記工程（IIb)を有する、請求項１に記載の半導体装置の製造方法。
（IIｂ）前記開口部に電解めっきにより金属めっき部を形成する工程 The opening leading to the ultrathin metal foil is formed in at least a part of the sealing portion formed in the step (II) by exposure and development processing.
After the step (II), and, prior to the step (III), as follows Engineering having (IIb), a method of manufacturing a semiconductor device according to claim 1.
(IIb) a step of forming a metal plating portion in the opening by electrolytic plating 前記感光性封止フィルムを用いて形成した封止部の厚みが５０μｍ〜３００μｍである請求項１又は２に記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 1, wherein a thickness of a sealing portion formed using the photosensitive sealing film is 50 μm to 300 μm. 前記感光性封止フィルムを用いて形成した封止部の室温から１５０℃までの平均熱膨張係数が２５×１０^−６／℃〜１００×１０^−６／℃である請求項１〜３のいずれか一項に記載の半導体装置の製造方法。 The average thermal expansion coefficient from room temperature to 150 ° C. of the sealing portion formed using the photosensitive sealing film is 25 × 10 ⁻⁶ / ° C. to 100 × 10 ⁻⁶ / ° C. 4. The manufacturing method of the semiconductor device as described in any one. 前記感光性封止フィルムを用いて形成した封止部の室温弾性率が１ＧＰａ〜１０ＧＰａである請求項１〜４のいずれか一項に記載の半導体装置の製造方法。   The room temperature elastic modulus of the sealing part formed using the said photosensitive sealing film is 1 GPa-10 GPa, The manufacturing method of the semiconductor device as described in any one of Claims 1-4.