JP6511034B2 - 炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置の製造方法 Download PDF

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Description

本明細書が開示する技術は、炭化珪素半導体装置の製造方法に関する。
炭化珪素の半導体基板を用いて形成される炭化珪素半導体装置の開発が進められており、その一例が特許文献1に開示される。この種の炭化珪素半導体装置の製造方法は、n型のドリフト領域とp型のボディ領域が積層するとともにボディ領域が一方の主面に露出する炭化珪素の半導体基板を準備する準備工程と、半導体基板の一方の主面に向けてn型の不純物を照射してボディ領域内にソース領域を形成するソース領域形成工程と、異方性エッチング技術を利用して、半導体基板の一方の主面からソース領域とボディ領域を貫通してドリフト領域に達するトレンチを形成するトレンチ形成工程と、トレンチの内壁にゲート絶縁膜を被覆する被膜工程と、ゲート絶縁膜で被膜されたトレンチ内及び半導体基板の一方の主面上に導電層を形成する導電層形成工程と、導電層をエッチバックしてトレンチ内にゲート電極を形成するエッチバック工程と、を備える。
特開2013−8716号公報
導電層をエッチバックするエッチバック工程は、半導体基板の一方の主面上に導電層が残存しないように、導電層をエッチバックした後のゲート電極の上面がトレンチ内に位置するように制御するとともに、そのゲート電極の上面がソース領域の深さよりも浅くなるように制御しなければならない。エッチバックの処理時間に基づく制御では、導電層をエッチバックするときのバラツキによってゲート電極の上面を所望の位置に位置決めすることが難しい。本明細書は、導電層をエッチバックしてトレンチ内にゲート電極を形成するエッチバック工程において、ゲート電極の上面を所望の位置に位置決めすることができる製造技術を提供する。
本明細書が開示する炭化珪素半導体装置の製造方法は、準備工程、拡散領域形成工程、トレンチ形成工程、エッチング工程、被膜工程、導電層形成工程及びエッチバック工程を備える。準備工程は、第1導電型のドリフト領域と第2導電型のボディ領域が積層するとともにボディ領域が一方の主面に露出する炭化珪素の半導体基板を準備する。拡散領域形成工程は、半導体基板の一方の主面に向けて第1導電型の不純物を照射してボディ領域内に拡散領域を形成する。拡散領域は不純物濃度が相対的に薄い低濃度拡散領域と不純物濃度が相対的に濃い高濃度拡散領域を有しており、低濃度拡散領域が高濃度拡散領域よりも深い。トレンチ形成工程は、異方性エッチング技術を利用して、半導体基板の一方の主面から高濃度拡散領域と低濃度拡散領域とボディ領域を貫通してドリフト領域に達するトレンチを形成する。エッチング工程は、等方性エッチング技術を利用して、トレンチの側面をエッチングする。エッチング工程では、低濃度拡散領域に対応するトレンチの側面と高濃度拡散領域に対応するトレンチの側面の間に角部が形成される。被膜工程は、トレンチの内壁にゲート絶縁膜を被覆する。導電層形成工程は、ゲート絶縁膜で被膜されたトレンチ内及び半導体基板の一方の主面上に導電性の導電層を形成する。エッチバック工程は、導電層をエッチバックしてトレンチ内にゲート電極を形成する。エッチバック工程は、反応室内のガスのうちの少なくとも1種類の被監視ガスの濃度を監視することと、被監視ガスの濃度の経時変化が角部に応じて変化したときに、導電層のエッチバックを停止することと、を有する。
上記炭化珪素半導体装置の製造方法では、拡散領域形成工程において、不純物濃度が異なる低濃度拡散領域と高濃度拡散領域を形成する。このため、エッチング工程では、低濃度拡散領域と高濃度拡散領域のエッチング速度の相違に基づいて、低濃度拡散領域に対応するトレンチの側面と高濃度拡散領域に対応するトレンチの側面の間に角部が形成される。これにより、エッチバック工程において、被監視ガスの濃度の経時変化が角部に応じて急激に変化する。この被監視ガスの濃度の変化を利用してエッチバックを停止すると、ゲート電極の上面は低濃度拡散領と高濃度拡散領域の境界の深さに位置決めされる。このように、上記炭化珪素半導体装置の製造方法によると、ゲート電極の上面をトレンチ内であって低濃度拡散領域よりも浅い位置に位置決めすることができる。
実施例の炭化珪素半導体装置の半導体基板の要部断面図を模式的に示す。 実施例の炭化珪素半導体装置の製造過程の要部断面図を模式的に示す。 実施例の炭化珪素半導体装置の製造過程の要部断面図を模式的に示す。 実施例の炭化珪素半導体装置の製造過程の要部断面図を模式的に示す。 実施例の炭化珪素半導体装置の製造過程の要部断面図を模式的に示す。 実施例の炭化珪素半導体装置の製造過程の要部断面図を模式的に示す。 実施例の炭化珪素半導体装置の製造過程の要部断面図を模式的に示す。 実施例の炭化珪素半導体装置の製造過程のエッチバック工程において、排出ガス中のシリコン濃度の経時変化を示す。
以下、本明細書で開示される技術の特徴を整理する。なお、以下に記す事項は、各々単独で技術的な有用性を有している。
本明細書が開示する炭化珪素半導体装置としては、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)及びIGBT(Insulated Gate Bipolar Transistor)が例示される。これらの炭化珪素半導体装置の製造方法は、準備工程、拡散領域形成工程、トレンチ形成工程、エッチング工程、被膜工程、導電層形成工程及びエッチバック工程を備えていてもよい。
準備工程は、第1導電型のドリフト領域と第2導電型のボディ領域が積層するとともにボディ領域が一方の主面に露出する炭化珪素の半導体基板を準備してもよい。
拡散領域形成工程は、半導体基板の一方の主面に向けて第1導電型の不純物を照射してボディ領域内に拡散領域を形成してもよい。拡散領域は不純物濃度が相対的に薄い低濃度拡散領域と不純物濃度が相対的に濃い高濃度拡散領域を有していてもよく、低濃度拡散領域が高濃度拡散領域よりも深い。ここで、「相対的」という用語は、低濃度拡散領域と高濃度拡散領域の不純物濃度の比較のためだけに用いられている。換言すれば、低濃度拡散領域の不純物濃度が高濃度拡散領域の不純物濃度よりも薄い。拡散領域は、低濃度拡散領域及び高濃度拡散領域低以外の領域を有していてもよい。例えば、低濃度拡散領域よりも深い位置に他の領域が設けられていてもよいし、高濃度拡散領域よりも浅い位置に他の領域が設けられていてもよい。
トレンチ形成工程は、異方性エッチング技術を利用して、半導体基板の一方の主面から高濃度拡散領域と低濃度拡散領域とボディ領域を貫通してドリフト領域に達するトレンチを形成してもよい。
エッチング工程は、等方性エッチング技術を利用して、トレンチの側面をエッチングしてもよい。例えば、エッチング工程は、CF4およびO2を含む反応ガスに用いたドライエッチングによって実施されてもよい。エッチング工程では、高濃度拡散領域のエッチング速度が低濃度拡散領域のエッチング速度よりも速いので、低濃度拡散領域に対応するトレンチの側面と高濃度拡散領域に対応するトレンチの側面の間に角部が形成される。ここでいう「角部」は、低濃度拡散領域に対応するトレンチの側面と高濃度拡散領域に対応するトレンチの側面が非平行な関係であることを意味する。例えば、低濃度拡散領域に対応するトレンチの側面と高濃度拡散領域に対応するトレンチの側面が曲面で連結していてもよい。
被膜工程は、トレンチの内壁にゲート絶縁膜を被覆してもよい。
導電層形成工程は、ゲート絶縁膜で被膜されたトレンチ内及び半導体基板の一方の主面上に導電層を形成してもよい。
エッチバック工程は、導電層をエッチバックしてトレンチ内にゲート電極を形成してもよい。例えば、エッチバック工程は、導電層が導電性のポリシリコン層の場合、Cl2を含む反応ガスを用いたドライエッチングによって実施されてもよい。エッチバック工程は、反応室内のガスのうちの少なくとも1種類の被監視ガスの濃度を監視することと、被監視ガスの濃度の経時変化が角部に応じて変化したときに、導電層のエッチバックを停止することと、を有していてもよい。被監視ガスの種類は、導電層のエッチバックが角部まで進行したときに、その濃度が変化するものであればよい。例えば、被監視ガスは、導電層が導電性のポリシリコン層の場合、エッチングされたポリシリコン層由来のシリコンを含むガスであってもよい。この場合、シリコンの濃度の経時変化は、角部に応じて減少する向きに変化する。あるいは、被監視ガスは、ゲート電極をエッチングするために反応室に供給される反応ガスであってもよい。この場合、反応ガスの濃度の経時変化は、角部に応じて増加する向きに変化する。また、被監視ガスの濃度を監視する方法は、特に限定されるものではなく、物理的又は化学的な手法が用いられ得る。また、被監視ガスの濃度を監視するためには、被監視ガスの濃度を求める必要はなく、被監視ガスの濃度に依存する物理量を監視してもよい。例えば、反応室内のプラズマ光の特定波長の発光強度を監視してもよい。
上記炭化珪素半導体装置の製造方法では、拡散領域形成工程が、半導体基板の一方の主面から第1の深さまで窒素を導入する第1導入工程と、第1導入工程の後に、半導体基板の一方の主面から第1の深さよりも浅い第2の深さまでリンを導入する第2導入工程と、を有していてもよい。炭化珪素の半導体基板では、リンは高濃度に導入できるものの注入ダメージが多く、窒素は注入ダメージが少ないものの高濃度に導入することができない。上記製造方法によると、注入ダメージが多い部分を拡散領域内の一部に限定するとともに半導体基板の一方の主面上に形成される電極に対して良好なコンタクトを取ることができる。
図1に示されるように、炭化珪素半導体装置1は、MOSFETと称されるパワー半導体素子であり、半導体基板10、半導体基板10の裏面10bを被覆するドレイン電極22、半導体基板10の表面10aを被覆するソース電極24及び半導体基板10の表層部に設けられている絶縁トレンチゲート30を備える。
半導体基板10は、4Hの炭化珪素を材料とする炭化珪素基板であり、表面10aの結晶面が(0001)のSi面に対してオフ角だけ傾斜している。オフ角は、例えば4°である。半導体基板10は、n型のドレイン領域11、n型のドリフト領域12、p型のボディ領域13及びn型のソース領域14を有する。
ドレイン領域11は、半導体基板10の裏層部に配置されており、半導体基板10の裏面10bに露出する。ドレイン領域11は、後述するドリフト領域12がエピタキシャル成長するための下地基板でもある。ドレイン領域11は、半導体基板10の裏面10bを被膜するドレイン電極22にオーミック接触する。
ドリフト領域12は、ドレイン領域11上に設けられている。ドリフト領域12は、エピタキシャル成長技術を利用して、ドレイン領域11の表面から結晶成長して形成される。ドリフト領域12の不純物濃度は、半導体基板10の厚み方向に一定である。
ボディ領域13は、ドリフト領域12上に設けられており、半導体基板10の表層部に配置されている。ボディ領域13は、イオン注入技術を利用して、半導体基板10の表層部にアルミニウムを導入して形成される。
ソース領域14は、ボディ領域13上に設けられており、半導体基板10の表層部に配置されており、ボディ領域13によってドリフト領域12から隔てられている。ソース領域14は、低濃度ソース領域14aと高濃度ソース領域14bを有する。低濃度ソース領域14aの不純物濃度は、高濃度ソース領域14bの不純物濃度よりも薄い。低濃度ソース領域14aは、高濃度ソース領域14bよりも深い位置に設けられており、ボディ領域13と高濃度ソース領域14bの間に配置されており、ボディ領域13と高濃度ソース領域14bの双方に接する。低濃度ソース領域14aは、絶縁トレンチゲート30の側面に接する。高濃度ソース領域14bは、低濃度ソース領域14aよりも浅い位置に設けられており、半導体基板10の表面10aに露出する。高濃度ソース領域14bは、層間絶縁膜36の側面に接する。ソース領域14は、イオン注入技術を利用して、半導体基板10の表層部に窒素及びリンを導入して形成される。低濃度ソース領域14aはn型不純物として窒素を含んでおり、高濃度ソース領域14bはn型不純物として窒素とリンを含む。高濃度ソース領域14bは、半導体基板10の表面10aを被膜するソース電極24にオーミック接触する。
絶縁トレンチゲート30は、半導体基板10の表層部に形成されているトレンチ内に充填されており、ソース領域14とボディ領域13を貫通してドリフト領域12に達する。絶縁トレンチゲート30は、ゲート絶縁膜32及びゲート電極34を有する。ゲート絶縁膜32は、酸化シリコンである。ゲート電極34は、ゲート絶縁膜32を介してドリフト領域12、ボディ領域13及び低濃度ソース領域14aに対向する。ゲート電極34は、不純物を含むポリシリコンである。
次に、図1を参照し、炭化珪素半導体装置1の動作を説明する。ドレイン電極22に正電圧が印加され、ソース電極24が接地され、絶縁トレンチゲート30のゲート電極34が接地されていると、炭化珪素半導体装置1はオフである。
ドレイン電極22に正電圧が印加され、ソース電極24が接地され、絶縁トレンチゲート30のゲート電極34にソース電極24よりも正となる電圧が印加されていると、炭化珪素半導体装置1はオンである。このとき、ソース領域14とドリフト領域12を隔てるボディ領域13のうちの絶縁トレンチゲート30の側方の部分に反転層が形成される。ソース領域14から供給される電子は、その反転層を経由してドリフト領域12に達する。ドリフト領域12に達した電子は、ドリフト領域12を経由してドレイン領域11に流れる。
次に、炭化珪素半導体装置1の製造方法を説明する。まず、図2に示されるように、ドレイン領域11とドリフト領域12とボディ領域13が形成されている半導体基板10を準備する(準備工程)。この半導体基板10は、エピタキシャル成長技術を利用してドレイン領域11からドリフト領域12を結晶成長させた後に、イオン注入技術を利用してドリフト領域12の一部にアルミニウムを導入してボディ領域13を形成することで準備される。
次に、図3に示されるように、イオン注入技術を利用して、半導体基板10の表面10aに向けて窒素及びリンを照射してボディ領域13内にソース領域14を形成する(拡散領域形成工程)。具体的には、イオン注入技術を利用して、半導体基板10の表面10aから第1の深さD1まで窒素を導入した後に、半導体基板10の表面10aから第1の深さD1よりも浅い第2の深さD2までリンを導入する。これにより、半導体基板10の表層部において、深い位置(D2よりも深くD1よりも浅い位置)に窒素を選択的に含む低濃度ソース領域14aが形成され、浅い位置(D2よりも浅い位置)に窒素とリンを含む高濃度ソース領域14bが形成される。炭化珪素の半導体基板10では、リンは高濃度に導入できるものの原子半径が大きいことから注入ダメージが多く、窒素は原子半径が小さいことから注入ダメージが少ないものの高濃度に導入することができない。上記製造方法によると、注入ダメージが多い部分を高濃度ソース領域14b内に限定するとともにソース電極24に対して良好なコンタクトを取ることができる。
次に、図4に示されるように、半導体基板10の表面10aにマスク42をパターニングする。次に、RIE(Reactive Ion Etching)技術を利用して、半導体基板10の表面10aから高濃度ソース領域14bと低濃度ソース領域14aとボディ領域13を貫通してドリフト領域12に達するトレンチTr10を形成する(トレンチ形成工程)。この工程では、CHF3を含む反応ガスが用いられる。
次に、図5に示されるように、CDE(Chemical Dry Etching)技術を利用して、トレンチTr10の側面をエッチングする(エッチング工程)。この工程では、CF4およびO2を含む反応ガスが用いられる。イオン注入時のダメージによって、高濃度ソース領域14bの結晶欠陥密度が低濃度ソース領域14aの結晶欠陥密度よりも大きい。このため、この工程では、高濃度ソース領域14bのエッチング速度が低濃度ソース領域14aのエッチング速度よりも速くなるので、低濃度ソース領域14aに対応するトレンチTr10の側面S1と高濃度ソース領域14bに対応するトレンチTr10の側面S2の間に角部15が形成される。また、半導体基板10の表面10aに平行な面とトレンチTr10の側面S1の角度は、半導体基板10の表面10aに平行な面とトレンチTr10の側面S2の角度よりも小さい。
次に、図6に示されるように、CVD技術を利用して、トレンチTr10の内壁及び半導体基板10の表面10aにゲート絶縁膜32を被膜する(被膜工程)。さらに、CVD技術を利用して、ゲート絶縁膜32で被膜されたトレンチTr10内及び半導体基板10の表面10a上に導電性のポリシリコン層38を形成する(導電層形成工程)。
次に、図7に示されるように、RIE(Reactive Ion Etching)技術を利用して、ポリシリコン層38をエッチバックしてトレンチTr10内にゲート電極34を形成する(エッチバック工程)。この工程では、Clを含む反応ガスが用いられる。
図8に、エッチバック工程において、反応室内のシリコン濃度の経時変化を示す。反応室内のシリコンは、エッチングされたポリシリコン層38に由来する。このため、反応室内のシリコン濃度は、エッチバック工程においてエッチングされるポリシリコン層38の面積、即ち、反応室内に露出するポリシリコン層38の面積に依存する。シリコン濃度は、反応室内のプラズマ光の特定波長の発光強度から計測することができる。具体的には、Si及びSiClの代表的な波長である288nmの発光強度からシリコン濃度を計測することができる。
図8に示されるように、シリコン濃度は、時間T1と時間T2において急激に変化する。時間T1は、半導体基板10の表面10a上に堆積していたポリシリコン層38がエッチングされたタイミングである。時間T1に達するまでは、半導体基板10の表面10a上に堆積していたポリシリコン層38がエッチングされる。このため、反応室内に露出するポリシリコン層38の面積が大きく、反応室内のシリコン濃度が濃い。時間T1の後は、トレンチTr10内に充填されているポリシリコン層38のみがエッチングされる。このため、反応室内に露出するポリシリコン層38の面積が小さく、反応室内のシリコン濃度が薄い。このように、シリコン濃度は、時間T1の前後において急激に変化する。
時間T2は、トレンチTr10内に充填されているポリシリコン層38が角部15に達したタイミングである。トレンチTr10に角部15が形成されていることにより、角度15よりも浅い部分のトレンチTr10の断面積と角部よりも深い部分のトレンチTr10の断面積が不連続に変化する。このため、シリコン濃度は、時間T2において急激に変化する。
エッチバック工程は、時間T2のタイミングを終点としてエッチバックを停止する。具体的には、時間T2のタイミングで反応ガスの供給を停止する。これにより、図7に示されるように、ゲート電極34の上面は、角部15に対応した深さに位置決めされる。このように、シリコン濃度の変化を利用してエッチバックを停止すると、ゲート電極34の上面は低濃度ソース領域14aと高濃度ソース領域14bの境界の深さに位置決めされる。上記製造方法によると、ゲート電極34の上面をトレンチTr10内であって低濃度ソース領域14aよりも浅い位置に位置決めすることができる。
次に、CVD技術を利用して、ゲート電極34の上面をキャップするための層間絶縁膜36を堆積する。その後に、エッチング技術を利用して、層間絶縁膜36の一部及びゲート絶縁膜32の一部を除去し、半導体基板10の表面10aの一部を露出させる。最後に、半導体基板10の裏面10bにドレイン電極22を被膜し、半導体基板10の表面10aにソース電極24を被膜すると、炭化珪素半導体装置1が完成する。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
1:炭化珪素半導体装置
10:半導体基板
11:ドレイン領域
12:ドリフト領域
13:ボディ領域
14:ソース領域
14a:低濃度ソース領域
14b:高濃度ソース領域
15:角部
22:ドレイン電極
24:ソース電極
30:絶縁トレンチゲート
32:ゲート絶縁膜
34:ゲート電極
36:層間絶縁膜

Claims (5)

  1. 第1導電型のドリフト領域と第2導電型のボディ領域が積層するとともに前記ボディ領域が一方の主面に露出する炭化珪素の半導体基板を準備する準備工程と、
    前記半導体基板の前記一方の主面に向けて第1導電型の不純物を照射して前記ボディ領域内に拡散領域を形成する工程であって、前記拡散領域は不純物濃度が相対的に薄い低濃度拡散領域と不純物濃度が相対的に濃い高濃度拡散領域を有しており、前記低濃度拡散領域が前記高濃度拡散領域よりも深い、拡散領域形成工程と、
    異方性エッチング技術を利用して、前記半導体基板の前記一方の主面から前記高濃度拡散領域と前記低濃度拡散領域と前記ボディ領域を貫通して前記ドリフト領域に達するトレンチを形成するトレンチ形成工程と、
    等方性エッチング技術を利用して、前記トレンチの側面をエッチングするエッチング工程であって、前記低濃度拡散領域に対応する前記トレンチの側面と前記高濃度拡散領域に対応する前記トレンチの側面の間に角部が形成される、エッチング工程と、
    前記トレンチの内壁にゲート絶縁膜を被覆する被膜工程と、
    前記ゲート絶縁膜で被膜された前記トレンチ内及び前記半導体基板の前記一方の主面上に導電層を形成する導電層形成工程と、
    前記導電層をエッチバックして前記トレンチ内にゲート電極を形成するエッチバック工程と、を備えており、
    前記エッチバック工程は、
    反応室内のガスのうちの少なくとも1種類の被監視ガスの濃度を監視することと、
    前記被監視ガスの濃度の経時変化が前記角部に応じて変化したときに、前記導電層のエッチバックを停止することと、を有する、炭化珪素半導体装置の製造方法。
  2. 前記拡散領域形成工程は、
    前記半導体基板の前記一方の主面から第1の深さまで窒素を導入する第1導入工程と、
    前記第1導入工程の後に、前記半導体基板の前記一方の主面から前記第1の深さよりも浅い第2の深さまでリンを導入する第2導入工程と、を有する、請求項1に記載の炭化珪素半導体装置の製造方法。
  3. 前記エッチング工程は、CF4およびO2を含む反応ガスを用いたドライエッチングによって実施される、請求項1又は2に記載の炭化珪素半導体装置の製造方法。
  4. 前記導電層が、導電性のポリシリコン層であり、
    前記エッチバック工程は、Cl2を含む反応ガスを用いたドライエッチングによって実施される、請求項1〜3のいずれか一項に記載の炭化珪素半導体装置の製造方法。
  5. 前記被監視ガスが、Siを含むガスである、請求項4に記載の炭化珪素半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109244138A (zh) * 2018-09-19 2019-01-18 电子科技大学 具有良好第三象限性能的SiC MOSFET器件
DE102019105812B4 (de) * 2019-03-07 2022-08-25 Infineon Technologies Ag Grabenstruktur enthaltende halbleitervorrichtung und herstellungsverfahren

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4091242B2 (ja) * 1999-10-18 2008-05-28 セイコーインスツル株式会社 縦形mosトランジスタ及びその製造方法
JP2005026391A (ja) * 2003-07-01 2005-01-27 Sanyo Electric Co Ltd Mos型半導体装置
JP2009038141A (ja) * 2007-07-31 2009-02-19 Panasonic Corp 半導体装置およびその製造方法
JP2014056867A (ja) * 2012-09-11 2014-03-27 Ps4 Luxco S A R L 半導体装置の製造方法
JP2015220408A (ja) * 2014-05-20 2015-12-07 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2016048747A (ja) * 2014-08-28 2016-04-07 株式会社豊田中央研究所 トレンチゲート電極を備えている半導体装置

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