JP6493161B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP6493161B2
JP6493161B2 JP2015217573A JP2015217573A JP6493161B2 JP 6493161 B2 JP6493161 B2 JP 6493161B2 JP 2015217573 A JP2015217573 A JP 2015217573A JP 2015217573 A JP2015217573 A JP 2015217573A JP 6493161 B2 JP6493161 B2 JP 6493161B2
Authority
JP
Japan
Prior art keywords
layer
semiconductor element
bonding
back electrode
solder
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015217573A
Other languages
English (en)
Other versions
JP2017092139A (ja
Inventor
圭児 黒田
圭児 黒田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyota Motor Corp
Original Assignee
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyota Motor Corp filed Critical Toyota Motor Corp
Priority to JP2015217573A priority Critical patent/JP6493161B2/ja
Publication of JP2017092139A publication Critical patent/JP2017092139A/ja
Application granted granted Critical
Publication of JP6493161B2 publication Critical patent/JP6493161B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Die Bonding (AREA)

Description

本発明は、裏面電極にＮｉ層を有する半導体素子が、Ｚｎ−Ａｌ系はんだを介してリードフレームに接合された半導体装置の製造方法に関する。
従来から、裏面電極にＮｉ層を有する半導体素子を、Ｚｎ−Ａｌ系はんだを介してリードフレームに接合した半導体装置の製造方法が提案されている（例えば特許文献１参照）。半導体装置を製造する際には、裏面電極のＮｉ層とリードフレームとの間に、Ｚｎ−Ａｌ系はんだを配置し、リフロー接合により半導体素子とリードフレームとを接合する。なお、裏面電極は、半導体素子の表面から順に、Ａｌ−Ｓｉ層、Ｔｉ層、およびＮｉ層が順次積層された層である。
これにより、半導体素子の裏面電極と、Ｚｎ−Ａｌ系はんだとの間には、Ｎｉ層とＺｎ−Ａｌ系はんだの成分のＡｌとによりＡｌ−Ｎｉ合金層が生成され、半導体素子とリードフレームとの接合性を高めることができる。
特開２００５−１８３６５０号公報
しかしながら、特許文献１に示す製造方法では、接合時に裏面電極のＮｉ層が、Ａｌ−Ｎｉ合金層の生成により消費されるため、接合後の裏面電極のＮｉ層が薄くなる。このＮｉ層が薄過ぎると、裏面電極のＮｉ層が半導体素子側で（具体的にはＮｉ層とＴｉ層の間で）剥離するおそれがある。
さらに、半導体素子とＺｎ−Ａｌ系はんだとの熱膨張差は、Ｚｎ−Ａｌ系はんだとリードフレームとの熱膨張差よりも大きい。このため、接合時に、半導体素子（裏面電極のＮｉ層）とＺｎ−Ａｌ系はんだとの界面において、Ｚｎ−Ｎｉ合金が生成された場合、半導体装置の使用時には、半導体素子とＺｎ−Ａｌ系はんだとの界面でクラックが発生することがあった。
本発明は、このような点を鑑みてなされたものであり、その目的とするところは、半導体素子の裏面電極の剥離を抑え、半導体装置の使用時に、半導体素子とＺｎ−Ａｌ系はんだの界面のクラックの発生を抑えることができる半導体装置の製造方法を提供することにある。
前記課題を鑑みて、本発明に係る半導体装置の製造方法は、裏面電極にＮｉ層を有する半導体素子を、Ｚｎ−Ａｌ系はんだを介してリードフレームに接合した半導体装置の製造方法であって、前記裏面電極と前記リードフレームとの間に、前記Ｚｎ−Ａｌ系はんだを配置し、接合温度が３９１〜４１９℃の範囲であり、かつ、以下の不等式を満たすように、前記半導体素子と前記リードフレームとを接合することを特徴とする。
０．２≦Ｎ−〔０．０００１１８×ｅｘｐ（−１４７１７０／ＲＴ）〕１／２×１０６×（ｔ）１／２≦０．７
ただし、Ｎ：接合前の裏面電極のＮｉ層の厚さ（μｍ）、
Ｒ：気体の状態定数（８．３１Ｊ／ｍｏｌ・Ｋ）、
Ｔ：接合温度（Ｋ）、
ｔ：接合温度保持時間（秒）。
本発明によれば、上述した不等式を満たすように、半導体素子とリードフレームの接合時に半導体素子の裏面電極のＮｉ層が、Ａｌ−Ｎｉ合金の生成により消費されても、裏面電極のＮｉ層の厚さを最適な厚さ（具体的には０．２〜０．７μｍ）に確保することができる。これにより、半導体装置の製造時に、裏面電極（Ｎｉ層）の剥離を回避することができるとともに、半導体装置の使用時に、半導体素子とＺｎ−Ａｌ系はんだの界面のクラックの発生を抑えることができる。
本発明の実施形態に係る半導体装置の模式的断面図である。 （ａ）は、Ｚｎ−Ａｌ系はんだに接合する前の半導体素子の裏面電極近傍の状態を示しており（ｂ）は、Ｚｎ−Ａｌ系はんだに接合した後の半導体素子の裏面電極近傍の状態を示した図である。 接合前の裏面電極のＮｉ層の厚さ０．１μｍ、接合温度４１５℃、接合温度保持時間９０秒の条件で接合したときの接合後のＮｉ層の厚さとＡｌ−Ｎｉ合金層の厚さの関係を示した図である。 （ａ）は、接合前の裏面電極のＮｉ層の厚さ０．４μｍ、接合温度４１５℃、接合温度保持時間９０秒の条件で接合したときの接合後のＮｉ層の厚さとＡｌ−Ｎｉ合金層の厚さの関係を示した図であり、（ｂ）は、接合前の裏面電極のＮｉ層の厚さ０．４μｍ、接合温度４１５℃、接合温度保持時間１８０秒の条件で接合したときの接合後のＮｉ層の厚さとＡｌ−Ｎｉ合金層の厚さの関係を示した図である。 （ａ）は、接合前の裏面電極のＮｉ層の厚さ０．７μｍ、接合温度４００〜４１５℃、接合温度保持時間１５〜４５０秒の条件で接合したときの接合後のＮｉ層の厚さとＡｌ−Ｎｉ合金層の厚さの関係を示した図であり、（ｂ）は、接合前の裏面電極のＮｉ層の厚さ０．７μｍ、接合温度４１５℃、接合温度保持時間９０秒の条件で接合したときの接合後のＮｉ層の厚さとＡｌ−Ｎｉ合金層の厚さの関係を示した図である。 確認試験３の（１）〜（４）に示す、すべての接合試験片のＮｉ層の厚さとＡｌ−Ｎｉ合金層の厚さの関係を示した図である。 接合温度の（保持時間）（１／２）と接合時のＮｉ層の消費量との関係を示した図である。 接合温度の（１／接合温度）とＬｎ（ｋ２）との関係を示した図である。 初晶Ｚｎが晶出した場合と、初晶Ｚｎが晶出していない場合の接合試験片の冷熱試験後のクラック長の結果を示した図である。 実施例１，２および比較例１，２に係る接合試験片の冷熱試験後のクラック長の結果を示した図である。
以下の本発明の実施形態に係る半導体装置の製造方法を以下に説明する。
図１は、本発明の実施形態に係る半導体装置１の模式的断面図であり、図２（ａ）は、Ｚｎ−Ａｌ系はんだに接合する前の半導体素子１０の裏面電極１５近傍の状態を示しており、図２（ｂ）は、Ｚｎ−Ａｌ系はんだに接合した後の半導体素子１０の裏面電極１５近傍の状態を示した図である。
図１に示すように、本実施形態に係る半導体装置１は、銅基板等のリードフレーム１１，１７に、半導体素子１０を搭載した装置であり、これらは、樹脂１９により一体的にモールド成形されている。
半導体素子１０は、その表面側では、Ｎｉメッキされたターミナル１３に、Ｚｎ−Ａｌ系はんだ１４を介して接合されており、その裏面側では、後述する半導体素子１０の裏面電極１５（図２参照）が、Ｚｎ−Ａｌ系はんだ１６を介してリードフレーム１７に接合されている。さらに、半導体素子１０はワイヤ１８に接続されている。さらにターミナル１３は、Ｚｎ−Ａｌ系はんだ１２を介してリードフレーム１１に接合されている。
リードフレーム１１，１７およびターミナル１３は、銅を母材として、その表面にＮｉ層が形成されている。Ｎｉ層は、メッキまたはスパッタリング等により形成される。さらに、Ｎｉ層の表面には、Ｃｕ、Ａｇ、Ａｕ、Ｐｔ、またはＰｄの薄膜が形成されていてもよい。このような薄膜を形成することにより、リードフレームに対する後述するＺｎ−Ａｌ系はんだの濡れ性を高めることができ、接合時には、薄膜を構成する金属は、はんだに拡散し、薄膜は略消滅する。
図２（ａ）に示すように、半導体素子１０の半導体素子本体１０ａの裏面には、裏面電極１５が形成されている。半導体素子本体１０ａは、Ｓｉ素子、またはＳｉＣ、ＧａＮなどのワイドギャップ半導体素子などを挙げることができる。
裏面電極１５は、裏面側から順に第１層１５ｂ〜第４層１５ｅを積層した電極である。第１層１５ｂは、Ａｌ，Ａｌ−Ｓｉ，Ｎｉ−Ｓｉなどからなる層である。第２層１５ｃは、Ｔｉからなる層である。第３層１５ｄは、ＮｉまたはＮｉ−Ｐからなる層であり、本発明でいう「Ｎｉ層」に相当する。第４層１５ｅは、Ｃｕ、Ａｇ、Ａｕ、Ｐｔ、またはＰｄからなる層であり、Ｚｎ−Ａｌ系はんだと接合する際には、Ｚｎ−Ａｌ系はんだに拡散し、消滅する。
半導体装置１を製造する際には、半導体素子１０の裏面電極１５とリードフレーム１７との間に、Ｚｎ−Ａｌ系はんだ１６を配置し、Ｚｎ−Ａｌ系はんだ１６を加熱して溶融し、Ｚｎ−Ａｌ系はんだ１６を介して、半導体素子１０とリードフレーム１７とを接合する。
この際、接合温度を３９１〜４１９℃の範囲にして、半導体素子１０とリードフレーム１７とを接合する。これにより、図２（ｂ）に示すように、第４層１５ｅが消滅するとともに、第３層１５ｄ（Ｎｉ層）のＮｉとＺｎ−Ａｌ系はんだ１６のＡｌにより、半導体素子１０の第３層１５ｄとＺｎ−Ａｌ系はんだ１６との間に、Ａｌ３Ｎｉ２からなるＡｌ−Ｎｉ合金層１５ｆが形成される。ここで、接合温度が３９１℃未満である場合には、はんだが溶融しないため、Ａｌ−Ｎｉ合金層１５ｆが形成されず、接合温度が４１９℃を超えた場合には、ＺｎとＮｉの共存下で液相となるため、Ｚｎ中へのＮｉの拡散速度が大きくなり、Ｚｎ−Ｎｉ合金が形成されやすい。
この接合温度の条件を前提に、以下の不等式を満たすように半導体素子１０とリードフレーム１７とを接合する。
０．２≦Ｎ−〔０．０００１１８×ｅｘｐ（−１４７１７０／ＲＴ）〕１／２×１０６×（ｔ）１／２≦０．７
ただし、Ｎ：接合前の裏面電極の第３層（Ｎｉ層）の厚さ（μｍ）、
Ｒ：気体の状態定数（８．３１Ｊ／ｍｏｌ・Ｋ）、
Ｔ：接合温度（Ｋ）、
ｔ：接合温度保持時間。
この式の上限値（０．７）および下限値（０．２）は、接合後の半導体素子１０の裏面電極１５の第３層（Ｎｉ層）１５ｄの厚さ（μｍ）を意味し、数式：〔０．０００１１８×ｅｘｐ（−１４７１７０／ＲＴ）〕１／２×１０６×（ｔ）１／２は、接合時におけるＮｉ層の消費量（厚さ（μｍ））を意味する。したがって、数式：Ｎ−〔０．０００１１８×ｅｘｐ（−１４７１７０／ＲＴ）〕１／２×１０６×（ｔ）１／２は、接合後に残存する、裏面電極１５のＮｉ層の厚さのことである。
上述した不等式を満たすように、半導体素子１０とリードフレーム１７の接合時に半導体素子１０の裏面電極１５の第３層（Ｎｉ層）１５ｄが、Ａｌ−Ｎｉ合金の生成により消費されても、裏面電極１５の第３層（Ｎｉ層）１５ｄの厚さを最適な厚さ（具体的には０．２〜０．７μｍ）に確保することができる。
これにより、半導体装置１の製造時に、裏面電極１５の第３層（Ｎｉ層）１５ｄの剥離を回避することができるとともに、半導体装置１の使用時に、半導体素子１０とＺｎ−Ａｌ系はんだ１６の界面のクラックの発生を抑えることができる。また、接合前のＺｎ−Ａｌ系はんだのＡｌの含有率は、４〜６質量％の範囲にあることが好ましく、接合後のＺｎ−Ａｌ系はんだのＡｌの含有率は、３〜５質量％の範囲にあることが好ましい。接合前のＡｌの含有率が４質量％未満になると、Ｚｎ−Ａｌ系はんだの融点が増加し、接合前のＡｌの含有率が６質量％を超えると、Ｚｎ−Ａｌ系はんだの表面のＡｌが酸化する割合が増加して、Ｚｎ−Ａｌ系はんだのボイド発生率が増加することがある。
〔確認試験１：裏面電極のＮｉ層の最適厚さ〕
半導体素子本体の裏面に、第１層に相当するＡｌ−Ｓｉ層、第２層に相当するＴｉ層、第３層に相当するＮｉ層（厚さ０．１μｍ、０．４μｍ、０．７μｍ、１．０μｍ、１．５μｍ、２．０μｍ、または３．０μｍ）、第４層に相当するＡｕ層（０．１μｍ）の順に、積層し、裏面電極を形成した。その後、目視で、裏面電極の状態を確認した。
この結果、Ｎｉ層が１．０μｍ以上となる裏面電極は、半導体素子本体から剥離していることがわかった。これは、Ｎｉ層を厚くすることにより、裏面電極が半導体素子本体から剥離する方向に応力が作用しているからであると考えられる。この結果、半導体素子の裏面電極のＮｉ層の最適厚さは、０．７μｍ以下である。
〔確認試験２：裏面電極のＮｉ層の上限の厚さ（Ｚｎ−Ｎｉ合金生成の観点から）〕
確認試験１と同様の構成の裏面電極のＮｉ層の厚さが、０．１μｍ、０．４μｍ、０．７μｍ、１．０μｍ、１．５μｍ、２．０μｍ、３．０μｍの半導体素子を準備した。これらの半導体素子の裏面電極のＮｉ層とリードフレームとの間に、Ｚｎ−Ａｌ系はんだを配置した。次に、不活性ガス雰囲気下（水素ガス１０体積％、窒素ガス９０体積％）、接合温度４００℃、接合時間９０秒で、Ｚｎ−Ａｌ系はんだを介して、半導体素子とリードフレームとを接合し、接合試験片を作製した。得られた接合試験片のＮｉ層とＺｎ−Ａｌ系はんだとの界面にＺｎ−Ｎｉ合金の生成の有無を確認した。この結果を表１に示す。
Figure 0006493161
以上のことから、半導体素子の裏面電極のＮｉ層の厚さが、０．７μｍ以下であれば、Ｚｎ−Ｎｉ合金の生成が抑えられる。Ｎｉ層のＮｉの熱伝導率は、半導体素子のＳｉおよびＺｎ−Ａｌ系はんだのＺｎ−Ａｌ合金の熱伝導率よりも小さいため、Ｎｉ層の厚さが増加するにつれて、接合界面の熱伝導性が低下する。このため、Ｎｉ層の厚さが１．０μｍ以上のものは、局部的に温度が高くなり（Ｚｎ−Ｎｉ合金の生成開始温度（４１９℃）以上となり）、Ｚｎ−Ｎｉ合金が生成されたと考えられる。したがって、Ｚｎ−Ｎｉ合金が生成された接合試験片は、クラックが発生しやすいと考えられる。
〔確認試験３：接合条件の最適範囲〕
（１）Ｎｉ層厚さ０．１μｍの場合
確認試験１に示す裏面電極のＮｉ層が、０．１μｍの半導体素子のＮｏ．１〜９の半導体素子を９個準備した。そして、裏面電極とリードフレームとの間に、Ｚｎ−Ａｌ系はんだを配置し、不活性ガス雰囲気下（水素ガス１０体積％、窒素ガス９０体積％）、接合温度４１５℃、接合温度保持時間９０秒のリフロー接合条件で、半導体素子とリードフレームとをリフロー接合し、Ｎｏ．１〜９の接合試験片を作製した。得られた半導体素子の裏面電極のＮｉ層の厚さ（残存する厚さ）と、Ｎｉ層とＺｎ−Ａｌ系はんだとの界面に形成されたＡｌ−Ｎｉ合金層の厚さを測定した。この結果を表２および図３に示す。表２の結果から明らかなように、すべての接合試験片で、裏面電極がＺｎ−Ａｌ系はんだから剥離していた。なお、同じ条件で接合しても、Ａｌ−Ｎｉ合金層（金属間化合物層）は、３次元に成長するため、Ｎｉ層の厚さと、Ａｌ−Ｎｉ合金層の厚さとの関係には、バラツキが生じている。
Figure 0006493161
（２）Ｎｉ層厚さ０．４μｍの場合
（２−１）接合温度４１５℃、接合温度保持時間９０秒の場合
確認試験１に示す裏面電極のＮｉ層が、０．４μｍの半導体素子のＮｏ．１０〜４４の半導体素子を３５個準備した。そして、裏面電極とリードフレームとの間に、Ｚｎ−Ａｌ系はんだを配置し、不活性ガス雰囲気下（水素ガス１０体積％、窒素ガス９０体積％）、接合温度４１５℃、接合温度保持時間９０秒のリフロー接合条件で、半導体素子とリードフレームとをリフロー接合し、Ｎｏ．１０〜４４の接合試験片を作製した。得られた半導体素子の裏面電極のＮｉ層の厚さと、Ｎｉ層とＺｎ−Ａｌ系はんだとの界面に形成されたＡｌ−Ｎｉ合金層の厚さを測定した。この結果を表３および図４（ａ）に示す。表３の結果から明らかなように、すべての接合試験片で、裏面電極の剥離は無かった。
Figure 0006493161
（２−２）接合温度４１５℃、接合温度保持時間１８０秒の場合
確認試験１に示す裏面電極のＮｉ層が、０．４μｍの半導体素子のＮｏ．４５〜６５の半導体素子を２１個準備した。そして、裏面電極とリードフレームとの間に、Ｚｎ−Ａｌ系はんだを配置し、不活性ガス雰囲気下（水素ガス１０体積％、窒素ガス９０体積％）、接合温度４１５℃、接合温度保持時間１８０秒のリフロー接合条件で、半導体素子とリードフレームとをリフロー接合し、Ｎｏ．４５〜６５の接合試験片を作製した。得られた半導体素子の裏面電極のＮｉ層の厚さと、Ｎｉ層とＺｎ−Ａｌ系はんだとの界面に形成されたＡｌ−Ｎｉ合金層の厚さを測定した。この結果を表４および図４（ｂ）に示す。表４の結果から明らかなように、すべての接合試験片で、裏面電極がＺｎ−Ａｌ系はんだから剥離していた。
Figure 0006493161
（３）Ｎｉ層厚さ０．７μｍの場合
（３−１）接合温度４００〜４１５℃、接合温度保持時間１５〜４５０秒の場合
確認試験１に示す裏面電極のＮｉ層が、０．７μｍの半導体素子のＮｏ．６６〜８０の半導体素子を１５個準備した。そして、裏面電極とリードフレームとの間に、Ｚｎ−Ａｌ系はんだを配置し、不活性ガス雰囲気下（水素ガス１０体積％、窒素ガス９０体積％）、接合温度４００〜４１５℃、接合温度保持時間１５〜４５０秒の表５に示すリフロー接合条件で、半導体素子とリードフレームとをリフロー接合し、Ｎｏ．６６〜８０の接合試験片を作製した。得られた半導体素子の裏面電極のＮｉ層の厚さと、Ｎｉ層とＺｎ−Ａｌ系はんだとの界面に形成されたＡｌ−Ｎｉ合金層の厚さを測定した。この結果を表５および図５（ａ）に示す。表５の結果から明らかなように、すべての接合試験片で、裏面電極の剥離は無かった。
Figure 0006493161
（３−２）接合温度４１５℃、接合温度保持時間９０秒の場合
確認試験１に示す裏面電極のＮｉ層が、０．７μｍの半導体素子のＮｏ．８１〜１１１の半導体素子を３１個準備した。そして、裏面電極とリードフレームとの間に、Ｚｎ−Ａｌ系はんだを配置し、不活性ガス雰囲気下（水素ガス１０体積％、窒素ガス９０体積％）、接合温度４１５℃、接合温度保持時間９０秒のリフロー条件で、半導体素子とリードフレームとをリフロー接合し、Ｎｏ．８１〜１１１の接合試験片を作製した。得られた半導体素子の裏面電極のＮｉ層の厚さと、Ｎｉ層とＺｎ−Ａｌ系はんだとの界面に形成されたＡｌ−Ｎｉ合金層の厚さを測定した。この結果を表６および図５（ｂ）に示す。表６の結果から明らかなように、すべての接合試験片で、裏面電極の剥離は無かった。
Figure 0006493161
（４）超音波接合の場合（Ａｌ−Ｎｉ合金層なしの場合）
確認試験１に示す裏面電極のＮｉ層が、０．５μｍ，０．７μｍの半導体素子のＮｏ．１１２，１１３の半導体素子を２個準備した。そして、裏面電極とリードフレームとの間に、Ｚｎ−Ａｌ系はんだを配置し、室温で１０秒間超音波振動を印加して、半導体素子とリードフレームとを接合した。これにより、Ａｌ−Ｎｉ合金層（層厚み０μｍ）が形成されていないＮｏ．１１２，１１３の接合試験片を作製した。
得られた接合試験片を３５０℃に加熱して、接合試験片に熱応力を付与した。この結果、表７に示すように、Ａｌ−Ｎｉ合金層（層厚み０μｍ）が形成されていない接合試験片では、半導体素子の裏面電極のＮｉ層とＺｎ−Ａｌ系はんだとの界面で剥離が確認された。
なお、Ｎｏ．１０〜４４、Ｎｏ．６６〜１１１の接合試験片のうち、接合後に、０．１〜１．７μｍの範囲の厚さのＡｌ−Ｎｉ合金層が形成された接合試験片に対して、３５０℃に加熱して、接合試験片に熱応力を付与した。しかしながら、半導体素子の裏面電極の剥離は無かった。したがって、接合後は、少なくとも、０．１μｍのＡｌ−Ｎｉ（Ａｌ３Ｎｉ２）合金層が存在することが好ましい。
Figure 0006493161
図６は、確認試験３の（１）〜（４）に示す、すべての接合試験片のＮｉ層の厚さとＡｌ−Ｎｉ合金層の厚さの関係を示した図である。なお、図６に示す○印は、剥離無し、×印は隔離有りを示している。図６に示すように、接合後の裏面電極のＮｉ層の厚さが０．２〜０．７μｍの範囲で、裏面電極のＮｉ層の剥離が少ない傾向にあり、接合後の裏面電極のＮｉ層の厚さが０．２μｍ未満である場合には、裏面電極のＮｉ層の剥離が多いと言える。
そこで、これらの試験結果には、バラツキがあるため、統計解析手法である応答曲面法で、接合温度の保持時間とＮｉ層の消費量との関係を統計解析した。この結果を図７に示す。図７は、接合温度の（保持時間）（１／２）と接合時のＮｉ層の消費量との関係を示した図である。なお、Ｎｉ層の消費量は、接合前のＮｉ層の厚さから接合後のＮｉ層の厚さを差し引いた値である。次に、図７に示す、接合温度４００℃、４０７℃、４１５℃の３つの温度におけるグラフの傾きから、Ｎｉ層の消費速度を算出した。この結果を、表８に示す。
Figure 0006493161
ここで、一般に、Ｎｉ層の消費量は、以下に示す、温度と時間の関数を用いたアレニウスの式で表すことができる。
ｋ２＝Ａ・ｅｘｐ（−Ｅ／ＲＴ）
ただし、ｋ：Ｎｉ層消費速度、Ａ：定数、Ｅ：活性エネルギー（Ｊ／ｍｏｌ）、Ｒ：気体の状態定数８．３１（Ｊ／ｍｏｌ・Ｋ）、Ｔ：接合温度（Ｋ）
この式の両辺で対数を取ると、
Ｌｎ（ｋ２）＝ｌｎＡ−Ｅ／ＲＴ
となる。
ここで、ＡおよびＥを求めるため、表８に示す値から、図８に示すアレニウスプロットを実施した。なお、図８のＹ軸は、μｍをｍに変化してプロットしたものである。図８の結果から、Ｅ＝１４７１７０Ｊ／ｍｏｌ、Ａ＝０．０００１１８を得た。これにより、接合時のＮｉ層の消費量は、〔０．０００１１８×ｅｘｐ（−１４７１７０／ＲＴ）〕１／２×１０６×（ｔ）１／２で表すことができる。ただし、Ｒ：気体の状態定数（８．３１Ｊ／ｍｏｌ・Ｋ）、Ｔ：接合温度（Ｋ）、ｔ：接合温度保持時間（秒）である。
そして、図６より、接合後の裏面電極のＮｉ層の厚さは、０．２〜０．７μｍの範囲であればよいことから、
０．２≦Ｎ−〔０．０００１１８×ｅｘｐ（−１４７１７０／ＲＴ）〕１／２×１０６×（ｔ）１／２≦０．７（ただし、Ｎ：接合前の裏面電極のＮｉ層の厚さ（μｍ））
ただし、Ｎ：接合前の裏面電極のＮｉ層の厚さ（μｍ）、
Ｒ：気体の状態定数（８．３１Ｊ／ｍｏｌ・Ｋ）、
Ｔ：接合温度（Ｋ）、
ｔ：接合温度保持時間（秒）
の不等式の条件を満たせば、半導体素子の裏面電極の剥離を抑え、接合試験片の使用時に、半導体素子とＺｎ−Ａｌ系はんだの界面のクラックの発生を抑えることができる、と考えられる。
〔確認試験４：接合後のＺｎ−Ａｌ系はんだのＡｌ量について〕
さらに、上述したＮｏ．１〜１１１の半導体素子とリードフレームとを接合したＺｎ−Ａｌ系はんだのＡｌの含有率を測定し、接合部分の断面をＳＥＭにより観察した。接合後のＺｎ-Ａｌ系はんだのＡｌの含有率が３質量％未満のものは、初晶Ｚｎの量が、それ以外のものに比べて多くなっていた。一方で、Ａｌの含有率が５質量％以上の場合には、初晶Ｚｎが晶出していない、または、初晶Ｚｎがほとんど晶出していない。
そこで、初晶Ｚｎが晶出した場合（すなわち、３質量％≦Ａｌ含有率≦５質量％）と、初晶Ｚｎが晶出していない場合（Ａｌ含有率＞５質量％）の接合試験片を作製し、−４０℃〜２５０℃の温度サイクルを１サイクルとして、１００サイクルで冷熱試験を行った。
その結果、図９に示すように、初晶Ｚｎが存在する方が、クラック長が小さく（クラック進展速度が小さく）、信頼性が高いことがわかった。なお、クラックは、半導体素子の裏面電極から３０μｍ以内の位置で進展し易い。このため、接合後のＺｎ−Ａｌ系はんだが３質量％≦Ａｌ含有率≦５質量％で、半導体素子の裏面電極から少なくとも３０μｍ以内の位置で初晶Ｚｎを晶出させることが好ましい。
以下に、本発明の実施例を説明する。
（実施例１）
確認試験１に示す半導体素子を準備し、接合試験片を作製した。具体的には、Ｚｎ−Ａｌ系はんだによる接合後、Ｚｎ−Ａｌ系はんだがＺｎ−ｘＡｌ（３≦ｘ≦５）となり、０．２≦Ｎ−〔０．０００１１８×ｅｘｐ（−１４７１７０／ＲＴ）〕１／２×１０６×（ｔ）１／２≦０．７の不等式の条件を満たすように作製した。すなわち、Ｎ＝０．７μｍ、Ｔ＝４００℃、ｔ＝３０秒の接合条件で、半導体素子とリードフレームを接合した。なお、数式の値は、０．５８５であり、０．２〜０．７の範囲内である。
（実施例２）
実施例１と同じようにして、接合試験片を作製した。実施例１と相違する点は、Ｚｎ−Ａｌ系はんだによる接合後、Ｚｎ−Ａｌ系はんだがＺｎ−ｘＡｌ（ｘ＞５）となり、上述した不等式の条件を満たすように、半導体素子とリードフレームを接合した点である。すなわち、Ｎ＝０．７μｍ、Ｔ＝４００℃、ｔ＝３０秒の接合条件で、半導体素子とリードフレームを接合した。なお、数式の値は、０．５８５であり、０．２〜０．７の範囲内である。
（比較例１）
実施例１と同じようにして、接合試験片を作製した。実施例１と相違する点は、上述した不等式の条件を満さないように、半導体素子とリードフレームを接合した点である。すなわち、Ｎ＝０．７μｍ、Ｔ＝４１５℃、ｔ＝４５０秒の接合条件で、半導体素子とリードフレームを接合した。なお、数式の値は、０．１０５であり、０．２〜０．７の範囲を外れている。なお、比較例１では、Ｚｎ−Ａｌ系はんだによる接合後、Ｚｎ−Ａｌ系はんだがＺｎ−ｘＡｌ（３≦ｘ≦５）である点は同じである。
（比較例２）
実施例１と同じようにして、接合試験片を作製した。実施例１と相違する点は、Ｚｎ−Ａｌ系はんだによる接合後、Ｚｎ−Ａｌ系はんだがＺｎ−ｘＡｌ（ｘ＞５）となり、上述した不等式の条件を満さないように、半導体素子とリードフレームを接合した点である。すなわち、Ｎ＝０．７μｍ、Ｔ＝４１５℃、ｔ＝４５０秒の接合条件で、半導体素子とリードフレームを接合した。なお、上述した数式の値は、０．１０５であり、０．２〜０．７の範囲を外れている。
（評価試験と結果）
実施例１、２および比較例１、２の接合試験片に対して、−４０℃〜２５０℃の温度サイクルを１サイクルとして、１００サイクルで冷熱試験を行った。この結果、図１０に示すように、実施例１の如く、Ｚｎ−Ａｌ系はんだがＺｎ−ｘＡｌ（３≦ｘ≦５）となり、上述した不等式の条件を満たす接合試験片が、最も耐久性が高いことがわかった。
以上、本発明の実施の形態を詳述してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲における設計変更があっても、それらは本発明に含まれるものである。
１：半導体装置、１０：半導体素子、１５：裏面電極、１５ｄ：第３層（Ｎｉ層）、１６：Ｚｎ−Ａｌ系はんだ、１７：リードフレーム。

Claims (1)

  1. 裏面電極にＮｉ層を有する半導体素子を、Ｚｎ−Ａｌ系はんだを介してリードフレームに接合した半導体装置の製造方法であって、
    前記裏面電極と前記リードフレームとの間に、前記Ｚｎ−Ａｌ系はんだを配置し、接合温度が３９１〜４１９℃の範囲であり、かつ、以下の不等式を満たすように、前記半導体素子と前記リードフレームとを接合することを特徴とする半導体装置の製造方法。
    ０．２≦Ｎ−〔０．０００１１８×ｅｘｐ（−１４７１７０／ＲＴ）〕１／２×１０６×（ｔ）１／２≦０．７
    ただし、Ｎ：接合前の裏面電極のＮｉ層の厚さ（μｍ）、
    Ｒ：気体の状態定数（８．３１Ｊ／ｍｏｌ・Ｋ）、
    Ｔ：接合温度（Ｋ）、
    ｔ：接合温度保持時間（秒）。
JP2015217573A 2015-11-05 2015-11-05 半導体装置の製造方法 Active JP6493161B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2015217573A JP6493161B2 (ja) 2015-11-05 2015-11-05 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015217573A JP6493161B2 (ja) 2015-11-05 2015-11-05 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2017092139A JP2017092139A (ja) 2017-05-25
JP6493161B2 true JP6493161B2 (ja) 2019-04-03

Family

ID=58771101

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015217573A Active JP6493161B2 (ja) 2015-11-05 2015-11-05 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP6493161B2 (ja)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5160201B2 (ja) * 2007-11-20 2013-03-13 株式会社豊田中央研究所 はんだ材料及びその製造方法、接合体及びその製造方法、並びにパワー半導体モジュール及びその製造方法
JP2009129983A (ja) * 2007-11-20 2009-06-11 Toyota Central R&D Labs Inc 接合体及びその製造方法、並びにパワー半導体モジュール及びその製造方法
JP5655714B2 (ja) * 2011-06-09 2015-01-21 住友金属鉱山株式会社 Ｂｉ系はんだを用いた半導体装置
JP5675525B2 (ja) * 2011-07-28 2015-02-25 日産自動車株式会社 半導体装置の製造方法及び半導体装置

Also Published As

Publication number Publication date
JP2017092139A (ja) 2017-05-25

Similar Documents

Publication Publication Date Title
TWI523724B (zh) A bonding material, a method for producing the same, and a method of manufacturing the bonding structure
JP5160201B2 (ja) はんだ材料及びその製造方法、接合体及びその製造方法、並びにパワー半導体モジュール及びその製造方法
JP2010179336A (ja) 接合体、半導体モジュール、及び接合体の製造方法
WO2017217145A1 (ja) はんだ接合部
JP5677346B2 (ja) 半導体素子、半導体装置、半導体装置の製造方法及び接続材料
US9656351B2 (en) Solder material and connected structure
JP4959539B2 (ja) 積層はんだ材およびそれを用いたはんだ付方法ならびにはんだ接合部
JP2009129983A (ja) 接合体及びその製造方法、並びにパワー半導体モジュール及びその製造方法
JP2011243752A (ja) 半導体装置の製造方法、半導体内部接続部材および半導体内部接続部材群
JP6127941B2 (ja) はんだ接合材料及びその製造方法
JP5723225B2 (ja) 接合構造体
JP6493161B2 (ja) 半導体装置の製造方法
JP5310309B2 (ja) はんだコートリッド
JP6477517B2 (ja) 半導体装置の製造方法
JP5844033B2 (ja) 亜鉛合金及び金属化プラスチックフィルムコンデンサ端面電極材料
JP6887183B1 (ja) はんだ合金および成形はんだ
JP2015056641A (ja) 半導体装置及びその製造方法
JP2015080812A (ja) 接合方法
WO2010125800A1 (ja) 接合構造体と接合構造体の接合方法
JP2014024109A (ja) Ｂｉ−Ｓｂ系Ｐｂフリーはんだ合金
JP5821991B2 (ja) 半導体モジュール及び接合材料
JP6887184B1 (ja) 積層体および積層体の製造方法
JP2017147285A (ja) ＰｂフリーＺｎ−Ａｌ系合金はんだと金属母材とのクラッド材によって接合された接合体
JP2018067680A (ja) 半導体装置
JP5965529B1 (ja) シールリングおよびシールリング素材

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180417

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190125

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190205

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190218

R151 Written notification of patent or utility model registration

Ref document number: 6493161

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151