JP2007133968A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】 複数の操作段階の何れを実行中かを示す操作状態情報を、操作段階の進行に合わせて出力することにより、ＥＷ操作中の異常検出を精度良く行うことや、エラー処理の試験を的確に実行することができる不揮発性半導体記憶装置を提供する。
【解決手段】 記憶情報の書き込み操作或いは消去操作を、内部制御回路により複数の操作段階に分割して所定のアルゴリズムに従って実行する不揮発性半導体記憶装置であって、内部制御回路が、複数の操作段階の何れを実行中かを示す操作状態情報を、操作段階の進行に合わせて出力可能である。
【選択図】 図１

Description

本発明は、記憶情報の書き込み操作或いは消去操作を、内部制御回路により複数の操作段階に分割して所定のアルゴリズムに従って実行する不揮発性半導体記憶装置に関する。

不揮発性半導体記憶素子には、記憶情報の書き込み或いは消去を行う際に複雑な操作を要するものがある。このような不揮発性半導体記憶素子を用いた記憶装置には、書き込み或いは消去に必要な操作を記憶装置内に用意した制御回路で行わせることで、記憶装置への書き込み或いは消去操作を簡便化したものがある。

上記不揮発性半導体記憶装置の代表的なものとしてフラッシュメモリがある。以下、フラッシュメモリの動作について説明する。フラッシュメモリは、フローティングゲート構造の不揮発性半導体記憶素子を用いており、フローティングゲートへの電子の注入／放出によってフローティングゲート電圧を変えることで記憶情報の書き込み操作／消去操作を行っている。フローティングゲートに対し電子の注入／放出を行うためには、記憶素子へ印加する電圧の切り替えや、記憶素子からの読み出しデータの検証等の複雑な操作（以下ＥＷ操作と称する）を要する。

ＥＷ操作は、複数の処理ステージで構成されており、一例として、消去操作における処理ステージについて説明する。尚、ここでのフラッシュメモリは、フローティングゲートへの電子の注入によりフローティングゲート電圧を下げることで書き込みを行い、フローティングゲートからの電子の放出によりフローティングゲート電圧を上げることで消去を行う。フローティングゲートへの電子の注入による書き込み操作または電子の放出による消去操作を行う場合には、夫々の操作に応じた記憶素子への電圧設定を行う必要がある。尚、書き込み操作と消去操作では記憶素子に印加すべき電圧が異なるため、印加する電圧を変更する回路が用意されている。

図３にフラッシュメモリの消去操作のフローチャートを示す。ステージＢではプリコンディション処理、ステージＤではイレース処理、ステージＦではポストコンディション処理を行い、ステージＡ、Ｃ、Ｅでは夫々電子の注入／放出処理に必要な電圧設定を行っている。

フローティングゲートへの電子の注入による書き込み操作は記憶素子単位で行えるのに対し、フローティングゲートからの電子の放出による消去操作はブロック単位（１ブロックは数千ワードの記憶素子で構成される）でしか行えない。このため、消去操作においてイレース処理を行う前には、対象ブロック内の全記憶素子のフローティングゲート電圧を均等にしておく必要があり、対象ブロック内の未書き込み記憶素子に対して電子の注入を行うプリコンディション処理を行う。

また、イレース処理はブロック単位で行われるが、個々の記憶素子の特性バラツキによりフローティングゲートからの電子の放出の程度に差があるため、各記憶素子のイレース処理後のフローティングゲート電圧にはバラツキが生じる。そのため、イレース処理後はフローティングゲート電圧の均等化を行うため、電子の放出が多くてフローティングゲート電圧が上がり過ぎた記憶素子に対して電子の注入を行うポストコンディション処理を行う。

更に、プリコンディション処理、イレース処理、ポストコンディション処理の各処理では、フローティングゲートへの電子の注入／放出処理の後で、フローティングゲート電圧を調べるベリファイ処理が行われ、電子の注入／放出が不足している場合は、電子の注入／放出処理を繰り返す。

フラッシュメモリでは、複数の処理ステージで構成される複雑な書き込み操作や消去操作を簡便に行えるように、フラッシュメモリ内に制御回路を内蔵し、書き込みコマンド或いは消去コマンドを入力することで、内蔵された制御回路がＥＷ操作を行うようになっている。但し、複数のＥＷ操作を同時に行うことは出来ないため、ＥＷ操作中に書き込みコマンドや消去コマンドの入力は行えず、ＥＷ操作の完了を待ってからコマンドの入力を行う必要がある。書き込みコマンド或いは消去コマンドを入力してからＥＷ操作が完了するまでには数μ秒から数百ｍ秒の期間が必要となるため、ＥＷ操作完了を知らせるために、専用端子（ＲＥＡＤＹ／ＢＵＳＹ＃端子）を設けたり、書き込みコマンド或いは消去コマンドを入力後にフラッシュメモリから読み出しを行った場合に、ステータス情報を出力する機能等を備えたりしている。

図８を用いて、ＲＥＡＤＹ／ＢＵＳＹ＃端子及びステータス情報の出力動作について説明する。書き込みコマンド或いは消去コマンドが入力されると、ＳＴＡＲＴパルスが発生し、ラッチ１０がセットされ、ＥＮＡＢＬＥ信号が“Ｈ”レベル（電源電圧レベル）になる。ＥＮＡＢＬＥ信号が“Ｈ”レベルになると制御回路１７が起動しＥＷ操作を行う。ＥＷ操作が終了すると、制御回路１７はＣＯＭＰＬＥＡＴＥパルスを発生する。ＣＯＭＰＬＥＡＴＥパルスによりラッチ１０はリセットされ、ＥＮＡＢＬＥ信号が“Ｌ”レベル（接地電圧レベル）となり、制御回路１７は停止する。出力回路１３は、ＥＮＡＢＬＥ信号に応じてＲＥＡＤＹ／ＢＵＳＹ＃信号を出力する。出力回路１３は、ＥＮＡＢＬＥ信号が“Ｈ”の時に出力を“Ｌ”レベルとし、ＥＮＡＢＬＥ信号が“Ｌ”レベルの時に出力をハイインピーダンスとする。尚、一般的には、ＲＥＡＤＹ／ＢＵＳＹ＃端子は抵抗を介して電源にプルアップされているため、出力回路１３が出力を“Ｌ”レベルとした場合はＲＥＡＤＹ／ＢＵＳＹ＃端子の出力は“Ｌ”レベルとなり、出力回路１３が出力をハイインピーダンスとした場合はＲＥＡＤＹ／ＢＵＳＹ＃端子の出力は“Ｈ”レベルとなる。

出力ＭＵＸ１８は、ＲＤ＿ＤＡＴＡが“Ｈ”レベルの時にはメモリセルからの読み出しデータを選択し、出力回路１４を介して出力端子ＤＱ０〜７から出力する。また、ＲＤ＿ＳＴＡＴが“Ｈ”レベルの時にはＥＮＡＢＬＥ信号を選択し、出力回路１４を介して出力端子ＤＱ７から出力する。この時、ＥＮＡＢＬＥ信号が“Ｈ”レベルの場合はＤＱ７＝“０”となって、出力端子ＤＱ０〜７からはステータス信号として“００ｈ”が出力され、ＥＮＡＢＬＥ信号が“Ｌ”レベルの場合はＤＱ７＝“１”となって、出力端子ＤＱ０〜７からはステータス信号として“８０ｈ”が出力される。メモリ読み出しを行う時は、ＲＤ＿ＤＡＴＡ＝“Ｈ”となっているが、書き込みコマンド或いは消去コマンドを入力すると、ＳＴＡＲＴパルスの発生と同時に、ＲＤ＿ＳＴＡＴ＝“Ｈ”となってステータス信号を出力する。

図９に消去コマンド入力後のＲＥＡＤＹ／ＢＵＳＹ＃端子とＤＱ０〜７端子の出力波形を示す。ＥＷ操作期間中は、ＲＥＡＤＹ／ＢＵＳＹ＃端子は“Ｌ”レベルとなり、ＤＱ０〜７端子からは“００Ｈ”が出力される。ＥＷ操作が完了すると、ＲＥＡＤＹ／ＢＵＳＹ＃端子は“Ｈ”レベルとなり、ＤＱ０〜７端子からは“８０Ｈ”が出力される。

ところで、異なる記憶装置の場合はもちろん、同一の記憶装置内であっても操作対象の記憶素子が異なる場合には、夫々必要なＥＷ操作時間に差が生じる。これは個々の記憶素子の特性にバラツキがあり、電子の注入／放出の程度が異なることが主な原因となっている。さらに、記憶素子に異常があって、電子の注入／放出の程度が上記バラツキの範囲を越えて低下した場合や、記憶素子へ印加する電圧制御回路に異常があって、電子の注入／放出に必要な電圧が記憶素子に印加されない場合には、ＥＷ操作時が、より大きく増加することになる。

そこで、従来は、ＥＷ操作時間を測定し、予め想定したＥＷ操作時間を超えた場合は、記憶素子の異常や電圧制御回路の異常が発生しているものとする異常検出手法が用いられている。もちろん想定するＥＷ操作時間は、正常な記憶素子によるＥＷ操作時間のバラツキを考慮して決められたものである。

特開２００３−１６７８８号公報

しかしながら、ＥＷ操作で行われる各処理ステージでの処理時間は異なっており、処理時間の短いステージについて何らかの異常で処理時間が増加しても、ＥＷ操作全体の処理時間への影響が小さいため異常検出が行えない場合があるといった問題があった。

例えば、図３のイレース操作フローチャートにおいて、ＥＷ操作時間に対する各ステージの処理時間の割合が、ステージＡ、Ｃ、Ｅが夫々２％で、ステージＢが３０％、ステージＤが５０％、ステージＦが１４％であるとする。そうすると、ステージＤの処理時間が３倍となった場合にＥＷ操作時間が１００％増加するのに対し、ステージＡの処理時間が３倍となった場合でのＥＷ操作時間は４％増加にしかならない。ここで、仮に、回路異常検出のためＥＷ操作時間の判定基準を、ＥＷ操作時間が１００％以上増加した場合に設定したと想定すると、ステージＤは３倍以上で異常と判断されるが、ステージＡだと５１倍以上にならないと異常との判断が行われないことになる。

また、別の課題として、ＥＷ操作中のエラー処理が正しく行われるかを試験する場合に、全ての処理ステージについてエラー処理を試験することや、試験できていることを確認するのが困難であるという問題がある。エラー処理の試験を行うために、ＥＷ操作中にエラー要因を発生させて処理結果のチェックを行うが、全ての処理ステージについてエラー処理を試験するためには、各処理ステージを行っている最中にエラー要因を発生させる必要がある。しかし、従来技術では、ＲＥＡＤＹ／ＢＵＳＹ＃端子からの出力によりＥＷ操作中であることは判別できるが、現在行っている処理ステージが何れであるかまでは判別できないため、処理ステージを指定してエラー要因を発生させることが出来ない。同様に、エラー要因を発生させた時点で行っていた処理ステージが何れであるかを判別することも出来ない。

本発明は上記の問題に鑑みてなされたものであり、その目的は、複数の操作段階の何れを実行中かを示す操作状態情報を、操作段階の進行に合わせて出力することにより、ＥＷ操作中の異常検出を精度良く行うことや、エラー処理の試験を的確に実行することができる不揮発性半導体記憶装置を提供する点にある。

上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、記憶情報の書き込み操作或いは消去操作を、内部制御回路により複数の操作段階に分割して所定のアルゴリズムに従って実行する不揮発性半導体記憶装置であって、前記内部制御回路が、前記複数の操作段階の何れを実行中かを示す操作状態情報を、前記操作段階の進行に合わせて出力可能であることを第１の特徴とする。

上記特徴の不揮発性半導体記憶装置は、前記内部制御回路は、前記操作状態情報を示す前記複数の操作段階に各別に対応づけられた複数の操作状態信号を発生し、前記操作状態信号を出力端子から出力することを第２の特徴とする。

上記特徴の不揮発性半導体記憶装置は、前記内部制御回路は、前記操作状態信号を、前記記憶情報の読み出しに使用する出力端子を用いて出力することを第３の特徴とする。

上記第１の特徴の不揮発性半導体記憶装置は、前記内部制御回路は、前記操作状態情報を示す前記複数の操作段階に各別に対応づけられた複数の操作状態信号を発生し、前記操作状態信号のエンコードを行い前記操作状態情報を示す操作状態コードを生成し、前記操作状態コードを出力端子から出力することを第４の特徴とする。

上記特徴の不揮発性半導体記憶装置は、前記内部制御回路は、前記操作状態コード信号を、前記記憶情報の読み出しに使用する出力端子を用いて出力することを第５の特徴とする。

本発明によれば、複数の操作段階の何れを実行中かを示す操作状態情報を、操作段階の進行に合わせて出力可能に構成したので、記憶状態の書き込み操作或いは消去操作（ＥＷ操作）中の各操作段階（処理ステージ）での処理時間を個別に測定できることができ、処理時間の短い処理ステージについても、何らかの異常が発生して処理時間が増加した場合に検出することができる。

また、現在操作している処理ステージが判定できるため、任意の処理ステージを指定して、指定した処理ステージを行っている最中にエラー要因を発生させることが可能となり、全ての処理ステージでエラー処理の試験を行うことが可能になる。

以下、本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」と略称する）の実施形態を図面に基づいて説明する。

本発明装置は、記憶情報の書き込み操作或いは消去操作（ＥＷ操作）を、内部制御回路により複数の操作段階に分割して所定のアルゴリズムに従って実行するものであり、内部制御回路が、ＥＷ操作で実行中の操作段階（処理ステージ）に応じた操作状態情報を、処理ステージの進行に合わせて出力するように構成され、操作状態情報により現在の処理状況を読み出せるようにしている。

〈第１実施形態〉
本発明装置の第１実施形態について、図１及び図２を用いて説明する。

図１は、本発明装置１の概略構成を示す概略ブロック図である。本発明装置１は、ＳＴＡＲＴパルスをラッチするためのラッチ１０、ＳＴＡＲＴパルスを受けてＥＷ操作を制御する内部制御回路に相当する制御回路１１、ＲＥＡＤＹ／ＢＵＳＹ＃信号を生成する出力回路１３、出力回路１４で構成されている。本発明装置１に対し、書き込みコマンド或いは消去コマンドが入力されると、ＳＴＡＲＴパルスが発生し、ラッチ１０がセットされ、ＥＮＡＢＬＥ信号が“Ｈ”レベル（電源電圧レベル）になる。ＥＮＡＢＬＥ信号が“Ｈ”レベルになると、制御回路１１が起動しＥＷ操作を行う。本実施形態では、この時、ＥＷ操作の各処理ステージに応じて、操作状態情報ＳＴＧ＿Ａ、ＳＴＧ＿Ｂ、ＳＴＧ＿Ｃ、ＳＴＧ＿Ｄ、ＳＴＧ＿Ｅ、ＳＴＧ＿Ｆが出力される。ＥＷ操作が終了すると、制御回路１１はＣＯＭＰＬＥＡＴＥパルスを発生する。ＣＯＭＰＬＥＡＴＥパルスが発生すると、ラッチ１０はリセットされ、ＥＮＡＢＬＥ信号が“Ｈ”レベルから“Ｌ”レベルとなり、制御回路１１は停止する。

出力回路１３は、ＥＮＡＢＬＥ信号に応じて、ＲＥＡＤＹ／ＢＵＳＹ＃信号を出力する。出力回路１３は、ＥＮＡＢＬＥ信号が“Ｈ”レベルの時に出力を“Ｌ”レベルとし、ＥＮＡＢＬＥ信号が“Ｌ”の時に出力をハイインピーダンスとする。一般的には、ＲＥＡＤＹ／ＢＵＳＹ＃端子は、抵抗を介して電源電圧にプルアップしているため、出力回路１３が出力を“Ｌ”レベルとした場合はＲＥＡＤＹ／ＢＵＳＹ＃端子の出力は“Ｌ”レベルとなり、出力回路１３が出力をハイインピーダンスとした場合はＲＥＡＤＹ／ＢＵＳＹ＃端子の出力は“Ｈ”レベルとなる。

出力ＭＵＸ１２は、ＲＤ＿ＤＡＴＡが“Ｈ”レベルの時にはメモリセルからの読み出しデータを選択し、出力回路１４を介して出力端子ＤＱ０〜７から出力する。出力ＭＵＸ１２は、ＲＤ＿ＳＴＡＴが“Ｈ”レベルの時にはＥＮＡＢＬＥ信号を選択し、出力回路１４を介して出力端子ＤＱ７から出力する。この時、ＥＮＡＢＬＥ信号が“Ｈ”レベルの場合はＤＱ７＝“０”となり、出力端子ＤＱ０〜７からはステータス信号として“００ｈ”（ｈは１６進表記であることを示す）が出力される。同様にして、ＥＮＡＢＬＥ信号が“Ｌ”レベルの場合はＤＱ７＝“１”となり、出力端子ＤＱ０〜７からはステータス信号として“８０ｈ”が出力される。

出力ＭＵＸ１２は、ＲＤ＿ＳＴＧＥが“Ｈ”レベルの時には操作状態情報を選択し、出力回路１４を介して出力端子ＤＱ０〜５から出力する。このとき、ＤＱ６＝“０”、ＤＱ７＝“０”となっている。詳細には、ステージＡでは、ＳＴＧ＿Ａ信号が発生してＤＱ０から出力されるため、出力端子ＤＱ０〜７の値は“０１ｈ”となる。ステージＢでは、ＳＴＧ＿Ｂ信号が発生してＤＱ１から出力されるため、出力端子ＤＱ０〜７の値は“０２ｈ”となる。ステージＣでは、ＳＴＧ＿Ｃ信号が発生してＤＱ２から出力されるため、出力端子ＤＱ０〜７の値は“０４ｈ”となる。ステージＤでは、ＳＴＧ＿Ｄ信号が発生してＤＱ３から出力されるため、出力端子ＤＱ０〜７の値は“０８ｈ”となる。ステージＥでは、ＳＴＧ＿Ｅ信号が発生してＤＱ４から出力されるため、出力端子ＤＱ０〜７の値は“１０ｈ”となる。ステージＦでは、ＳＴＧ＿Ｆ信号が発生してＤＱ５から出力されるため、出力端子ＤＱ０〜７の値は“２０ｈ”となる。

図２は、操作状態情報を読み出すモードにおいて、消去コマンドを入力した後のＲＥＡＤＹ／ＢＵＳＹ＃端子とＤＱ０〜７端子の出力波形を示している。操作状態情報を読み出すためのモード、即ち、ＲＤ＿ＳＴＧＥ＝“Ｈ”レベルのとき、ＲＥＡＤＹ／ＢＵＳＹ＃端子は、ＥＷ操作期間中は“Ｌ”レベルとなり、ＥＷ操作期間中以外は“Ｈ”レベルとなる。出力端子ＤＱ０〜７は、ＥＷ操作において実行されている処理ステージに応じて、ステージＡでは“０１ｈ”、ステージＢでは“０２ｈ”、ステージＣでは“０４ｈ”、ステージＤでは“０８ｈ”、ステージＥでは“１０ｈ”、ステージＦでは“２０ｈ”の値が夫々出力される。この時、操作状態情報が出力されている期間を測定することで、各処理ステージの処理時間を求めることが出来る。

〈第２実施形態〉
本発明装置の第２実施形態を、図４及び図５を用いて説明する。尚、ここでは、上記第１実施形態と同一動作の箇所については説明を割愛し、第１実施形態と異なる点について説明を行う。

ＭＵＸ１５は、アドレス信号Ａｄｄｒ０の値によって、操作状態情報ＳＴＧ＿Ａ〜ＳＴＧ＿ＣまたはＳＴＧ＿Ｄ〜ＳＴＧ＿Ｆを選択して、ステージビット信号ＳＴＧ＿０〜ＳＴＧ＿２信号として出力する。詳細には、ＭＵＸ１５は、Ａｄｄｒ０＝“Ｌ”の時に、ＳＴＧ＿ＡはＳＴＧ＿０に、ＳＴＧ＿ＢはＳＴＧ＿１に、ＳＴＧ＿ＣはＳＴＧ＿２に対応させて出力する。更に、Ａｄｄｒ０＝“Ｈ”の時に、ＳＴＧ＿ＤはＳＴＧ＿０に、ＳＴＧ＿ＥはＳＴＧ＿１に、ＳＴＧ＿ＦはＳＴＧ＿２に対応させて出力する。

出力ＭＵＸ１２は、ＲＤ＿ＳＴＧＥ＝“Ｈ”の時にはステージビット信号ＳＴＧ＿０〜ＳＴＧ＿２を選択し、出力回路１４を介して出力信号ＤＱ０〜２に対応させて出力する。

図５は、操作状態情報を読み出すモードにおいて、消去コマンドを入力した後のＲＥＡＤＹ／ＢＵＳＹ＃端子とＤＱ０〜７端子の出力波形を示している。ＲＥＡＤＹ／ＢＵＳＹ＃端子は、ＥＷ操作期間中は“Ｌ”レベルとなり、ＥＷ操作期間以外は“Ｈ”レベルとなる。出力端子ＤＱ０〜７は、ＥＷ操作において実行されている処理ステージに応じて、ステージビット信号が出力され、ＥＷ処理の進行と共に“０１ｈ”、“０２ｈ”、“０４ｈ”の値が出力されていく。尚、この時ステージＡ、ステージＢ、及び、ステージＣの処理状況を確認する場合にはアドレス信号Ａｄｄｒ０を“Ｌ”にし、ステージＤ、ステージＥ、及び、ステージＦの処理状況を確認する場合にはアドレス信号Ａｄｄｒ０を“Ｈ”にする。

〈第３実施形態〉
本発明装置の第３実施形態について、図６及び図７を用いて説明する。尚、ここでは、上記第１実施形態と同一動作の箇所については説明を割愛し、第１実施形態と異なる点について説明を行う。第１実施形態では、操作状態情報を出力回路１４から出力したが、本実施形態では、エンコーダ１６によって操作状態情報をエンコードした操作状態コードを出力回路１４から出力する場合について説明する。

制御回路１１から出力される操作状態情報は、エンコーダ１６により操作状態コードＳＴＧ＿Ｎにエンコードされる。詳細には、ＳＴＧ＿Ａ＝“Ｈ”の時にＳＴＧ＿Ｎ＝“０１ｈ”、ＳＴＧ＿Ｂ＝“Ｈ”の時にＳＴＧ＿Ｎ＝“０２ｈ”、ＳＴＧ＿Ｃ＝“Ｈ”の時にＳＴＧ＿Ｎ＝“０３ｈ”、ＳＴＧ＿Ｄ＝“Ｈ”の時にＳＴＧ＿Ｎ＝“０４ｈ”、ＳＴＧ＿Ｅ＝“Ｈ”の時にＳＴＧ＿Ｎ＝“０５ｈ”、ＳＴＧ＿Ｆ＝“Ｈ”の時にＳＴＧ＿Ｎ＝“０６ｈ”にエンコードされる。

出力ＭＵＸ１２は、ＲＤ＿ＳＴＧＥ＝“Ｈ”の時には操作状態コードＳＴＧ＿Ｎを選択し、出力回路１４を介して出力端子ＤＱ０〜７に出力する。

図７は、操作状態情報を読み出すモードにおいて、消去コマンドを入力した後のＲＥＡＤＹ／ＢＵＳＹ＃端子とＤＱ０〜７端子の出力波形を示している。ＲＥＡＤＹ／ＢＵＳＹ＃端子は、ＥＷ操作期間中は“Ｌ”レベルとなり、ＥＷ操作期間中以外は“Ｈ”レベルとなる。出力端子ＤＱ０〜７は、実行されている処理ステージに応じて、操作状態コードとして、ステージＡでは“０１ｈ”、ステージＢでは“０２ｈ”、ステージＣでは“０３ｈ”、ステージＤでは“０４ｈ”、ステージＥでは“０５ｈ”、ステージＦでは“０６ｈ”の値が夫々出力される。

尚、上記第１実施形態では１つの操作状態情報が１つのＤＱ端子に割り当てられるため、出力データ幅が８ｂｉｔの場合は、８種類の操作状態情報まで対応できるが、第２実施形態及び第３実施形態では、更に多数の操作状態情報に対応できる。例えば、図３に示す消去操作は、６種類の処理ステージで構成されているが、 この内、プリコンディション、イレース処理、ポストコンディションの各処理について、電子の注入／放出処理とベリファイ処理を夫々別の処理ステージにすると、消去操作は９種類のステージで構成されることになる。この場合、上記第２実施形態及び第３実施形態では、同じ出力データ幅でより多くのステージ数に対応することができるため、９種類の処理ステージで構成されるＥＷ操作に対応することができる。

より具体的には、第２実施形態では、アドレス信号Ａｄｄｒ０によって出力する操作状態情報を選択することができるため、出力データ幅よりも多くの操作状態情報を出力することが出来る。出力端子が８ビットの場合、Ａｄｄｒ０＝“Ｌ”の時に８種類、Ａｄｄｒ０＝“Ｈ”の時に８種類で計１６種類の操作状態情報が出力できることになる。また、更に、多くの操作状態情報に対応するには、操作状態情報を選択するアドレス信号を増やすことで対応できる。第３実施形態では、操作状態情報をエンコードしたものを操作状態コードとして出力するため、本実施例のような出力データ幅が８ｂｉｔの場合は、操作状態コードは“０１ｈ”から“ＦＦｈ”まで設定できるため、２５５種類の操作状態情報が出力できる。

本発明に係る不揮発性半導体記憶装置の第１実施形態における概略構成を示すブロック図 本発明に係る不揮発性半導体記憶装置の第１実施形態における各信号の出力波形を示す波形図 消去操作の各操作段階を示すフローチャート 本発明に係る不揮発性半導体記憶装置の第２実施形態における概略構成を示すブロック図 本発明に係る不揮発性半導体記憶装置の第２実施形態における各信号の出力波形を示す波形図 本発明に係る不揮発性半導体記憶装置の第３実施形態における概略構成を示すブロック図 本発明に係る不揮発性半導体記憶装置の第３実施形態における各信号の出力波形を示す波形図 従来技術に係る不揮発性半導体記憶装置の概略構成を示すブロック図 従来技術に係る不揮発性半導体記憶装置の各信号の出力波形を示す波形図

符号の説明

１： 本発明に係る不揮発性半導体記憶装置
１０：ラッチ
１１：制御回路
１２：出力ＭＵＸ
１３：出力回路
１４：出力回路
１５：ＭＵＸ
１６：エンコーダ
１７：制御回路
１８：出力ＭＵＸ

Claims (5)

1. 記憶情報の書き込み操作或いは消去操作を、内部制御回路により複数の操作段階に分割して所定のアルゴリズムに従って実行する不揮発性半導体記憶装置であって、
   前記内部制御回路が、前記複数の操作段階の何れを実行中かを示す操作状態情報を、前記操作段階の進行に合わせて出力可能であることを特徴とする不揮発性半導体記憶装置。
2. 前記内部制御回路は、前記操作状態情報を示す前記複数の操作段階に各別に対応づけられた複数の操作状態信号を発生し、前記操作状態信号を出力端子から出力することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記内部制御回路は、前記操作状態信号を、前記記憶情報の読み出しに使用する出力端子を用いて出力することを特徴とする請求項２に記載の半導体記憶装置。
4. 前記内部制御回路は、前記操作状態情報を示す前記複数の操作段階に各別に対応づけられた複数の操作状態信号を発生し、前記操作状態信号のエンコードを行い前記操作状態情報を示す操作状態コードを生成し、前記操作状態コードを出力端子から出力することを特徴とする請求項１に記載の半導体記憶装置。
5. 前記内部制御回路は、前記操作状態コード信号を、前記記憶情報の読み出しに使用する出力端子を用いて出力することを特徴とする請求項４に記載の半導体記憶装置。