JP6432232B2 - 炭化ケイ素半導体装置および炭化ケイ素半導体装置の製造方法 - Google Patents
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Description
この発明は、炭化ケイ素半導体装置および炭化ケイ素半導体装置の製造方法に関する。
炭化ケイ素（ＳｉＣ）基板を用いたＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、絶縁ゲート型電界効果トランジスタ）などの次世代半導体デバイスの研究開発が進められている。炭化ケイ素は、シリコン（Ｓｉ）と同様に、熱酸化によって炭化ケイ素の表面に絶縁膜を形成することができるため、炭化ケイ素ＭＯＳ型半導体装置は、例えば次世代ＭＯＳ型パワーデバイスとして有望である（例えば、特許文献１参照）。炭化ケイ素基板上にゲート絶縁膜を形成する方法として、例えば水蒸気（Ｈ2Ｏ）を用いるウェット酸化法がある（例えば、特許文献２参照）。
二酸化窒素（ＮＯ2）や一酸化窒素（ＮＯ）などのような窒素（Ｎ）を含む化合物のガスを用いる酸窒化法によっても炭化ケイ素基板上に絶縁膜を形成することができる。酸窒化法では、酸化と同時に窒化が起こり、窒素が酸化膜中や、酸化膜と炭化ケイ素との界面に存在するダングリングボンドの終端に寄与するため、界面準位密度を低減する効果があるとされている。酸窒化法による酸化処理の後に、ＰＯＡ（Ｐｏｓｔ Ｏｘｉｄａｔｉｏｎ Ａｎｎｅａｌｉｎｇ）処理として水素（Ｈ）を含む雰囲気でアニールしてもよい。ＰＯＡ処理によって、ダングリングボンドが水素で終端されるため、より一層、界面準位密度を低減する効果が得られる。
チャネル移動度を代替的に評価する指標の一つに界面準位密度がある。一般的には、ゲート絶縁膜と炭化ケイ素半導体との界面における界面準位密度が小さいほど、チャネル移動度が大きくなる傾向にあることが知られている。従って、酸窒化法による酸化処理の後にＰＯＡ処理を行うことによって、界面準位密度が減るため、高いチャネル移動度が得られる。
しかしながら、ＭＯＳＦＥＴの特性としては、チャネル移動度だけでなく、しきい値電圧も重要である。しきい値電圧が電界印加などのストレスにさらされた後に変化してしまうと、デバイスが所望の動作をしなくなってしまうため、大きな問題となる。従来のウェット酸化法では、酸化膜、すなわちゲート絶縁膜と炭化ケイ素との界面に水酸基やその他の水に関係した電子トラップが多く存在しているため、しきい値電圧が不安定になるという問題点がある。
ここで、本明細書では、ミラー指数の表記において、"−"はその直後の指数につくバーを意味しており、指数の前に"−"を付けることで負の指数を表すものとする。
図１６は、比較例のＭＯＳキャパシタまたはＭＯＳＦＥＴを製造する際の熱処理の雰囲気及び温度変化を示す図である。亜酸化窒素（Ｎ2Ｏ）や一酸化窒素などのような窒素を含む化合物のガス雰囲気で炭化ケイ素基板の（０００−１）面や（１１−２０）面を熱酸化処理した後に、水素を含むガス雰囲気でＰＯＡ処理を行って界面準位密度を低減させ、チャネル移動度を向上させるとする。この場合、ダングリングボンドを終端した水素が脱離しないようにするためには、図１６に示すように、ＰＯＡ処理の降温時の雰囲気を水素を含む雰囲気とするのが望ましい。しかし、水素を過剰に取り込んだ酸化膜には電子トラップが増えてしまうため、しきい値電圧が不安定になる虞がある。
余分な水素を酸化膜中に取り込ませないためには、酸化膜と炭化ケイ素との界面に必要十分な水素が導入されたら、不活性ガスで水素をパージするのがよい。しかし、ＰＯＡ処理と同じ温度で、不活性ガスで水素をパージすると、ダングリングボンドを終端した水素が脱離して界面準位密度が増加してしまうため、チャネル移動度が小さくなってしまう。ＰＯＡ処理で導入される水素は、界面準位を効率的に終端するためには、酸化膜と炭化ケイ素との界面に存在していることが望ましい。つまり、ＰＯＡ処理で導入される水素は、電子トラップの要因となるため、ゲート絶縁膜中にはできる限り少ない状態であるのが望ましい。
この発明は、上述した従来技術による問題点を解消するため、界面準位密度を増加させることなく、チャネル移動度を維持したまま、しきい値電圧の安定性を向上させることができる炭化ケイ素半導体装置および炭化ケイ素半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、目的を達成するため、この発明にかかる炭化ケイ素半導体装置は、炭化ケイ素半導体上に、酸窒化膜でできた絶縁膜を有し、前記炭化ケイ素半導体と前記絶縁膜との界面から５ｎｍ以内の領域に窒素が２×１０21／ｃｍ3以上の１つのピーク濃度で存在し、かつ、前記界面に水素が１×１０20／ｃｍ3以上の濃度で存在し、かつ、前記界面から５ｎｍ以上の前記絶縁膜の領域で水素濃度が５×１０19／ｃｍ3 を超えず、前記絶縁膜は、ＭＯＳＦＥＴのゲート絶縁膜であることを特徴とする。
この発明によれば、界面準位を終端するのに必要十分な窒素及び水素が炭化ケイ素半導体と絶縁膜との界面に存在するため、炭化ケイ素半導体と絶縁膜との界面に存在する界面準位が終端される。炭化ケイ素半導体と絶縁膜との界面に存在する窒素及び水素の濃度が１×１０20／ｃｍ3以上である理由は、１×１０20／ｃｍ3よりも低いと、界面準位を十分に終端することができないからである。また、絶縁膜中に、電子トラップの要因となる過剰な水素が存在するのを抑えることができる。絶縁膜中の水素濃度が５×１０19／ｃｍ3以下である理由は、５×１０19／ｃｍ3を超えると、過剰な水素が電子トラップの要因となり、しきい値電圧を不安定にする原因となるからである。
この発明によれば、炭化ケイ素でできたＭＯＳＦＥＴにおいても、炭化ケイ素半導体とゲート絶縁膜との界面に存在する界面準位が終端される。ゲート絶縁膜中に、電子トラップの要因となる過剰な水素が存在するのを抑えることができる。
また、この発明にかかる炭化ケイ素半導体装置は、上述した発明において、縦型のＭＯＳＦＥＴであることを特徴とする。
この発明によれば、炭化ケイ素でできた縦型のＭＯＳＦＥＴにおいても、炭化ケイ素半導体とゲート絶縁膜との界面に存在する界面準位が終端される。ゲート絶縁膜中に、電子トラップの要因となる過剰な水素が存在するのを抑えることができる。
上述した課題を解決し、目的を達成するため、この発明にかかる炭化ケイ素半導体装置の製造方法は、炭化ケイ素半導体上に、酸窒化膜でできた絶縁膜を形成する第１工程と、前記絶縁膜にＰＯＡ処理を行う第２工程と、前記ＰＯＡ処理の処理温度より５０℃以上低い温度まで降温した後に、窒素雰囲気中で炉出し温度まで降温する第３工程と、を含み、前記３工程の後、前記炭化ケイ素半導体と前記絶縁膜との界面から５ｎｍ以内の領域に窒素が２×１０21／ｃｍ3以上の１つのピーク濃度で存在し、かつ、前記界面に水素が１×１０20／ｃｍ3以上の濃度で存在し、かつ、前記界面から５ｎｍ以上の前記絶縁膜の領域で水素濃度が５×１０19／ｃｍ3 を超えず、前記絶縁膜は、ＭＯＳＦＥＴのゲート絶縁膜であることを特徴とする。
本発明にかかる炭化ケイ素半導体装置および炭化ケイ素半導体装置の製造方法によれば、界面準位密度を増加させることなく、チャネル移動度を維持したまま、しきい値電圧の安定性を向上させることができる。
以下に添付図面を参照して、この発明にかかる炭化ケイ素半導体装置および炭化ケイ素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書及び添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋及び−は、それぞれそれが付されていない層や領域よりも高不純物濃度及び低不純物濃度であることを意味する。なお、以下の実施の形態の説明及び添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
・界面準位密度が増加しないことを検証するための実験例
まず、本発明により、界面準位密度が増加しないことを検証するため、ＭＯＳキャパシタを用いて行った実験例について、図１、図２、図１４〜図１６を用いて説明する。図１は、本発明の実施の形態にかかるＭＯＳキャパシタの一例を示す図である。
まず、本発明により、界面準位密度が増加しないことを検証するため、ＭＯＳキャパシタを用いて行った実験例について、図１、図２、図１４〜図１６を用いて説明する。図１は、本発明の実施の形態にかかるＭＯＳキャパシタの一例を示す図である。
このＭＯＳキャパシタは次のようにして作製される。
（１）工程１
まず、ｎ型４Ｈ−ＳｉＣ（０００−１）基板１０１（（０００−１）面から０〜８度オフ基板）上にドナー密度１×１０16／ｃｍ3程度のｎ型エピタキシャル膜１０２を５〜１０μｍ成長させる。なお、４Ｈ−ＳｉＣ基板単体、あるいは４Ｈ−ＳｉＣ基板１０１とエピタキシャル膜１０２を併せて４Ｈ−ＳｉＣ半導体と呼ぶ。
（１）工程１
まず、ｎ型４Ｈ−ＳｉＣ（０００−１）基板１０１（（０００−１）面から０〜８度オフ基板）上にドナー密度１×１０16／ｃｍ3程度のｎ型エピタキシャル膜１０２を５〜１０μｍ成長させる。なお、４Ｈ−ＳｉＣ基板単体、あるいは４Ｈ−ＳｉＣ基板１０１とエピタキシャル膜１０２を併せて４Ｈ−ＳｉＣ半導体と呼ぶ。
（２）工程２
４Ｈ−ＳｉＣ半導体を洗浄した後に、１３００℃の亜酸化窒素を含んだ雰囲気での酸窒化処理を１００分間行い、厚さ５０ｎｍの絶縁膜１０３を形成する。乾燥酸素雰囲気でのドライ酸化、パイロジェニックを用いたウェット酸化、ＣＶＤ法による堆積膜等で５０ｎｍ程度の絶縁膜を形成した後、不活性ガスで希釈した亜酸化窒素または一酸化窒素の雰囲気で絶縁膜とＳｉＣの界面を酸窒化することによって絶縁膜１０３を形成してもよい。
４Ｈ−ＳｉＣ半導体を洗浄した後に、１３００℃の亜酸化窒素を含んだ雰囲気での酸窒化処理を１００分間行い、厚さ５０ｎｍの絶縁膜１０３を形成する。乾燥酸素雰囲気でのドライ酸化、パイロジェニックを用いたウェット酸化、ＣＶＤ法による堆積膜等で５０ｎｍ程度の絶縁膜を形成した後、不活性ガスで希釈した亜酸化窒素または一酸化窒素の雰囲気で絶縁膜とＳｉＣの界面を酸窒化することによって絶縁膜１０３を形成してもよい。
（３）工程３
図１４は、本発明の実施の形態にかかる炭化ケイ素半導体装置の製造方法における熱処理の雰囲気及び温度変化を示す図である。ＰＯＡ処理として、図１４に示すように水素を含む雰囲気で１１００℃まで昇温した後に３０分間保持して熱処理を行い、所定の温度まで降温した後、窒素でパージし不活性ガス雰囲気とした。不活性ガス雰囲気で６０分間保持した後、炉出し温度まで降温した。窒素パージし不活性ガス雰囲気で保持する温度を１０００℃と１０５０℃とした。水素を含む雰囲気の熱処理の温度を８００〜１２００℃、好ましくは９００〜１１００℃とする。熱処理の時間は１０分〜１８０分であるのが好ましい。その理由は、８００℃未満の温度では反応が進まずダングリングボンドを水素で十分に終端できず、１２００℃より高温では水素により絶縁膜がエッチングされる虞があるからである。不活性ガスでパージし保持する温度範囲を７００℃〜１０５０℃、好ましくは７００〜１０００℃未満とする。水素を含む雰囲気の熱処理温度に対して、降温中に不活性ガスでパージし保持する温度は、５０℃以上低くするのが好ましい。その理由は、水素を含む雰囲気の熱処理と同じ温度で不活性ガスによるパージを行うと、ダングリングボンドを終端した水素が脱離してしまうからである。また、７００℃未満の温度では効率的に余剰な水素を追い出すことができないからである。不活性ガスでパージし保持する時間は１０分〜１８０分であるのが好ましい。昇温時の雰囲気を不活性ガス雰囲気とし、昇温後に不活性ガス雰囲気から水素を含む雰囲気へ切り替えてもよい。また、熱処理の雰囲気は水素を不活性ガスで希釈してもよい。不活性ガスは窒素、ヘリウム（Ｈｅ）、アルゴン（Ａｒ）の何れでもよい。
図１４は、本発明の実施の形態にかかる炭化ケイ素半導体装置の製造方法における熱処理の雰囲気及び温度変化を示す図である。ＰＯＡ処理として、図１４に示すように水素を含む雰囲気で１１００℃まで昇温した後に３０分間保持して熱処理を行い、所定の温度まで降温した後、窒素でパージし不活性ガス雰囲気とした。不活性ガス雰囲気で６０分間保持した後、炉出し温度まで降温した。窒素パージし不活性ガス雰囲気で保持する温度を１０００℃と１０５０℃とした。水素を含む雰囲気の熱処理の温度を８００〜１２００℃、好ましくは９００〜１１００℃とする。熱処理の時間は１０分〜１８０分であるのが好ましい。その理由は、８００℃未満の温度では反応が進まずダングリングボンドを水素で十分に終端できず、１２００℃より高温では水素により絶縁膜がエッチングされる虞があるからである。不活性ガスでパージし保持する温度範囲を７００℃〜１０５０℃、好ましくは７００〜１０００℃未満とする。水素を含む雰囲気の熱処理温度に対して、降温中に不活性ガスでパージし保持する温度は、５０℃以上低くするのが好ましい。その理由は、水素を含む雰囲気の熱処理と同じ温度で不活性ガスによるパージを行うと、ダングリングボンドを終端した水素が脱離してしまうからである。また、７００℃未満の温度では効率的に余剰な水素を追い出すことができないからである。不活性ガスでパージし保持する時間は１０分〜１８０分であるのが好ましい。昇温時の雰囲気を不活性ガス雰囲気とし、昇温後に不活性ガス雰囲気から水素を含む雰囲気へ切り替えてもよい。また、熱処理の雰囲気は水素を不活性ガスで希釈してもよい。不活性ガスは窒素、ヘリウム（Ｈｅ）、アルゴン（Ａｒ）の何れでもよい。
（４）工程４
絶縁膜１０３上に、室温でドット状のアルミゲート電極１０４を蒸着し、４Ｈ−ＳｉＣ半導体の裏面全面にアルミを蒸着したアルミ裏面電極１０５からなるＭＯＳキャパシタを作製した。
絶縁膜１０３上に、室温でドット状のアルミゲート電極１０４を蒸着し、４Ｈ−ＳｉＣ半導体の裏面全面にアルミを蒸着したアルミ裏面電極１０５からなるＭＯＳキャパシタを作製した。
図１５は、比較例のＭＯＳキャパシタを製造する際の熱処理の雰囲気及び温度変化を示す図である。ここで、本実験例によるＭＯＳ界面状態を検証するため、比較例として、工程３においてＰＯＡ処理を、図１５に示すように、水素を含む雰囲気の熱処理と同じ１１００℃で窒素パージして６０分間保持したＭＯＳキャパシタを作製した。また、図１６に示すように、水素を含む雰囲気のまま炉出し温度まで降温したＭＯＳキャパシタも作製した。さらに、工程３のＰＯＡ処理を実施しないＭＯＳキャパシタも作製した。完成した各ＭＯＳキャパシタをＣ−Ｖメーター１０６で測定し、界面準位密度を算出して比較した。
図２は、本発明の実施の形態にかかるＭＯＳキャパシタと比較例のＭＯＳキャパシタを測定して得られた界面準位密度の分布を示す図である。図２において、縦軸は界面準位密度（単位：／ｃｍ2／ｅＶ）であり、横軸は伝導帯からのエネルギー（単位：ｅＶ）である。図２に示すように、窒素パージの温度が１０００℃（○印のプロット）及び１０５０℃（◇印のプロット）のＭＯＳキャパシタと、水素雰囲気のまま降温したＭＯＳキャパシタ（△印のプロット）との界面準位密度には大きな差はなく、窒素パージによるＭＯＳ界面特性の劣化はない。一方、水素雰囲気の熱処理と同じ１１００℃で窒素パージしたＭＯＳキャパシタ（□印のプロット）は、ＰＯＡ処理なしのＭＯＳキャパシタ（×印のプロット）ほどではないが、界面準位密度が大きくなり、ＭＯＳ界面特性が劣化している。このように、水素を含む雰囲気での熱処理の後に５０℃以上低い温度で窒素パージすることによって、ダングリングボンドを終端した水素が脱離することはなく、界面準位密度が増加することはないことが確認できた。
・炭化ケイ素半導体装置の一例
図３は、本発明の実施の形態にかかる炭化ケイ素半導体装置の一例を示す断面図である。図３に示すように、炭化ケイ素半導体装置は、ｐ+炭化ケイ素基板１及びｐエピタキシャル膜２を備えている。
図３は、本発明の実施の形態にかかる炭化ケイ素半導体装置の一例を示す断面図である。図３に示すように、炭化ケイ素半導体装置は、ｐ+炭化ケイ素基板１及びｐエピタキシャル膜２を備えている。
ｐ+炭化ケイ素基板１は、例えば炭化ケイ素にｐ型不純物がドーピングされた炭化ケイ素単結晶基板であってもよい。ｐ+炭化ケイ素基板１は、例えばｐ型４Ｈ−ＳｉＣ（０００−１）基板であってもよい。ｐ+炭化ケイ素基板１は、例えばおもて面が（０００−１）面であり、例えば（０００−１）面からのオフ角が０度〜８度、好ましくは０度〜４度であってもよい。ｐ+炭化ケイ素基板１のおもて面は、例えば（１１−２０）面であってもよい。
ｐエピタキシャル膜２は、ｐ+炭化ケイ素基板１のおもて面上に設けられている。ｐエピタキシャル膜２の不純物濃度は、ｐ+炭化ケイ素基板１よりも低い。ｐエピタキシャル膜２のアクセプター密度は、例えば１×１０16／ｃｍ3程度であってもよい。ｐエピタキシャル膜２は、例えば炭化ケイ素にｐ型不純物がドーピングされたエピタキシャル膜であってもよい。ｐエピタキシャル膜２は、炭化ケイ素半導体の一例である。
炭化ケイ素半導体装置は、ｐ+炭化ケイ素基板１のおもて面側に、ＭＯＳ構造として、例えばｎ+ドレイン領域３、ｎ+ソース領域４、ｐ+グラウンド領域５、ゲート絶縁膜６、ゲート電極７、反応層８，９を備えている。
ｎ+ドレイン領域３は、ｐエピタキシャル膜２の表面領域に選択的に設けられている。ｎ+ドレイン領域３は、例えばｎ型不純物としてリン（Ｐ）を含んでいる。
ｎ+ソース領域４は、ｎ+ドレイン領域３から離れて、ｐエピタキシャル膜２の表面領域に選択的に設けられている。ｎ+ソース領域４は、例えばｎ型不純物としてリンを含んでいる。
ｐ+グラウンド領域５は、ｎ+ドレイン領域３から離れ、かつｎ+ソース領域４に接して、ｐエピタキシャル膜２の表面領域に選択的に設けられている。ｐ+グラウンド領域５の不純物濃度は、ｐエピタキシャル膜２よりも高い。ｐ+グラウンド領域５は、例えばｐ型不純物としてアルミニウム（Ａｌ）を含んでいる。
ゲート絶縁膜６は、ｐエピタキシャル膜２の、ｎ+ドレイン領域３とｎ+ソース領域４とに挟まれた領域の表面上に設けられている。ゲート絶縁膜６は、１層または２層以上の膜でできていてもよい。ゲート絶縁膜６は、窒化膜を含んでいてもよい。ゲート絶縁膜６は、酸窒化膜を含んでいてもよい。ゲート絶縁膜６は、窒化膜及び酸窒化膜を含んでいてもよい。ゲート絶縁膜６の厚さは、例えば５０ｎｍ程度であってもよい。ゲート絶縁膜６は、絶縁膜の一例である。
ゲート絶縁膜６とｐエピタキシャル膜２との界面には、窒素及び水素がともに１×１０20／ｃｍ3以上の濃度で存在している。また、ゲート絶縁膜６中の水素濃度は、５×１０19／ｃｍ3以下である。
ゲート電極７は、ゲート絶縁膜６の表面上に設けられている。ゲート電極７は、例えば多結晶シリコンでできていてもよい。ゲート電極７の厚さは、例えば０．３μｍ程度であってもよい。
ｎ+ドレイン領域３の上の反応層８は、ｎ+ドレイン領域３の表面に接している。ｎ+ドレイン領域３の上の反応層８は、ｎ+ドレイン領域３に電気的に接続されている。
ｎ+ソース領域４の上の反応層９は、ｎ+ソース領域４及びｐ+グラウンド領域５の表面に接している。ｎ+ソース領域４の上の反応層９は、ｎ+ソース領域４及びｐ+グラウンド領域５に電気的に接続されている。
反応層８，９は、図示しない層間絶縁膜によって、ゲート電極７から絶縁されている。反応層８，９は、コンタクトメタルと炭化ケイ素とが反応してできた層である。コンタクトメタルは、例えばアルミニウム層の上にニッケル（Ｎｉ）層が積層されてできていてもよい。
炭化ケイ素半導体装置は、パッド電極１０，１１，１２、フィールド酸化膜１３及び裏面電極１４を備えている。
パッド電極１０は、例えばゲート電極７の上に設けられている。ゲート電極７の上のパッド電極１０は、ゲート電極７に電気的に接続されている。パッド電極１０は、例えばアルミニウムでできていてもよい。パッド電極１０の厚さは、例えば３００ｎｍ程度であってもよい。
パッド電極１１は、例えばｎ+ドレイン領域３の上の反応層８の上に設けられている。反応層８の上のパッド電極１１は、反応層８に電気的に接続されている。パッド電極１１は、例えばアルミニウムでできていてもよい。パッド電極１１の厚さは、例えば３００ｎｍ程度であってもよい。
パッド電極１２は、例えばｎ+ソース領域４の上の反応層９の上に設けられている。反応層９の上のパッド電極１２は、反応層９に電気的に接続されている。パッド電極１２は、例えばアルミニウムでできていてもよい。パッド電極１２の厚さは、例えば３００ｎｍ程度であってもよい。
フィールド酸化膜１３は、アクティブ領域１５の外側に設けられている。フィールド酸化膜１３の厚さは、例えば０．５μｍ程度であってもよい。
炭化ケイ素半導体装置は、ｐ+炭化ケイ素基板１の裏面に裏面電極１４を備えている。裏面電極１４は、ｐ+炭化ケイ素基板１にオーミック接合している。裏面電極１４は、例えばアルミニウムでできていてもよい。裏面電極１４の厚さは、例えば１００ｎｍ程度であってもよい。
次に本発明の実施例を図３〜図１４及び図１６を用いて説明する。
・実施例１
図４は、本発明の実施の形態にかかる炭化ケイ素半導体装置の製造途中の状態を示す断面図である。図５は、図４の続きの状態を示す断面図である。図６は、図５の続きの状態を示す断面図である。図７は、図６の続きの状態を示す断面図である。図８は、図７の続きの状態を示す断面図である。図９は、図８の続きの状態を示す断面図である。図１０は、図９の続きの状態を示す断面図である。図１１は、図１０の続きの状態を示す断面図である。
図４は、本発明の実施の形態にかかる炭化ケイ素半導体装置の製造途中の状態を示す断面図である。図５は、図４の続きの状態を示す断面図である。図６は、図５の続きの状態を示す断面図である。図７は、図６の続きの状態を示す断面図である。図８は、図７の続きの状態を示す断面図である。図９は、図８の続きの状態を示す断面図である。図１０は、図９の続きの状態を示す断面図である。図１１は、図１０の続きの状態を示す断面図である。
（１）工程１
まず、図４に示すように、ｐ+炭化ケイ素基板１を用意する。ｐ+炭化ケイ素基板１は、ｐ型４Ｈ−ＳｉＣ（０００−１）基板（（０００−１）面から０〜８度オフ基板、好ましくは０〜４度オフ基板）である。このｐ+炭化ケイ素基板１のおもて面上に、アクセプター密度が１×１０16／ｃｍ3程度であるｐエピタキシャル膜２を成長させる。
まず、図４に示すように、ｐ+炭化ケイ素基板１を用意する。ｐ+炭化ケイ素基板１は、ｐ型４Ｈ−ＳｉＣ（０００−１）基板（（０００−１）面から０〜８度オフ基板、好ましくは０〜４度オフ基板）である。このｐ+炭化ケイ素基板１のおもて面上に、アクセプター密度が１×１０16／ｃｍ3程度であるｐエピタキシャル膜２を成長させる。
（２）工程２
次いで、図５に示すように、例えば減圧ＣＶＤ法によって、ｐエピタキシャル膜２の表面上に、例えば厚さ１μｍ程度のＳｉＯ2膜を堆積する。そして、フォトリソグラフィによって、このＳｉＯ2膜をパターン加工して、マスク２１を形成する。その後、このマスク２１越しにｐエピタキシャル膜２の表面に例えばリンイオン２２をイオン注入する。イオン注入時の条件は、例えば基板温度が５００℃程度であり、加速エネルギーが４０ｋｅＶ〜２５０ｋｅＶ程度の多段であり、注入量が２×１０20／ｃｍ3程度であってもよい。このイオン注入によって、図５に破線で示すように、ｐエピタキシャル膜２の表面領域の一部が、第１のイオン注入領域２３及び第２のイオン注入領域２４となる。第１のイオン注入領域２３及び第２のイオン注入領域２４は、例えば後述する熱処理を経ることによって、それぞれｎ+ドレイン領域３及びｎ+ソース領域４となる。
次いで、図５に示すように、例えば減圧ＣＶＤ法によって、ｐエピタキシャル膜２の表面上に、例えば厚さ１μｍ程度のＳｉＯ2膜を堆積する。そして、フォトリソグラフィによって、このＳｉＯ2膜をパターン加工して、マスク２１を形成する。その後、このマスク２１越しにｐエピタキシャル膜２の表面に例えばリンイオン２２をイオン注入する。イオン注入時の条件は、例えば基板温度が５００℃程度であり、加速エネルギーが４０ｋｅＶ〜２５０ｋｅＶ程度の多段であり、注入量が２×１０20／ｃｍ3程度であってもよい。このイオン注入によって、図５に破線で示すように、ｐエピタキシャル膜２の表面領域の一部が、第１のイオン注入領域２３及び第２のイオン注入領域２４となる。第１のイオン注入領域２３及び第２のイオン注入領域２４は、例えば後述する熱処理を経ることによって、それぞれｎ+ドレイン領域３及びｎ+ソース領域４となる。
（３）工程３
次いで、マスク２１を除去した後、図６に示すように、例えば減圧ＣＶＤ法によって、ｐエピタキシャル膜２の表面上に、例えば厚さ１μｍ程度のＳｉＯ2膜を堆積する。そして、フォトリソグラフィによって、このＳｉＯ2膜をパターン加工して、マスク２５を形成する。その後、このマスク２５越しにｐエピタキシャル膜２の表面に例えばアルミニウムイオン２６をイオン注入する。イオン注入時の条件は、例えば基板温度が５００℃程度であり、加速エネルギーが４０ｋｅＶ〜２００ｋｅＶ程度の多段であり、注入量が２×１０20／ｃｍ3であってもよい。このイオン注入によって、図６に破線で示すように、ｐエピタキシャル膜２の表面領域の一部が、第３のイオン注入領域２７となる。第３のイオン注入領域２７は、例えば後述する熱処理を経ることによって、ｐ+グラウンド領域５となる。
次いで、マスク２１を除去した後、図６に示すように、例えば減圧ＣＶＤ法によって、ｐエピタキシャル膜２の表面上に、例えば厚さ１μｍ程度のＳｉＯ2膜を堆積する。そして、フォトリソグラフィによって、このＳｉＯ2膜をパターン加工して、マスク２５を形成する。その後、このマスク２５越しにｐエピタキシャル膜２の表面に例えばアルミニウムイオン２６をイオン注入する。イオン注入時の条件は、例えば基板温度が５００℃程度であり、加速エネルギーが４０ｋｅＶ〜２００ｋｅＶ程度の多段であり、注入量が２×１０20／ｃｍ3であってもよい。このイオン注入によって、図６に破線で示すように、ｐエピタキシャル膜２の表面領域の一部が、第３のイオン注入領域２７となる。第３のイオン注入領域２７は、例えば後述する熱処理を経ることによって、ｐ+グラウンド領域５となる。
（４）工程４
次いで、マスク２５を除去した後、例えばアルゴン雰囲気などの不活性ガス雰囲気で活性化アニールを行って、第１のイオン注入領域２３、第２のイオン注入領域２４及び第３のイオン注入領域２７を活性化させる。それによって、図７に示すように、第１のイオン注入領域２３は、ｎ+ドレイン領域３となる。第２のイオン注入領域２４は、ｎ+ソース領域４となる。第３のイオン注入領域２７は、ｐ+グラウンド領域５となる。熱処理の温度は、例えば１６００℃程度であってもよい。熱処理の時間は、例えば５分程度であってもよい。
次いで、マスク２５を除去した後、例えばアルゴン雰囲気などの不活性ガス雰囲気で活性化アニールを行って、第１のイオン注入領域２３、第２のイオン注入領域２４及び第３のイオン注入領域２７を活性化させる。それによって、図７に示すように、第１のイオン注入領域２３は、ｎ+ドレイン領域３となる。第２のイオン注入領域２４は、ｎ+ソース領域４となる。第３のイオン注入領域２７は、ｐ+グラウンド領域５となる。熱処理の温度は、例えば１６００℃程度であってもよい。熱処理の時間は、例えば５分程度であってもよい。
（５）工程５
次いで、図８に示すように、例えば減圧ＣＶＤ法によって、ｐエピタキシャル膜２の表面上に、例えば厚さ０．５μｍ程度のフィールド酸化膜１３を堆積する。そして、フォトリソグラフィ及びウェットエッチングによって、このフィールド酸化膜１３の一部を除去して、アクティブ領域１５を形成する。アクティブ領域１５では、ｎ+ドレイン領域３、ｎ+ソース領域４及びｐ+グラウンド領域５が露出する。
次いで、図８に示すように、例えば減圧ＣＶＤ法によって、ｐエピタキシャル膜２の表面上に、例えば厚さ０．５μｍ程度のフィールド酸化膜１３を堆積する。そして、フォトリソグラフィ及びウェットエッチングによって、このフィールド酸化膜１３の一部を除去して、アクティブ領域１５を形成する。アクティブ領域１５では、ｎ+ドレイン領域３、ｎ+ソース領域４及びｐ+グラウンド領域５が露出する。
（６）工程６
次いで、図９に示すように、例えば１３００℃程度の温度で、亜酸化窒素（Ｎ2Ｏ）を含んだ雰囲気で例えば１００分間程度の酸窒化を行って、例えば厚さ５０ｎｍ程度のゲート絶縁膜６を形成する。続いて、ＰＯＡ処理として、図１４に示すように、水素雰囲気で１１００℃まで昇温した後に３０分間保持して熱処理を行い、１０００℃まで降温した後、窒素でパージして不活性ガス雰囲気とした。そして、不活性ガス雰囲気で６０分間保持した後、炉出し温度まで降温した。その後、例えば減圧ＣＶＤ法によって、ゲート絶縁膜６上に例えば厚さ０．３μｍ程度の多結晶シリコンを堆積する。そして、フォトリソグラフィによって、この多結晶シリコンをパターン加工して、ゲート電極７を形成する。
次いで、図９に示すように、例えば１３００℃程度の温度で、亜酸化窒素（Ｎ2Ｏ）を含んだ雰囲気で例えば１００分間程度の酸窒化を行って、例えば厚さ５０ｎｍ程度のゲート絶縁膜６を形成する。続いて、ＰＯＡ処理として、図１４に示すように、水素雰囲気で１１００℃まで昇温した後に３０分間保持して熱処理を行い、１０００℃まで降温した後、窒素でパージして不活性ガス雰囲気とした。そして、不活性ガス雰囲気で６０分間保持した後、炉出し温度まで降温した。その後、例えば減圧ＣＶＤ法によって、ゲート絶縁膜６上に例えば厚さ０．３μｍ程度の多結晶シリコンを堆積する。そして、フォトリソグラフィによって、この多結晶シリコンをパターン加工して、ゲート電極７を形成する。
（７）工程７
次いで、図１０に示すように、フォトリソグラフィ及びフッ酸エッチングによって、ｎ+ドレイン領域３、ｎ+ソース領域４及びｐ+グラウンド領域５の上にコンタクトホール２８を形成する。続いて、ゲート電極７が設けられている側の全面に、例えば、厚さ１０ｎｍ程度のアルミニウムを蒸着し、さらに厚さ６０ｎｍ程度のニッケルを蒸着する。そして、リフトオフによりニッケル及びアルミニウムをパターン加工して、コンタクトホール２８内にコンタクトメタル２９を形成する。
次いで、図１０に示すように、フォトリソグラフィ及びフッ酸エッチングによって、ｎ+ドレイン領域３、ｎ+ソース領域４及びｐ+グラウンド領域５の上にコンタクトホール２８を形成する。続いて、ゲート電極７が設けられている側の全面に、例えば、厚さ１０ｎｍ程度のアルミニウムを蒸着し、さらに厚さ６０ｎｍ程度のニッケルを蒸着する。そして、リフトオフによりニッケル及びアルミニウムをパターン加工して、コンタクトホール２８内にコンタクトメタル２９を形成する。
（８）工程８
次いで、図１１に示すように、オーミックコンタクトアニールとして、不活性ガスの雰囲気で、例えば９５０℃程度の温度で、例えば２分程度の時間でアニールを行って、コンタクトメタル２９と炭化ケイ素との反応層８，９を形成する。不活性ガスは、窒素であってもよいし、ヘリウムであってもよいし、アルゴンであってもよい。
次いで、図１１に示すように、オーミックコンタクトアニールとして、不活性ガスの雰囲気で、例えば９５０℃程度の温度で、例えば２分程度の時間でアニールを行って、コンタクトメタル２９と炭化ケイ素との反応層８，９を形成する。不活性ガスは、窒素であってもよいし、ヘリウムであってもよいし、アルゴンであってもよい。
（９）工程９
次いで、ゲート電極７が設けられている側の全面に、例えば厚さ３００ｎｍ程度のアルミニウムを蒸着する。そして、図３に示すように、フォトリソグラフィ及びリン酸（Ｈ3ＰＯ4）エッチングによって、ゲート電極７及び反応層８，９の上にパッド電極１０，１１，１２を形成する。また、ｐ+炭化ケイ素基板１の裏面に、例えば厚さ１００ｎｍ程度のアルミニウムを蒸着して、裏面電極１４を形成する。このようにして、図３に示す炭化ケイ素ＭＯＳＦＥＴができあがる。
次いで、ゲート電極７が設けられている側の全面に、例えば厚さ３００ｎｍ程度のアルミニウムを蒸着する。そして、図３に示すように、フォトリソグラフィ及びリン酸（Ｈ3ＰＯ4）エッチングによって、ゲート電極７及び反応層８，９の上にパッド電極１０，１１，１２を形成する。また、ｐ+炭化ケイ素基板１の裏面に、例えば厚さ１００ｎｍ程度のアルミニウムを蒸着して、裏面電極１４を形成する。このようにして、図３に示す炭化ケイ素ＭＯＳＦＥＴができあがる。
・実施例２
上述した実施例１の工程６において、窒素でパージして不活性ガス雰囲気で保持した温度を７００℃とした以外は、実施例１と同様の製造方法で炭化ケイ素ＭＯＳＦＥＴを作製した。
上述した実施例１の工程６において、窒素でパージして不活性ガス雰囲気で保持した温度を７００℃とした以外は、実施例１と同様の製造方法で炭化ケイ素ＭＯＳＦＥＴを作製した。
・比較例
上述した実施例１の工程６において、ＰＯＡ処理を、図１６に示すように、水素を含む雰囲気のまま炉出し温度の６００℃まで降温した以外は、実施例１と同様の製造方法で炭化ケイ素ＭＯＳＦＥＴを作製した。
上述した実施例１の工程６において、ＰＯＡ処理を、図１６に示すように、水素を含む雰囲気のまま炉出し温度の６００℃まで降温した以外は、実施例１と同様の製造方法で炭化ケイ素ＭＯＳＦＥＴを作製した。
・電界効果チャネル移動度の評価
図１２は、本発明の実施の形態にかかるＭＯＳＦＥＴと比較例のＭＯＳＦＥＴを測定して得られた電界効果チャネル移動度のゲート電圧依存性を示す図である。図１２において、縦軸は電界効果チャネル移動度（単位：ｃｍ2／Ｖｓ）であり、横軸はゲート電圧（単位：Ｖ）である。図１２に示すように、チャネル移動度の最大値は、比較例に対して実施例１及び実施例２の方が若干高い。従って、水素を含む雰囲気の熱処理の降温途中で窒素パージしても、界面準位を終端している水素が脱離して界面準位密度が増加することはない。
図１２は、本発明の実施の形態にかかるＭＯＳＦＥＴと比較例のＭＯＳＦＥＴを測定して得られた電界効果チャネル移動度のゲート電圧依存性を示す図である。図１２において、縦軸は電界効果チャネル移動度（単位：ｃｍ2／Ｖｓ）であり、横軸はゲート電圧（単位：Ｖ）である。図１２に示すように、チャネル移動度の最大値は、比較例に対して実施例１及び実施例２の方が若干高い。従って、水素を含む雰囲気の熱処理の降温途中で窒素パージしても、界面準位を終端している水素が脱離して界面準位密度が増加することはない。
・しきい値電圧シフト量の評価
しきい値電圧の安定性の指標として、ゲート絶縁膜に３ＭＶ／ｃｍのストレスを所定時間、印加した後のしきい値電圧のシフト量を評価した。
しきい値電圧の安定性の指標として、ゲート絶縁膜に３ＭＶ／ｃｍのストレスを所定時間、印加した後のしきい値電圧のシフト量を評価した。
図１３は、本発明の実施の形態にかかるＭＯＳＦＥＴと比較例のＭＯＳＦＥＴを測定して得られたしきい値電圧シフト量のストレス印加時間依存性を示す図である。図１３において、縦軸はしきい値電圧のシフト量（単位：Ｖ）であり、横軸はストレス印加時間（単位：ｓｅｃ）である。図１３に示すように、比較例に対して実施例１及び実施例２の方が、しきい値電圧のシフト量が小さいため、実施例１及び実施例２の方が比較例よりも、しきい値電圧が安定している。また、１０００℃でパージした実施例１よりも７００℃でパージした実施例２の方が、しきい値電圧のシフト量が大きい。従って、低い温度でのパージでは、十分に余剰な水素を追い出すことができない傾向にある。比較例の炉出し温度は６００℃であり、これに対して実施例２の７００℃のパージは、しきい値電圧の安定性向上に効果があるため、不活性ガスでパージを行う温度は７００℃以上であるのが好ましい。
上述した各実施例では、結晶構造が４Ｈ−ＳｉＣである（０００−１）基板（０〜８度オフ基板）を使用したが、結晶構造が４Ｈ−ＳｉＣである（１１−２０）基板を用いても同様の効果が得られる。
・ＳｉＯ2／ＳｉＣ界面付近における窒素濃度及び水素濃度の評価
水素を含んだ雰囲気でのＰＯＡ処理によって、界面準位密度を増大させず、チャネル移動度を維持したまま、しきい値電圧の安定性を得ることができたＳｉＯ2／ＳｉＣ界面付近における窒素濃度及び水素濃度を二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）によって測定した。
水素を含んだ雰囲気でのＰＯＡ処理によって、界面準位密度を増大させず、チャネル移動度を維持したまま、しきい値電圧の安定性を得ることができたＳｉＯ2／ＳｉＣ界面付近における窒素濃度及び水素濃度を二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）によって測定した。
図１７は、本発明の実施の形態にかかる炭化ケイ素半導体装置の二次イオン質量分析結果を示す図である。図１７には、上述した実施例１の工程６に準じて（０００−１）面のＳｉＣ基板に形成したＳｉＯ2膜に対するＳＩＭＳ分析の結果が示されている。図１７において、左側の縦軸は窒素（Ｎ）及び水素（Ｈ）の濃度（単位：ａｔｏｍｓ／ｃｍ3）であり、右側の縦軸は酸素及び炭素の二次イオン強度（単位：カウント）であり、横軸は分析の深さ（単位：ｎｍ）である。ＳＩＭＳの一次イオン種としてセシウム（Ｃｓ）を用いた。図１７に示すように、左半分は酸素の二次イオン強度が高く、右半分は炭素の二次イオン強度が高いため、左側の領域がＳｉＯ2であり、右側の領域がＳｉＣである。ＳｉＯ2／ＳｉＣ界面付近において、水素及び窒素は、ともに１×１０20／ｃｍ3以上の濃度のピークを有することを確認することができた。また、ＳｉＯ2膜中の水素濃度が、５×１０19／ｃｍ3以下の低い値であることを確認することができた。
界面準位を終端する窒素または水素は、ＳｉＯ2／ＳｉＣ界面のみに存在することが望ましく、それぞれ１×１０20ａｔｏｍｓ／ｃｍ3以上の濃度であることが好ましい。窒素または水素の濃度が１×１０20ａｔｏｍｓ／ｃｍ3より低いと、十分に界面準位を終端することができないからである。
ＳｉＯ2膜中の水素濃度は、５×１０19ａｔｏｍｓ／ｃｍ3以下であることが好ましい。ＳｉＯ2膜中の水素濃度が５×１０19ａｔｏｍｓ／ｃｍ3を超えると、過剰な水素が電子トラップの要因となるため、しきい値電圧が不安定になるからである。
以上説明したように、実施の形態によれば、界面準位を終端するのに必要十分な窒素及び水素がｐエピタキシャル膜２とゲート絶縁膜６との界面に存在するため、ｐエピタキシャル膜２とゲート絶縁膜６との界面に存在する界面準位が終端される。また、ゲート絶縁膜６中に、電子トラップの要因となる過剰な水素が存在するのを抑えることができるため、しきい値電圧が安定する。従って、界面準位密度を増加させることなく、チャネル移動度を維持したまま、しきい値電圧の安定性を向上させることができる。
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した数値は一例であり、本発明はそれらの値に限定されるものではない。また、本発明は、ｐ+炭化ケイ素基板１を用いた横型の炭化ケイ素半導体装置に限らない。例えば、ｎ+炭化ケイ素基板を用いた縦型の炭化ケイ素半導体装置など、高耐圧化構造を有する半導体装置、またはトレンチゲート構造や複雑なＭＯＳゲート構造を有する炭化ケイ素半導体装置にも適用可能である。
複雑なＭＯＳゲート構造の一例として、例えば図１８に示すような、オン状態のときにＳｉＣエピタキシャル基板の表面近傍にチャネルを形成する素子構造が挙げられる。
図１８は、本発明の実施の形態にかかる炭化ケイ素半導体装置の別の例を示す断面図である。図１８に示すように、炭化ケイ素半導体装置は、ｎ+炭化ケイ素基板３１及びｎエピタキシャル膜３２を備えている。ｎ+炭化ケイ素基板３１は、例えば炭化ケイ素にｎ型不純物がドーピングされた炭化ケイ素単結晶基板であってもよい。ｎ+炭化ケイ素基板３１は、例えばドレイン領域となる。
ｎエピタキシャル膜３２は、ｎ+炭化ケイ素基板３１のおもて面上に設けられている。ｎエピタキシャル膜３２の不純物濃度は、ｎ+炭化ケイ素基板３１よりも低い。ｎエピタキシャル膜３２は、例えばｎ型のドリフト領域となる。
炭化ケイ素半導体装置は、ｎ+炭化ケイ素基板３１のおもて面側に、例えばｐ領域３３、ｐＳｉＣ層３４、ｎ+ソース領域３５、ｐ+コンタクト領域３６、ゲート絶縁膜３７、ゲート電極３８、ソース電極３９及びｎ領域４０を備えている。炭化ケイ素半導体装置は、ｎ+炭化ケイ素基板３１の裏面側に、例えばドレイン電極４１となる裏面電極を備えている。
ｐ領域３３は、ｎエピタキシャル膜３２の表面領域の一部に設けられている。ｐ領域３３は、例えばｎエピタキシャル膜３２の表面領域の別の一部を挟むように設けられていてもよい。つまり、隣り合うｐ領域３３とｐ領域３３との間にｎエピタキシャル膜３２の領域があってもよい。
ｐＳｉＣ層３４は、ｐ領域３３、及び隣り合うｐ領域３３とｐ領域３３との間に存在するｎエピタキシャル膜３２の領域の表面上に設けられている。ｐＳｉＣ層３４の不純物濃度は、ｐ領域３３よりも低い。ｐＳｉＣ層３４において、ｎ+ソース領域３５、ｐ+コンタクト領域３６およびｎ領域４０を除く部分は、ｐ領域３３とともにｐ型のベース領域となる。ｐＳｉＣ層３４は、炭化ケイ素半導体の一例である。
ｎ領域４０は、ｎエピタキシャル膜３２の、隣り合うｐ領域３３とｐ領域３３との間の領域の表面上に、設けられている。ｎ領域４０は、ｐＳｉＣ層３４を貫通してｎエピタキシャル膜３２に接している。ｎ領域４０の不純物濃度は、ｎエピタキシャル膜３２よりも高いのが望ましい。ｎ領域４０は、例えばｐＳｉＣ層３４の一部の導電型を、ｎ型不純物のイオン注入及び熱処理によって反転させた領域であってもよい。ｎ領域４０は、例えばｎエピタキシャル膜３２とともにｎ型のドリフト領域となる。
ｎ+ソース領域３５は、ｐ領域３３の上のｐＳｉＣ層３４の表面領域に設けられている。ｎ+ソース領域３５は、ｎ領域４０から離れて設けられている。
ｐ+コンタクト領域３６は、ｎ+ソース領域３５を挟んでｎ領域４０の反対側に設けられている。ｐ+コンタクト領域３６は、ｐＳｉＣ層３４及びｎ+ソース領域３５に接する。ｐ+コンタクト領域３６は、ｐＳｉＣ層３４を貫通して、ｐ領域３３に接する。ｐ+コンタクト領域３６の不純物濃度は、ｐＳｉＣ層３４よりも高い。
ゲート絶縁膜３７は、ｐＳｉＣ層３４の、ｎ領域４０とｎ+ソース領域３５とに挟まれた領域の表面上に設けられている。ゲート絶縁膜３７は、例えば隣り合うｎ+ソース領域３５とｎ+ソース領域３５との間のｐＳｉＣ層３４及びｎ領域４０の表面上に設けられていてもよい。ゲート絶縁膜３７は、絶縁膜の一例である。
ゲート電極３８は、ゲート絶縁膜３７の表面上に設けられている。
ソース電極３９は、ｎ+ソース領域３５及びｐ+コンタクト領域３６の表面に接して設けられている。ソース電極３９は、ｎ+ソース領域３５及びｐ+コンタクト領域３６に電気的に接続されている。ソース電極３９は、図示しない層間絶縁膜によって、ゲート電極３８から絶縁されている。
ドレイン電極４１は、ｎ+炭化ケイ素基板３１の裏面に接して設けられている。ドレイン電極４１は、ｎ+炭化ケイ素基板３１にオーミック接合している。
以上のように、本発明にかかる炭化ケイ素半導体装置および炭化ケイ素半導体装置の製造方法は、横型ＭＯＳＦＥＴに限らず、縦型ＭＯＳＦＥＴなどの高耐圧化構造を有する半導体装置、トレンチゲート構造や複雑なＭＯＳゲート構造を有するＭＯＳＦＥＴにも適用可能であり、同様の効果を奏することができる。従って、特許請求の範囲に記載された本発明を逸脱しない範囲で、種々の炭化ケイ素半導体装置および炭化ケイ素半導体装置の製造方法に適用可能である。
１ ｐ+炭化ケイ素基板
２ ｐエピタキシャル膜
３ ｎ+ドレイン領域
４，３５ ｎ+ソース領域
５ ｐ+グラウンド領域
６，３７ ゲート絶縁膜
７，３８ ゲート電極
８，９ 反応層
１０，１１，１２ パッド電極
１３ フィールド酸化膜
１４ 裏面電極
１５ アクティブ領域
２１，２５ マスク
２２ リンイオン
２３ 第１のイオン注入領域
２４ 第２のイオン注入領域
２６ アルミニウムイオン
２７ 第３のイオン注入領域
２８ コンタクトホール
２９ コンタクトメタル
３１ ｎ+炭化ケイ素基板
３２ ｎエピタキシャル膜
３３ ｐ領域
３４ ｐＳｉＣ層
３６ ｐ+コンタクト領域
３９ ソース電極
４０ ｎ領域
４１ ドレイン電極
１０１ ｎ型４Ｈ−ＳｉＣ（０００−１）基板
１０２ ｎ型エピタキシャル膜
１０３ 絶縁膜
１０４ アルミゲート電極
１０５ アルミ裏面電極
１０６ Ｃ−Ｖメーター
２ ｐエピタキシャル膜
３ ｎ+ドレイン領域
４，３５ ｎ+ソース領域
５ ｐ+グラウンド領域
６，３７ ゲート絶縁膜
７，３８ ゲート電極
８，９ 反応層
１０，１１，１２ パッド電極
１３ フィールド酸化膜
１４ 裏面電極
１５ アクティブ領域
２１，２５ マスク
２２ リンイオン
２３ 第１のイオン注入領域
２４ 第２のイオン注入領域
２６ アルミニウムイオン
２７ 第３のイオン注入領域
２８ コンタクトホール
２９ コンタクトメタル
３１ ｎ+炭化ケイ素基板
３２ ｎエピタキシャル膜
３３ ｐ領域
３４ ｐＳｉＣ層
３６ ｐ+コンタクト領域
３９ ソース電極
４０ ｎ領域
４１ ドレイン電極
１０１ ｎ型４Ｈ−ＳｉＣ（０００−１）基板
１０２ ｎ型エピタキシャル膜
１０３ 絶縁膜
１０４ アルミゲート電極
１０５ アルミ裏面電極
１０６ Ｃ−Ｖメーター
Claims (3)
- 炭化ケイ素半導体上に、酸窒化膜でできた絶縁膜を有し、
前記炭化ケイ素半導体と前記絶縁膜との界面から５ｎｍ以内の領域に窒素が２×１０21／ｃｍ3以上の１つのピーク濃度で存在し、かつ、前記界面に水素が１×１０20／ｃｍ3以上の濃度で存在し、かつ、前記界面から５ｎｍ以上の前記絶縁膜の領域で水素濃度が５×１０19／ｃｍ3 を超えず、
前記絶縁膜は、ＭＯＳＦＥＴのゲート絶縁膜であることを特徴とする炭化ケイ素半導体装置。 - 縦型のＭＯＳＦＥＴであることを特徴とする請求項１に記載の炭化ケイ素半導体装置。
- 炭化ケイ素半導体上に、酸窒化膜でできた絶縁膜を形成する第１工程と、
前記絶縁膜にＰＯＡ処理を行う第２工程と、
前記ＰＯＡ処理の処理温度より５０℃以上低い温度まで降温した後に、窒素雰囲気中で炉出し温度まで降温する第３工程と、
を含み、
前記３工程の後、
前記炭化ケイ素半導体と前記絶縁膜との界面から５ｎｍ以内の領域に窒素が２×１０21／ｃｍ3以上の１つのピーク濃度で存在し、かつ、前記界面に水素が１×１０20／ｃｍ3以上の濃度で存在し、かつ、前記界面から５ｎｍ以上の前記絶縁膜の領域で水素濃度が５×１０19／ｃｍ3 を超えず、
前記絶縁膜は、ＭＯＳＦＥＴのゲート絶縁膜であることを特徴とする炭化ケイ素半導体装置の製造方法。
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