JP6429549B2 - 半導体集積回路、半導体集積回路を備えた装置、半導体集積回路におけるクロックの制御方法、並びにプログラム。 - Google Patents
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Description
次に、画像形成装置100のメインコントローラ101について詳しく説明する。
図3は、本実施例に係る、クロック生成部205の内部構成を示すブロック図である。クロック生成部205は、第1クロック源300、第2クロック源310、クロック間引き回路320、クロック設定保持部330を備える。さらに、クロック生成部205は、複数の分周回路とクロックゲート回路(2分周回路360a〜360c、4分周回路361aと361b、8分周回路362、クロックゲート回路370a〜370g)を備える。
・DRAMクロック:DRAM203
・メモリコントローラバスクロック:メモリコントローラ202、同期・非同期化I/F214
・第1インタフェースクロック:LAN I/F211
・CPUクロック:CPU201
・第1バスクロック:ROM204、システムバス208、同期・非同期化I/F214
・第2バスクロック:スキャナ画像処理部206、プリンタ画像処理部207、イメージバス209、イメージバスI/F212、デバイスI/F213
・第2インタフェースクロック:操作部I/F210
これらのクロックはそれぞれ個別のクロックゲート回路370a〜370gによってゲート制御することが可能であり、動作不要な機能モジュールの同期回路へのクロックの供給を個別に停止させることによって、画像形成装置100の消費電力を低減することができる。
図5は、クロック間引き回路320が通常のクロックを出力する状態から、間引きクロックを出力する状態に移行する過程を説明する図である。本実施例においては、DRAMクロック、メモリコントローラバスクロック、第1インタフェースクロック、CPUクロック、第1バスクロック及び第2バスクロックは、共通のクロック源である第1クロック源300を基に生成されるクロックである。そのため、これらのクロックは、図5において保線で示す「エッジ一致」のタイミングで立ち上がりエッジが一致する、相互に同期の取れた関係(以下、同期関係)のクロックを構成できる。従って、これらのクロックで動作する同期回路は、データ転送が発生するクロック間でのタイミング設計を行うことによって、同期回路の正常なデータ転送の動作を保障できる。一方、第1クロック源300とは独立したクロック源である第2クロック源310を基に生成される第2インタフェースクロックと上記クロック群とは、同期の取れていない関係(以下、非同期関係)となる。そのため、第2インタフェースクロックで動作する同期回路とのデータ転送にはデータの同期化回路が必要となる。
図6は、クロック間引き回路320が間引きクロックを出力する状態から、通常のクロックを出力する状態に移行する過程を説明する図である。図6に示す「クロック間引きOFFのタイミングでクロック間引き設定がOFFになると、クロック間引き回路320が出力するクロックは通常時の周波数に戻る。このように、クロック間引き回路320から出力されるクロックの周波数が、低減した状態から通常の状態に戻る際に、上述したクロックの周波数比も元に戻る。例えば、上述のメモリコントローラバスクロックと第1バスクロックとの間の周波数比は、4:1の関係から1:1の関係に戻り、立ち上がりエッジのタイミングは毎サイクル一致することになる。
次に、画像形成装置100のメインコントローラ101による省電力制御について説明する。画像処理装置100は、その稼動状態に応じて消費電力の異なる2種類の動作モード(通常モードと省電力モード)を備える。画像形成装置100は、操作部102が所定の期間中にユーザからの操作を受け付けなかった場合や、印刷ジョブを実行しなかった場合に、通常の動作状態である通常モードから、消費電力を低減した待機状態である省電力モードに移行する。従って、省電力モードにおいては印刷ジョブなどを実行することはなく、メインコントローラ101上の一部の機能モジュールは動作する必要のない状態、あるいは、動作速度を低減しても支障がない状態になる。すなわち、省電力モード下では、クロック生成部205がメインコントローラ101上の一部の機能モジュールに供給するクロックを停止、あるいは、周波数を低減することができる状態となっている。
続いて、同期・非同期化I/F214の詳細について説明する。図8は、同期・非同期化I/F214の内部構成とその動作を説明する図である。
次に、本実施例に係る、メインコントローラ101によるデータパス制御とクロック制御について、フローチャートを参照して説明する。
図11は、本実施例に係る、クロック生成部205’の内部構成を示すブロック図である。本実施例のクロック生成部205’は、第1クロック源300、第2クロック源310に加えて、第3クロック源1100を備える。また、クロック間引き回路320に代えてクロック選択回路1110を備え、該クロック選択回路1110の設定を行なうクロック設定保持部1120を備える。さらに、クロック生成部205’は、複数の分周回路とクロックゲート回路(2分周回路360a、360c、360d、4分周回路361aと361b、8分周回路362、クロックゲート回路370a〜370g)を備える。
まず、第1クロック源300を2分周した分周クロックを選択した状態から、第3クロック源1100の出力クロックを選択した状態へと切り替える場合について説明する。
続いて、本実施例に係る、メインコントローラ101によるデータパス制御とクロック制御について、フローチャートを参照して説明する。
以上が、本実施例に係る、省電力モードから通常モードに復帰する際の制御処理の内容である。これにより、システムバス208とメモリコントローラ202との間で遅延のないクロック同期のデータ転送を行えるようになる。
本発明は、以下の処理を実行することによっても実現される。すなわち、上述した実施形態の機能を実現するソフトウェア(プログラム)を、ネットワーク又は各種記憶媒体を介してシステムあるいは装置に供給し、そのシステムあるいは装置のコンピュータ(又はCPUやMPU等)がプログラムを読み出して実行する処理である。
Claims (18)
- クロック信号を出力するクロック源と、
前記クロック源が出力した前記クロック信号を第1周波数又は前記第1周波数より小さい第2周波数で出力する周波数可変回路と、
前記周波数可変回路から出力されたクロック信号が入力される第1デバイスと、
前記周波数可変回路を介さずに前記クロック源から出力されたクロック信号が入力される第2デバイスと、前記第1デバイスと前記第2デバイスとの間のデータ転送を行うインターフェースと、を備え、
前記インターフェースは、
同期化回路を有し、
前記周波数可変回路が前記第2周波数のクロック信号を出力する場合には、前記同期化回路を介してデータ転送を行い、
前記周波数可変回路が前記第1周波数のクロック信号を出力する場合には、前記同期化回路を介さずにデータ転送を行う、
ことを特徴とする半導体集積回路。 - 前記周波数可変回路は、前記クロック源から入力された前記クロック信号のトグルを間引く間引き回路である、ことを特徴とする請求項1に記載の半導体集積回路。
- 前記周波数可変回路は、
所定の指示に従って、前記クロック源から入力された前記クロック信号を前記第2周波数で出力し、
他の所定の指示に従って、前記クロック源から入力された前記クロック信号を前記第1周波数で出力する、
ことを特徴とする請求項1又は2に記載の半導体集積回路。 - 前記第1デバイスは、CPUである、ことを特徴とする請求項1乃至3の何れか1項に記載の半導体集積回路。
- 前記第2デバイスは、メモリへのデータの書き込み又は前記メモリからデータの読み出しを制御するメモリコントローラである、ことを特徴とする請求項1乃至3の何れか1項に記載の半導体集積回路。
- 前記クロック源から出力されたクロック信号の周波数を分周する第1分周回路と、
前記周波数可変回路から出力されたクロック信号の周波数を分周する第2分周回路と、をさらに備え、
前記第1分周回路から出力されたクロック信号は、前記第2デバイスに入力され、
前記第2分周回路から出力されたクロック信号は、前記第1デバイスに入力される、
ことを特徴とする請求項1乃至5の何れか1項に記載の半導体集積回路。 - 請求項3に記載の半導体集積回路を備え、
通常モードと該通常モードよりも消費電力が低い省電力モードとで動作可能であり、
前記通常モードから前記省電力モードに移行する際に、前記所定の指示が出力され、前記省電力モードから前記通常モードに移行する際に、前記他の所定の指示が出力される、
ことを特徴とする装置。 - 前記装置は、スキャナ及び前記スキャナで読み取った画像データに対して画像処理を行うスキャナ画像処理手段を備えた装置である、ことを特徴とする請求項7に記載の装置。
- 前記装置は、プリンタ及びプリンタに出力される画像データに対して画像処理を行うプリンタ画像処理手段を備えた装置である、ことを特徴とする請求項7に記載の装置。
- 半導体集積回路におけるクロックの制御方法であって、
周波数可変回路によって、クロック源が出力したクロック信号を第1周波数又は前記第1周波数より小さい第2周波数で出力するステップと、
同期化回路を有するインターフェースによって、前記周波数可変回路から出力されたクロック信号が入力される第1デバイスと、前記周波数可変回路を介さずに前記クロック源から出力されたクロック信号が入力される第2デバイスとの間のデータ転送を行うステップであって、
前記周波数可変回路から前記第2周波数のクロック信号が出力された場合には、前記同期化回路を介してデータ転送を行い、
前記周波数可変回路から前記第1周波数のクロック信号が出力された場合には、前記同期化回路を介さずにデータ転送を行う、ステップと、
を含むことを特徴とするクロックの制御方法。 - クロック信号を出力するクロック源と、
前記クロック源から入力された前記クロック信号を第1周波数又は前記第1周波数より小さい第2周波数で出力する周波数可変回路と、
前記クロック源から出力された、前記周波数可変回路を介さない前記クロック信号の周波数を分周する第1の分周回路と、
前記周波数可変回路から出力されたクロック信号の周波数を分周する第2の分周回路と、
前記第2の分周回路から出力されたクロック信号が入力される第1デバイスと、
前記第1の分周回路から出力されたクロック信号が入力される第2デバイスと、
前記第1デバイスと前記第2デバイスとの間のデータ転送を行うインターフェースと、を備え、
前記インターフェースは、
同期化回路を有し、
前記周波数可変回路が出力するクロック信号の周波数に応じて、前記同期化回路を介したデータ転送、又は、前記同期化回路を介さないデータ転送を行う、
ことを特徴とする半導体集積回路。 - 前記周波数可変回路は、前記クロック源から入力された前記クロック信号のトグルを間引く間引き回路である、ことを特徴とする請求項11に記載の半導体集積回路。
- 前記周波数可変回路は、
所定の指示に従って、前記クロック源から入力された前記クロック信号を前記第2周波数で出力し、
他の所定の指示に従って、前記クロック源から入力された前記クロック信号を前記第1周波数で出力する、
ことを特徴とする請求項11又は12に記載の半導体集積回路。 - 前記第1デバイスは、CPUである、ことを特徴とする請求項11乃至13の何れか1項に記載の半導体集積回路。
- 前記第2デバイスは、メモリへのデータの書き込み又は前記メモリからデータの読み出しを制御するメモリコントローラである、ことを特徴とする請求項11乃至13の何れか1項に記載の半導体集積回路。
- 請求項13に記載の半導体集積回路を備え、
通常モードと該通常モードよりも消費電力が低い省電力モードとで動作可能であり、
前記通常モードから前記省電力モードに移行する際に、前記所定の指示が出力され、前記省電力モードから前記通常モードに移行する際に、前記他の所定の指示が出力される、
ことを特徴とする装置。 - 前記装置は、スキャナ及び前記スキャナで読み取った画像データに対して画像処理を行うスキャナ画像処理手段を備えた装置である、ことを特徴とする請求項16に記載の装置。
- 前記装置は、プリンタ及びプリンタに出力される画像データに対して画像処理を行うプリンタ画像処理手段を備えた装置である、ことを特徴とする請求項16に記載の装置。
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