JP6401842B2

JP6401842B2 - Semiconductor integrated circuit

Info

Publication number: JP6401842B2
Application number: JP2017180554A
Authority: JP
Inventors: 石川　賢一; 賢一石川
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2012-11-28
Filing date: 2017-09-20
Publication date: 2018-10-10
Anticipated expiration: 2033-10-21
Also published as: JP2018014524A

Description

本発明は半導体集積回路に関し、例えば、ワイドＩ／Ｏ（Ｉｎ／Ｏｕｔ：入出力）やＨＢＭ（ＨｉｇｈＢａｎｄｗｉｄｔｈＭｅｍｏｒｙ：広帯域幅メモリ）などの、アレイ状に配置された複数のＴＳＶ（ＴｈｒｏｕｇｈＳｉｌｉｃｏｎＶｉａ：シリコン貫通電極）バンプの技術を用いたレイアウトを有する半導体集積回路に好適に利用出来るものである。 The present invention relates to a semiconductor integrated circuit and, for example, a plurality of TSVs (Through Silicon Vias) arranged in an array such as wide I / O (In / Out: input / output) and HBM (High Bandwidth Memory). This can be suitably used for a semiconductor integrated circuit having a layout using a silicon through electrode) bump technology.

近年、スマートフォンや、ストレート型またはタブレット型のＰＣなど向けとして、消費電力がより低く、かつ、より高いデータ転送速度を可能とするモバイルＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ：ダイナミックランダムアスセスメモリ）が要求されている。一般的には、メモリのデータ転送速度を上げるためには、入出力バスの動作周波数を高めるか、入出力バスのビット幅を広げるしか方法が無い。しかし、ＬＰＤＤＲ（ＬｏｗＰｏｗｅｒＤｏｕｂｌｅＤａｔａＲａｔｅ：低電力ダブルデータレート）型メモリのように、動作周波数を上げることでデータ転送速度を高める従来技術では、消費電力の増大が懸念されている。 In recent years, mobile DRAM (Dynamic Random Access Memory) that requires lower power consumption and higher data transfer speed has been demanded for smartphones, straight type or tablet type PCs. Yes. In general, the only way to increase the data transfer speed of the memory is to increase the operating frequency of the input / output bus or increase the bit width of the input / output bus. However, there is a concern about an increase in power consumption in the related art in which the data transfer speed is increased by increasing the operating frequency, such as an LPDDR (Low Power Double Data Rate) type memory.

ＬＰＤＤＲに対して、ワイドＩ／Ｏと呼ばれる技術が知られている。ワイドＩ／Ｏでは、入出力ピンの総数を増やして、入出力バス幅を広くすることで、動作周波数を落としてもデータ転送速度を高く保ち、かつ、消費電力を低くすることが可能となる。 A technique called wide I / O is known for LPDDR. In wide I / O, by increasing the total number of input / output pins and widening the input / output bus width, it is possible to maintain a high data transfer rate and reduce power consumption even when the operating frequency is lowered. .

ワイドＩ／Ｏの技術を実現するためには、積層した半導体の基板を貫通して電気的に接続するシリコンチップの積層接続が前提条件として求められる。そのため、ＤＲＡＭ側と、ＳＯＣ（ＳｙｓｔｅｍＯｎＣｈｉｐ：システムオンチップ）側とで入出力パッドの位置を揃える必要がある。この入出力パッドの配置は、ＪＥＤＥＣ（ＪｏｉｎｔＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓＥｎｇｉｎｅｅｒｉｎｇＣｏｕｎｃｉｌ：電子機器技術評議会）によってワイドＩ／Ｏの領域として規格化されている。 In order to realize the wide I / O technology, a stacked connection of silicon chips that penetrate and electrically connect stacked semiconductor substrates is required as a precondition. Therefore, it is necessary to align the positions of the input / output pads on the DRAM side and the SOC (System On Chip) side. The arrangement of the input / output pads is standardized as a wide I / O area by JEDEC (Joint Electron Engineering Engineering Council).

図１Ａは、積層接続された複数のシリコンチップの構成の一例を示す断面図である。図１Ａに示した構成例では、それぞれがデバイス素子３５１および配線層３５２を有する複数のＤＲＡＭシリコンチップが積層されており、これらのシリコンチップはマイクロバンプ３６１およびＴＳＶ３５６を介して接続されている。これらのシリコンチップは、さらに、ＳｏＣのデバイス素子３５３を貫通するビアを介して、ＳｏＣの配線層３５４に接続されている。ＳｏＣは、バンプ３６３を有するパッケージ基盤３５５に実装されている。 FIG. 1A is a cross-sectional view showing an example of the configuration of a plurality of silicon chips that are stacked and connected. In the configuration example shown in FIG. 1A, a plurality of DRAM silicon chips each having a device element 351 and a wiring layer 352 are stacked, and these silicon chips are connected via a micro bump 361 and a TSV 356. These silicon chips are further connected to the SoC wiring layer 354 via vias that penetrate the SoC device elements 353. The SoC is mounted on a package substrate 355 having bumps 363.

非特許文献１（ＪＥＤＥＣＳＴＡＮＤＡＲＤ，ＷｉｄｅＩ／ＯＳｉｎｇｌｅＤａｔａＲａｔｅ，ＪＥＳＤ２２９，Ｄｅｃｅｍｂｅｒ２０１１）では、ＳＯＣおよびＤＲＡＭを接続するワイドＩ／Ｏの領域の入出力パッドにおける、配置の座標や端子の定義などが規格化されている。図１Ｂは、ＴＳＶアレイ領域内におけるバンプの下にＩ／Ｏバッファを配置した構成の一例を示す平面図である。図１Ｂには、ＴＳＶバンプおよびバッファ（９０１）が縦横方向の格子状に配置されている領域の他に、ＥＳＤ保護回路部９０２およびＰＬＬ回路部９０３が配置されている領域も示されている。 In Non-Patent Document 1 (JEDEC STANDARD, Wide I / O Single Data Rate, JESD229, December 2011), there are coordinates and terminal definitions in the input / output pads in the wide I / O area connecting the SOC and DRAM. It has been standardized. FIG. 1B is a plan view showing an example of a configuration in which an I / O buffer is arranged under a bump in the TSV array region. FIG. 1B also shows a region where the ESD protection circuit unit 902 and the PLL circuit unit 903 are arranged, in addition to the region where the TSV bumps and the buffers (901) are arranged in a grid pattern in the vertical and horizontal directions.

ＪＥＤＥＣで規格化された入出力パッドにおける、ＴＳＶバンプおよびＩ／Ｏバッファの配置関係は、２０１１年６月２４日に韓国で開催されたＭｏｂｉｌｅＭｅｍｏｒｙＦｏｒｕｍにおけるワイドＩ／ＯのＳＯＣフロアプランで、非特許文献２（ＭｏｂｉｌｅＭｅｍｏｒｙＦｏｒｕｍ：ＬＰＤＤＲ３ａｎｄＷｉｄｅＩＯ，２０１１／０６／２４）に示されるように公開されている。 The layout relationship of TSV bumps and I / O buffers in the I / O pad standardized by JEDEC is a non-wide SOC floor plan at Mobile Memory Forum held in Korea on June 24, 2011. It is disclosed as shown in Patent Document 2 (Mobile Memory Forum: LPDDR3 and WideIO, 2011/06/24).

非特許文献１および非特許文献２に関連して、Ｐチャネル型ＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃＤｉｓｃｈａｒｇｅ：静電放電）保護素子を介してＴＳＶバンプにＶＤＤ電源幹線を接続し、かつ、Ｎチャネル型ＥＳＤ保護素子を介してＴＳＶバンプにＶＳＳ電源幹線を接続する構成が知られている。 In connection with Non-Patent Document 1 and Non-Patent Document 2, a VDD power supply trunk line is connected to a TSV bump via a P-channel ESD (ElectroStatic Discharge) protective element, and an N-channel ESD protective element is connected. There is known a configuration in which a VSS power supply trunk line is connected to TSV bumps.

特許文献１（特開２０１０−１３５３９１号公報）には、Ｐチャネル型ＥＳＤ保護素子およびＮチャネル型ＥＳＤ保護素子をＴＳＶバンプの隣り合う２辺に配置し、Ｐチャネル型ＥＳＤ保護素子およびＮチャネル型ＥＳＤ保護素子の間にＩ／Ｏバッファのプリアンプ回路部を配置する構成が開示されている。 In Patent Document 1 (Japanese Patent Laid-Open No. 2010-135391), a P-channel ESD protection element and an N-channel ESD protection element are arranged on two adjacent sides of a TSV bump, and a P-channel ESD protection element and an N-channel type are disposed. A configuration is disclosed in which a preamplifier circuit portion of an I / O buffer is disposed between ESD protection elements.

特開２０１０−１３５３９１号公報JP 2010-135391 A

ＪＥＤＥＣＳＴＡＮＤＡＲＤ，ＷｉｄｅＩ／ＯＳｉｎｇｌｅＤａｔａＲａｔｅ，ＪＥＳＤ２２９，Ｄｅｃｅｍｂｅｒ２０１１（ｈｔｔｐ：／／ｗｗｗ．ｊｅｄｅｃ．ｏｒｇ／ｓｔａｎｄａｒｄｓ−ｄｏｃｕｍｅｎｔｓ／ｒｅｓｕｌｔｓ／ｊｅｓｄ２２９）JEDEC STANDARD, Wide I / O Single Data Rate, JESD229, December 2011 (http://www.jedec.org/standards-documents/results/jesd229) ＭｏｂｉｌｅＭｅｍｏｒｙＦｏｒｕｍ：ＬＰＤＤＲ３ａｎｄＷｉｄｅＩＯ，２０１１／０６／２４（ｈｔｔｐ：／／ｗｗｗ．ｊｅｄｅｃ．ｏｒｇ／ｓｉｔｅｓ／ｄｅｆａｕｌｔ／ｆｉｌｅｓ／Ｓｏｐｈｉｅ＿Ｄｕｍａｓ＿１１％２００６％２０Ｍｏｂｉｌｅ％２０Ｍｅｍｏｒｙ％２０Ｆｏｒｕｍ．ｐｄｆ，２６頁）Mobile Memory Forum: LPDDR3 and WideIO, 2011/06/24 (http://www.jedec.org/sites/default/files/Sophie_Dumas_11% 2006% 20Mobile% 20Memory.

アレイ状に配置された複数のＴＳＶバンプを有する半導体集積回路において、ワイドＩ／Ｏ領域の消費電力を削減する。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 In a semiconductor integrated circuit having a plurality of TSV bumps arranged in an array, power consumption in the wide I / O region is reduced. Other problems and novel features will become apparent from the description of the specification and the accompanying drawings.

以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。 The means for solving the problem will be described below using the numbers used in the (DETAILED DESCRIPTION). These numbers are added to clarify the correspondence between the description of (Claims) and (Mode for Carrying Out the Invention). However, these numbers should not be used to interpret the technical scope of the invention described in (Claims).

一実施の形態によれば、連続して並ぶ２つのＴＳＶバンプ（４０３Ａ、４０３Ｂなど）にそれぞれ接続される２つのＥＳＤ保護素子（４２１Ａ、４２１Ｄなど）を、これら２つのＴＳＶバンプ（４０３Ａ、４０３Ｂなど）の間に配置する。 According to one embodiment, two ESD protection elements (421A, 421D, etc.) respectively connected to two TSV bumps (403A, 403B, etc.) arranged in series are connected to these two TSV bumps (403A, 403B, etc.). ) Between.

前記一実施の形態によれば、ワイドＩ／Ｏ領域の消費電力を節約し、さらにチップサイズを縮小することも出来る。 According to the embodiment, it is possible to save power consumption in the wide I / O area and further reduce the chip size.

図１Ａは、積層接続された複数のシリコンチップの構成の一例を示す断面図である。FIG. 1A is a cross-sectional view showing an example of the configuration of a plurality of silicon chips that are stacked and connected. 図１Ｂは、ＴＳＶアレイ領域内におけるバンプの下にＩ／Ｏバッファを配置した構成の一例を示す平面図である。FIG. 1B is a plan view showing an example of a configuration in which an I / O buffer is arranged under a bump in the TSV array region. 図１Ｃは、従来技術による半導体集積回路のレイアウト構造の構成例を示す平面図である。FIG. 1C is a plan view showing a configuration example of a layout structure of a semiconductor integrated circuit according to a conventional technique. 図２Ａは、従来技術による半導体集積回路のレイアウト構造の構成例をより詳細に示す部分平面図である。FIG. 2A is a partial plan view showing in more detail a configuration example of a layout structure of a semiconductor integrated circuit according to the prior art. 図２Ｂは、従来技術による半導体集積回路の、マルチフィンガーゲート化されたレイアウト構造の構成例を詳細に示す部分平面図である。FIG. 2B is a partial plan view showing in detail a configuration example of a multi-finger gate layout structure of a semiconductor integrated circuit according to the prior art. 図３Ａは、従来技術による半導体集積回路のレイアウト構造の構成例を示す、図２Ａに示した断面線Ａ−Ａによる断面図である。FIG. 3A is a cross-sectional view taken along the cross-sectional line AA shown in FIG. 図３Ｂは、ＥＳＤ保護素子兼ドライバの構成を出力バッファに設けた場合の放電経路を指し示す等価回路図である。FIG. 3B is an equivalent circuit diagram showing a discharge path when the configuration of the ESD protection element / driver is provided in the output buffer. 図３Ｃは、ＥＳＤ保護素子を入力バッファに設けた場合の放電経路を指し示す等価回路図である。FIG. 3C is an equivalent circuit diagram showing a discharge path when an ESD protection element is provided in the input buffer. 図４は、第１の実施形態による半導体集積回路のレイアウト構造の構成例を示す平面図である。FIG. 4 is a plan view showing a configuration example of the layout structure of the semiconductor integrated circuit according to the first embodiment. 図５Ａは、第１の実施形態による半導体集積回路のレイアウト構造を構成する構成単位群の構成例を示す平面図である。FIG. 5A is a plan view showing a configuration example of a structural unit group constituting the layout structure of the semiconductor integrated circuit according to the first embodiment. 図５Ｂは、第１の実施形態による半導体集積回路のレイアウト構造を構成する構成単位の構成例を示す平面図である。FIG. 5B is a plan view showing a configuration example of a structural unit constituting the layout structure of the semiconductor integrated circuit according to the first embodiment. 図６は、第１の実施形態による半導体集積回路のレイアウト構造の構成例を示す、図５Ｂに示した断面線Ｂ−Ｂによる断面図である。FIG. 6 is a cross-sectional view taken along the cross-sectional line BB shown in FIG. 図７は、第２の実施形態による半導体集積回路のレイアウト構造の構成例を示す平面図である。FIG. 7 is a plan view showing a configuration example of the layout structure of the semiconductor integrated circuit according to the second embodiment. 図８Ａは、第３の実施形態による半導体集積回路のレイアウト構造の構成例を示す平面図である。FIG. 8A is a plan view showing a configuration example of the layout structure of the semiconductor integrated circuit according to the third embodiment. 図８Ｂは、第３の実施形態による半導体集積回路のレイアウト構造を構成する構成単位群の構成例を示す平面図である。FIG. 8B is a plan view showing a configuration example of a structural unit group constituting the layout structure of the semiconductor integrated circuit according to the third embodiment. 図８Ｃは、第３の実施形態による半導体集積回路のレイアウト構造を構成する構成単位の構成例を示す平面図である。FIG. 8C is a plan view showing a configuration example of a structural unit constituting the layout structure of the semiconductor integrated circuit according to the third embodiment. 図９Ａは、第４の実施形態による半導体集積回路のレイアウト構造の構成例を示す平面図である。FIG. 9A is a plan view showing a configuration example of the layout structure of the semiconductor integrated circuit according to the fourth embodiment. 図９Ｂは、第４の実施形態による半導体集積回路のレイアウト構造を構成する構成単位群の構成例を示す平面図である。FIG. 9B is a plan view showing a configuration example of a structural unit group constituting the layout structure of the semiconductor integrated circuit according to the fourth embodiment. 図９Ｃは、第４の実施形態による半導体集積回路のレイアウト構造を構成する構成単位の構成例を示す平面図である。FIG. 9C is a plan view showing a configuration example of a unit constituting the layout structure of the semiconductor integrated circuit according to the fourth embodiment. 図１０Ａは、第５の実施形態による半導体集積回路のレイアウト構造の構成例を示す平面図である。FIG. 10A is a plan view showing a configuration example of the layout structure of the semiconductor integrated circuit according to the fifth embodiment. 図１０Ｂは、第５の実施形態による半導体集積回路のレイアウト構造を構成する構成単位群の構成例を示す平面図である。FIG. 10B is a plan view showing a configuration example of a structural unit group constituting the layout structure of the semiconductor integrated circuit according to the fifth embodiment. 図１０Ｃは、第５の実施形態による半導体集積回路のレイアウト構造を構成する構成単位の構成例を示す平面図である。FIG. 10C is a plan view illustrating a configuration example of the structural units constituting the layout structure of the semiconductor integrated circuit according to the fifth embodiment. 図１１Ａは、第６の実施形態による半導体集積回路のレイアウト構造の構成例を示す平面図である。FIG. 11A is a plan view showing a configuration example of the layout structure of the semiconductor integrated circuit according to the sixth embodiment. 図１１Ｂは、第６の実施形態による半導体集積回路のレイアウト構造を構成する構成単位群の構成例を示す平面図である。FIG. 11B is a plan view showing a configuration example of a structural unit group constituting the layout structure of the semiconductor integrated circuit according to the sixth embodiment. 図１１Ｃは、第６の実施形態による半導体集積回路のレイアウト構造を構成する構成単位の構成例を示す平面図である。FIG. 11C is a plan view illustrating a configuration example of the structural units constituting the layout structure of the semiconductor integrated circuit according to the sixth embodiment.

添付図面を参照して、本発明による半導体集積回路を実施するための形態を以下に説明する。本発明の課題についてより詳細に説明するために、先に従来技術による半導体集積回路について説明する。 With reference to the attached drawings, embodiments for implementing a semiconductor integrated circuit according to the present invention will be described below. In order to explain the problem of the present invention in more detail, a conventional semiconductor integrated circuit will be described first.

図１Ｃは、従来技術による半導体集積回路のレイアウト構造の構成例を示す平面図である。図１Ｃに示したレイアウト構造の構成要素について説明する。このレイアウト構造は、複数の構成単位１０と、ＶＳＳ電源幹線１０１と、ＶＤＤ電源幹線１０２とを含んでいる。これら複数の構成単位１０のそれぞれは、ＥＳＤ保護回路部１と、任意回路部２と、ＴＳＶバンプ３と、ＴＳＶ配線４とを含んでいる。これらの構成単位１０は、縦横に格子状に配置されている。そのうち、縦横に連続して２つずつ並ぶ合計４つの構成単位１０をまとめた集合を、以降、構成単位群３０１と呼ぶ。 FIG. 1C is a plan view showing a configuration example of a layout structure of a semiconductor integrated circuit according to a conventional technique. Components of the layout structure shown in FIG. 1C will be described. This layout structure includes a plurality of structural units 10, a VSS power supply trunk line 101, and a VDD power supply trunk line 102. Each of the plurality of structural units 10 includes an ESD protection circuit unit 1, an arbitrary circuit unit 2, a TSV bump 3, and a TSV wiring 4. These structural units 10 are arranged in a grid in the vertical and horizontal directions. Among them, a set in which a total of four constituent units 10 arranged two by two in the vertical and horizontal directions are collectively referred to as a constituent unit group 301 hereinafter.

図２Ａは、従来技術による半導体集積回路のレイアウト構造の構成例をより詳細に示す部分平面図である。図２Ａは、図１に示したレイアウト構造の一部分、すなわち１つの構成単位群３０１の構成を示している。図２Ａに示した構成単位群３０１の構成要素について説明する。この構成単位群３０１は、上述したとおり、４つの構成単位１０を含んでいる。これら４つの構成単位１０のそれぞれは、上述したとおり、ＥＳＤ保護回路部１と、任意回路部２と、ＴＳＶバンプ３と、ＴＳＶ配線４とを含んでいる。ＥＳＤ保護回路部１は、Ｐチャネル型ＥＳＤ保護素子２１と、Ｎチャネル型ＥＳＤ保護素子３１とを含んでいる。Ｐチャネル型ＥＳＤ保護素子２１は、Ｐチャネル型ＥＳＤ保護素子ドレイン配線２２と、Ｐチャネル型ＥＳＤ保護素子ソース配線２３と、白く図示したコンタクトスルーホール２５と、黒く図示したビアスルーホール２６とを含んでいる。Ｎチャネル型ＥＳＤ保護素子３１は、Ｎチャネル型ＥＳＤ保護素子ドレイン配線３２と、Ｎチャネル型ＥＳＤ保護素子ソース配線３３と、白く図示したコンタクトスルーホール３５と、黒く図示したビアスルーホール３６とを含んでいる。 FIG. 2A is a partial plan view showing in more detail a configuration example of a layout structure of a semiconductor integrated circuit according to the prior art. FIG. 2A shows a part of the layout structure shown in FIG. 1, that is, the configuration of one structural unit group 301. Components of the structural unit group 301 illustrated in FIG. 2A will be described. This structural unit group 301 includes four structural units 10 as described above. Each of these four structural units 10 includes the ESD protection circuit unit 1, the optional circuit unit 2, the TSV bump 3, and the TSV wiring 4 as described above. The ESD protection circuit unit 1 includes a P-channel type ESD protection element 21 and an N-channel type ESD protection element 31. The P-channel ESD protection element 21 includes a P-channel ESD protection element drain wiring 22, a P-channel ESD protection element source wiring 23, a contact through hole 25 illustrated in white, and a via through hole 26 illustrated in black. It is out. The N channel type ESD protection element 31 includes an N channel type ESD protection element drain wiring 32, an N channel type ESD protection element source wiring 33, a contact through hole 35 illustrated in white, and a via through hole 36 illustrated in black. It is out.

図２Ａに示した構成要素の接続関係について説明する。Ｐチャネル型ＥＳＤ保護素子ドレイン配線２２は、ＴＳＶバンプ３に接続されている。Ｎチャネル型ＥＳＤ保護素子ドレイン配線３２は、ＴＳＶバンプ３に接続されている。Ｐチャネル型ＥＳＤ保護素子ソース配線２３は、ビアスルーホール２６を介してＶＤＤ電源幹線１０２に接続されている。Ｎチャネル型ＥＳＤ保護素子ソース配線３３は、ビアスルーホール３６を介してＶＳＳ電源幹線１０１に接続されている。 The connection relationship of the components shown in FIG. 2A will be described. The P-channel type ESD protection element drain wiring 22 is connected to the TSV bump 3. The N channel type ESD protection element drain wiring 32 is connected to the TSV bump 3. The P-channel type ESD protection element source wiring 23 is connected to the VDD power supply trunk line 102 via the via through hole 26. The N channel type ESD protection element source wiring 33 is connected to the VSS power supply trunk line 101 through the via through hole 36.

図２Ｂは、従来技術による半導体集積回路の、マルチフィンガーゲート化されたレイアウト構造の構成例を詳細に示す部分平面図である。図２Ｂに示した構成例は、図２Ａに示した構成例とほぼ同じであるが、Ｐチャネル型ＥＳＤ保護素子２１およびＮチャネル型ＥＳＤ保護素子３１のそれぞれをマルチフィンガーゲート化している点で異なる。図２Ｂのその他の構成については、図２Ａの場合と同様であるので、さらなる詳細な説明を省略する。 FIG. 2B is a partial plan view showing in detail a configuration example of a multi-finger gate layout structure of a semiconductor integrated circuit according to the prior art. The configuration example shown in FIG. 2B is almost the same as the configuration example shown in FIG. 2A, but differs in that each of the P-channel type ESD protection element 21 and the N-channel type ESD protection element 31 is formed as a multi-finger gate. . The other configuration in FIG. 2B is the same as that in FIG. 2A, and thus further detailed description is omitted.

図３Ａは、従来技術による半導体集積回路のレイアウト構造の構成例を示す、図２Ａに示した断面線Ａ−Ａによる断面図である。図３Ａに示した断面図は、Ｎウェル１０４と、ＴＳＶバンプ３と、ＴＳＶ配線４と、Ｐチャネル型ＥＳＤ保護素子２１と、コンタクトスルーホール２５と、Ｐチャネル型ＥＳＤ保護素子ソース配線２３と、ビアスルーホール２６と、ＶＤＤ電源幹線１０２と、ＶＳＳ電源幹線１０１とを含んでいる。 FIG. 3A is a cross-sectional view taken along the cross-sectional line AA shown in FIG. 3A shows an N well 104, a TSV bump 3, a TSV wiring 4, a P-channel ESD protection element 21, a contact through hole 25, a P-channel ESD protection element source wiring 23, The via through hole 26, the VDD power supply trunk line 102, and the VSS power supply trunk line 101 are included.

なお、ここでは、Ｐチャネル型ＥＳＤ保護素子２１について述べるが、Ｎチャネル型ＥＳＤ保護素子３１についても同様である。 Although the P-channel type ESD protection element 21 is described here, the same applies to the N-channel type ESD protection element 31.

図３Ａにおいて、Ｐチャネル型ＥＳＤ保護素子２１は、第１部分２０２と、第２部分２０３とに分けて考えることが出来る。ここで、第１部分２０２は、Ｐチャネル型ＥＳＤ保護素子２１のうち、ＶＤＤ電源幹線１０２の直下領域に配置された部分である。同様に、第２部分２０３は、Ｐチャネル型ＥＳＤ保護素子２１のうち、ＶＳＳ電源幹線１０１の直下領域に配置された部分である。なお、Ｐチャネル型ＥＳＤ保護素子２１には、後述するように第３部分２０４が追加されている。 In FIG. 3A, the P-channel type ESD protection element 21 can be divided into a first portion 202 and a second portion 203. Here, the first portion 202 is a portion of the P-channel type ESD protection element 21 that is disposed in a region immediately below the VDD power supply trunk line 102. Similarly, the second portion 203 is a portion of the P-channel type ESD protection element 21 that is disposed in a region immediately below the VSS power supply main line 101. Note that a third portion 204 is added to the P-channel type ESD protection element 21 as will be described later.

図３Ａに示した構成要素の接続関係について説明する。ＴＳＶバンプ３は、Ｎウェル１０４を貫通して、ＴＳＶ配線４に接続されている。Ｐチャネル型ＥＳＤ保護素子２１は、Ｎウェル１０４の上に形成されている。Ｐチャネル型ＥＳＤ保護素子ソース配線２３は、Ｐチャネル型ＥＳＤ保護素子２１の上の層に形成されている。Ｐチャネル型ＥＳＤ保護素子２１と、Ｐチャネル型ＥＳＤ保護素子ソース配線２３は、その間に形成された複数のコンタクトスルーホール２５を介して接続されている。ＶＤＤ電源幹線１０２は、Ｐチャネル型ＥＳＤ保護素子ソース配線２３の上の層に形成されている。Ｐチャネル型ＥＳＤ保護素子ソース配線２３と、ＶＤＤ電源幹線１０２とは、その間に形成された複数のビアスルーホール２６を介して接続されている。 The connection relationship of the components shown in FIG. 3A will be described. The TSV bump 3 penetrates the N well 104 and is connected to the TSV wiring 4. The P channel type ESD protection element 21 is formed on the N well 104. The P channel type ESD protection element source wiring 23 is formed in a layer above the P channel type ESD protection element 21. The P-channel ESD protection element 21 and the P-channel ESD protection element source wiring 23 are connected via a plurality of contact through holes 25 formed therebetween. The VDD power supply trunk line 102 is formed in a layer above the P-channel type ESD protection element source wiring 23. The P-channel type ESD protection element source wiring 23 and the VDD power supply trunk line 102 are connected through a plurality of via through holes 26 formed therebetween.

図３Ａに示した２つの矢印は、Ｐチャネル型ＥＳＤ保護素子２１からＶＤＤ電源幹線１０２に到達する第１のＥＳＤ放電経路２００および第２のＥＳＤ放電経路２０１を例示している。 The two arrows shown in FIG. 3A exemplify the first ESD discharge path 200 and the second ESD discharge path 201 that reach the VDD power supply trunk line 102 from the P-channel type ESD protection element 21.

第１のＥＳＤ放電経路２００は、Ｐチャネル型ＥＳＤ保護素子２１のうち、第１部分２０２の直上に位置するコンタクトスルーホール２５を通り、Ｐチャネル型ＥＳＤ保護素子ソース配線２３を貫通して、ビアスルーホール２６を介して上層のＶＤＤ電源幹線１０２に到達する。 The first ESD discharge path 200 passes through a contact through hole 25 located immediately above the first portion 202 of the P-channel ESD protection element 21, penetrates the P-channel ESD protection element source wiring 23, It reaches the upper VDD power supply trunk line 102 through the through hole 26.

第２のＥＳＤ放電経路２０１は、Ｐチャネル型ＥＳＤ保護素子２１のうち、第２部分２０３の直上に位置するコンタクトスルーホール２５を通り、Ｐチャネル型ＥＳＤ保護素子ソース配線２３の配線ラインを水平方向に経由して、ビアスルーホール２６を介して上層のＶＤＤ電源幹線１０２に到達する。 The second ESD discharge path 201 passes through the contact through hole 25 located immediately above the second portion 203 in the P-channel ESD protection element 21 and passes through the wiring line of the P-channel ESD protection element source wiring 23 in the horizontal direction. To the upper VDD power supply trunk line 102 via the via through hole 26.

図３Ｂは、ＥＳＤ保護素子兼ドライバの構成を出力バッファに設けた場合の放電経路を指し示す等価回路図である。図３Ｂに示した等価回路図は、ＴＳＶバンプ２５０と、Ｐチャネル型ＥＳＤ保護素子兼ドライバの構成２５１１と、Ｎチャネル型ＥＳＤ保護素子兼ドライバの構成２５２１と、ＶＤＤ電源２６１と、ＶＳＳ電源２６２と、プリドライバ回路素子２５３１とを含んでいる。ここで、ＶＤＤ電源２６１は、Ｐチャネル型ＥＳＤ保護素子兼ドライバの構成２５１１のソースに接続されている。Ｐチャネル型ＥＳＤ保護素子兼ドライバの構成２５１１のドレインと、Ｎチャネル型ＥＳＤ保護素子兼ドライバの構成２５２１のドレインとは、ＴＳＶバンプ２５０に共通接続されている。プリドライバ回路素子２５３１が有する２つの端子は、Ｐチャネル型ＥＳＤ保護素子兼ドライバの構成２５１１のゲートと、Ｎチャネル型ＥＳＤ保護素子兼ドライバの構成２５２１のゲートとに、それぞれ接続されている。ＶＳＳ電源２６２は、Ｎチャネル型ＥＳＤ保護素子兼ドライバの構成２５２１のソースに接続されている。図３Ｂに示した等価回路図には２つの放電経路２７１、２７２がある。第１の放電経路２７１は、ＴＳＶバンプ２５０から、Ｐチャネル型ＥＳＤ保護素子兼ドライバの構成２５１１のドレインおよびソースを介して、ＶＤＤ電源２６１に流れる。第２の放電経路２７２は、ＴＳＶバンプ２５０から、Ｎチャネル型ＥＳＤ保護素子兼ドライバの構成２５２１のドレインおよびソースを介して、ＶＳＳ電源２６２に流れる。 FIG. 3B is an equivalent circuit diagram showing a discharge path when the configuration of the ESD protection element / driver is provided in the output buffer. The equivalent circuit diagram shown in FIG. 3B includes a TSV bump 250, a P-channel ESD protection element / driver configuration 2511, an N-channel ESD protection element / driver configuration 2521, a VDD power supply 261, and a VSS power supply 262. And a pre-driver circuit element 2531. Here, the VDD power source 261 is connected to the source of the P-channel type ESD protection element / driver configuration 2511. The drain of the P-channel ESD protection element / driver configuration 2511 and the drain of the N-channel ESD protection element / driver configuration 2521 are commonly connected to the TSV bump 250. Two terminals of the pre-driver circuit element 2531 are connected to the gate of the P-channel ESD protection element / driver configuration 2511 and the gate of the N-channel ESD protection element / driver configuration 2521, respectively. The VSS power supply 262 is connected to the source of the N-channel ESD protection element / driver configuration 2521. The equivalent circuit diagram shown in FIG. 3B has two discharge paths 271 and 272. The first discharge path 271 flows from the TSV bump 250 to the VDD power source 261 through the drain and source of the P-channel type ESD protection element / driver configuration 2511. The second discharge path 272 flows from the TSV bump 250 to the VSS power source 262 through the drain and source of the N-channel ESD protection element / driver configuration 2521.

図３Ｃは、ＥＳＤ保護素子を入力バッファに設けた場合の放電経路を指し示す等価回路図である。図３Ｃに示した等価回路図は、ＴＳＶバンプ２５０と、Ｐチャネル型ＥＳＤ保護素子２５１と、Ｎチャネル型ＥＳＤ保護素子２５２と、ＶＤＤ電源２６１と、ＶＳＳ電源２６２と、入力部回路素子２５３とを含んでいる。ここで、ＶＤＤ電源２６１は、Ｐチャネル型ＥＳＤ保護素子２５１のソースおよびゲートに共通接続されている。ＴＳＶバンプ２５０は、Ｐチャネル型ＥＳＤ保護素子２５１のドレインと、Ｎチャネル型ＥＳＤ保護素子２５２のドレインと、入力部回路素子２５３の端子とに共通接続されている。ＶＳＳ電源２６２は、Ｎチャネル型ＥＳＤ保護素子２５２のソースおよびゲートに共通接続されている。図３Ｃに示した等価回路図には２つの放電経路２７１、２７２がある。第１の放電経路２７１は、ＴＳＶバンプ２５０から、Ｐチャネル型ＥＳＤ保護素子２５１のドレインおよびソースを介して、ＶＤＤ電源２６１に流れる。第２の放電経路２７２は、ＴＳＶバンプ２５０から、Ｎチャネル型ＥＳＤ保護素子２５２のドレインおよびソースを介して、ＶＳＳ電源２６２に流れる。 FIG. 3C is an equivalent circuit diagram showing a discharge path when an ESD protection element is provided in the input buffer. The equivalent circuit diagram shown in FIG. 3C includes a TSV bump 250, a P-channel ESD protection element 251, an N-channel ESD protection element 252, a VDD power supply 261, a VSS power supply 262, and an input circuit element 253. Contains. Here, the VDD power source 261 is commonly connected to the source and gate of the P-channel type ESD protection element 251. The TSV bump 250 is commonly connected to the drain of the P-channel type ESD protection element 251, the drain of the N-channel type ESD protection element 252, and the terminal of the input circuit element 253. The VSS power source 262 is commonly connected to the source and gate of the N-channel ESD protection element 252. The equivalent circuit diagram shown in FIG. 3C has two discharge paths 271 and 272. The first discharge path 271 flows from the TSV bump 250 to the VDD power source 261 through the drain and source of the P-channel type ESD protection element 251. The second discharge path 272 flows from the TSV bump 250 to the VSS power source 262 through the drain and source of the N-channel ESD protection element 252.

ここで、図３Ａに示した第１のＥＳＤ放電経路２００と、第２のＥＳＤ放電経路２０１とでは、抵抗値が異なる。第１のＥＳＤ放電経路２００の合成抵抗値には、コンタクトスルーホール２５の抵抗値と、ビアスルーホール２６の抵抗値とが主な成分として含まれている。ここで、コンタクトスルーホール２５も、ビアスルーホール２６も、Ｐチャネル型ＥＳＤ保護素子２１またはＰチャネル型ＥＳＤ保護素子ソース配線２３の上に多数打たれる。したがって、コンタクトスルーホール２５およびビアスルーホール２６の抵抗値は、一般的には０．１〜０．２Ω程度である。 Here, the first ESD discharge path 200 and the second ESD discharge path 201 shown in FIG. 3A have different resistance values. The combined resistance value of the first ESD discharge path 200 includes the resistance value of the contact through hole 25 and the resistance value of the via through hole 26 as main components. Here, a large number of contact through holes 25 and via through holes 26 are formed on the P channel type ESD protection element 21 or the P channel type ESD protection element source wiring 23. Therefore, the resistance values of the contact through hole 25 and the via through hole 26 are generally about 0.1 to 0.2Ω.

しかし、第２のＥＳＤ放電経路２０１の合成抵抗値には、第１のＥＳＤ放電経路２００の合成抵抗値に加えて、Ｐチャネル型ＥＳＤ保護素子ソース配線２３の抵抗値も含まれている。Ｐチャネル型ＥＳＤ保護素子ソース配線２３の抵抗値は、半導体集積回路のレイアウトや製造プロセスなどにも依存するが、０．１〜１．０Ω程度である。 However, the combined resistance value of the second ESD discharge path 201 includes the resistance value of the P-channel type ESD protection element source wiring 23 in addition to the combined resistance value of the first ESD discharge path 200. The resistance value of the P-channel type ESD protection element source wiring 23 is about 0.1 to 1.0Ω, although it depends on the layout and manufacturing process of the semiconductor integrated circuit.

ここでは、第１のＥＳＤ放電経路２００と、第２のＥＳＤ放電経路２０１とで、抵抗値の比が１：２であり、Ｐチャネル型ＥＳＤ保護素子２１の第１部分２０２および第２部分２０３の面積が同一である場合について考える。さらに、ＥＳＤ耐圧を満たすために必要なＥＳＤ放電電流と、Ｐチャネル型ＥＳＤ保護素子２１の最大ＥＳＤ放電能力とをそれぞれ３Ｉアンペアと置く。ここで、Ｉは任意の電流値を表す。 Here, the resistance ratio of the first ESD discharge path 200 and the second ESD discharge path 201 is 1: 2, and the first portion 202 and the second portion 203 of the P-channel type ESD protection element 21 are used. Consider the case where the areas of are the same. Furthermore, the ESD discharge current required to satisfy the ESD withstand voltage and the maximum ESD discharge capacity of the P-channel type ESD protection element 21 are set to 3I amperes, respectively. Here, I represents an arbitrary current value.

このような場合、上述した抵抗値の比に応じて、第１のＥＳＤ放電経路２００には２Ｉアンペアまでの電流が流れ、第２のＥＳＤ放電経路２０１には１Ｉアンペアまでの電流が流れる。しかし、Ｐチャネル型ＥＳＤ保護素子２１の最大ＥＳＤ放電能力は、第１部分２０２および第２部分２０３でそれぞれ１．５Ｉアンペアずつである。したがって、第１のＥＳＤ放電経路２００のＥＳＤ放電能力は、第１部分２０２の１．５Ｉアンペアに制限される。同様に、第２のＥＳＤ放電経路２０１のＥＳＤ放電能力は、Ｐチャネル型ＥＳＤ保護素子ソース配線２３の１Ｉアンペアに制限される。合計すると、Ｐチャネル型ＥＳＤ保護素子２１のＥＳＤ放電能力は、２．５Ｉアンペアに制限されてしまう。 In such a case, a current up to 2I amperes flows through the first ESD discharge path 200 and a current up to 1I amperes flows through the second ESD discharge path 201 in accordance with the ratio of the resistance values described above. However, the maximum ESD discharge capacity of the P-channel type ESD protection element 21 is 1.5 I amperes in each of the first portion 202 and the second portion 203. Accordingly, the ESD discharge capability of the first ESD discharge path 200 is limited to 1.5 I amps of the first portion 202. Similarly, the ESD discharge capability of the second ESD discharge path 201 is limited to 1 I ampere of the P-channel type ESD protection element source wiring 23. In total, the ESD discharge capability of the P-channel type ESD protection element 21 is limited to 2.5 Iamperes.

Ｐチャネル型ＥＳＤ保護素子２１に、本来のＥＳＤ耐圧である３Ｉアンペアを流すためには、Ｐチャネル型ＥＳＤ保護素子２１のうち、第１のＥＳＤ放電経路２００に接続される第１部分２０２について、２Ｉアンペアまで流せるようにそのサイズを増加させる必要がある。図３Ａの例では、Ｐチャネル型ＥＳＤ保護素子２１に、第３部分２０４を追加している。 In order to pass 3 I amperes, which is the original ESD withstand voltage, to the P-channel ESD protection element 21, the first portion 202 connected to the first ESD discharge path 200 in the P-channel ESD protection element 21 is The size needs to be increased to allow up to 2I amps. In the example of FIG. 3A, a third portion 204 is added to the P-channel type ESD protection element 21.

しかし、Ｐチャネル型ＥＳＤ保護素子２１のサイズを増加させると、そのソース配線２３およびドレイン配線２２と、シリコン基板との間に存在する寄生容量も増加する。また、サブスレッショルド・リーク電流の増加により、ＴＳＶワイドＩ／Ｏ領域の消費電力が増加してしまう。 However, when the size of the P-channel type ESD protection element 21 is increased, the parasitic capacitance existing between the source wiring 23 and the drain wiring 22 and the silicon substrate also increases. Further, the power consumption in the TSV wide I / O region increases due to an increase in subthreshold leakage current.

また、ワイドＩ／Ｏ領域のように規格化された狭い領域には、配置可能なＥＳＤ保護素子のサイズが限られている。したがって、ＥＳＤ保護素子の限られたサイズで放電能力を最大限に発揮できるように、効率の良いレイアウト構成を用意する必要がある。 In addition, the size of the ESD protection element that can be arranged is limited in a narrow region that is standardized such as a wide I / O region. Therefore, it is necessary to prepare an efficient layout configuration so that the discharge capability can be maximized with the limited size of the ESD protection element.

次に、上記の問題を解決する第１の実施形態による半導体集積回路について説明する。 Next, the semiconductor integrated circuit according to the first embodiment for solving the above problem will be described.

（第１の実施形態）
図４は、第１の実施形態による半導体集積回路のレイアウト構造の構成例を示す平面図である。図４に示したレイアウト構造の構成要素について説明する。このレイアウト構造は、ＴＳＶアレイ領域５００の内側に形成されており、複数の構成単位群４０２と、第１の電源幹線であるＶＳＳ電源幹線４１１と、第２の電源幹線であるＶＤＤ電源幹線４１２とを具備する。ここで、第１および第２の電源幹線の極性は逆であっても構わない。このレイアウト構造には、図１に示した従来技術の場合と比較して、ＴＳＶアレイ領域５００の内側に、構成単位群４０２が形成されていないまとまった領域５０１が存在する。 (First embodiment)
FIG. 4 is a plan view showing a configuration example of the layout structure of the semiconductor integrated circuit according to the first embodiment. The components of the layout structure shown in FIG. 4 will be described. This layout structure is formed inside the TSV array region 500, and includes a plurality of structural unit groups 402, a VSS power trunk 411 that is a first power trunk, and a VDD power trunk 412 that is a second power trunk. It comprises. Here, the polarities of the first and second power supply trunk lines may be reversed. In this layout structure, a region 501 in which the structural unit group 402 is not formed is present inside the TSV array region 500, as compared with the case of the prior art shown in FIG.

図５Ａは、第１の実施形態による半導体集積回路のレイアウト構造を構成する構成単位群の構成例を示す平面図である。図５Ａに示した構成単位群４０２の構成要素について説明する。この構成単位群４０２は、第１〜第４のＴＳＶバンプ４０３Ａ〜４０３Ｄと、第１〜第４のＴＳＶ配線４０４Ａ〜４０４Ｄと、第１〜第４のＰチャネル型ＥＳＤ保護素子４２１Ａ〜４２１Ｄと、第１〜第４のＮチャネル型ＥＳＤ保護素子４３１Ａ〜４３１Ｄと、第１〜第４の任意回路部４２０Ａ〜４２０Ｄとを含んでいる。 FIG. 5A is a plan view showing a configuration example of a structural unit group constituting the layout structure of the semiconductor integrated circuit according to the first embodiment. The components of the structural unit group 402 shown in FIG. 5A will be described. The structural unit group 402 includes first to fourth TSV bumps 403A to 403D, first to fourth TSV wirings 404A to 404D, first to fourth P-channel type ESD protection elements 421A to 421D, 1st-4th N channel type ESD protection element 431A-431D and 1st-4th arbitrary circuit parts 420A-420D are included.

また、この構成単位群４０２は、４つの構成単位を含んでいるとも言える。すなわち、第１の構成単位４００Ａは、第１のＴＳＶバンプ４０３Ａと、第１のＴＳＶ配線４０４Ａと、第１のＰチャネル型ＥＳＤ保護素子４２１Ａと、第１のＮチャネル型ＥＳＤ保護素子４３１Ａと、第１の任意回路部４２０Ａとを含んでいる。第２〜第４の構成単位が含む構成要素についても同様である。 It can also be said that the structural unit group 402 includes four structural units. That is, the first structural unit 400A includes a first TSV bump 403A, a first TSV wiring 404A, a first P-channel ESD protection element 421A, a first N-channel ESD protection element 431A, The first arbitrary circuit portion 420A is included. The same applies to the constituent elements included in the second to fourth constituent units.

図５Ａに示した構成単位群４０２の接続関係について説明する。構成単位群４０２に含まれる第１〜第４のＴＳＶバンプ４０３Ａ〜４０３Ｄは、規格化された正方形の四隅にそれぞれ配置されている。第１〜第４のＴＳＶ配線４０４Ａ〜４０４Ｄは、第１〜第４のＴＳＶバンプ４０３Ａ〜４０３Ｄの周囲にそれぞれ形成されている。 A connection relationship of the structural unit group 402 illustrated in FIG. 5A will be described. The first to fourth TSV bumps 403A to 403D included in the structural unit group 402 are arranged at four corners of a standardized square. The first to fourth TSV wirings 404A to 404D are formed around the first to fourth TSV bumps 403A to 403D, respectively.

第１のＴＳＶバンプ４０３Ａと、第４のＴＳＶバンプ４０３Ｄとは、第１の方向、すなわち図５Ａにおける左右方向に連続して並んで配置されている。同様に、第２のＴＳＶバンプ４０３Ｂと、第３のＴＳＶバンプ４０３Ｃとも、第１の方向に連続して並んで配置されている。その一方で、第１のＴＳＶバンプ４０３Ａと、第２のＴＳＶバンプ４０３Ｂとは、第１の方向に直交する第２の方向、すなわち図５Ａにおける上下方向に連続して並んで配置されている。同様に、第３のＴＳＶバンプ４０３Ｃと、第４のＴＳＶバンプ４０３Ｄとも、第２の方向に連続して並んで配置されている。 The first TSV bump 403A and the fourth TSV bump 403D are arranged side by side in the first direction, that is, the left-right direction in FIG. 5A. Similarly, the second TSV bump 403B and the third TSV bump 403C are arranged side by side in the first direction. On the other hand, the first TSV bump 403A and the second TSV bump 403B are arranged side by side in a second direction orthogonal to the first direction, that is, the vertical direction in FIG. 5A. Similarly, the third TSV bump 403C and the fourth TSV bump 403D are arranged side by side in the second direction.

第１のＰチャネル型ＥＳＤ保護素子４２１Ａと、第２のＰチャネル型ＥＳＤ保護素子４２１Ｂとは、第１のＴＳＶバンプ４０３Ａと、第２のＴＳＶバンプ４０３Ｂとの間に配置されている。第１のＰチャネル型ＥＳＤ保護素子４２１Ａのドレイン配線４２７Ａは、第１のＴＳＶ配線４０４Ａを介して第１のＴＳＶバンプ４０３Ａに接続されている。ここで、ドレイン配線４２７Ａと、第１のＴＳＶ配線４０４Ａとの接続部分を、後述する配線部と捉えても良い。第２のＰチャネル型ＥＳＤ保護素子４２１Ｂのドレイン配線４２７Ｂは、第２のＴＳＶ配線４０４Ｂを介して第２のＴＳＶバンプ４０３Ｂに接続されている。ここで、ドレイン配線４２７Ｂと、第２のＴＳＶ配線４０４Ｂとの接続部分を、後述する配線部と捉えても良い。 The first P-channel type ESD protection element 421A and the second P-channel type ESD protection element 421B are disposed between the first TSV bump 403A and the second TSV bump 403B. The drain wiring 427A of the first P-channel type ESD protection element 421A is connected to the first TSV bump 403A via the first TSV wiring 404A. Here, a connection portion between the drain wiring 427A and the first TSV wiring 404A may be regarded as a wiring portion described later. The drain wiring 427B of the second P-channel type ESD protection element 421B is connected to the second TSV bump 403B via the second TSV wiring 404B. Here, a connection portion between the drain wiring 427B and the second TSV wiring 404B may be regarded as a wiring portion described later.

第３のＰチャネル型ＥＳＤ保護素子４２１Ｃと、第４のＰチャネル型ＥＳＤ保護素子４２１Ｄとは、第３のＴＳＶバンプ４０３Ｃと、第４のＴＳＶバンプ４０３Ｄとの間に配置されている。第３のＰチャネル型ＥＳＤ保護素子４２１Ｃのドレイン配線４２７Ｃは、第３のＴＳＶ配線４０４Ｃを介して第３のＴＳＶバンプ４０３Ｃに接続されている。ここで、ドレイン配線４２７Ｃと、第３のＴＳＶ配線４０４Ｃとの接続部分を、後述する配線部と捉えても良い。第４のＰチャネル型ＥＳＤ保護素子４２１Ｄのドレイン配線４２７Ｄは、第４のＴＳＶ配線４０４Ｄを介して第４のＴＳＶバンプ４０３Ｄに接続されている。ここで、ドレイン配線４２７Ｄと、第４のＴＳＶ配線４０４Ｄとの接続部分を、後述する配線部と捉えても良い。 The third P-channel ESD protection element 421C and the fourth P-channel ESD protection element 421D are disposed between the third TSV bump 403C and the fourth TSV bump 403D. The drain wiring 427C of the third P-channel type ESD protection element 421C is connected to the third TSV bump 403C via the third TSV wiring 404C. Here, a connection portion between the drain wiring 427C and the third TSV wiring 404C may be regarded as a wiring portion described later. The drain wiring 427D of the fourth P-channel type ESD protection element 421D is connected to the fourth TSV bump 403D through the fourth TSV wiring 404D. Here, a connection portion between the drain wiring 427D and the fourth TSV wiring 404D may be regarded as a wiring portion described later.

第１のＮチャネル型ＥＳＤ保護素子４３１Ａと、第４のＮチャネル型ＥＳＤ保護素子４３１Ｄとは、第１のＴＳＶバンプ４０３Ａと、第４のＴＳＶバンプ４０３Ｄとの間に配置されている。第１のＮチャネル型ＥＳＤ保護素子４３１Ａのドレイン配線４３７Ａは、第１のＴＳＶ配線４０４Ａを介して第１のＴＳＶバンプ４０３Ａに接続されている。ここで、ドレイン配線４３７Ａと、第１のＴＳＶ配線４０４Ａとの接続部分を、後述する配線部と捉えても良い。第４のＮチャネル型ＥＳＤ保護素子４３１Ｄのドレイン配線４３７Ｄは、第４のＴＳＶ配線４０４Ｄを介して第４のＴＳＶバンプ４０３Ｄに接続されている。ここで、ドレイン配線４３７Ｄと、第４のＴＳＶ配線４０４Ｄとの接続部分を、後述する配線部と捉えても良い。 The first N-channel type ESD protection element 431A and the fourth N-channel type ESD protection element 431D are arranged between the first TSV bump 403A and the fourth TSV bump 403D. The drain wiring 437A of the first N-channel type ESD protection element 431A is connected to the first TSV bump 403A via the first TSV wiring 404A. Here, a connection portion between the drain wiring 437A and the first TSV wiring 404A may be regarded as a wiring portion described later. The drain wiring 437D of the fourth N-channel type ESD protection element 431D is connected to the fourth TSV bump 403D through the fourth TSV wiring 404D. Here, a connection portion between the drain wiring 437D and the fourth TSV wiring 404D may be regarded as a wiring portion described later.

第２のＮチャネル型ＥＳＤ保護素子４３１Ｂと、第３のＮチャネル型ＥＳＤ保護素子４３１Ｃとは、第２のＴＳＶバンプ４０３Ｂと、第３のＴＳＶバンプ４０３Ｃとの間に配置されている。第２のＮチャネル型ＥＳＤ保護素子４３１Ｂのドレイン配線４３７Ｂは、第２のＴＳＶ配線４０４Ｂを介して第２のＴＳＶバンプ４０３Ｂに接続されている。ここで、ドレイン配線４３７Ｂと、第２のＴＳＶ配線４０４Ｂとの接続部分を、後述する配線部と捉えても良い。第３のＮチャネル型ＥＳＤ保護素子４３１Ｃのドレイン配線４３７Ｃは、第３のＴＳＶ配線４０４Ｃを介して第３のＴＳＶバンプ４０３Ｃに接続されている。ここで、ドレイン配線４３７Ｃと、第３のＴＳＶ配線４０４Ｃとの接続部分を、後述する配線部と捉えても良い。 The second N-channel type ESD protection element 431B and the third N-channel type ESD protection element 431C are disposed between the second TSV bump 403B and the third TSV bump 403C. The drain wiring 437B of the second N-channel type ESD protection element 431B is connected to the second TSV bump 403B through the second TSV wiring 404B. Here, a connection portion between the drain wiring 437B and the second TSV wiring 404B may be regarded as a wiring portion described later. The drain wiring 437C of the third N-channel type ESD protection element 431C is connected to the third TSV bump 403C via the third TSV wiring 404C. Here, a connection portion between the drain wiring 437C and the third TSV wiring 404C may be regarded as a wiring portion described later.

構成単位群４０２の中央部分には、第１〜第４の任意回路部４２０Ａ〜４２０Ｄが配置されている。言い換えれば、第１〜第４のＴＳＶバンプ４０３Ａ〜４０３Ｄ、第１〜第４のＴＳＶ配線４０４Ａ〜４０４Ｄ、第１〜第４のＰチャネル型ＥＳＤ保護素子４２１Ａ〜４２１Ｄおよび第１〜第４のＮチャネル型ＥＳＤ保護素子４３１Ａ〜４３１Ｄに囲まれた領域に、第１〜第４の任意回路部４２０Ａ〜４２０Ｄが配置されている。この領域を４等分した第１〜第４の任意回路部４２０Ａ〜４２０Ｄには、例えば、第１〜第４のＴＳＶバンプ４０３Ａ〜４０３Ｄにそれぞれ接続された４つのＩ／Ｏバッファ回路を配置しても良い。 In the central portion of the structural unit group 402, first to fourth arbitrary circuit portions 420A to 420D are arranged. In other words, the first to fourth TSV bumps 403A to 403D, the first to fourth TSV wirings 404A to 404D, the first to fourth P-channel type ESD protection elements 421A to 421D, and the first to fourth N First to fourth arbitrary circuit portions 420A to 420D are arranged in a region surrounded by channel type ESD protection elements 431A to 431D. For example, four I / O buffer circuits respectively connected to the first to fourth TSV bumps 403A to 403D are arranged in the first to fourth arbitrary circuit sections 420A to 420D obtained by dividing this region into four equal parts. May be.

なお、図５Ａに示した構成単位群４０２に含まれる４つの構成単位は、回路設計し易いなどの理由から、対称的に配置されているが、これはあくまでも一例であって、他の配置も可能である。より具体的には、例えば、第１のＰチャネル型ＥＳＤ保護素子４２１Ａは、連続して並んで配置されている第２のＰチャネル型ＥＳＤ保護素子４２１Ｂと、その配置を交換しても構わない。同様に、第１のＮチャネル型ＥＳＤ保護素子４３１Ａは、連続して並んで配置されている第４のＮチャネル型ＥＳＤ保護素子４３１Ｄと、その配置を交換しても構わない。その他のＰチャネル型ＥＳＤ保護素子同士およびＮチャネル型ＥＳＤ保護素子同士についても、連続して並んで配置されている配置を交換可能である。各ＴＳＶバンプに両チャネル型のＥＳＤ保護素子を接続することと、ＥＳＤ保護素子の極性に応じた電源幹線に接続出来る位置に配置することと、これら２つの条件が満たされる範囲内で、ＥＳＤ保護素子の配置は自由に交換可能である。 Note that the four structural units included in the structural unit group 402 shown in FIG. 5A are arranged symmetrically for reasons such as easy circuit design, but this is merely an example, and other arrangements are also possible. Is possible. More specifically, for example, the arrangement of the first P-channel type ESD protection element 421A may be exchanged with the second P-channel type ESD protection element 421B arranged side by side. . Similarly, the arrangement of the first N-channel type ESD protection element 431A may be exchanged with the fourth N-channel type ESD protection element 431D arranged continuously. With respect to other P-channel type ESD protection elements and N-channel type ESD protection elements, the arrangements arranged side by side can be exchanged. Both channel ESD protection elements are connected to each TSV bump, placed at a position that can be connected to a power supply trunk line according to the polarity of the ESD protection elements, and ESD protection is within the range where these two conditions are satisfied. The arrangement of the elements can be freely exchanged.

さらに、図５Ａに示した第１〜第４の任意回路部４２０Ａ〜４２０Ｄについても配置の交換は可能であり、より本質的には形状や面積の比なども自由に変更可能である。 Furthermore, the arrangement of the first to fourth arbitrary circuit portions 420A to 420D shown in FIG. 5A can also be exchanged, and more essentially, the shape and area ratio can be freely changed.

図５Ｂは、第１の実施形態による半導体集積回路のレイアウト構造を構成する構成単位の構成例を示す平面図である。図５Ｂは、図５Ａに示した構成単位群４０２に含まれる４つの構成単位から第１の構成単位４００Ａを抜き出したものであり、第１のＰチャネル型ＥＳＤ保護素子４２１Ａおよび第１のＮチャネル型ＥＳＤ保護素子４３１Ａのより詳細な構成を示している。 FIG. 5B is a plan view showing a configuration example of a structural unit constituting the layout structure of the semiconductor integrated circuit according to the first embodiment. FIG. 5B shows the first structural unit 400A extracted from the four structural units included in the structural unit group 402 shown in FIG. 5A. The first P-channel ESD protection element 421A and the first N-channel A more detailed configuration of the type ESD protection element 431A is shown.

図５Ｂに示した構成単位４００Ａの構成要素について説明する。構成単位４００Ａは、ＴＳＶバンプ４０３Ａと、ＴＳＶ配線４０４Ａと、Ｐチャネル型ＥＳＤ保護素子４２１Ａと、Ｎチャネル型ＥＳＤ保護素子４３１Ａと、任意回路部４２０Ａとを含んでいる。 The components of the structural unit 400A shown in FIG. 5B will be described. The structural unit 400A includes a TSV bump 403A, a TSV wiring 404A, a P-channel ESD protection element 421A, an N-channel ESD protection element 431A, and an arbitrary circuit unit 420A.

Ｐチャネル型ＥＳＤ保護素子４２１Ａは、Ｐチャネル型ＥＳＤ保護素子ソース配線４２３Ａと、白く図示したコンタクトスルーホール群４２５Ａと、黒く図示したビアスルーホール群４２６Ａとを含んでいる。Ｎチャネル型ＥＳＤ保護素子４３１Ａは、Ｎチャネル型ＥＳＤ保護素子ソース配線４３３Ａと、白く図示したコンタクトスルーホール群４３５Ａと、黒く図示したビアスルーホール群４３６Ａとを含んでいる。 The P channel type ESD protection element 421A includes a P channel type ESD protection element source wiring 423A, a contact through hole group 425A shown in white, and a via through hole group 426A shown in black. The N channel type ESD protection element 431A includes an N channel type ESD protection element source wiring 433A, a contact through hole group 435A shown in white, and a via through hole group 436A shown in black.

図６は、第１の実施形態による半導体集積回路のレイアウト構造の構成例を示す、図５Ｂに示した断面線Ｂ−Ｂによる断面図である。図６に示した断面図に含まれる構成要素について説明する。図６に示した断面図には、第１のＴＳＶバンプ４０３Ａと、第１のＴＳＶ配線４０４Ａと、Ｎウェル４１４と、第１のＰチャネル型ＥＳＤ保護素子４２１Ａと、コンタクトスルーホール群４２５１Ａと、第１のＰチャネル型ＥＳＤ保護素子ソース配線４２３Ａと、ビアスルーホール群４２６Ａと、ＶＤＤ電源幹線４１２とが示されている。また、図６には、第１のＥＳＤ放電経路４０５と、第２のＥＳＤ放電経路４０６とが示されている。 FIG. 6 is a cross-sectional view taken along the cross-sectional line BB shown in FIG. 5B, showing a configuration example of the layout structure of the semiconductor integrated circuit according to the first embodiment. The components included in the cross-sectional view shown in FIG. 6 will be described. The cross-sectional view shown in FIG. 6 includes a first TSV bump 403A, a first TSV wiring 404A, an N well 414, a first P-channel type ESD protection element 421A, a contact through hole group 4251A, A first P-channel type ESD protection element source wiring 423A, a via through hole group 426A, and a VDD power supply trunk line 412 are shown. In FIG. 6, a first ESD discharge path 405 and a second ESD discharge path 406 are shown.

図６に示した断面図に含まれる構成要素の接続関係について説明する。第１のＴＳＶバンプ４０３Ａは、一方ではＮウェル４１４を貫通しており、他方では第１のＴＳＶ配線４０４Ａに接続されている。Ｎウェル４１４の表面には、第１のＰチャネル型ＥＳＤ保護素子４２１Ａが形成されている。第１のＰチャネル型ＥＳＤ保護素子ソース配線４２３Ａは、第１のＰチャネル型ＥＳＤ保護素子４２１Ａの上層に形成されており、コンタクトスルーホール群４２５１Ａを介して第１のＰチャネル型ＥＳＤ保護素子４２１Ａに接続されている。ＶＤＤ電源幹線４１２は、第１のＰチャネル型ＥＳＤ保護素子ソース配線４２３Ａの上層に形成されており、ビアスルーホール群４２６Ａを介して第１のＰチャネル型ＥＳＤ保護素子ソース配線４２３Ａに接続されている。ここで、コンタクトスルーホール群４２５１Ａは、ビアスルーホール群４２６Ａの下に形成されている。 Connection relations of components included in the cross-sectional view shown in FIG. 6 will be described. The first TSV bump 403A passes through the N well 414 on the one hand and is connected to the first TSV wiring 404A on the other hand. A first P-channel type ESD protection element 421A is formed on the surface of the N-well 414. The first P-channel ESD protection element source wiring 423A is formed in the upper layer of the first P-channel ESD protection element 421A, and the first P-channel ESD protection element 421A is interposed via the contact through hole group 4251A. It is connected to the. The VDD power supply trunk line 412 is formed in the upper layer of the first P-channel type ESD protection element source wiring 423A, and is connected to the first P-channel type ESD protection element source wiring 423A through the via through hole group 426A. Yes. Here, the contact through hole group 4251A is formed under the via through hole group 426A.

なお、第１のＮチャネル型ＥＳＤ保護素子４３１Ａの構成も、ウェルや電源幹線の極性を反対とする以外は、第１のＰチャネル型ＥＳＤ保護素子４２１Ａの場合と同様である。 The configuration of the first N-channel type ESD protection element 431A is the same as that of the first P-channel type ESD protection element 421A except that the polarities of the well and the power supply trunk line are reversed.

第１のＥＳＤ放電経路４０５と、第２のＥＳＤ放電経路４０６とについて説明する。図６に示したとおり、第１および第２のＥＳＤ放電経路４０５および４０６のそれぞれは、第１のＰチャネル型ＥＳＤ保護素子４２１Ａから、コンタクトスルーホール群４２５Ａ、第１のＰチャネル型ＥＳＤ保護素子ソース配線４２３Ａおよびビアスルーホール群４２６Ａを直上方向に経由して、ＶＤＤ電源幹線４１２に到達する。このとき、図３Ａに示した従来技術の場合とは異なり、第１および第２のＥＳＤ放電経路４０５および４０６のいずれも、その抵抗値は均一であり、第１のＰチャネル型ＥＳＤ保護素子ソース配線４２３の配線ラインを水平方向に経由する必要が無い。 The first ESD discharge path 405 and the second ESD discharge path 406 will be described. As shown in FIG. 6, each of the first and second ESD discharge paths 405 and 406 includes a contact through-hole group 425A, a first P-channel ESD protection element from the first P-channel ESD protection element 421A. It reaches the VDD power supply trunk line 412 via the source wiring 423A and the via through hole group 426A in the directly upward direction. At this time, unlike the case of the prior art shown in FIG. 3A, the resistance values of both the first and second ESD discharge paths 405 and 406 are uniform, and the first P-channel type ESD protection element source There is no need to go through the wiring line of the wiring 423 in the horizontal direction.

したがって、図３Ａに示した従来技術では必要とされていた第３部分２０４に対応する部分が、図６に示した第１実施形態では必要とされない。その結果、第１の実施形態では、ＥＳＤ保護素子のサイズを小さく抑えて、ＥＳＤ保護素子のソースおよびドレインと、シリコン基板との間に生じる寄生容量を少なく抑えて、リーク電流を減らし、ワイドＩ／Ｏ領域の消費電力を節約することが可能となる。 Therefore, a portion corresponding to the third portion 204 required in the prior art shown in FIG. 3A is not required in the first embodiment shown in FIG. As a result, in the first embodiment, the size of the ESD protection element is reduced, the parasitic capacitance generated between the source and drain of the ESD protection element and the silicon substrate is reduced, the leakage current is reduced, and the wide I It is possible to save power consumption in the / O region.

また、第１の実施形態では、図５Ａに示した４つの任意回路部４２０Ａ〜４２０Ｄに、４つのＴＳＶバンプ４０３Ａ〜４０３Ｄにそれぞれ接続される４つの論理回路素子を配置することが可能である。その結果、Ｉ／Ｏバッファに含まれるＥＳＤ保護素子および論理回路素子の間における配線性を犠牲にすることなく、領域５０１の分だけ回路面積を節約することが可能となる。したがって、第１の実施形態によれば、チップサイズを縮小出来る効果が得られる。 In the first embodiment, it is possible to arrange four logic circuit elements connected to the four TSV bumps 403A to 403D in the four arbitrary circuit sections 420A to 420D shown in FIG. 5A. As a result, it is possible to save the circuit area by the region 501 without sacrificing the wiring property between the ESD protection element and the logic circuit element included in the I / O buffer. Therefore, according to the first embodiment, it is possible to reduce the chip size.

以上、第１の実施形態として、寄生バイポーラ動作を利用したスナップバック式のＥＳＤ保護素子を用いる場合を念頭に説明したが、その他の、例えばダイオードタイプのＥＳＤ保護素子を用いた場合にも、同様の作用効果が得られる。 As described above, the case where the snapback type ESD protection element using the parasitic bipolar operation is used is described in the first embodiment, but the same applies to the case where other diode type ESD protection elements are used. The following effects can be obtained.

（第２の実施形態）
図７は、第２の実施形態による半導体集積回路のレイアウト構造の構成例を示す部分平面図である。図７に示したレイアウト構造は、図４に示した第１の実施形態によるレイアウト構造に、第１の任意回路部４１５、第２の任意回路部４１６および第３の任意回路部４１７を追加したものに等しい。なお、第１〜第３の任意回路部４１５〜４１７は、半導体基板上の、複数の構成単位群の間に形成されている。 (Second Embodiment)
FIG. 7 is a partial plan view showing a configuration example of the layout structure of the semiconductor integrated circuit according to the second embodiment. In the layout structure shown in FIG. 7, a first arbitrary circuit unit 415, a second arbitrary circuit unit 416, and a third arbitrary circuit unit 417 are added to the layout structure according to the first embodiment shown in FIG. Equal to the thing. The first to third arbitrary circuit portions 415 to 417 are formed between a plurality of structural unit groups on the semiconductor substrate.

第１〜第３の任意回路部４１５〜４１７の一部または全ては、例えば、容量素子として形成されて、上層のＶＤＤ電源幹線４１２およびＶＳＳ電源幹線４１１に接続されても良い。この場合、ＶＤＤ電源幹線４１２およびＶＳＳ電源幹線４１１において、電源電圧の揺れを防いだり、ノイズ耐性を向上させたりすることが可能となる。 Part or all of the first to third arbitrary circuit portions 415 to 417 may be formed as, for example, a capacitive element and connected to the upper layer VDD power supply trunk 412 and VSS power supply trunk 411. In this case, in the VDD power supply trunk line 412 and the VSS power supply trunk line 411, it is possible to prevent fluctuations in the power supply voltage and improve noise resistance.

また、第１〜第３の任意回路部４１５〜４１７の一部または全ては、例えば、電源間ＥＳＤ保護素子として形成されて、上層のＶＤＤ電源幹線４１２およびＶＳＳ電源幹線４１１に接続されても良い。この場合、ＶＤＤ電源幹線４１２およびＶＳＳ電源幹線４１１において、ＥＳＤ耐圧を向上させることが可能となる。 Further, a part or all of the first to third arbitrary circuit units 415 to 417 may be formed as, for example, an inter-power supply ESD protection element and connected to the upper VDD power supply trunk 412 and the VSS power supply trunk 411. . In this case, the ESD withstand voltage can be improved in the VDD power supply trunk line 412 and the VSS power supply trunk line 411.

さらに、ＴＳＶアレイ領域５００の周囲に配置されていた容量素子や電源間ＥＳＤ保護回路などの任意回路部を、ＴＳＶアレイ領域５００の内側に第１〜第３の任意回路部４１５〜４１７として配置することで、半導体集積回路装置全体のチップサイズを縮小する効果も得られる。 Further, arbitrary circuit portions such as a capacitive element and an inter-power supply ESD protection circuit arranged around the TSV array region 500 are arranged as first to third arbitrary circuit portions 415 to 417 inside the TSV array region 500. As a result, the effect of reducing the chip size of the entire semiconductor integrated circuit device can also be obtained.

（第３の実施形態）
図８Ａは、第３の実施形態による半導体集積回路のレイアウト構造の構成例を示す平面図である。図８Ｂは、第３の実施形態による半導体集積回路のレイアウト構造を構成する構成単位群の構成例を示す平面図である。図８Ｃは、第３の実施形態による半導体集積回路のレイアウト構造を構成する構成単位の構成例を示す平面図である。 (Third embodiment)
FIG. 8A is a plan view showing a configuration example of the layout structure of the semiconductor integrated circuit according to the third embodiment. FIG. 8B is a plan view showing a configuration example of a structural unit group constituting the layout structure of the semiconductor integrated circuit according to the third embodiment. FIG. 8C is a plan view showing a configuration example of a structural unit constituting the layout structure of the semiconductor integrated circuit according to the third embodiment.

図８Ａに示したレイアウト構造の構成について説明する。このレイアウト構造の構成は、図４に示した第１の実施形態によるレイアウト構造とほぼ同じであるが、ただし後述する構成単位群ごとの構成が異なる。 A configuration of the layout structure shown in FIG. 8A will be described. The configuration of this layout structure is almost the same as the layout structure according to the first embodiment shown in FIG. 4, except that the configuration for each structural unit group described later is different.

図８Ｂに示した構成単位群の構成について説明する。この構成単位群の構成は、図５Ａに示した第１の実施形態による構成単位群の構成に、以下の変更を加えたものである。まず、第１のＰチャネル型ＥＳＤ保護素子４２１Ａ〜第４のＰチャネル型ＥＳＤ保護素子４２１Ｄのそれぞれにおける面積が、第３の実施形態では第１の実施形態の場合よりも広い。同様に、第１のＮチャネル型ＥＳＤ保護素子４３１Ａ〜第４のＮチャネル型ＥＳＤ保護素子４３１Ｄのそれぞれにおける面積も、第３の実施形態では第１の実施形態の場合よりも広い。その分だけ、第１の任意回路部４２０Ａ〜第４の任意回路部４２０Ｄのそれぞれにおける面積が、第３の実施形態では第１の実施形態の場合よりも狭い。 The configuration of the structural unit group illustrated in FIG. 8B will be described. The configuration of the structural unit group is obtained by adding the following changes to the configuration of the structural unit group according to the first embodiment shown in FIG. 5A. First, the area of each of the first P-channel ESD protection element 421A to the fourth P-channel ESD protection element 421D is wider in the third embodiment than in the first embodiment. Similarly, the area of each of the first N-channel ESD protection element 431A to the fourth N-channel ESD protection element 431D is also wider in the third embodiment than in the first embodiment. Accordingly, the area of each of the first arbitrary circuit portion 420A to the fourth arbitrary circuit portion 420D is smaller in the third embodiment than in the case of the first embodiment.

なお、図８Ｂに示した構成例では、構成単位４００Ａ〜４００Ｄは互いに９０度、１８０度、２７０度の回転対称性を満たしている。 In the configuration example shown in FIG. 8B, the structural units 400A to 400D satisfy the rotational symmetry of 90 degrees, 180 degrees, and 270 degrees.

図８Ｃに示した構成単位の構成について説明する。この構成単位の構成は、図５Ｂに示した第１の実施形態による構成単位の構成に、以下の変更を加えたものである。すなわち、本実施形態では、Ｐチャネル型ＥＳＤ保護素子４２１Ａと、Ｎチャネル型ＥＳＤ保護素子４３１Ａとのそれぞれにおいて、ＭＯＳトランジスタがマルチフィンガーゲート化されており、すなわち複数のフィンガーゲートを有している。 The configuration of the structural unit shown in FIG. 8C will be described. The configuration of this structural unit is obtained by adding the following changes to the configuration of the structural unit according to the first embodiment shown in FIG. 5B. That is, in the present embodiment, the MOS transistor is formed into a multi-finger gate in each of the P-channel ESD protection element 421A and the N-channel ESD protection element 431A, that is, has a plurality of finger gates.

なお、図８Ｃに示した構成例では、マルチフィンガーゲート化されたＭＯＳトランジスタのドレイン拡散領域における複数のドレインが、ＴＳＶ配線に対し第１の方向または第２の方向に延伸するように配置されている。ここで、各ＭＯＳトランジスタのドレイン拡散領域は、ドレイン配線を介してＴＳＶ配線およびＴＳＶバンプに接続されている。この結果、マルチフィンガーゲート化された場合においても十分なＥＳＤ放電能力を持たせることが可能となり、第１の実施形態と同様な効果を得ることが可能となる。 In the configuration example shown in FIG. 8C, a plurality of drains in the drain diffusion region of the multi-finger gate MOS transistor are arranged to extend in the first direction or the second direction with respect to the TSV wiring. Yes. Here, the drain diffusion region of each MOS transistor is connected to the TSV wiring and the TSV bump via the drain wiring. As a result, even when the multi-finger gate is formed, sufficient ESD discharge capability can be provided, and the same effect as in the first embodiment can be obtained.

図８Ａ〜図８Ｃに示した本実施形態による半導体集積回路におけるその他の構成については、図４、図５Ａおよび図５Ｂに示した第１の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。 Other configurations of the semiconductor integrated circuit according to the present embodiment shown in FIGS. 8A to 8C are the same as those in the first embodiment shown in FIGS. 4, 5A, and 5B. Is omitted.

また、本実施形態による半導体集積回路の動作および作用効果についても、各ＥＳＤ保護素子のマルチフィンガーゲート化に伴う保護機能強化の他は、第１の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。 Further, the operation and effects of the semiconductor integrated circuit according to the present embodiment are the same as those in the first embodiment except for the enhancement of the protection function accompanying the multi-finger gate of each ESD protection element. The detailed explanation is omitted.

（第４の実施形態）
図９Ａは、第４の実施形態による半導体集積回路のレイアウト構造の構成例を示す平面図である。図９Ｂは、第４の実施形態による半導体集積回路のレイアウト構造を構成する構成単位群の構成例を示す平面図である。図９Ｃは、第４の実施形態による半導体集積回路のレイアウト構造を構成する構成単位の構成例を示す平面図である。 (Fourth embodiment)
FIG. 9A is a plan view showing a configuration example of the layout structure of the semiconductor integrated circuit according to the fourth embodiment. FIG. 9B is a plan view showing a configuration example of a structural unit group constituting the layout structure of the semiconductor integrated circuit according to the fourth embodiment. FIG. 9C is a plan view showing a configuration example of a unit constituting the layout structure of the semiconductor integrated circuit according to the fourth embodiment.

図９Ａに示したレイアウト構造の構成について説明する。このレイアウト構造の構成は、図８Ａに示した第３の実施形態によるレイアウト構造とほぼ同じであるが、ただし後述する構成単位群の面積の増加に伴って、領域５０１の面積が減少している。 The configuration of the layout structure shown in FIG. 9A will be described. The configuration of this layout structure is almost the same as the layout structure according to the third embodiment shown in FIG. 8A, except that the area of the region 501 decreases as the area of the structural unit group described later increases. .

図９Ｂに示した構成単位群の構成について説明する。この構成単位群の構成は、図８Ｂに示した第３の実施形態による構成単位群の構成に、以下の変更を加えたものである。まず、第１の実施形態では、Ｐチャネル型ＥＳＤ保護素子４２１Ａ〜４２１Ｄと、Ｎチャネル型ＥＳＤ保護素子４３１Ａ〜４３１Ｄと、任意回路部４２０Ａ〜４２０Ｄとが、全て、４つのＴＳＶバンプ４０３Ａ〜４０３Ｄに囲まれた領域に収まっていた。しかしながら、本実施形態では、Ｐチャネル型ＥＳＤ保護素子４２１Ａ〜４２１Ｄと、Ｎチャネル型ＥＳＤ保護素子４３１Ａ〜４３１Ｄと、任意回路部４２０Ａ〜４２０Ｄとのうちの一部が、４つのＴＳＶバンプ４０３Ａ〜４０３Ｄに囲まれた領域の外に食み出ている。その原因は、後述する構成単位の面積増加にある。ただし、食み出ている部分は、４つのＴＳＶバンプ４０３Ａ〜４０３Ｄに囲まれた領域から見て、第１の方向にのみ配置されていることに注目されたい。言い換えれば、４つのＴＳＶバンプ４０３Ａ〜４０３Ｄに囲まれた領域から見て、第２の方向には構成単位群の構成要素が食み出しておらず、第１の方向に長いまとまった領域は確保出来ている。 The configuration of the structural unit group illustrated in FIG. 9B will be described. The configuration of the structural unit group is obtained by adding the following changes to the configuration of the structural unit group according to the third embodiment shown in FIG. 8B. First, in the first embodiment, the P channel type ESD protection elements 421A to 421D, the N channel type ESD protection elements 431A to 431D, and the arbitrary circuit units 420A to 420D are all formed into four TSV bumps 403A to 403D. It was in the enclosed area. However, in this embodiment, some of the P-channel type ESD protection elements 421A to 421D, the N-channel type ESD protection elements 431A to 431D, and the arbitrary circuit units 420A to 420D have four TSV bumps 403A to 403D. Out of the area surrounded by The cause lies in an increase in the area of a constituent unit to be described later. However, it should be noted that the protruding portion is arranged only in the first direction when viewed from the region surrounded by the four TSV bumps 403A to 403D. In other words, as viewed from the area surrounded by the four TSV bumps 403A to 403D, the constituent elements of the structural unit group do not protrude in the second direction, and a long and long area is secured in the first direction. It is done.

図９Ｂに示した構成単位の構成について説明する。この構成単位の構成は、図８Ｂに示した第３の実施形態による単位構成の構成に、以下の変更を加えたものである。すなわち、Ｎチャネル型ＥＳＤ保護素子４３１Ａのサイズが、第３の実施形態の場合よりもさらに増加している。なお、付け加えると、その結果として、上述した構成要素の食み出しが発生しているのみならず、同じ構成単位群に含まれる４つの構成単位の形状から対称性が失われている。もっとも、この形状の対称性は、回路としての機能には直接影響しない。 The configuration of the structural unit shown in FIG. 9B will be described. The configuration of this structural unit is obtained by adding the following changes to the configuration of the unit configuration according to the third embodiment shown in FIG. 8B. That is, the size of the N-channel type ESD protection element 431A is further increased as compared with the case of the third embodiment. In addition, as a result, not only the above-described component protrusion occurs, but also the symmetry is lost from the shapes of the four structural units included in the same structural unit group. However, the symmetry of this shape does not directly affect the function as a circuit.

図９Ａ〜図９Ｃに示した本実施形態による半導体集積回路におけるその他の構成については、図８Ａ〜図８Ｃに示した第３の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。 Other configurations of the semiconductor integrated circuit according to the present embodiment shown in FIGS. 9A to 9C are the same as those of the third embodiment shown in FIGS. 8A to 8C, and thus further detailed description is omitted. .

また、本実施形態による半導体集積回路の動作および作用効果についても、Ｎチャネル型ＥＳＤ保護素子４３１Ａのサイズ増大に伴う保護機能強化の他は、第３の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。 The operation and effect of the semiconductor integrated circuit according to the present embodiment are the same as those of the third embodiment except for the enhancement of the protection function accompanying the increase in the size of the N-channel ESD protection element 431A. Detailed description is omitted.

なお、図９ＣではＮチャネル型ＥＳＤ保護素子４３１Ａのサイズを増大させた場合を示したが、これはあくまでも一例にすぎず、代わりにＰチャネル型ＥＳＤ保護素子４２１Ａのサイズを増大させても良い。 Although FIG. 9C shows the case where the size of the N-channel ESD protection element 431A is increased, this is only an example, and the size of the P-channel ESD protection element 421A may be increased instead.

（第５の実施形態）
図１０Ａは、第５の実施形態による半導体集積回路のレイアウト構造の構成例を示す平面図である。図１０Ｂは、第５の実施形態による半導体集積回路のレイアウト構造を構成する構成単位群の構成例を示す平面図である。図１０Ｃは、第５の実施形態による半導体集積回路のレイアウト構造を構成する構成単位の構成例を示す平面図である。 (Fifth embodiment)
FIG. 10A is a plan view showing a configuration example of the layout structure of the semiconductor integrated circuit according to the fifth embodiment. FIG. 10B is a plan view showing a configuration example of a structural unit group constituting the layout structure of the semiconductor integrated circuit according to the fifth embodiment. FIG. 10C is a plan view illustrating a configuration example of the structural units constituting the layout structure of the semiconductor integrated circuit according to the fifth embodiment.

図１０Ａに示したレイアウト構造の構成について説明する。このレイアウト構造の構成は、図８Ａに示した第３の実施形態によるレイアウト構造とほぼ同じであるが、ただし後述する構成単位群ごとの構成が異なる。 A configuration of the layout structure shown in FIG. 10A will be described. The configuration of this layout structure is almost the same as the layout structure according to the third embodiment shown in FIG. 8A, but the configuration for each structural unit group described later is different.

図１０Ｂに示した構成単位群の構成について説明する。この構成単位群の構成は、図８Ｂに示した第３の実施形態による構成単位群の構成に、以下の変更を加えたものである。すなわち、Ｐチャネル型ＥＳＤ保護素子４２１Ａ〜４２１ＤおよびＮチャネル型ＥＳＤ保護素子４３１Ａ〜４３１Ｄが、その長手方向がそれぞれの接続先であるＴＳＶバンプ４０３Ａ〜４０３Ｄに沿うように配置されている。言い換えれば、図５Ｂ、図８Ｃ、図９Ｃなどに示した第１〜第４の実施形態では、Ｐチャネル型ＥＳＤ保護素子４２１Ａ〜４２１Ｄが、特にそのドレイン配線４２７Ａ〜４２７Ｄが、ＴＳＶバンプ４０３Ａ〜４０３Ｄの内側から外側に向けて延伸する方向に配置されている。同様に、第１〜第４の実施形態では、Ｎチャネル型ＥＳＤ保護素子４３１Ａ〜４３１Ｄも、特にそのドレイン配線４３７Ａ〜４３７Ｄも、ＴＳＶバンプ４０３Ａ〜４０３Ｄの内側から外側に向けて延伸する方向に配置されている。その一方で、図１０Ｂなどに示した第５の実施形態では、Ｐチャネル型ＥＳＤ保護素子４２１Ａ〜４２１Ｄおよびそのドレイン配線４２７Ａ〜４２７Ｄも、Ｎチャネル型ＥＳＤ保護素子４３１Ａ〜４３１Ｄおよびそのドレイン配線４３７Ａ〜４３７Ｄも、ＴＳＶバンプ４０３Ａ〜４０３Ｄの内側から外側に向けて延伸する方向とは直交する方向に配置されている。 A configuration of the structural unit group illustrated in FIG. 10B will be described. The configuration of the structural unit group is obtained by adding the following changes to the configuration of the structural unit group according to the third embodiment shown in FIG. 8B. That is, the P-channel type ESD protection elements 421A to 421D and the N-channel type ESD protection elements 431A to 431D are arranged such that their longitudinal directions are along the TSV bumps 403A to 403D that are the connection destinations. In other words, in the first to fourth embodiments shown in FIG. 5B, FIG. 8C, FIG. 9C, etc., the P-channel type ESD protection elements 421A-421D, in particular their drain wirings 427A-427D, are TSV bumps 403A-403D. It arrange | positions in the direction extended | stretched toward the outer side from the inner side. Similarly, in the first to fourth embodiments, the N-channel type ESD protection elements 431A to 431D, particularly the drain wirings 437A to 437D, are arranged in a direction extending from the inside to the outside of the TSV bumps 403A to 403D. Has been. On the other hand, in the fifth embodiment shown in FIG. 10B and the like, the P-channel type ESD protection elements 421A to 421D and their drain wirings 427A to 427D are also used as the N-channel type ESD protection elements 431A to 431D and the drain wirings 437A to 437A. 437D is also arranged in a direction orthogonal to the direction extending from the inside to the outside of the TSV bumps 403A to 403D.

なお、図１０Ｂに示した構成例では、構成単位４００Ａ〜４００Ｄは互いに９０度、１８０度、２７０度の回転対称性を満たしている。 In the configuration example shown in FIG. 10B, the structural units 400A to 400D satisfy the rotational symmetry of 90 degrees, 180 degrees, and 270 degrees.

図１０Ｃに示した構成単位の構成について説明する。この構成単位の構成は、図８Ｃに示した第３の実施形態による構成単位の構成に、以下の変更を加えたものである。まず、前述のとおり、Ｐチャネル型ＥＳＤ保護素子４２１Ａ〜４２１ＤおよびＮチャネル型ＥＳＤ保護素子４３１Ａ〜４３１Ｄが、その長手方向がそれぞれの接続先であるＴＳＶバンプ４０３Ａ〜４０３Ｄに沿うように配置されている。次に、Ｐチャネル型ＥＳＤ保護素子４２１Ａ〜４２１Ｄのそれぞれがマルチゲートフィンガーを有する場合は、それぞれのＰチャネル型ＥＳＤ保護素子４２１Ａ〜４２１Ｄが有する複数のドレインを、配線部４２８Ａ〜４２８Ｄを介してＴＳＶバンプ４０３Ａ〜４０３Ｄに並列接続している。同様に、Ｎチャネル型ＥＳＤ保護素子４３１Ａ〜４３１Ｄのそれぞれがマルチゲートフィンガーを有する場合は、それぞれのＮチャネル型ＥＳＤ保護素子４３１Ａ〜４３１Ｄが有する複数のドレインを、配線部４３８Ａ〜４３８Ｄを介してＴＳＶバンプ４０３Ａ〜４０３Ｄに並列接続している。 The configuration of the structural unit shown in FIG. 10C will be described. The configuration of this structural unit is obtained by adding the following changes to the configuration of the structural unit according to the third embodiment shown in FIG. 8C. First, as described above, the P-channel type ESD protection elements 421A to 421D and the N-channel type ESD protection elements 431A to 431D are arranged so that their longitudinal directions are along the TSV bumps 403A to 403D to which the respective connection destinations are connected. . Next, when each of the P-channel ESD protection elements 421A to 421D has a multi-gate finger, a plurality of drains of the respective P-channel ESD protection elements 421A to 421D are connected to the TSV via the wiring portions 428A to 428D. The bumps 403A to 403D are connected in parallel. Similarly, when each of the N-channel ESD protection elements 431A to 431D has a multi-gate finger, a plurality of drains of the respective N-channel ESD protection elements 431A to 431D are connected to the TSV via the wiring portions 438A to 438D. The bumps 403A to 403D are connected in parallel.

なお、図１０Ｃに示した構成例では、同一の配線部を介してＴＳＶバンプに接続されている複数のドレインのそれぞれに流れる電流が均一になるためにさらなる工夫が必要となる場合も考えられる。 In the configuration example shown in FIG. 10C, it may be considered that further contrivance is required because the current flowing through each of the plurality of drains connected to the TSV bumps through the same wiring portion becomes uniform.

図１０Ａ〜図１０Ｃに示した本実施形態による半導体集積回路におけるその他の構成については、図８Ａ〜図８Ｃに示した第３の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。 Other configurations of the semiconductor integrated circuit according to the present embodiment shown in FIGS. 10A to 10C are the same as those in the third embodiment shown in FIGS. 8A to 8C, and thus further detailed description is omitted. .

また、本実施形態による半導体集積回路の動作および作用効果についても、第３の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。 Further, the operation and effects of the semiconductor integrated circuit according to the present embodiment are also the same as those in the third embodiment, and thus further detailed description is omitted.

（第６の実施形態）
図１１Ａは、第６の実施形態による半導体集積回路のレイアウト構造の構成例を示す平面図である。図１１Ｂは、第６の実施形態による半導体集積回路のレイアウト構造を構成する構成単位群の構成例を示す平面図である。図１１Ｃは、第６の実施形態による半導体集積回路のレイアウト構造を構成する構成単位の構成例を示す平面図である。 (Sixth embodiment)
FIG. 11A is a plan view showing a configuration example of the layout structure of the semiconductor integrated circuit according to the sixth embodiment. FIG. 11B is a plan view showing a configuration example of a structural unit group constituting the layout structure of the semiconductor integrated circuit according to the sixth embodiment. FIG. 11C is a plan view illustrating a configuration example of the structural units constituting the layout structure of the semiconductor integrated circuit according to the sixth embodiment.

図１１Ａに示したレイアウト構造の構成について説明する。このレイアウト構造の構成は、図１０Ａに示した第５の実施形態によるレイアウト構造の構成に、以下の変更を加えたものである。まず、第１の電源幹線４１１と、第２の電源幹線４１２とのそれぞれにおいて、各ＥＳＤ保護素子に重なる部分の幅が半分程度になっている。次に、第１の方向と、第２の方向との両方において、第１の電源幹線４１１と、第２の電源幹線４１２との両方が並走し、かつ、各ＥＳＤ保護素子に重なるように配置されている。さらに、後述する単位構成群の形状が異なる。 A configuration of the layout structure shown in FIG. 11A will be described. This layout structure configuration is obtained by adding the following changes to the layout structure configuration according to the fifth embodiment shown in FIG. 10A. First, in each of the first power supply trunk line 411 and the second power supply trunk line 412, the width of the portion overlapping each ESD protection element is about half. Next, both the first power supply trunk line 411 and the second power supply trunk line 412 run side by side in both the first direction and the second direction, and overlap each ESD protection element. Is arranged. Furthermore, the shape of the unit composition group mentioned later differs.

図１１Ｂに示した構成単位群の構成について説明する。この構成単位群は、図１０Ｂに示した第５の実施形態による構成単位群の構成に、以下の変更を加えたものである。すなわち、ＴＳＶバンプ４０３Ａ〜４０３Ｄのそれぞれに接続される、Ｐチャネル型ＥＳＤ保護素子４２１Ａ〜４２１Ｄと、Ｎチャネル型ＥＳＤ保護素子４３１Ａ〜４３１Ｄとが、接続先のＴＳＶバンプ４０３Ａ〜４０３Ｄの同じ側に沿って、かつ、並んで配置されている。 A configuration of the structural unit group illustrated in FIG. 11B will be described. This structural unit group is obtained by adding the following changes to the configuration of the structural unit group according to the fifth embodiment shown in FIG. 10B. That is, the P-channel type ESD protection elements 421A to 421D and the N-channel type ESD protection elements 431A to 431D connected to the TSV bumps 403A to 403D are along the same side of the TSV bumps 403A to 403D to be connected. And they are arranged side by side.

なお、図１１Ｂに示した構成例では、構成単位４００Ａ〜４００Ｄは互いに９０度、１８０度、２７０度の回転対称性を満たしている。 In the configuration example shown in FIG. 11B, the structural units 400A to 400D satisfy the rotational symmetry of 90 degrees, 180 degrees, and 270 degrees.

図１１Ｃに示した構成単位の構成について説明する。この構成単位４００Ａは、図１０Ｃに示した第５の実施形態による構成単位４００Ａの構成に、以下の変更を加えたものである。まず、上述したとおり、ＴＳＶバンプ４０３Ａに接続される、Ｐチャネル型ＥＳＤ保護素子４２１ＡおよびＮチャネル型ＥＳＤ保護素子４３１Ａが、接続先のＴＳＶバンプ４０３Ａの同じ側に沿って、かつ、並んで配置されている。次に、Ｐチャネル型ＥＳＤ保護素子４２１ＡをＴＳＶバンプ４０３Ａに接続する配線部４２８Ａと、Ｎチャネル型ＥＳＤ保護素子４３１ＡをＴＳＶバンプ４０３Ａに接続する配線部４３８Ａとが互いに接続さている。さらに、これも前述したとおり、第１の電源幹線４１１および第２の電源幹線４１２の幅を半分程度として並走している。その結果、Ｐチャネル型ＥＳＤ保護素子４２１Ａは第１の電源幹線４１１に接続されており、Ｎチャネル型ＥＳＤ保護素子４３１Ａは第２の電源幹線４１２に接続されている。 The configuration of the structural unit shown in FIG. 11C will be described. This structural unit 400A is obtained by adding the following changes to the configuration of the structural unit 400A according to the fifth embodiment shown in FIG. 10C. First, as described above, the P-channel ESD protection element 421A and the N-channel ESD protection element 431A connected to the TSV bump 403A are arranged side by side along the same side of the TSV bump 403A to be connected. ing. Next, a wiring part 428A that connects the P-channel type ESD protection element 421A to the TSV bump 403A and a wiring part 438A that connects the N-channel type ESD protection element 431A to the TSV bump 403A are connected to each other. Further, as described above, the first power supply trunk line 411 and the second power supply trunk line 412 are running in parallel with the width being about half. As a result, the P-channel ESD protection element 421A is connected to the first power supply trunk line 411, and the N-channel ESD protection element 431A is connected to the second power supply trunk line 412.

なお、図１１Ｃに示した構成例では、同一の配線部を介してＴＳＶバンプに接続されている複数のドレインのそれぞれに流れる電流が均一になるためにさらなる工夫が必要となる場合も考えられる。 In the configuration example shown in FIG. 11C, there may be a case where further contrivance is required because the current flowing through each of the plurality of drains connected to the TSV bumps via the same wiring portion becomes uniform.

図１１Ａ〜図１１Ｃに示した本実施形態による半導体集積回路におけるその他の構成については、図１０Ａ〜図１０Ｃに示した第５の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。 Other configurations of the semiconductor integrated circuit according to the present embodiment shown in FIGS. 11A to 11C are the same as those of the fifth embodiment shown in FIGS. 10A to 10C, and thus further detailed description is omitted. .

また、本実施形態による半導体集積回路の動作および作用効果についても、各ＥＳＤ保護素子のマルチフィンガーゲート化に伴う保護機能強化の他は、第５の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。 The operation and effect of the semiconductor integrated circuit according to the present embodiment are the same as those of the fifth embodiment except for the enhancement of the protection function associated with the multi-finger gate of each ESD protection element. The detailed explanation is omitted.

以上、発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。また、前記実施の形態に説明したそれぞれの特徴は、技術的に矛盾しない範囲で自由に組み合わせることが可能である。 The invention made by the inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say. In addition, the features described in the embodiments can be freely combined within a technically consistent range.

１ＥＳＤ保護回路部
２任意回路部
３ＴＳＶバンプ
４ＴＳＶ配線
５容量素子
６電源間ＥＳＤ保護素子
１０構成単位
２１Ｐチャネル型ＥＳＤ保護素子
２２Ｐチャネル型ＥＳＤ保護素子ドレイン配線
２３Ｐチャネル型ＥＳＤ保護素子ソース配線
２４、３４、５２、６２ゲートポリ
２５コンタクトスルーホール
２６ビアスルーホール
３１Ｎチャネル型ＥＳＤ保護素子
３２Ｎチャネル型ＥＳＤ保護素子ドレイン配線
３３Ｎチャネル型ＥＳＤ保護素子ソース配線
３５コンタクトスルーホール
３６ビアスルーホール
５１Ｐチャネル型回路素子
６１Ｎチャネル型回路素子
１００サイズ縮小可能な領域
１０１ＶＳＳ電源幹線
１０２ＶＤＤ電源幹線
１０３Ｐウェル
１０４Ｎウェル
２００第１のＥＳＤ放電経路
２０１第２のＥＳＤ放電経路
２０２第１部分／保護素子
２０３第２部分／保護素子
２０４第３部分／ＥＳＤ保護素子
２５１Ｐチャネル型ＥＳＤ保護素子
２５１１Ｐチャネル型ＥＳＤ保護素子兼ドライバ
２５２Ｎチャネル型ＥＳＤ保護素子
２５２１Ｎチャネル型ＥＳＤ保護素子兼ドライバ
２５３入力部回路素子
２５３１プリドライバ回路素子
２６０ＴＳＶバンプ
２６１ＶＤＤ電源
２６２ＶＳＳ電源
２７１Ｐチャネル型ＥＳＤ放電経路
２７２Ｎチャネル型ＥＳＤ放電経路
３００Ｉ／Ｏバッファ
３０１構成単位群
３５０ＴＳＶ
３５１ＤＲＡＭデバイス素子
３５２ＤＲＡＭ配線層
３５３ＳｏＣデバイス素子
３５４ＳｏＣ配線層
３５５パッケージ基盤
３５６ＴＳＶ
３６１マイクロバンプ
３６２フリップチップバンプ
３６３パッケージボール
４００Ｉ／Ｏバッファ
４００Ａ（第１の）構成単位
４０１Ｉ／Ｏバッファ
４０２構成単位群
４０３ＴＳＶバンプ
４０３Ａ〜４０３ＤＴＳＶバンプ
４０４Ａ〜４０４ＤＴＳＶ配線
４０５第１のＰチャネル型ＥＳＤ放電経路
４０６第２のＰチャネル型ＥＳＤ放電経路
４１１ＶＳＳ電源幹線
４１２ＶＤＤ電源幹線
４１４Ｎウェル
４１５容量素子
４１６ＥＳＤ保護素子
４２０Ａ〜４２０Ｄ任意回路部
４２１Ｐチャネル型ＥＳＤ保護素子
４２１Ａ〜４２１ＤＰチャネル型ＥＳＤ保護素子
４２３Ｐチャネル型ＥＳＤ保護素子ソース配線
４２５コンタクトスルーホール
４２５Ａコンタクトスルーホール群
４２６ビアスルーホール
４２６Ａビアスルーホール群
４２７Ａ〜４２７Ｄドレイン
４３１Ｎチャネル型ＥＳＤ保護素子
４３１Ａ〜４３１ＤＮチャネル型ＥＳＤ保護素子
４３５Ａコンタクトスルーホール群
４３６Ａビアスルーホール群
４３７Ａ〜４３７Ｄドレイン
４４５、４４６Ｐチャネル型ＥＳＤ保護素子
５００ＴＳＶアレイ領域
５０１領域
６００、６０１断面
DESCRIPTION OF SYMBOLS 1 ESD protection circuit part 2 Arbitrary circuit part 3 TSV bump 4 TSV wiring 5 Capacitance element 6 Power supply ESD protection element 10 Structural unit 21 P channel type ESD protection element 22 P channel type ESD protection element drain wiring 23 P channel type ESD protection element Source wiring 24, 34, 52, 62 Gate poly 25 Contact through hole 26 Via through hole 31 N-channel ESD protection element 32 N-channel ESD protection element drain wiring 33 N-channel ESD protection element source wiring 35 Contact through hole 36 Via through Hall 51 P-channel circuit element 61 N-channel circuit element 100 Size-reducible region 101 VSS power supply main line 102 VDD power supply main line 103 P well 104 N well 200 First ESD discharge path 201 Second E D discharge path 202 1st part / protection element 203 2nd part / protection element 204 3rd part / ESD protection element 251 P channel type ESD protection element 2511 P channel type ESD protection element / driver 252 N channel type ESD protection element 2521 N Channel ESD protection element / driver 253 Input circuit element 2531 Pre-driver circuit element 260 TSV bump 261 VDD power supply 262 VSS power supply 271 P-channel ESD discharge path 272 N-channel ESD discharge path 300 I / O buffer 301 Component unit group 350 TSV
351 DRAM device element 352 DRAM wiring layer 353 SoC device element 354 SoC wiring layer 355 Package base 356 TSV
361 Micro bump 362 Flip chip bump 363 Package ball 400 I / O buffer 400A (first) structural unit 401 I / O buffer 402 structural unit group 403 TSV bump 403A to 403D TSV bump 404A to 404D TSV wiring 405 First P Channel type ESD discharge path 406 Second P channel type ESD discharge path 411 VSS power supply main line 412 VDD power supply main line 414 N well 415 Capacitance element 416 ESD protection element 420A to 420D Optional circuit part 421 P channel type ESD protection element 421A to 421D P Channel type ESD protection element 423 P channel type ESD protection element source wiring 425 Contact through hole 425A Contact through hole group 426 Via through hole 426A Via through -Hole group 427A to 427D drain 431 N channel type ESD protection element 431A to 431D N channel type ESD protection element 435A contact through hole group 436A via through hole group 437A to 437D drain 445, 446 P channel type ESD protection element 500 TSV array region 501 Region 600, 601 cross section

Claims

第１面と、前記第１面と反対側に位置する第２面とを有するシリコン基板と、
前記シリコン基板の前記第１面から前記第２面へ貫通する第１シリコン貫通電極と、第２シリコン貫通電極と、及び第３シリコン貫通電極と、
前記第１、第２、及び第３シリコン貫通電極に接続された複数の入出力バッファと、
前記シリコン基板の前記第１面に形成され、平面視において、前記第１シリコン貫通電極と前記第２シリコン貫通電極との間に配置された第１Ｐチャネル型ＥＳＤ保護回路部と
前記シリコン基板の前記第１面に形成され、平面視において、前記第１シリコン貫通電極と前記第３シリコン貫通電極との間に配置された第１Ｎチャネル型ＥＳＤ保護回路部と
前記第１Ｐチャネル型ＥＳＤ保護回路部に第１電圧を供給する第１電源配線と、
前記第１Ｎチャネル型ＥＳＤ保護回路部に第２電圧を供給する第２電源配線と、
を具備し、
平面視において、前記第１シリコン貫通電極と第２シリコン貫通電極は第１方向に沿って配置され、
平面視において、前記第１シリコン貫通電極と第３シリコン貫通電極は、前記第１方向と交差する第２方向に沿って配置され、
平面視において、前記第２電源配線は、前記第１Ｎチャネル型ＥＳＤ保護回路部に重なるように配置されている
半導体集積回路。 A silicon substrate having a first surface and a second surface located opposite to the first surface;
A first silicon through electrode penetrating from the first surface of the silicon substrate to the second surface, a second silicon through electrode, and a third silicon through electrode;
A plurality of input / output buffers connected to the first, second, and third through silicon vias;
A first P-channel type ESD protection circuit formed on the first surface of the silicon substrate and disposed between the first through silicon via electrode and the second through silicon electrode in plan view; A first N channel type ESD protection circuit unit formed between the first silicon through electrode and the third silicon through electrode, and formed on the first surface in plan view; A first power supply wiring for supplying a first voltage;
A second power supply line for supplying a second voltage to the first N-channel type ESD protection circuit unit;
Comprising
In plan view, the first silicon through electrode and the second silicon through electrode are disposed along the first direction,
In plan view, the first silicon through electrode and the third silicon through electrode are disposed along a second direction intersecting the first direction,
In plan view, the second power supply wiring is disposed so as to overlap the first N-channel ESD protection circuit portion. Semiconductor integrated circuit.

請求項１に記載の半導体集積回路において、
前記第１電圧は、前記第２電圧より高い電圧である
半導体集積回路。 The semiconductor integrated circuit according to claim 1,
The first voltage is higher than the second voltage. A semiconductor integrated circuit.

請求項１に記載の半導体集積回路において、
前記第１電源配線および前記第２電源配線は直交して配置されている
半導体集積回路。 The semiconductor integrated circuit according to claim 1,
The first power supply wiring and the second power supply wiring are arranged orthogonally. Semiconductor integrated circuit.

請求項３のいずれかに記載の半導体集積回路において、
前記第１Ｐチャネル型ＥＳＤ保護回路部は、ドレイン部が前記第１シリコン貫通電極に接続されて、かつ、ソース部が前記第１電源配線に接続されているＰチャネル型ＭＯＳトランジスタを具備し、
前記第１Ｎチャネル型ＥＳＤ保護回路部は、ドレイン部が前記第３シリコン貫通電極に接続されて、かつ、ソース部が前記第２電源配線に接続されているＮチャネル型ＭＯＳトランジスタを具備する
半導体集積回路。 The semiconductor integrated circuit according to claim 3,
The first P-channel type ESD protection circuit unit includes a P-channel type MOS transistor having a drain part connected to the first through silicon via electrode and a source part connected to the first power supply wiring,
The first N channel type ESD protection circuit unit includes an N channel type MOS transistor having a drain part connected to the third through silicon via electrode and a source part connected to the second power supply wiring. circuit.

請求項３に記載の半導体集積回路において、
前記シリコン基板の前記第１面に形成され、平面視において、前記第１シリコン貫通電極と前記第２シリコン貫通電極との間に配置された第２Ｐチャネル型ＥＳＤ保護回路部と
前記シリコン基板の前記第１面に形成され、平面視において、前記第１シリコン貫通電極と前記第３シリコン貫通電極との間に配置された第２Ｎチャネル型ＥＳＤ保護回路部と
を具備し、
前記第１電源配線は、前記第２Ｐチャネル型ＥＳＤ保護回路部に前記第１電圧を供給し、
前記第２電源配線は、前記第２Ｎチャネル型ＥＳＤ保護回路部に前記第２電圧を供給する
半導体集積回路。 The semiconductor integrated circuit according to claim 3,
A second P-channel type ESD protection circuit formed on the first surface of the silicon substrate and disposed between the first through silicon via electrode and the second through silicon electrode in plan view; A second N-channel ESD protection circuit portion formed on the first surface and disposed between the first through silicon via electrode and the third through silicon electrode in plan view;
The first power supply line supplies the first voltage to the second P- channel type ESD protection circuit unit,
The second power supply wiring supplies the second voltage to the second N-channel ESD protection circuit unit. A semiconductor integrated circuit.