JP6386179B2 - 半導体装置およびその製造方法、並びに半導体装置の検査方法 - Google Patents

Description

本発明は、ＳｉＣ（炭化ケイ素）を用いたパワー半導体装置およびその製造方法、並びにパワー半導体装置の検査方法に関する。

本技術分野の背景技術として、特許第３６１０８８７号公報（特許文献１）がある。この公報には、各チップに対応した位置情報をウェハの裏面の各チップの領域に捺印する第１の捺印工程と、各チップに電気的試験を行う工程と、各チップに対応した電気的試験の結果をウェハの裏面の各チップの領域に捺印する第２の捺印工程と、各チップに切りわけるダイシング工程とを有するウェハレベル半導体装置の製造方法が記載されている。

特許第３６１０８８７号公報

通常、半導体装置はウェハ状態で作製された後、ダイシングによって各チップに分割される。このため、個片化された各チップにおいては、ウェハ状態におけるその位置情報が失われるという問題があった。

上記課題を解決するために、本発明の半導体装置は、アクティブ領域と、平面視においてアクティブ領域を囲む電界緩和領域とを有しており、アクティブ領域の一部の上面上に、ウェハ状態における位置情報が付された、樹脂材料からなる識別マークが形成されている。

また、本発明の半導体装置の製造方法は、ウェハ状態の各チップのそれぞれに設けられた第１領域に、第１樹脂材料によってウェハ状態における位置情報を示す識別マークを形成する工程と、ウェハ状態の各チップのそれぞれに設けられた、第１領域とは異なる第２領域に、第２樹脂材料を形成する工程とを含み、第２樹脂材料の粘度は、第１樹脂材料の粘度よりも高い。

また、本発明の半導体装置の検査方法は、ウェハから分離され、ウェハ状態における位置情報を有するチップを準備する工程を含む。さらに、チップに形成された半導体装置に対して電気的試験を実施する工程と、電気的試験により得られた半導体装置の特性情報を、ウェハ状態におけるチップの位置情報と共に、データベースに保存する工程と、データベースに保存された半導体装置の特性情報およびチップの位置情報を出力する工程とを含む。

本発明によれば、ウェハから各チップへ個片化した後であっても、ウェハ状態における各チップの位置情報を把握することができる。
上記した以外の課題、構成および効果は、以下の実施の形態の説明により明らかにされる。

実施例による半導体装置の一例を示す要部平面図である。 実施例による半導体装置に付される識別マークの一例を示す図である。 実施例による半導体装置の一例を示す要部断面図（図１のＸ１−Ｘ２線に沿った断面図）である。 実施例による半導体装置の他の例を示す要部断面図（図１のＸ１−Ｘ２線に沿った断面図）である。 実施例による半導体装置の製造工程の一例を示すプロセスフロー図である。 実施例による半導体装置の製造工程の一例を示す要部断面図である。 図６に続く、半導体装置の製造工程を示す要部断面図である。 図７に続く、半導体装置の製造工程を示す要部断面図である。 図８に続く、半導体装置の製造工程を示す要部断面図である。 図９に続く、半導体装置の製造工程を示す要部断面図である。 図１０に続く、半導体装置の製造工程を示す要部断面図である。 図１１に続く、半導体装置の製造工程を示す要部断面図である。 図１２に続く、半導体装置の製造工程を示す要部断面図である。 図１３に続く、半導体装置の製造工程を示す要部断面図である。 図１４に続く、半導体装置の製造工程を示す要部断面図である。 図１５に続く、半導体装置の製造工程を示す要部断面図である。 図１６に続く、半導体装置の製造工程を示す要部断面図である。 図１７に続く、半導体装置の製造工程を示す要部断面図である。 図１８に続く、半導体装置の製造工程を示す要部断面図である。 実施例による半導体装置の検査工程の一例を示すプロセスフロー図である。 実施例による半導体装置の検査工程の一例を示す模式図である。 図２１に続く、半導体装置の検査工程を示す模式図である。 図２２に続く、半導体装置の検査工程を示す模式図である。 図２２に続く、半導体装置の検査工程の他の例を示す模式図である。 図２３または図２４に続く、半導体装置の検査工程を示す模式図である。 図２５に続く、半導体装置の検査工程を示す模式図である。 実施例による半導体装置の検査工程後のデータ処理の一例を示すプロセスフロー図である。 実施例による半導体装置の検査工程の他の例を示すプロセスフロー図である。

以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本実施の形態を図面に基づいて詳細に説明する。

なお、ここで使用する「＋」および「−」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えば「ｎ⁻」、「ｎ」、「ｎ^＋」、「ｎ^＋＋」の順にｎ型不純物の不純物濃度が高いことを意味し、同様に、「ｐ⁻」、「ｐ」、「ｐ^＋」、「ｐ^＋＋」の順にｐ型不純物の不純物濃度が高いことを意味する。
まず、本発明に先立って本発明者らによって検討されたパワー半導体装置について説明する。

ＳｉＣ（炭化ケイ素）を用いたパワー半導体装置（以下、ＳｉＣパワー半導体装置と記す。）は、Ｓｉ（シリコン）を用いたパワー半導体装置（以下、Ｓｉパワー半導体装置と記す。）と比較して、同耐圧において、素子のオン抵抗の低抵抗化が可能である。これは、ＳｉＣ（炭化ケイ素）の絶縁破壊強度がＳｉ（シリコン）の絶縁破壊強度の約１０倍であるため、空乏層の幅が約１０分の１となり、これにより、ドリフト層となるエピタキシャル層を薄くできることに起因している。

そのため、ＳｉＣパワー半導体装置は、Ｓｉパワー半導体装置よりも、オン動作時の発熱を抑えて導通損失を低く保つことが可能である。

しかしながら、結晶品質が完全でないＳｉＣパワー半導体装置を作製すると、Ｓｉパワー半導体装置に比べて製造歩留りが下がるという問題が生じる。また、結晶欠陥とは別に、製造プロセスで生じた欠陥によって不良となるＳｉＣパワー半導体装置も存在する。そこで、ＳｉＣパワー半導体装置の製造歩留りを上げるためには、ＳｉＣパワー半導体装置の不良の原因が結晶欠陥起因なのか、製造プロセス起因なのかを区別する必要がある。そのためには、ウェハ状態でＳｉＣパワー半導体装置を作製し、ダイシングによって各チップに分割した後も、ウェハ状態におけるその位置情報を認識する必要がある。

この対策として、例えば前記特許文献１に記載されたウェハレベル半導体装置の製造方法がある。しかしながら、前記特許文献１に開示された方法では、ウェハの裏面の各チップ領域に、各チップに対応した位置情報を捺印するため、チップを実装基板にマウントした後では、その位置情報が読み取れなくなってしまう。

また、ウェハの表面の各チップ領域の電界緩和領域に、各チップに対応した位置情報を形成することも可能である。しかし、ＳｉＣパワー半導体装置では、Ｓｉパワー半導体装置に比べて、電界緩和領域の電界強度が大きくなるため、ＳｉＣパワー半導体装置では、Ｓｉパワー半導体装置に塗布した樹脂材料よりも電界強度が高く、かつ厚い樹脂材料が電界緩和領域に塗布される。そのため、ウェハの表面の各チップ領域の電界緩和領域に位置情報が形成されると、その位置情報が読み取れなくなってしまう。

≪半導体装置の構造≫
本実施例による半導体装置の構造について図１〜図４を用いて説明する。図１は、本実施例による半導体装置の一例を示す要部平面図である。図２は、本実施例による半導体装置に付される識別マークの一例を示す図である。図３は、本実施例による半導体装置の一例を示す要部断面図（図１のＸ１−Ｘ２線に沿った断面図）である。図４は、本実施例による半導体装置の他の例を示す要部断面図（図１のＸ１−Ｘ２線に沿った断面図）である。

本実施例による半導体装置は、ＳｉＣ（炭化ケイ素）からなる半導体基板に形成されたパワー半導体装置であり、図１には、半導体ウェハをダイシングして個片化することにより得られた１つの半導体チップの要部平面を示している。なお、図１に示す構造体には、ショットキーバリアダイオードを例示しているが、他のデバイスにも適用可能である。

図１に示すように、半導体チップ１の中央部がアクティブ領域２であり、アクティブ領域２の外周部と重なって、その周囲を囲むように第１樹脂領域３が設けられている。さらに、アクティブ領域２内には第２樹脂領域４が設けられており、第２樹脂領域４内には、各半導体チップ１のウェハ状態における位置情報が付された識別マーク５が、樹脂材料により形成されている。

図１に示す識別マーク５として、数字「１３」を例示したが、必ずしも数字に限定されるものではない。例えば図２に示すように、バーコードＢＣであってもよい。また、図１に示す半導体チップ１には、第２樹脂領域２および識別マーク５をそれぞれ１つしか有していないが、２つ以上有してもよい。
図３は、半導体装置の一例を示す要部断面図である。

本実施例による半導体装置は、ＳｉＣ（炭化ケイ素）からなる半導体基板であるＳｉＣ基板１０１を有している。ＳｉＣ基板１０１はｎ型不純物（例えばＮ（窒素））を含んでいる。

ＳｉＣ基板１０１は、主面（表面、第１主面）と、主面と反対側の裏面（第２主面）とを有する。ＳｉＣ基板１０１の裏面には、ＳｉＣ基板１０１よりも不純物濃度の高いｎ型不純物が導入されたｎ^＋＋型の半導体領域であるコンタクト領域１０３が形成されている。さらに、コンタクト領域１０３に接して、裏面電極１０２が形成されている。裏面電極１０２は、例えばＳｉＣ基板１０１の裏面から外側に向かって、Ｔｉ（チタン）膜、Ｎｉ（ニッケル）膜およびＡｕ（金）膜を順次堆積した積層膜からなる。ＳｉＣ基板１０１の裏面にコンタクト領域１０３を形成したことにより、裏面電極１０２とＳｉＣ基板１０１とはオーミックに接合される。

ＳｉＣ基板１０１の主面には、エピタキシャル成長法により形成されたエピタキシャル層ＥＰＩが形成されている。そして、このエピタキシャル層ＥＰＩには、ＳｉＣ基板１０１よりも不純物濃度の低いｎ型不純物（例えばＮ（窒素）またはＰ（リン））が導入されたｎ⁻型の半導体領域であるドリフト層１０４が形成されている。ＳｉＣ基板１０１およびドリフト層１０４のそれぞれの厚さは、所望の耐圧によって決まる。例えば３．３ｋＶ耐圧仕様の半導体チップ１であれば、ドリフト層１０４の厚さは、２５〜３５μｍ程度となる。

第１樹脂領域３のエピタキシャル層ＥＰＩの上面には、ｐ型不純物（例えばＡｌ（アルミニウム）またはＢ（ホウ素））が導入されたｐ型の半導体領域である電界緩和領域１０５が形成されている。電界緩和領域１０５の上面上には、絶縁膜からなる第１層間膜１０６ａが形成されている。

アクティブ領域２には、ドリフト層１０４の上面と電界緩和領域１０５の上面の一部とに接して表面電極１０７が形成されている。表面電極１０７は、ドリフト層１０４の上面から外側に向かってＴｉ（チタン）膜、ＴｉＮ（窒化チタン）膜およびＡｌ（アルミニウム）膜を順次堆積した積層膜からなる。Ｔｉ（チタン）に代わり、Ｎｉ（ニッケル）、Ｍｏ（モリブデン）またはＷ（タングステン）などを用いることもできる。図３では、表面電極１０７の端部は第１層間膜１０６ａ上に乗り上がる構造となっているが、乗り上がらない構造としてもよい。

さらに、第１層間膜１０６ａと表面電極１０７の外周部とを覆うように、絶縁膜からなる第２層間膜１０６ｂが形成されている。

さらに、第２層間膜１０６ｂの上面および側面を覆うように、第１樹脂材料からなる第１保護膜１０８が形成されており、第１保護膜１０８には、アクティブ領域２において表面電極１０７の上面の中央部が露出するように、アクティブ開口部１１０が形成されている。第１保護膜１０８の厚さは、例えば９μｍ程度である。

また、アクティブ領域２において表面電極１０７の上面の一部領域である識別パターン領域１０９（図１に示す第２樹脂領域４）に、第１樹脂材料からなる識別マーク５が形成されている。第１樹脂材料にアクティブ開口部１１０を形成すると同時に、識別パターン領域１０９の第１樹脂材料に識別マーク開口部１１１を形成することによって、識別マーク５は形成される。

図４に示すように、第１保護膜１０８の上面上に第２樹脂材料からなる第２保護膜１１２を塗布することもできる。第２樹脂材料の粘性は、第１樹脂材料の粘性よりも高く、その厚さは、例えば１００μｍ程度である。また、第２保護膜１１２の上面上に、絶縁材料からなる第３、第４保護膜をさらに形成してもよい。

電界緩和領域１０５の上面上には、第１保護膜１０８に加えて、第１保護膜よりも電界強度が高く、かつ厚い第２保護膜１１２を形成することが望ましい。これは以下の理由による。すなわち、ＳｉＣ（炭化ケイ素）を用いた半導体装置によってモジュールを作製する際、一般的にはモジュール内をゲル材料で封止して、大気中での放電を防止している。しかし、ＳｉＣ（炭化ケイ素）を用いた半導体装置では、その優れた耐電圧特性から、Ｓｉ（シリコン）を用いた半導体装置よりも素子内部電界強度が大きくなるため、電界緩和領域におけるＳｉＣ（炭化ケイ素）の表面付近の電界強度も大きくなる。そのため、電界強度が高く、かつ十分な厚さの保護膜が電界緩和領域の上方に形成されていない場合は、ゲル材料内の絶縁破壊強度が大きくなり、ゲル材料が破壊してしまう。

本実施例によるアクティブ領域１１０には、ドリフト層１０４の上面に不純物領域を形成しないショットキーバリアダイオードを記載したが、これに限定されるものではない。例えばアクティブ領域に離散的にｐ型不純物を形成したジャンクションバリアショットキーダイオード、アクティブ領域にチャネル領域を形成し、その上方にゲート電極を形成する電界効果トランジスタ、さらには裏面にｐ型領域を形成したＩＧＢＴ（Insulated Gate Bipolar Transistor）などの、他のデバイスを形成することもできる。

また、電界緩和領域１０５は、例えばフローティング・フィールド・リミッティング・リング（Field Limiting Ring：ＦＬＲ）構造、またはジャンクション・ターミネーション・エクステンション（Junction Termination Extension：ＪＴＥ）構造などである。

このように、本実施例による半導体装置は、アクティブ領域２内に、各半導体チップ１のウェハ状態における位置情報が付された識別マーク５が、第１保護膜１０８を構成する第１樹脂材料により形成されている。これにより、半導体チップ１を実装基板にマウントして裏面が見えない場合、または電界緩和領域１０５の上面上に透過性の悪い第１樹脂材料または第２樹脂材料を塗布した場合であっても、識別マーク５の目視が可能となる。その結果、半導体チップ１に不良が生じた際に、ウェハ状態における情報を把握して不良原因の解析を実施することができる。
≪半導体装置の製造方法≫

本実施例による半導体装置の製造方法について図５〜図１９を用いて工程順に説明する。図５は、本実施例による半導体装置の製造工程を示すプロセスフロー図である。図６〜図１９は、本実施例による半導体装置の製造工程の一例を示す要部断面図である。
（工程Ｓ１０１）

まず、図６に示すように、ｎ型不純物（例えばＮ（窒素））が添加された４Ｈ−ＳｉＣからなるｎ^＋型のＳｉＣ基板（この段階では半導体ウェハと称する平面略円形状の半導体の薄板）１０１を用意する。続いて、ＳｉＣ基板１０１の主面上に、エピタキシャル成長法を用いて、ＳｉＣ（炭化ケイ素）のエピタキシャル層ＥＰＩからなるｎ⁻型のドリフト層１０４を形成する。
（工程Ｓ１０２）

次に、図７に示すように、ドリフト層１０４の上面上にフォトレジスト膜１１３を塗布する。続いて、図８に示すように、フォトレジスト膜１１３をパターニングする。

次に、図９に示すように、フォトレジスト膜１１３をマスクとして、ドリフト層１０４の上面にｐ型不純物（例えばＡｌ（アルミニウム）またはＢ（ホウ素））をイオン注入することにより、ｐ型の半導体領域である電界緩和領域１０５を形成する。なお、電界緩和領域１０５を形成する際の不純物の注入深さは、例えば１μｍ程度である。その後、アッシングなどによってフォトレジスト膜１１３を除去する。
（工程Ｓ１０３）
次に、アクティブ領域に所望するデバイスを形成する。
（工程Ｓ１０４）

次に、図１０に示すように、ＳｉＣ基板１０１の裏面にｎ型不純物（例えばＮ（窒素）またはＰ（リン））をイオン注入することにより、ｎ^＋＋型の半導体領域であるコンタクト領域１０３を形成する。
（工程Ｓ１０５）

次に、図１１に示すように、不純物活性化アニールのキャップ材としてＣ（炭素）膜１１４を堆積した後、不純物活性化アニールを施す。この不純物活性化アニールの温度は、例えば１,６００〜１,８００℃程度である。その後、Ｃ（炭素）膜１１４をプラズマアッシングなどにより除去した後、ドリフト層１０４および電界緩和領域１０５の清浄な上面を得るために、ドリフト層１０４および電界緩和領域１０５の上面に熱酸化法により酸化膜を形成した後、この酸化膜を除去する。
（工程Ｓ１０６）

次に、図１２に示すように、例えばＣＶＤ（Chemical Vapor Deposition）法などにより、ＳｉＯ_２（酸化シリコン）からなる第１絶縁膜１１５を形成する。その後、図１３に示すように、フォトレジスト膜をマスクとしたドライエッチング法などにより第１絶縁膜１１５をパターニングして、電界緩和領域１０５の上面上に第１層間膜１０６ａを形成する。
（工程Ｓ１０７）

次に、図１４に示すように、金属膜１０７Ａを形成する。金属膜１０７Ａは、例えばスパッタリング法などにより、Ｔｉ（チタン）膜、ＴｉＮ（窒化チタン）膜およびＡｌ（アルミニウム）膜を順次堆積した積層膜からなる。Ｔｉ（チタン）の代わりとして、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）またはＷ（タングステン）などを用いることができる。その後、図１５に示すように、フォトレジスト膜をマスクとしてドライエッチング法などにより金属膜１０７Ａをパターニングして、表面電極１０７を形成する。表面電極１０７の外周部は、第１層間膜１０６ａ上に乗り上がる構造または乗り上がらない構造のいずれであってもよい。
（工程Ｓ１０８）

次に、図１６に示すように、例えばＣＶＤ法などにより、ＳｉＯ_２（酸化シリコン）からなる第２絶縁膜１１６を形成する。第２絶縁膜１１６の厚さは、例えば５μｍ程度である。その後、図１７に示すように、フォトレジスト膜をマスクとしたドライエッチング法などにより第２絶縁膜１１６をパターニングして、第２層間膜１０６ｂを形成する。これにより、電界緩和領域１０５の上方および表面電極１０７の外周部を第２層間膜１０６ｂにより覆い、表面電極１０７の中央部を露出する開口部１０６ｃを形成する。
（工程Ｓ１０９）

次に、図１８に示すように、例えばスピンコートなどを用いて第１樹脂材料１０８Ａを塗布する。その後、図１９に示すように、フォトリソグラフィーにて第１樹脂材料１０８Ａをパターニングして、第１保護膜１０８を形成する。これにより、電界緩和領域１０５の上方および表面電極１０７の外周部の上方、すなわち第２層間膜１０６ｂを第１保護膜１０８により覆い、表面電極１０７の中央部を露出するアクティブ開口部１１０を形成する。同時に、アクティブ領域２内の識別パターン領域１０９において、表面電極１０７の一部を露出する識別マーク開口部１１１を形成することにより、識別パターン領域１０９に識別マーク５を形成する。識別マーク５は、例えば図１に示した数字、または図２に示したバーコードなどである。

その後、図４に示したように、第１保護膜１０８の上面上に第２樹脂材料を、例えばディスペンサなどを用いて塗布し、第２樹脂材料からなる第２保護膜１１２を形成する。第２樹脂材料は、第１樹脂材料１０８Ａよりも粘度が高く、局所的に厚く塗ることが可能であり、その厚さは、例えば１００μｍ程度である。
（工程Ｓ１１０）

次に、図４に示したように、ＳｉＣ基板１０１の裏面に、裏面電極１０２を形成する。裏面電極１０２は、例えばＳｉＣ基板１０１の裏面から外側に向かって、Ｔｉ（チタン）膜、Ｎｉ（ニッケル）膜およびＡｕ（金）膜を順次堆積した積層膜からなる、

以上の製造工程により、半導体ウェハの主面上の各半導体チップにそれぞれ半導体装置が略完成する。
≪半導体装置の検査方法≫

本実施例による半導体装置の検査方法について図２０〜図２７を用いて工程順に説明する。図２０は、本実施例による半導体装置の検査工程の一例を示すプロセスフロー図である。図２１〜図２６は、本実施例による半導体装置の検査工程の一例を示す模式図である。図２７は、本実施例による半導体装置の検査工程後のデータ処理の一例を示すプロセスフロー図である。
（工程Ｓ２０１）

図２１に示すように、ＳｉＣ（炭化ケイ素）からなる半導体ウェハであるＳｉＣウェハ４０２を、測定機４０３と制御装置４０４とを用いて欠陥をマッピングし、そのデータをデータベース４０１に保存する。図２１中、符号ＣＡはカメラを示し、符号ＬＩは光（視野領域）を示す。
（工程Ｓ２０２）

例えば前述した本実施例による半導体装置の製造方法に基づいて、ＳｉＣウェハ４０２の主面上の各チップ形成領域にそれぞれ半導体装置を作製する。この時、ドリフト層（例えば図６に示すドリフト層１０４）を形成した後に、再び工程Ｓ２０１を実施して、欠陥をマッピングし、そのデータをデータベース４０１に保存してもよい。さらに、半導体装置を作製する過程でできたＳｉＣウェハ４０２のキズまたはパターン欠けといった情報をデータベース４０１に保存する。
（工程Ｓ２０３）

図２２に示すように、測定機４０５と制御装置４０６とを用いて、ＳｉＣウェハ４０２の主面上の各チップ形成領域にそれぞれ形成された半導体装置の電気的特性を測定し、そのデータをデータベース４０１に保存する。図２２中、符号ＰＲはプローブ（探針）を示す。
（工程Ｓ２０４）

ダイシングによりＳｉＣウェハ４０２から各半導体チップに個片化する。ダイシングにより生じた半導体チップのキズなどの情報をデータベース４０１に保存する。
（工程Ｓ２０５）

各半導体チップにそれぞれ形成された半導体装置の電気的試験を実施する。図２３に示すように、単一半導体チップ４０７の電気的試験では、測定機４０８と制御装置４０９とを用いて、半導体チップ４０７に形成された半導体装置の電気的特性を測定し、そのデータをデータベース４０１に保存する。

複数の半導体チップ４０７を同時に測定する場合には、例えば図２４に示すように、複数の半導体チップ４０７を実装基板４１０に実装して、測定機４１１と制御装置４１２とを用いて、各半導体チップ４０７にそれぞれ形成された半導体装置の電気的特性を測定し、そのデータをデータベース４０１に保存する。
（工程Ｓ２０６）

図２５に示すように、半導体チップ４０７内に形成された識別マーク４１３を確認し、半導体チップ４０７のウェハ状態での位置とともに工程Ｓ２０５で得られた試験結果をデータベース４０１に保存する。この際、識別マーク４１３の確認は目視でもよいが、自動認識装置４１４と制御装置４１５とを用いてもよい。

その後、前述した工程Ｓ２０１〜工程Ｓ２０６で得られた情報は出力媒体によって出力されることで確認することができる。例えば図２６に示すように、出力媒体４１６の画面に、ウェハ状態における不良品チップの位置および良品チップの位置を示した半導体ウェハの画像４１７を表示する。ここで、不良品チップの試験結果とウェハ状態における位置とを照合させることで、不良原因を特定することができる。

検査が終了した後は、図２７に示すように、全ての半導体ウェハの情報が保存されているデータベース４１８に、さらに、１枚の半導体ウェハのデータを保存する。データベース４１８に保存されたデータは、例えば図２６に示した出力システムを用いて出力することができる。

このように、本実施例による半導体装置の検査方法は、半導体チップに個片化した後に不良が生じたとしても不良原因を特定することができるので、効率良く半導体装置の製造歩留りを上げることができる。
≪半導体装置の検査方法の他の例≫

次に、本実施例による半導体装置の検査方法の他の例について図２８を用いて説明する。図２８は、本実施例による半導体装置の検査工程の他の例を示すプロセスフロー図である。

全ての半導体ウェハの情報が保存されているデータベース４１８のデータを、検査中に用いるデータベース４０１に出力する。その後、工程２０１〜工程２０４は、前述した図２０を用いて説明した工程２０１〜工程２０４と同様に行う。その後、工程Ｓ２０５の電気的試験を実施するする前に、データベース４０１の情報を図２６に示した出力システムを用いて出力し、不良品チップと良品チップとを選別する。ここでは、検査中の半導体ウェハの情報に加えて、データベース４１８に蓄積された全ての情報が反映される。その後、良品チップと判断された半導体チップのみ、工程Ｓ２０５の電気的試験および工程Ｓ２０６の位置照合が実施される。

このように、不良品チップの電気的試験を実施しないので、半導体装置の検査時間を短縮することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１ 半導体チップ
２ アクティブ領域
３ 第１樹脂領域
４ 第２樹脂領域
５ 識別マーク
１０１ ＳｉＣ基板
１０２ 裏面電極
１０３ コンタクト領域
１０４ ドリフト層
１０５ 電界緩和領域
１０６ａ 第１層間膜
１０６ｂ 第２層間膜
１０６ｃ 開口部
１０７ 表面電極
１０７Ａ 金属膜
１０８ 第１保護膜
１０８Ａ 第１樹脂材料
１０９ 識別パターン領域
１１０ アクティブ開口部
１１１ 識別マーク開口部
１１２ 第２保護膜
１１３ フォトレジスト膜
１１４ Ｃ（炭素）膜
１１５ 第１絶縁膜
１１６ 第２絶縁膜
４０１ データベース
４０２ ＳｉＣウェハ
４０３ 測定機
４０４ 制御装置
４０５ 測定機
４０６ 制御装置
４０７ 半導体チップ
４０８ 測定機
４０９ 制御装置
４１０ 実装基板
４１１ 測定機
４１２ 制御装置
４１３ 識別マーク
４１４ 自動認識装置
４１５ 制御装置
４１６ 出力媒体
４１７ 半導体ウェハの画像
４１８ データベース
ＢＣ バーコード
ＣＡ カメラ
ＥＰＩ エピタキシャル層
ＬＩ 光（視野領域）
ＰＲ プローブ（探針）

Claims (11)

1. 第１導電型の炭化ケイ素からなる基板と、
   前記基板の主面上に形成された前記第１導電型の半導体層と、
   前記半導体層の上面に形成されたアクティブ領域と、
   平面視において前記アクティブ領域を囲んで、前記半導体層の上面に形成された前記第１導電型と異なる第２導電型の電界緩和領域と、
   前記電界緩和領域の上方に形成された、第１樹脂材料からなる第１厚さの第１保護膜と、
   を有し、
   前記アクティブ領域の一部の上面上に、ウェハ状態における位置情報が付された、前記第１樹脂材料からなる識別マークが形成され、
   前記第１保護膜の上面上に、第２樹脂材料からなる前記第１厚さよりも厚い第２厚さの第２保護膜が形成されており、
   前記第２樹脂材料の粘度は、前記第１樹脂材料の粘度よりも高い、半導体装置。
2. 請求項１記載の半導体装置において、
   前記識別マークは、平面視において縞模様状の複数の線からなる、半導体装置。
3. （ａ）ウェハの主面側に、第１樹脂材料を塗布する工程、
   （ｂ）前記第１樹脂材料を加工して、前記ウェハの各チップ領域のそれぞれに設けられた第１領域に、ウェハ状態における位置情報を示す識別マークを形成し、前記ウェハの各チップ領域のそれぞれに設けられた、前記第１領域とは異なる第２領域に、第１保護膜を形成する工程、
   （ｃ）前記第２領域の前記第１保護膜の上面上に、第２樹脂材料からなる第２保護膜を形成する工程、
   を含み、
   前記第２樹脂材料の粘度は、前記第１樹脂材料の粘度よりも高い、半導体装置の製造方法。
4. 請求項３記載の半導体装置の製造方法において、
   前記第１樹脂材料は、スピンコートを用いて塗布され、前記第２樹脂材料は、ディスペンサを用いて塗布される、半導体装置の製造方法。
5. 請求項３記載の半導体装置の製造方法において、
   前記第２領域は、前記ウェハの各チップ領域の外周部である、半導体装置の製造方法。
6. 請求項３記載の半導体装置の製造方法において、
   前記（ｃ）工程の後、
   （ｄ）前記ウェハから複数のチップを個々に分離する工程
   をさらに含む、半導体装置の製造方法。
7. 請求項３記載の半導体装置の製造方法において、
   前記ウェハは、炭化ケイ素からなる、半導体装置の製造方法。
8. （ａ）ウェハから分離され、ウェハ状態における位置情報を有するチップを準備する工程、
   （ｂ）前記チップに形成された半導体装置に対して電気的試験を実施する工程、
   （ｃ）前記電気的試験により得られた前記半導体装置の特性情報を、ウェハ状態における前記チップの前記位置情報と共に、データベースに保存する工程、
   （ｄ）前記データベースに保存された前記半導体装置の前記特性情報および前記チップの前記位置情報を出力する工程、
   を含み、
   前記半導体装置は、
   第１導電型の炭化ケイ素からなる基板と、
   前記基板の主面上に形成された前記第１導電型の半導体層と、
   前記半導体層の上面に形成されたアクティブ領域と、
   平面視において前記アクティブ領域を囲んで、前記半導体層の上面に形成された前記第１導電型と異なる第２導電型の電界緩和領域と、
   前記電界緩和領域の上方に形成された、第１樹脂材料からなる第１厚さの第１保護膜と、
   を有し、
   前記アクティブ領域の一部の上面上に、ウェハ状態における位置情報が付された、前記第１樹脂材料からなる識別マークが形成され、
   前記第１保護膜の上面上に、第２樹脂材料からなる前記第１厚さよりも厚い第２厚さの第２保護膜が形成されており、
   前記第２樹脂材料の粘度は、前記第１樹脂材料の粘度よりも高い、半導体装置の検査方法。
9. 請求項８記載の半導体装置の検査方法において、
   前記（ａ）工程の前に、
   （ｅ）前記ウェハが有する欠陥の位置をデータベースに保存する工程
   をさらに含み、
   前記（ｃ）工程で、前記ウェハが有する前記欠陥の位置を出力する、半導体装置の検査方法。
10. 請求項８記載の半導体装置の検査方法において、
    前記チップの前記位置情報は、前記チップの主面側に塗布された第１樹脂材料によって形成される、半導体装置の検査方法。
11. 請求項８記載の半導体装置の検査方法において、
    前記ウェハは、炭化ケイ素からなる、半導体装置の検査方法。

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