JP2014127573A - 半導体装置 - Google Patents

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Abstract

【課題】順方向電圧および逆方向リーク電流を低減でき、整流動作を簡単に行うことができる半導体装置を提供すること。
【解決手段】ｎ＋型基板２と、エピタキシャル層４と、エピタキシャル層４の表面部に選択的に形成され、当該表面部に所定の形状の単位セル１４を区画するトレンチ１３と、トレンチ１３の内面に倣うように形成されたｐ型層１７と、単位セル１４においてエピタキシャル層４の表面１０から露出するように形成されたｎ＋型表面層９と、ｎ＋型表面層９とｎ＋型基板２との間に形成されたｎ−型ドリフト層８と、ｎ＋型表面層９との間にオーミック接合を形成するアノード電極３１と、ｎ＋型基板２との間にオーミック接合を形成するカソード電極６とを含む、半導体装置１を作製する。
【選択図】図３

Description

本発明は、半導体装置に関する。
従来、モータ制御システム、電力変換システム等、各種パワーエレクトロニクス分野におけるシステムに主として使用される半導体パワーデバイスが注目されている。半導体パワーデバイスとして、ＳｉＣショットキーバリアダイオードが公知である（たとえば、特許文献１、２）。
特開２００５−７９３３９号公報 特開２０１１−９７９７号公報
本発明の半導体装置は、半導体層と、前記半導体層の表面部に選択的に形成され、当該表面部に所定の形状の単位セルを区画するトレンチと、前記トレンチの内面の一部または全部に倣うように形成された第２導電型層と、前記単位セルにおいて前記半導体層の表面から露出するように形成された第１導電型の表面層と、前記半導体層の裏面から露出するように形成された第１導電型の裏面層と、前記半導体層の前記表面層と前記裏面層との間に形成され、前記表面層および前記裏面層に比べて低濃度な第１導電型のドリフト層と、前記表面層に接していて、前記表面層との間にオーミック接合を形成する第１電極と、前記裏面層に接していて、前記裏面層との間にオーミック接合を形成する第２電極とを含む（請求項１）。
この構成によれば、第１電極および第２電極がいずれも半導体層にオーミック接合しているので、これらの電極間にバイアスを与えることによって、低い立ち上がり電圧（順方向電圧）で表面層−裏面層間に電流を流すことができる。この電流は、ドリフト層と第２導電型層との間に適切なバイアスを与えることによって遮断することができる。
たとえば、ｎ型ドリフト層のトレンチの内面にｐ型層が形成されている場合を一例に示す。当該ｐｎ接合部から発生する空乏層が単位セル内に広がり、表面層−裏面層間を流れる電流を遮断する。一方、ｐ型層とｎ型ドリフト層との間にｐ型層側が正となるバイアスが与えられると、単位セル内に広がっている空乏層幅が縮められるので、単位セルに電流路を確保できる。
また、単位セルがトレンチで区画されており、そのトレンチの内面に第２導電型層が形成されているので、空乏層による電流の遮断時（逆方向バイアス印加時）の逆方向リーク電流の発生を低減することができる。
前記第１電極は、前記半導体層の前記表面を覆うように形成されていて、前記トレンチに埋め込まれた埋め込み部を含むことが好ましい（請求項２）。
この構成によれば、埋め込み部を介して表面層と第２導電型層とを短絡させて同電位にすることができる。これにより、表面層−裏面層間への逆方向バイアスを利用して、空乏層を広げるためのバイアスを、ドリフト層と第２導電型層との間に与えることができる。
たとえば、ｎ型ドリフト層のトレンチの内面にｐ型層が形成され、表面層がアノードで、裏面層がカソードである場合を一例に示す。アノード−カソード間にアノード側が正となるバイアスが与えられると、ｐ型層とｎ型ドリフト層との界面のｐｎ接合部には、順方向バイアスが印加されることになる。このとき、電流路を遮断する程度の空乏層が単位セルに広がらないので、アノード−カソード間には電流が流れる。一方、アノード−カソード間にアノード側が負となるバイアスが与えられると（逆方向バイアス印加）、埋め込み部を介してｐ型層にも負バイアスが印加されることになる。この負バイアスの利用によって、前記ｐｎ接合部から発生する空乏層を単位セル内に広げ、アノード−カソード間を流れる電流を遮断することができる。こうして、整流動作を一層簡単に行うことができる。
前記第２導電型層は、前記トレンチの前記内面の一部から前記ドリフト層が露出されるように形成されており、前記埋め込み部は、前記露出したドリフト層との間にショットキー接合を形成していてもよい（請求項３）。
この構成によれば、第２導電型層とドリフト層との界面のｐｎ接合部、および埋め込み部とドリフト層との界面のショットキー接合部から、広がり方が互いに異なる空乏層を広げることができる。これにより、多様な整流動作を行うことができる。
前記半導体装置は、前記トレンチの前記内面の一部に形成された絶縁膜をさらに含んでいてもよい（請求項４）。
この構成によれば、第２導電型層とドリフト層との界面のｐｎ接合部、および絶縁膜とドリフト層との界面の接合部から、広がり方が互いに異なる空乏層を広げることができる。これにより、多様な整流動作を行うことができる。
前記第２導電型層は、前記トレンチの前記内面から露出する部分に形成され、当該第２導電型層の他の部分に比べて高濃度な高濃度層を含んでいることが好ましい（請求項５）。
この構成により、前記埋め込み部と前記高濃度層との間にオーミック接合を形成することができる（請求項６）。
前記埋め込み部は、ポリシリコン、タングステン（Ｗ）、チタン（Ｔｉ）またはそれらの合金からなることが好ましい（請求項７）。
これらの材料は、良好な埋め込み性を有するので、埋め込み部のステップカバレッジを向上することができる。
前記半導体層は、絶縁破壊電界が１．５ＭＶ／ｃｍ以上のワイドバンドギャップ半導体からなっていてもよい（請求項８）。具体的には、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）またはダイヤモンドからなることが好ましい（請求項９）。
前記半導体層の前記表面は、前記単位セルが配置されたアクティブ領域と、前記アクティブ領域を取り囲む外周領域とに区画されており、前記半導体装置は、前記外周領域において前記半導体層の前記表面部に形成された除去領域と、前記除去領域の内面の一部または全部に倣うように形成され、前記表面層よりも深い位置に配置された第２導電型の終端構造とをさらに含むことが好ましい（請求項１０）。
この構成によれば、終端構造とドリフト層との界面のｐｎ接合部から発生する空乏層によって、トレンチの底部における電界集中を緩和することができる。これにより、トレンチ底部での逆方向リーク電流の発生を低減することができる。
図１は、本発明の第１実施形態に係る半導体装置の模式的な平面図である。 図２は、図１の切断面線II−IIから見た断面図である。 図３は、図２の二点鎖線で囲まれた部分の拡大図である。 図４は、本発明の第２実施形態に係る半導体装置の模式的な断面図である。 図５（ａ）〜図５（ｄ）は、絶縁膜の形成に関連する工程を説明するための断面図である。 図６は、本発明の第３実施形態に係る半導体装置の模式的な断面図である。 図７（ａ）〜図７（ｄ）は、ショットキー接合の形成に関連する工程を説明するための断面図である。 図８は、本発明の第４実施形態に係る半導体装置の模式的な断面図である。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係る半導体装置１の模式的な平面図である。図２は、図１の切断面線II−IIから見た断面図である。図３は、図２の二点鎖線で囲まれた部分の拡大図である。
半導体装置１は、４Ｈ−ＳｉＣ（絶縁破壊電界が約２．８ＭＶ／ｃｍであり、バンドギャップの幅が約３．２６ｅＶのワイドバンドギャップ半導体）が採用されたデバイスである。なお、半導体装置１に採用されるワイドバンドギャップ半導体は、ＳｉＣに限らず、たとえば、ＧａＮ、Ｇａ2Ｏ３、ダイヤモンド等であってもよい。ＧａＮは、その絶縁破壊電界は約３ＭＶ／ｃｍであり、バンドギャップの幅が約３．４２ｅＶである。ダイヤモンドは、その絶縁破壊電界が約８ＭＶ／ｃｍであり、バンドギャップの幅が約５．４７ｅＶである。
半導体装置１は、ｎ＋型のＳｉＣからなる本発明の裏面層の一例としてのｎ＋型基板２と、ｎ＋型基板２の表面３に積層されたエピタキシャル層４とを含む。ｎ＋型基板２の裏面５には、その全域を覆うように本発明の第２電極の一例としてのカソード電極６が配置されている。カソード電極６は、ｎ＋型基板２との間にオーミック接合を形成している。
ｎ＋型基板２は、たとえば（０００１）面（Ｓｉ面）を主面とする基板である。したがって、ｎ＋型基板２の表面３（主面）にエピタキシャル成長によって積層されるエピタキシャル層４は、やはり（０００１）面を主面として積層されることになる。この場合、ｎ＋型基板２の裏面５は、（０００−１）面（Ｃ面）である。なお、ｎ＋型基板２は、表面３が（０００−１）面で、裏面５が（０００１）面であってもよい。また、ｎ＋型基板２は、０°〜１０°のオフ角を有していることが好ましい。
エピタキシャル層４は、ｎ＋型基板２の側から順に成長させられたｎ型バッファ層７と、ｎ−型ドリフト層８と、ｎ＋型表面層９とを含む。
エピタキシャル層４の表面１０には、アクティブ領域１１と、アクティブ領域１１を取り囲む外周領域１２とが設定されている。アクティブ領域１１においてエピタキシャル層４の表面部には、複数本のトレンチ１３が互いに間隔を空けて形成されている。トレンチ１３は、アクティブ領域１１に複数の単位セル１４を区画している。この実施形態では、ストライプパターンのトレンチ１３が、アクティブ領域１１に複数の直線状の単位セル１４を区画している。なお、トレンチ１３のパターンは、ストライプパターンに限らず、たとえば、格子パターンであってもよい。この場合、格子パターンのトレンチ１３の各窓部分にメサ状の単位セル１４が複数区画され、全体として単位セル１４が行列状に配列される。
各トレンチ１３は、エピタキシャル層４の表面１０からエピタキシャル層４の厚さ方向にｎ＋型表面層９を貫通して形成され、その最深部がｎ−型ドリフト層８の途中に位置している。これにより、各単位セル１４は、ｎ−型ドリフト層８からなるベース部と、当該ベース部上に配置され、エピタキシャル層４の表面１０から露出するように形成されたｎ＋型表面層９からなる表面部とを含む。
各トレンチ１３の底面１５および側面１６（以下、これらを総称して「トレンチ１３の内面」ということがある。）には、トレンチ１３の内面に倣うように、本発明の第２導電型層の一例としてのｐ型層１７（図１においてクロスハッチングが施された領域（後述するｐ型ＪＴＥ構造２２の領域を除く））が形成されている。ｐ型層１７は、トレンチ１３の底面１５全部および側面１６の一部に形成されており、ｎ−型ドリフト層８とｎ＋型表面層９との界面においてｎ＋型表面層９の下縁に接している。この実施形態では、ｐ型層１７は、トレンチ１３の底面１５および側面１６からｎ−型ドリフト層８が露出しないように形成されている。これにより、トレンチ１３の側面１６には、トレンチ１３の底部から順にｐ型層１７およびｎ＋型表面層９が露出している。ｐ型層１７とｎ＋型表面層９との境界の深さ位置は、ｎ−型ドリフト層８とｎ＋型表面層９との界面の深さ位置に一致している。また、ｐ型層１７は、ｎ−型ドリフト層８との間にｐｎ接合部を形成している。
また、ｐ型層１７は、ｐ型層１７の他の部分に比べて高濃度な本発明の高濃度層の一例としてのｐ＋型コンタクト層１８を含む。ｐ＋型コンタクト層１８は、ｐ型層１７とｎ−型ドリフト層８との境界から間隔を隔てた内側において当該境界に沿ってトレンチ１３の底面１５および側面１６に形成されている。
ｐ型層１７は、トレンチ１３の底面１５と側面１６との間において互いに異なる厚さを有している。具体的には、ｐ型層１７の底面１５上の部分が側面１６上の部分に比べて厚く、これにより、底面１５と側面１６との間でｐ型層１７の厚さに差が設けられている。ｐ型層１７に内方されたｐ＋型コンタクト層１８についても同様に、底面１５と側面１６との間で厚さに差が設けられている。
外周領域１２においてエピタキシャル層４には、ｎ＋型表面層９からｎ−型ドリフト層８が露出する深さまでエピタキシャル層４がエッチングされることによって除去領域１９が形成されている。この実施形態では、除去領域１９は、ストライプパターンのトレンチ１３の長手方向両端部を横切るように、アクティブ領域１１を取り囲む環状に形成されている。これにより、除去領域１９は、ストライプパターンのトレンチ１３に連なっている。つまり、除去領域１９は、ストライプパターンの延長部で構成されている。また、除去領域１９の外周縁は、図１に示すように、エピタキシャル層４の端面２０に一致していてもよいし、エピタキシャル層４の端面２０から内側に設定されていてもよい（図示せず）。
除去領域１９の形成によって、ｎ−型ドリフト層８は、アクティブ領域１１の周囲からエピタキシャル層４の表面１０に沿う横方向にエピタキシャル層４の端面２０まで引き出された引き出し部２１を有している。引き出し部２１は、エピタキシャル層４の表面１０に対して一段低くなった低段部となっている。
また、外周領域１２においてｎ−型ドリフト層８には、本発明の終端構造の一例としてのｐ型ＪＴＥ（Junction Termination Extension）構造２２が形成されている。ｐ型ＪＴＥ構造２２は、この実施形態では、アクティブ領域１１を取り囲む環状に形成されている。具体的には、単位セル１４および引き出し部２１に跨るように、除去領域１９の側面２３および底面２４（引き出し部２１の上面）に倣って形成されている。これにより、ｐ型ＪＴＥ構造２２は、ｎ＋型表面層９よりも深い位置に配置されている。ｐ型ＪＴＥ構造２２は、エピタキシャル層４の端面２０に向かって外側に広がる複数のリングによって構成されていてもよい。この場合、複数のリング間において、互いにドーパント濃度が同じであってもよいし、外側に向かってドーパント濃度が減少していてもよい。
この実施形態では、ｐ型ＪＴＥ構造２２は、ドーパント濃度の違いによって周方向に沿って分割されていて、相対的に高濃度な第１部分２５（図１においてクロスハッチングが施された領域（ｐ型層１７の領域を除く））と、第１部分２５に比べて低濃度な第２部分２６（図１においてドットハッチングが施された領域）とを含む。
第１部分２５は、第２部分２６に対してアクティブ領域１１に近い側に配置されている。この第１部分２５において、ｐ型ＪＴＥ構造２２は、第１部分２５の他の部分に比べて高濃度なｐ＋型コンタクト層２７を含む。ｐ＋型コンタクト層２７は、ｐ型ＪＴＥ構造２２とｎ−型ドリフト層８との境界から間隔を隔てた内側において当該境界に沿って除去領域１９の側面２３および底面２４に形成されている。
第２部分２６は、複数のリングによって構成されている。第２部分２６の最内周のリングは、図１および図２に示すように第１部分２５に接していてもよいし、第１部分２５に接していなくてもよい（図示せず）。
エピタキシャル層４上には、フィールド絶縁膜２８が形成されている。フィールド絶縁膜２８には、アクティブ領域１１全部および外周領域１２の一部を選択的に露出させるコンタクトホール２９が形成されている。この実施形態では、コンタクトホール２９の外周縁３０は、第１部分２５と第２部分２６との境界に対してアクティブ領域１１に近い側に設定されている。これにより、フィールド絶縁膜２８は、第２部分２６の全体および第１部分２５の一部（たとえば、周端部）を覆っている。また、コンタクトホール２９は、その幅が開口端に向かって広くなるテーパ形状に形成されていることが好ましい。
フィールド絶縁膜２８上には、本発明の第１電極の一例としてのアノード電極３１が形成されている。アノード電極３１は、コンタクトホール２９から露出するアクティブ領域１１全体を覆うように形成されており、トレンチ１３に埋め込まれた埋め込み部３２と、埋め込み部３２を覆うようにエピタキシャル層４の表面１０に倣って形成された平面部３３とを含む。
埋め込み部３２は、トレンチ１３の内面においてｐ＋型コンタクト層１８およびｎ＋型表面層９に接していて、ｐ＋型コンタクト層１８およびｎ＋型表面層９との間にオーミック接合を形成している。
平面部３３は、エピタキシャル層４の表面１０においてｎ＋型表面層９に接していて、ｎ＋型表面層９との間にオーミック接合を形成している。また、平面部３３は、コンタクトホール２９の外方へフランジ状に張り出している。この実施形態では、アノード電極３１の平面部３３の外周縁３４は、ｐ型ＪＴＥ構造２２の第１部分２５と第２部分２６との境界に対してアクティブ領域１１から遠い側に位置している。つまり、アノード電極３１の平面部３３は、当該境界よりも第２部分２６側にはみ出すオーバーラップ部３５を有している。
半導体装置１の最表面には、表面保護膜３６が形成されている。表面保護膜３６には、アノード電極３１の一部をパッドとして選択的に露出させるパッド開口３７が形成されている。ボンディングワイヤ等は、このパッド開口３７を介してアノード電極３１に接合される。
半導体装置１の各部の詳細について以下に説明を加える。
半導体装置１は、平面視正方形のチップ状である。そのサイズは、図１の紙面における上下左右方向の長さがそれぞれ０．５ｍｍ〜２０ｍｍである。すなわち、半導体装置１のチップサイズは、たとえば、０．５ｍｍ／角〜２０ｍｍ／角である。
ｎ＋型基板２の厚さは、５０μｍ〜７００μｍであり、ｎ型バッファ層７の厚さは、０．１μｍ〜１０μｍであり、ｎ−型ドリフト層８の厚さは、１μｍ〜１００μｍであり、ｎ＋型表面層９の厚さは、０．１μｍ〜１０μｍである。
半導体装置１の各部で用いられるｎ型ドーパントとしては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を使用できる（以下、同じ）。一方、ｐ型ドーパントとしては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）等を使用できる。
ｎ＋型基板２のドーパント濃度は、１×１０１８〜１×１０２０ｃｍ−３であり、ｎ型バッファ層７のドーパント濃度は、１×１０１６〜１×１０１８ｃｍ−３であり、ｎ−型ドリフト層８のドーパント濃度は、１×１０１４〜１×１０１７ｃｍ−３であり、ｎ＋型表面層９のドーパント濃度は、１×１０１８〜１×１０２０ｃｍ−３であってもよい。
ｐ型層１７のドーパント濃度は、１×１０１６〜１×１０１９ｃｍ−３であり、ｐ＋型コンタクト層１８，２７のドーパント濃度は、１×１０１８〜１×１０２１ｃｍ−３であってもよい。
ｐ型ＪＴＥ構造２２の第１部分２５のドーパント濃度は、１×１０１６〜１×１０１９ｃｍ−３であり、第２部分２６のドーパント濃度は、１×１０１６〜１×１０１８ｃｍ−３であってもよい。
互いに隣り合うトレンチ１３の中央間の距離（ピッチ）は、たとえば、０．１μｍ〜１０μｍであってもよい。また、トレンチ１３と除去領域１９の深さは同じであってもよい。
カソード電極６の材料としては、たとえば、Ｔｉ／Ｎｉ／Ａｕ／Ａｇ等を使用できる。
アノード電極３１の埋め込み部３２の材料としては、たとえば、ポリシリコン、Ｗ（タングステン）、Ｔｉ（チタン）またはそれらの合金等を使用できる。これらのうち、好ましくは、ｐ型のポリシリコンを使用できる。これらの材料は、良好な埋め込み性を有するので、埋め込み部３２のステップカバレッジを向上することができる。
アノード電極３１の平面部３３の材料としては、たとえば、Ｔｉ／Ａｌ等を使用できる。
フィールド絶縁膜２８の材料としては、たとえば、ＳｉＯ２（酸化シリコン）等を使用できる。また、フィールド絶縁膜２８は、たとえば、プラズマＣＶＤによって形成できる。その膜厚は、０．５μｍ〜３μｍとすることができる。
表面保護膜３６の材料としては、たとえば、ＳｉＯ２（酸化シリコン）、ＳｉＮ（窒化シリコン）、ポリイミド等を使用できる。また、表面保護膜３６は、たとえば、プラズマＣＶＤによって形成できる。その膜厚は、８０００Å程度とされてもよい。
この半導体装置１によれば、アノード電極３１がｎ＋型表面層９にオーミック接合し、カソード電極６がｎ＋型基板２にオーミック接合している。したがって、アノード電極３１とカソード電極６との間（アノード−カソード間）にアノード側が正となるバイアスを与えることによって、低い立ち上がり電圧（順方向電圧）でアノード−カソード間に電流を流すことができる。そして、この電流は、ｐ型層１７とｎ−型ドリフト層８との間に適切なバイアスを与えることによって遮断することができる。
すなわち、ｐ型層１７とｎ−型ドリフト層８との間にｐ型層１７側が負となるバイアスが与えられると、ｐ型層１７とｎ−型ドリフト層８との界面のｐｎ接合部には、逆方向バイアスが印加されることになる。これにより、図３に破線で示すように、当該ｐｎ接合部から発生する空乏層３８が、エピタキシャル層４の表面１０に沿う横方向に広がり、単位セル１４内が当該空乏層３８で満たされる。この空乏層３８が、アノード−カソード間を流れる電流を遮断する。一方、ｐ型層１７とｎ−型ドリフト層８との間にｐ型層１７側が正となるバイアスが与えられると、単位セル１４内に広がっている空乏層３８の幅Ｗ１が縮められるので、単位セル１４に電流路を確保できる。こうして、整流動作を簡単に行うことができる。
また、単位セル１４がトレンチ１３で区画されており、そのトレンチ１３の内面にｐ型層１７が形成されているので、単位セル１４における電界集中を緩和することができる。そのため、空乏層３８による電流の遮断時（逆方向バイアス印加時）の逆方向リーク電流の発生を低減することができる。
また、アノード電極３１の埋め込み部３２がｎ＋型表面層９およびｐ型層１７のいずれにもオーミック接合しているので、埋め込み部３２を介してｎ＋型表面層９とｐ型層１７とを短絡させて同電位にすることができる。これにより、アノード−カソード間への逆方向バイアスを利用して、空乏層３８を広げるためのバイアスを、ｎ−型ドリフト層８とｐ型層１７との間に与えることができる。具体的には、前述のように、アノード−カソード間にアノード側が正となるバイアスが与えられると、ｐ型層１７とｎ−型ドリフト層８との界面のｐｎ接合部には、順方向バイアスが印加されることになる。このとき、電流路を遮断する程度の空乏層３８が単位セル１４に広がらないので、アノード−カソード間には電流が流れる。一方、アノード−カソード間にアノード側が負となるバイアスが与えられると（逆方向バイアス印加）、埋め込み部３２を介してｐ型層１７にも負バイアスが印加されることになる。この負バイアスの利用によって、前記ｐｎ接合部に逆方向バイアスを印加して空乏層３８を単位セル１４内に広げ、アノード−カソード間を流れる電流を遮断することができる。こうして、整流動作を一層簡単に行うことができる。
また、この半導体装置１では、外周領域１２にｐ型ＪＴＥ構造２２が形成されているので、このｐ型ＪＴＥ構造２２とｎ−型ドリフト層８との界面のｐｎ接合部から発生する空乏層によって、トレンチ１３の底部（特に、最も外側に配置されたトレンチ１３）における電界集中を緩和することができる。これにより、トレンチ１３底部での逆方向リーク電流の発生を低減することができる。
図４は、本発明の第２実施形態に係る半導体装置４１の模式的な断面図である。図４において、前述の図３に示された各部と対応する部分には同一の参照符号を付して示す。
前述の第１の実施形態では、ｐ型層１７は、ｎ−型ドリフト層８がトレンチ１３の側面１６から露出しないように、トレンチ１３の底面１５全部および側面１６の一部に形成されていた。これに対し、この第２実施形態の半導体装置４１は、トレンチ１３の側面１６からｎ−型ドリフト層８が選択的に露出されるように、トレンチ１３の底面１５に形成されたｐ型層４２を含む。このｐ型層４２は、たとえば、トレンチ１３の下方領域において、トレンチ１３と同じ幅でトレンチ１３の長手方向に沿って形成されている。また、ｐ型層４２は、ｐ型層４２とｎ−型ドリフト層８との境界から間隔を隔てた内側において当該境界に沿ってトレンチ１３の底面１５に形成されたｐ＋型コンタクト層４３を含む。
また、半導体装置４１は、トレンチ１３の側面１６に形成された絶縁膜４４をさらに含む。絶縁膜４４の材料としては、たとえば、酸化シリコン（ＳｉＯ２）等を使用できる。絶縁膜４４は、側面１６から露出したｎ−型ドリフト層８およびｎ＋型表面層９に跨るように、トレンチ１３の最深部（トレンチ１３の底面１５）から開口端（エピタキシャル層４の表面１０）に至るまで形成されている。また、絶縁膜４４は、エピタキシャル層４の表面１０に沿う横方向に、ｐ型層４２とｐ＋型コンタクト層４３との境界を横切るように形成されている。これにより、ｐ＋型コンタクト層４３は、トレンチ１３の両側面１６に配置された絶縁膜４４の間からトレンチ１３の底面１５として露出している。アノード電極３１の埋め込み部３２は、ｐ＋型コンタクト層４３の露出した部分に接している一方、ｎ−型ドリフト層８およびｎ＋型表面層９に対しては、絶縁膜４４を介して対向している。
この半導体装置４１の絶縁膜４４は、たとえば、図５（ａ）〜図５（ｄ）に示す工程によって形成することができる。
まず、図５（ａ）に示すように、エピタキシャル層４の成長後、ドライエッチングによってトレンチ１３を形成し、次にイオン注入によって、ｐ型層４２およびｐ＋型コンタクト層４３を形成する。このとき、イオンがトレンチ１３の側面１６にも注入されるので、ｐ型層４２およびｐ＋型コンタクト層４３は、トレンチ１３の底面１５だけでなく側面１６にも形成される。
次に、図５（ｂ）に示すように、エピタキシャル層４の熱酸化を行う。ここで、エピタキシャル層４がｎ＋型基板２の（０００１）面（Ｓｉ面）に形成されていると、当該Ｓｉ面に平行なトレンチ１３の底面１５の酸化レートは、トレンチ１３の側面１６の酸化レートに比べて小さくなる。これにより、図５（ｂ）に示すように、エピタキシャル層４の表面１０およびトレンチ１３の内面に倣って、トレンチ１３の側面１６上の部分が厚く、底面１５上の部分が薄い膜厚差を有する絶縁膜４５が形成される。この際、ｐ型層４２およびｐ＋型コンタクト層４３のトレンチ１３の側面１６上の部分が底面１５上の部分に比べて薄く、さらに、トレンチ１３の側面１６の酸化が底面１５に比べて速く進行する。そのため、トレンチ１３の側面１６に形成されていたｐ型層４２およびｐ＋型コンタクト層４３を全て絶縁膜４５に変質させる一方、トレンチ１３の底面１５のみにｐ型層４２およびｐ＋型コンタクト層４３を残すことができる。
次に、図５（ｃ）に示すように、ドライエッチングまたはウエットエッチングによって、絶縁膜４５の相対的に薄い部分（トレンチ１３の底面１５およびエピタキシャル層４の表面１０上の部分）を選択的に除去する。これにより、絶縁膜４５の相対的に厚い部分（トレンチ１３の側面１６上の部分）が、絶縁膜４４として側面１６上に残存する。
次に、図５（ｄ）に示すように、プラズマＣＶＤ等によって埋め込み部３２を絶縁膜４４の内側に埋め込む。
この半導体装置４１によれば、ｐ型層４２とｎ−型ドリフト層８との界面のｐｎ接合部からは幅Ｗ１の空乏層を広げることができる一方、絶縁膜４４とｎ−型ドリフト層８との界面からは幅Ｗ１に比べて狭い幅Ｗ２の空乏層を広げることができる。これにより、エピタキシャル層４の厚さ方向に複数の異なる幅を有する空乏層４６を広げることができる。これにより、多様な整流動作を行うことができる。
むろん、第１実施形態の半導体装置１と同様の効果を達成することもできる。
図６は、本発明の第３実施形態に係る半導体装置６１の模式的な断面図である。図６において、前述の図３に示された各部と対応する部分には同一の参照符号を付して示す。
前述の第１の実施形態では、ｐ型層１７は、ｎ−型ドリフト層８がトレンチ１３の側面１６から露出しないように、トレンチ１３の底面１５全部および側面１６の一部に形成されていた。これに対し、この第３実施形態の半導体装置６１は、トレンチ１３の側面１６からｎ−型ドリフト層８が選択的に露出されるように、トレンチ１３の底面１５に形成されたｐ型層６２を含む。このｐ型層６２は、たとえば、トレンチ１３の下方領域において、トレンチ１３と同じ幅でトレンチ１３の長手方向に沿って形成されている。また、ｐ型層６２は、ｐ型層６２とｎ−型ドリフト層８との境界から間隔を隔てた内側において当該境界に沿ってトレンチ１３の底面１５に形成されたｐ＋型コンタクト層６３を含む。
アノード電極３１の埋め込み部３２は、トレンチ１３の底面１５においてｐ＋型コンタクト層６３に接していて、ｐ＋型コンタクト層６３との間にオーミック接合を形成している。一方、埋め込み部３２は、トレンチ１３の側面１６においてｎ−型ドリフト層８に接していて、ｎ−型ドリフト層８との間にショットキー接合を形成している。
この半導体装置６１のショットキー接合部は、たとえば、図７（ａ）〜図７（ｄ）に示す工程によって形成することができる。
まず、図７（ａ）に示すように、エピタキシャル層４の成長後、ドライエッチングによってトレンチ１３を形成し、次にイオン注入によって、ｐ型層６２およびｐ＋型コンタクト層６３を形成する。このとき、イオンがトレンチ１３の側面１６にも注入されるので、ｐ型層６２およびｐ＋型コンタクト層６３は、トレンチ１３の底面１５だけでなく側面１６にも形成される。
次に、図７（ｂ）に示すように、エピタキシャル層４の熱酸化を行う。ここで、エピタキシャル層４がｎ＋型基板２の（０００１）面（Ｓｉ面）に形成されていると、当該Ｓｉ面に平行なトレンチ１３の底面１５の酸化レートは、トレンチ１３側面１６の酸化レートに比べて小さくなる。これにより、図７（ｂ）に示すように、エピタキシャル層４の表面１０およびトレンチ１３の内面に倣って、トレンチ１３の側面１６上の部分が厚く、底面１５上の部分が薄い膜厚差を有する絶縁膜６４が形成される。この際、ｐ型層６２およびｐ＋型コンタクト層６３のトレンチ１３の側面１６上の部分が底面１５上の部分に比べて薄く、さらに、トレンチ１３の側面１６の酸化が底面１５に比べて速く進行する。そのため、トレンチ１３の側面１６に形成されていたｐ型層６２およびｐ＋型コンタクト層６３を全て絶縁膜６４に変質させる一方、トレンチ１３の底面１５のみにｐ型層６２およびｐ＋型コンタクト層６３を残すことができる。
次に、図７（ｃ）に示すように、ドライエッチングまたはウエットエッチングによって、絶縁膜６４全部を除去する。これにより、トレンチ１３の側面１６からｎ−型ドリフト層８が露出する。
次に、図７（ｄ）に示すように、プラズマＣＶＤ等によって埋め込み部３２をトレンチ１３に埋め込む。
この半導体装置６１によれば、ｐ型層６２とｎ−型ドリフト層８との界面のｐｎ接合部からは幅Ｗ１の空乏層を広げることができる一方、埋め込み部３２とｎ−型ドリフト層８との界面のショットキー接合部からは幅Ｗ１に比べて狭い幅Ｗ３の空乏層を広げることができる。これにより、エピタキシャル層４の厚さ方向に複数の異なる幅を有する空乏層６５を広げることができる。これにより、多様な整流動作を行うことができる。
むろん、第１実施形態の半導体装置１と同様の効果を達成することもできる。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、前述の各実施形態の開示から把握される上記特徴は、異なる実施形態間でも互いに組み合わせることができる。たとえば、図８（第４実施形態）の半導体装置８１のように、第１実施形態と第２実施形態とが組み合わせてもよい。
また、前述の半導体装置１，４１，６１，８１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
本発明の半導体装置（半導体パワーデバイス）は、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 半導体装置
２ ｎ＋型基板
４ エピタキシャル層
５ （ｎ＋型基板）裏面
６ カソード電極
７ ｎ型バッファ層
８ ｎ−型ドリフト層
９ ｎ＋型表面層
１０ （エピタキシャル層）表面
１１ アクティブ領域
１２ 外周領域
１３ トレンチ
１４ 単位セル
１５ （トレンチ）底面
１６ （トレンチ）側面
１７ ｐ型層
１８ ｐ＋型コンタクト層
１９ 除去領域
２２ ｐ型ＪＴＥ構造
２３ （除去領域）側面
２４ （除去領域）底面
３１ アノード電極
３２ 埋め込み部
４１ 半導体装置
４２ ｐ型層
４３ ｐ＋型コンタクト層
４４ 絶縁膜
６１ 半導体装置
６２ ｐ型層
６３ ｐ＋型コンタクト層
８１ 半導体装置

Claims (10)

  1. 半導体層と、
    前記半導体層の表面部に選択的に形成され、当該表面部に所定の形状の単位セルを区画するトレンチと、
    前記トレンチの内面の一部または全部に倣うように形成された第２導電型層と、
    前記単位セルにおいて前記半導体層の表面から露出するように形成された第１導電型の表面層と、
    前記半導体層の裏面から露出するように形成された第１導電型の裏面層と、
    前記半導体層の前記表面層と前記裏面層との間に形成され、前記表面層および前記裏面層に比べて低濃度な第１導電型のドリフト層と、
    前記表面層に接していて、前記表面層との間にオーミック接合を形成する第１電極と、
    前記裏面層に接していて、前記裏面層との間にオーミック接合を形成する第２電極とを含む、半導体装置。
  2. 前記第１電極は、前記半導体層の前記表面を覆うように形成されていて、前記トレンチに埋め込まれた埋め込み部を含む、請求項１に記載の半導体装置。
  3. 前記第２導電型層は、前記トレンチの前記内面の一部から前記ドリフト層が露出されるように形成されており、
    前記埋め込み部は、前記露出したドリフト層との間にショットキー接合を形成している、請求項２に記載の半導体装置。
  4. 前記半導体装置は、前記トレンチの前記内面の一部に形成された絶縁膜をさらに含む、請求項１〜３のいずれか一項に記載の半導体装置。
  5. 前記第２導電型層は、前記トレンチの前記内面から露出する部分に形成され、当該第２導電型層の他の部分に比べて高濃度な高濃度層を含む、請求項２に記載の半導体装置。
  6. 前記埋め込み部は、前記高濃度層との間にオーミック接合を形成している、請求項５に記載の半導体装置。
  7. 前記埋め込み部は、ポリシリコン、タングステン（Ｗ）、チタン（Ｔｉ）またはそれらの合金からなる、請求項２、３、５、６または請求項２に係る請求項４に記載の半導体装置。
  8. 前記半導体層は、絶縁破壊電界が１．５ＭＶ／ｃｍ以上のワイドバンドギャップ半導体からなる、請求項１〜７のいずれか一項に記載の半導体装置。
  9. 前記ワイドバンドギャップ半導体が、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）またはダイヤモンドからなる、請求項８に記載の半導体装置。
  10. 前記半導体層の前記表面は、前記単位セルが配置されたアクティブ領域と、前記アクティブ領域を取り囲む外周領域とに区画されており、
    前記半導体装置は、
    前記外周領域において前記半導体層の前記表面部に形成された除去領域と、
    前記除去領域の内面の一部または全部に倣うように形成され、前記表面層よりも深い位置に配置された第２導電型の終端構造とをさらに含む、請求項１〜９のいずれか一項に記載の半導体装置。
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