JP6368034B2 - データ処理装置 - Google Patents
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Description
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
本願において開示される代表的な実施の形態は、それぞれ二重化された2組の回路対とその間の非同期転送回路を備えるデータ処理装置(10)であって、以下のように構成される。前記データ処理装置は、第1クロックドメイン(ACLK)において二重化された第1本体回路(LRA)と第1検査回路(LCA)と、前記第1クロックドメインとは非同期の第2クロックドメイン(BCLK)において二重化された第2本体回路(LRB)と第2検査回路(LCB)とを備える。また、前記データ処理装置は、前記第1クロックドメインと前記第2クロックドメインとの間でペイロード信号(P)の転送を行う非同期転送回路(1)を備える。
項1において、前記第1本体回路と前記第1検査回路とは、前記第1クロックドメインにおいて0サイクル以上の第1サイクル数の時間差で、互いに同一のデータ処理をそれぞれ実行する。また、前記第2本体回路と前記第2検査回路とは、前記第2クロックドメインにおいて0サイクル以上の第2サイクル数の時間差で、互いに同一のデータ処理をそれぞれ実行する。
項1において、前記第1本体側ブリッジ回路は、前記第2本体側ブリッジ回路に前記ペイロード信号(PR)と前記制御信号(CsAB,CsBA)とを転送し、前記第1検査側ブリッジ回路は、検査用ペイロード信号(PC)と前記検査用制御信号(CsCAB)を生成し、前記検査用ペイロード信号を前記第2検査側ブリッジ回路に転送する。
項3において、前記第1本体回路と前記第1検査回路とは、前記第1クロックドメインにおいて0サイクル以上の第1サイクル数の時間差で、互いに同一のデータ処理をそれぞれ実行し、前記第2本体回路と前記第2検査回路とは、前記第2クロックドメインにおいて0サイクル以上の第2サイクル数の時間差で、互いに同一のデータ処理をそれぞれ実行する。
項1において、前記第1本体側ブリッジ回路は、前記第2本体側ブリッジ回路に前記ペイロード信号(PR)と前記制御信号(CsRAB,CsRBA)とを転送する。
項5において、前記第1本体回路と前記第1検査回路とは、前記第1クロックドメインにおいて0サイクル以上の第1サイクル数の時間差で、互いに同一のデータ処理をそれぞれ実行し、前記第2本体回路と前記第2検査回路とは、前記第2クロックドメインにおいて0サイクル以上の第2サイクル数の時間差で、互いに同一のデータ処理をそれぞれ実行する。
項5において、前記第2本体側ブリッジ回路は、前記ペイロード信号を受信する第2本体側フリップフロップ(4_R)を有し、前記第2検査側ブリッジ回路は、前記検査用ペイロード信号を受信する第2検査側フリップフロップ(4_C)を有する。
項7において、前記第1本体回路と前記第1検査回路とは、前記第1クロックドメインにおいて0サイクル以上の第1サイクル数の時間差で、互いに同一のデータ処理をそれぞれ実行し、前記第2本体回路と前記第2検査回路とは、前記第2クロックドメインにおいて0サイクル以上の第2サイクル数の時間差で、互いに同一のデータ処理をそれぞれ実行する。
項1から項8のうちのいずれか1項において、前記データ処理装置は、故障が検出されたことが通知される、故障管理回路(EML)をさらに備える。
項1から項9のうちのいずれか1項に記載されるデータ処理装置において、前記第1本体回路と前記第1検査回路とは、それぞれ同一のプログラムを実行可能な同一の回路構成によるCPUであり、前記第2本体回路と前記第2検査回路とは、それぞれ同一の回路構成によるバスブリッジである。
項1から項10のうちのいずれか1項において、前記データ処理装置は、単一の半導体基板上に形成される。
別の観点による実施の形態に係る半導体装置は、それぞれ二重化された2組の回路対とその間の非同期転送回路を備えるデータ処理装置(10)であって、以下のように構成される。前記データ処理装置は、第1クロック(ACLK)に同期して動作し二重化されて互いに同一の処理をそれぞれ実行する第1本体回路(LRA)と第1検査回路(LCA)とを備える。また、前記データ処理装置は、前記第1クロックとは非同期の第2クロック(BCLK)に同期して動作する第2回路(LB)と、前記第1本体回路及び前記第1検査回路と前記第2回路との間でペイロード信号の非同期転送を行う非同期転送回路(1)とを備える。
さらに別の観点による実施の形態に係る半導体装置は、それぞれ二重化された2組の回路対とその間の非同期転送回路を備えるデータ処理装置(10)であって、以下のように構成される。前記データ処理装置は、第1クロック(BCLK)に同期して動作し二重化されて互いに同一の処理をそれぞれ実行する第1本体回路(LRB)と第1検査回路(LCB)と、前記第1クロックとは非同期の第2クロック(ACLK)に同期して動作する第2回路(LA)とを備える。また、前記データ処理装置は、前記第1本体回路及び前記第1検査回路と前記第2回路との間でペイロード信号(P)の非同期転送を行う非同期転送回路(1)を備える。
項12において、前記第2回路は、前記第2クロックに同期して動作し二重化されて互いに同一の処理をそれぞれ実行する第2本体回路(LRB)と第2検査回路(LCB)とを含む。
項12において、前記第2回路は、前記第2クロックに同期して動作し二重化されて互いに同一の処理をそれぞれ実行する第2本体回路(LRB)と第2検査回路(LCB)とを含む。
項12において、前記第2回路は、前記第2クロックに同期して動作し二重化されて互いに同一の処理をそれぞれ実行する第2本体回路(LRB)と第2検査回路(LCB)とを含む。
項16において、前記第3の比較回路は、前記非同期転送制御信号のうちの入力信号(CsRAB)が前記第1本体側変換回路に供給されるノードの信号と、前記第2検査側変換回路に供給されるノードの信号と、前記検査用非同期転送制御信号のうちの入力信号(CsCAB)とを比較し、少なくともいずれか1つの信号が他の信号と不一致であることを検出する。
項12から項17のうちのいずれか1項に記載されるデータ処理装置において、前記第1本体回路と前記第1検査回路は、同一の前記処理を前記第1クロックにおける0サイクル以上の所定のサイクル数の差を保って実行する。
項12から項18のうちのいずれか1項において、前記データ処理装置は、前記全ての比較回路のうちのいずれかで不一致が発生したことが通知される、故障管理回路(EML)をさらに備える。
項12から項19のうちのいずれか1項において、前記データ処理装置は、単一の半導体基板上に形成される。
実施の形態について更に詳述する。なお、発明を実施するための形態を説明するための全図において、同一の機能を有する要素には同一の符号を付して、その繰り返しの説明を省略する。
図4は、実施形態1のデータ処理装置10の構成例を示すブロック図である。上記の課題を解決するために、データ処理装置10は、ACLKドメインにおける本体側[RA]と検査側[CA]の二重化とBCLKドメインにおける本体側[RB]と検査側[CB]の二重化とをそれぞれ行うが、非同期転送回路の一部は二重化の対象外としている。即ち、ACLKドメインにおける本体側[RA]は本体回路LRAと本体側ブリッジ回路BRAよりなり、検査側[CA]は検査回路LCAと検査側ブリッジ回路BCAよりなる。BCLKドメインにおける本体側[RB]は本体回路LRBと本体側ブリッジ回路BRBよりなり、検査側[CB]は検査回路LCBと検査側ブリッジ回路BCBよりなる。非同期転送回路1は、本体側[RA]と検査側[CA]に含まれ二重化された本体側ブリッジ回路BRAと検査側ブリッジ回路BCAと、本体側[RB]と検査側[CB]に含まれ二重化された本体側ブリッジ回路BRBと検査側ブリッジ回路BCBと、二重化の対象外であるフリップフロップ3_ABと3_BAと4、組合せ回路5、及び比較回路2_3と2_4と2_5を含んで構成される。
図5は、二重化されたCPUとバスを含むデータ処理装置の構成例を示すブロック図である。データ処理装置10は、本体側[RA]のCPU−RA(LRA_1)とバス−RA(BUS−RA)、検査側[CA]のCPU−CA(LCA_1)とバス−CA(BUS−CA)、比較回路2_6、故障管理回路EML、及び、二重化されていない他の論理回路7_5を備える。他の論理回路7_5とは、例えばメモリや周辺回路モジュールなどである。論理回路7_5からの入力はバス−RA(BUS−RA)とバス−CA(BUS−CA)を介して並行してCPU−RA(LRA_1)とCPU−CA(LCA_1)とに同一の入力データとして入力される。CPU−RA(LRA_1)とCPU−CA(LCA_1)とは同一の処理を実行しており、故障などがなければ同じ処理結果が出力される。比較回路2_6は、バス−RA(BUS−RA)の出力とバス−CA(BUS−CA)の出力とを比較し、不一致の場合には本体側[RA]または検査側[CA]のどちらか一方または両方に故障が発生したものとして、故障管理回路EMLに通知する。故障管理回路EMLは割り込みやリセットなど、故障に対応して予め決められた処理を起動する。図5には全体がACLKドメインで同期動作するデータ処理装置10が示されている。同一のデータが同時に入力された二重化されたCPUとバスは、同時に並列して同じ処理を実行し、同時に同じ処理結果を出力することが期待される。このため、比較回路2_6はバス−RA(BUS−RA)の出力とバス−CA(BUS−CA)の出力との比較を毎サイクル常に行うことによって、単発的な故障も検出することができる。なお、本体側[RA]と検査側[CA]の動作は、図1を引用して説明したように意図的に所定のサイクル数だけずれて同一の処理を実行するように構成してもよい。
図1を引用して説明したように、二重化された本体側[RA][RB]と検査側[CA][CB]の回路、即ち、回路LRAとLCA,LRBとLCB、CPU−RA(LRA_1)、CPU−CA(LCA_1)、とBUS−RB(LRB)やBUS−CB(LCB)の動作は、同時、即ち同じクロックサイクルではなく、意図的に1〜2サイクルずらすことが多い。
実施形態1では、非同期転送回路1内のACLKドメインとBCLKドメインの界面において、制御信号CsABとCsBA及びペイロード信号Pを二重化しないことにより、非同期のクロックドメインでそれぞれ二重化された回路の間での非同期転送を可能とした。本実施形態2では、非同期転送回路1内のACLKドメインとBCLKドメインの界面において、ペイロード信号Pを二重化することにより、より信頼性を向上させる。
図9は、実施形態2のデータ処理装置10に含まれる非同期転送回路1の別の構成例を示すブロック図である。非同期転送回路1は、ACLKドメインで二重化されている本体[RA]側ブリッジ回路BRAと検査[CA]側ブリッジ回路BCAと、BCLKドメインで二重化されている本体[RB]側ブリッジ回路BRBと検査[CB]側ブリッジ回路BCBと、二重化の対象外であるフリップフロップ3_ABと3_BA、及び比較回路2_3と2_4を含む。さらに、フリップフロップ4_Rと組合せ回路5_R、フリップフロップ4_Cと組合せ回路5_Cとが、本体[RB]側ブリッジ回路BRBと検査[CB]側ブリッジ回路BCBとにそれぞれ含まれ、BCLKドメインで二重化されている。これらの構成と動作は図8に示される非同期転送回路1と同様であるので、説明を省略する。図9に示される別の構成例の非同期転送回路1は、さらに遅延回路6_5、6_6、6_8及び6_9を備える。
実施形態1では、非同期転送回路1内のACLKドメインとBCLKドメインの界面において、制御信号CsABとCsBA及びペイロード信号Pを二重化しないことにより、非同期のクロックドメインでそれぞれ二重化された回路の間での非同期転送を可能とした。実施形態2では、非同期転送回路1内のACLKドメインとBCLKドメインの界面において、ペイロード信号Pを二重化することにより、信頼性をより向上させた。本実施形態3では、さらに制御信号CsAB,CsBAも二重化することにより、信頼性をより向上させる。
図11は、実施形態3のデータ処理装置10に含まれる非同期転送回路1の別の構成例を示すブロック図である。非同期転送回路1は、ACLKドメインで二重化されている本体[RA]側ブリッジ回路BRAと検査[CA]側ブリッジ回路BCAとフリップフロップ3_RBAと3_CBA、BCLKドメインで二重化されている本体[RB]側ブリッジ回路BRBと検査[CB]側ブリッジ回路BCBとフリップフロップ3_RABと3_CAB、及び比較回路2_7と2_8を含む。さらに、フリップフロップ4_Rと組合せ回路5_R、フリップフロップ4_Cと組合せ回路5_Cとが、本体[RB]側ブリッジ回路BRBと検査[CB]側ブリッジ回路BCBとにそれぞれ含まれ、BCLKドメインで二重化されている。これらの構成と動作は図10に示される非同期転送回路1と同様であるので、説明を省略する。図9に示される別の構成例の非同期転送回路1は、さらに遅延回路6_6_1、6_6_2、6_9_1及び6_9_2を備える。
実施形態1〜3ではACLKドメインの回路とBCLKドメインの回路の両方をそれぞれ二重化の対象としているのに対し、本実施形態4は、一方の回路は別の手段で安全性を確保している状況を想定して、一方だけを二重化する実施の形態である。ここで、安全性を確保する別の手段とは、例えば、定期的なスキャンテストなどによる回路の故障テストである。図12と図13には、二重化されていない側から二重化されている側へペイロード信号を非同期転送する非同期転送回路1が示され、図14には逆に二重化されている側から二重化されていない側へペイロード信号を非同期転送する非同期転送回路1が示される。なお、二重化されていない側を二重化された回路に置き換えることにより、実施形態1〜3で開示した回路と同様に構成することができる。
図12は、実施形態4のデータ処理装置10の第1の構成例を示すブロック図である。
図14は、実施形態4のデータ処理装置10の第3の構成例を示すブロック図である。
図12〜14を引用して説明した本実施形態4に係るデータ処理装置10は、図7、9、11と同様の考え方により、遅延回路6を適宜挿入することにより、二重化された回路対における同一のデータ処理が一定の時間差(サイクル数)を保って実行されるように変更することができる。
2_1〜2_8 比較回路
3_AB,3_BA,3_RAB,3_RBA,3_CAB,3_CBA フリップフロップ
4、4_R,4_C フリップフロップ
5、5_R,5_C 組合せ回路
6_1〜6_10 遅延回路(検査側の動作を所定サイクル数だけずらすための所定段数のフリップフロップ)
10 データ処理装置
LA,LB,7_1〜7_5 論理回路
LR,LRA,LRB 本体回路(R:Reference)
LC,LCA,LCB 検査回路(C:Checker)
BA,BB ブリッジ回路
BRA,BRB 本体側ブリッジ回路
BCA,BCB 検査側ブリッジ回路
P,PR,PC ペイロード信号
CsAB,CsBA,CsRAB,CsRBA,CsCAB,CsCBA 非同期転送制御信号
EML 故障管理回路(Error Management Logic)
Claims (16)
- 第1クロックドメインにおいて二重化された第1本体回路と第1検査回路と、前記第1クロックドメインとは非同期の第2クロックドメインにおいて二重化された第2本体回路と第2検査回路と、前記第1クロックドメインと前記第2クロックドメインとの間でペイロード信号の転送を行う非同期転送回路とを備え、
前記非同期転送回路は、
前記第1本体回路と前記第1検査回路にそれぞれ接続され前記第1クロックドメインにおいて二重化された第1本体側ブリッジ回路と第1検査側ブリッジ回路と、前記第2本体回路と前記第2検査回路にそれぞれ接続され前記第2クロックドメインにおいて二重化された第2本体側ブリッジ回路と第2検査側ブリッジ回路と、
前記第1クロックドメインで動作する比較回路と、を備え、
前記第1本体側ブリッジ回路は、前記ペイロード信号と、当該ペイロード信号が受信側で安定するタイミングを示す制御信号とを前記第2本体側ブリッジ回路及び前記第2検査側ブリッジ回路に出力し、
前記第1検査側ブリッジ回路は、検査用ペイロード信号と、検査用制御信号とを出力し、
前記比較回路は、前記制御信号と前記検査用制御信号とを、前記第1クロックドメインのサイクルに基づいて比較する、
データ処理装置。 - 請求項1において、
前記第1本体回路と前記第1検査回路とは、前記第1クロックドメインにおいて0サイクル以上の第1サイクル数の時間差で、互いに同一のデータ処理をそれぞれ実行し、
前記比較回路は、前記第1サイクル数の時間差に基づいて比較を行う、
データ処理装置。 - 請求項1において、
前記第1検査側ブリッジ回路は、前記検査用ペイロード信号を前記第2検査側ブリッジ回路に転送し、
前記制御信号に基づいて、前記第2本体側ブリッジ回路は前記ペイロード信号を受信し、前記第2検査側ブリッジ回路は前記検査用ペイロード信号を受信し、前記非同期転送回路はそれぞれで受信された前記ペイロード信号と前記検査用ペイロード信号を比較し、不一致の場合には故障として検出する、
データ処理装置。 - 請求項3において、
前記第1本体回路と前記第1検査回路とは、前記第1クロックドメインにおいて0サイクル以上の第1サイクル数の時間差で、互いに同一のデータ処理をそれぞれ実行し、
前記第2本体回路と前記第2検査回路とは、前記第2クロックドメインにおいて0サイクル以上の第2サイクル数の時間差で、互いに同一のデータ処理をそれぞれ実行し、
前記比較回路は前記第1サイクル数の時間差に基づいて比較を行い、
前記ペイロード信号と前記検査用ペイロード信号との比較は、前記第2クロックドメインで前記第2サイクル数の時間差で行う、
データ処理装置。 - 請求項1において、前記比較回路による比較結果が不一致の時は、故障が検出されたことが通知される、故障管理回路をさらに備える、
データ処理装置。 - 請求項1において、
前記第1本体回路と前記第1検査回路とは、それぞれ同一のプログラムを実行可能な同一の回路構成によるCPUであり、
前記第2本体回路と前記第2検査回路とは、それぞれ同一の回路構成によるバスブリッジである、
データ処理装置。 - 請求項1において、単一の半導体基板上に形成される、
データ処理装置。 - 第1クロックに同期して動作し二重化されて互いに同一の処理をそれぞれ実行する第1本体回路と第1検査回路と、前記第1クロックとは非同期の第2クロックに同期して動作する第2回路と、前記第1本体回路及び前記第1検査回路と前記第2回路との間でペイロード信号の非同期転送を行う非同期転送回路とを備えるデータ処理装置であって、
前記非同期転送回路は、前記第1クロックに同期して動作し前記第1本体回路及び前記第1検査回路と接続される第1ブリッジ回路と、
前記第2クロックに同期して動作し前記第2回路と接続される第2ブリッジ回路とを備え、前記第1ブリッジ回路と前記第2ブリッジ回路とは、前記ペイロード信号と前記ペイロード信号が受信側で安定しているタイミングを示す非同期転送制御信号とで互いに接続され、
前記第1ブリッジ回路は、前記第1本体回路との間の入出力信号を第1本体側ペイロード信号及び第1本体側非同期転送制御信号に変換する第1本体側変換回路と、前記第1検査回路との間の入出力信号を第1検査側ペイロード信号及び第1検査側非同期転送制御信号に変換する第1検査側変換回路と、前記第1本体側非同期転送制御信号のうち前記第2ブリッジ回路に送出される出力信号と前記第1検査側非同期転送制御信号のうち対応する出力信号とを比較して不一致を検出する第1の比較回路とを備え、
前記第1ブリッジ回路は、前記第1本体側非同期転送制御信号のうちの出力信号を前記非同期転送制御信号のうちの出力信号として前記第2ブリッジ回路に送出し、
前記第2ブリッジ回路は、前記第1ブリッジ回路から受信する前記非同期転送制御信号のうちの入力信号によって示されるタイミングで、前記ペイロード信号を受信し、前記第2回路に供給する、
データ処理装置。 - 第1クロックに同期して動作し二重化されて互いに同一の処理をそれぞれ実行する第1本体回路と第1検査回路と、前記第1クロックとは非同期の第2クロックに同期して動作する第2回路と、前記第1本体回路及び前記第1検査回路と前記第2回路との間でペイロード信号の非同期転送を行う非同期転送回路とを備えるデータ処理装置であって、
前記非同期転送回路は、前記第1クロックに同期して動作し前記第1本体回路及び前記第1検査回路と接続される第1ブリッジ回路と、
前記第2クロックに同期して動作し前記第2回路と接続される第2ブリッジ回路とを備え、前記第1ブリッジ回路と前記第2ブリッジ回路とは、前記ペイロード信号と前記ペイロード信号が受信側で安定しているタイミングを示す非同期転送制御信号とで互いに接続され、
前記第1ブリッジ回路は、前記第1本体回路との間の入出力信号を第1本体側ペイロード信号及び第1本体側非同期転送制御信号に変換する第1本体側変換回路と、前記第1検査回路との間の入出力信号を第1検査側ペイロード信号及び第1検査側非同期転送制御信号に変換する第1検査側変換回路と、前記第1本体側非同期転送制御信号のうち前記第2ブリッジ回路に送出される出力信号と前記第1検査側非同期転送制御信号のうち対応する出力信号とを比較して不一致を検出する第2の比較回路とを備え、
前記第1ブリッジ回路は、前記第2ブリッジ回路から転送される前記非同期転送制御信号のうちの入力信号によって示されるタイミングで、前記ペイロード信号を受信し、前記第1本体側変換回路を介して前記第1本体回路に、前記第1検査側変換回路を介して前記第1検査回路にそれぞれ供給する、
データ処理装置。 - 請求項8において、
前記第2回路は、前記第2クロックに同期して動作し二重化されて互いに同一の処理をそれぞれ実行する第2本体回路と第2検査回路とを含み、
前記第2ブリッジ回路は、前記第2本体回路との間の入出力信号を第2本体側ペイロード信号及び第2本体側非同期転送制御信号に変換する第2本体側変換回路と、前記第2検査回路との間の入出力信号を第2検査側ペイロード信号及び第2検査側非同期転送制御信号に変換する第2検査側変換回路とを備え、
前記第2ブリッジ回路は、前記第1ブリッジ回路から受信する前記非同期転送制御信号のうちの入力信号によって示されるタイミングで、前記ペイロード信号を受信し、前記第2本体側変換回路を介して前記第2本体回路に、前記第2検査側変換回路を介して前記第2検査回路にそれぞれ供給する、
データ処理装置。 - 請求項8において、
前記第2回路は、前記第2クロックに同期して動作し二重化されて互いに同一の処理をそれぞれ実行する第2本体回路と第2検査回路とを含み、
前記第2ブリッジ回路は、前記第2本体回路との間の入出力信号を第2本体側ペイロード信号及び第2本体側非同期転送制御信号に変換する第2本体側変換回路と、前記第2検査回路との間の入出力信号を第2検査側ペイロード信号及び第2検査側非同期転送制御信号に変換する第2検査側変換回路とを備え、
前記第1ブリッジ回路は、前記ペイロード信号に加えて検査用ペイロード信号を送信し、前記第2ブリッジ回路において、前記第2本体側変換回路は、前記第1ブリッジ回路から受信する前記非同期転送制御信号のうちの入力信号によって示されるタイミングで、前記ペイロード信号を受信し、前記第2検査側変換回路も、前記第1ブリッジ回路から受信する前記非同期転送制御信号のうちの入力信号によって示されるタイミングで、前記ペイロード信号を受信する、
データ処理装置。 - 請求項8において、
前記第2回路は、第2クロックに同期して動作し二重化されて互いに同一の処理をそれぞれ実行する第2本体回路と第2検査回路とを含み、
前記第2ブリッジ回路は、前記第2本体回路との間の入出力信号を第2本体側ペイロード信号及び第2本体側非同期転送制御信号に変換する第2本体側変換回路と、前記第2検査回路との間の入出力信号を第2検査側ペイロード信号及び第2検査側非同期転送制御信号に変換する第2検査側変換回路とを備え、
前記第1ブリッジ回路は、前記第1本体側非同期転送制御信号のうちの出力信号を前記非同期転送制御信号のうちの出力信号として前記第2ブリッジ回路に送出し、前記第1本体側ペイロード信号を前記ペイロード信号として前記第2ブリッジ回路に送出し、前記第1検査側非同期転送制御信号のうちの出力信号を検査用非同期転送制御信号として前記第2ブリッジ回路に送出し、前記第2検査側ペイロード信号を検査用ペイロード信号として前記第2ブリッジ回路に送出し、
前記第2ブリッジ回路は、前記非同期転送制御信号のうちの入力信号によって示されるタイミングで、前記ペイロード信号を受信して前記第2本体側ペイロード信号として、前記第2本体側変換回路に供給し、前記検査用ペイロード信号を受信して前記第2検査側ペイロード信号として、前記第2検査側変換回路に供給し、
前記第2ブリッジ回路は、前記非同期転送制御信号のうちの入力信号と、前記検査用非同期転送制御信号のうちの入力信号とを比較する第3の比較回路を備える、
データ処理装置。 - 請求項12において、
前記第3の比較回路は、前記非同期転送制御信号のうちの入力信号が前記第1本体側変換回路に供給されるノードの信号と、前記第2検査側変換回路に供給されるノードの信号と、前記検査用非同期転送制御信号のうちの入力信号とを比較し、少なくともいずれか1つの信号が他の信号と不一致であることを検出する、
データ処理装置。 - 請求項8において、
前記第1本体回路と前記第1検査回路は、同一の前記処理を前記第1クロックにおける0サイクル以上の所定のサイクル数の差を保って実行する、
データ処理装置。 - 請求項8において、前記全ての比較回路のうちのいずれかで不一致が発生したことが通知される、故障管理回路をさらに備える、
データ処理装置。 - 請求項8において、単一の半導体基板上に形成される、
データ処理装置。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2015/058462 WO2016151674A1 (ja) | 2015-03-20 | 2015-03-20 | データ処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2016151674A1 JPWO2016151674A1 (ja) | 2017-06-15 |
JP6368034B2 true JP6368034B2 (ja) | 2018-08-01 |
Family
ID=56977237
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017507143A Active JP6368034B2 (ja) | 2015-03-20 | 2015-03-20 | データ処理装置 |
Country Status (7)
Country | Link |
---|---|
US (1) | US10248156B2 (ja) |
EP (1) | EP3273353B1 (ja) |
JP (1) | JP6368034B2 (ja) |
KR (1) | KR20170130346A (ja) |
CN (1) | CN106796541B (ja) |
TW (1) | TW201706843A (ja) |
WO (1) | WO2016151674A1 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105634960B (zh) * | 2015-12-24 | 2017-04-05 | 中国科学院计算技术研究所 | 基于分形树结构的数据发布装置、方法、控制装置及智能芯片 |
US10303566B2 (en) * | 2017-07-10 | 2019-05-28 | Arm Limited | Apparatus and method for checking output data during redundant execution of instructions |
US10761561B2 (en) * | 2018-05-25 | 2020-09-01 | Arm Limited | Error checking for primary signal transmitted between first and second clock domains |
CN109445855B (zh) * | 2018-10-30 | 2021-11-16 | 天津津航计算技术研究所 | 一种用于多路低速外设集成的桥接装置 |
TWI716074B (zh) | 2019-01-16 | 2021-01-11 | 開曼群島商創新先進技術有限公司 | 提升cpu性能的方法及裝置和電子設備 |
US11424621B2 (en) | 2020-01-28 | 2022-08-23 | Qualcomm Incorporated | Configurable redundant systems for safety critical applications |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5359727A (en) * | 1987-04-27 | 1994-10-25 | Hitachi, Ltd. | Clock generator using PLL and information processing system using the clock generator |
US5113522A (en) * | 1989-05-17 | 1992-05-12 | International Business Machines Corporation | Data processing system with system resource management for itself and for an associated alien processor |
US6157967A (en) | 1992-12-17 | 2000-12-05 | Tandem Computer Incorporated | Method of data communication flow control in a data processing system using busy/ready commands |
DE69429614T2 (de) * | 1994-05-10 | 2002-09-12 | Intel Corporation, Santa Clara | Verfahren und Anordnung zur synchronen Datenübertragung zwischen Digitalgeräten, deren Betriebsfrequenzen ein P/Q Integer-Frequenzverhältnis aufweisen |
EP0747817B1 (en) * | 1995-06-07 | 2003-09-03 | Compaq Computer Corporation | Method and apparatus for controlling data communication flow in a fault-tolerant multiprocessor system |
ATE215244T1 (de) * | 1997-11-14 | 2002-04-15 | Marathon Techn Corp | Verfahren zur erhaltung von synchronisierter ausführung bei fehler-betriebssicheren/ fehlertoleranten rechnersystemen |
US6963991B2 (en) * | 2002-05-31 | 2005-11-08 | Intel Corporation | Synchronizing and aligning differing clock domains |
JP4048988B2 (ja) * | 2003-03-19 | 2008-02-20 | 日本電気株式会社 | フォルトトレラントシステム及びそれに用いる同期化方法 |
JP4492035B2 (ja) * | 2003-04-21 | 2010-06-30 | 日本電気株式会社 | データ処理装置 |
US7194650B2 (en) * | 2003-05-09 | 2007-03-20 | Hewlett-Packard Development Company, L.P. | System and method for synchronizing multiple synchronizer controllers |
US7623482B2 (en) * | 2003-05-10 | 2009-11-24 | Hewlett-Packard Development Company, L.P. | System and method for effectuating the transfer of data blocks including a header block across a clock boundary |
US7436917B2 (en) * | 2004-07-29 | 2008-10-14 | Hewlett-Packard Development Company, L.P. | Controller for clock synchronizer |
JP2006178616A (ja) * | 2004-12-21 | 2006-07-06 | Nec Corp | フォールトトレラントシステム、これで用いる制御装置、動作方法、及び動作プログラム |
US7116601B2 (en) * | 2004-12-28 | 2006-10-03 | Via Technologies, Inc. | Pseudo-synchronization of the transportation of data across asynchronous clock domains |
US7987385B2 (en) | 2007-07-24 | 2011-07-26 | Ge Aviation Systems Llc | Method for high integrity and high availability computer processing |
WO2009015276A2 (en) * | 2007-07-24 | 2009-01-29 | Ge Aviation Systems Llc | High integrity and high availability computer processing module |
US7984351B2 (en) * | 2008-04-10 | 2011-07-19 | Advanced Micro Devices, Inc. | Data transfer device and method thereof |
JP5380978B2 (ja) | 2008-09-26 | 2014-01-08 | 富士通株式会社 | 伝送装置、伝送装置の制御方法および伝送装置の制御プログラム |
JP5507830B2 (ja) * | 2008-11-04 | 2014-05-28 | ルネサスエレクトロニクス株式会社 | マイクロコントローラ及び自動車制御装置 |
JP5585332B2 (ja) * | 2010-09-14 | 2014-09-10 | 日本電気株式会社 | 耐故障システム、マスタft制御lsi、スレーブft制御lsiおよび耐故障制御方法 |
-
2015
- 2015-03-20 US US15/502,771 patent/US10248156B2/en active Active
- 2015-03-20 CN CN201580053315.5A patent/CN106796541B/zh active Active
- 2015-03-20 WO PCT/JP2015/058462 patent/WO2016151674A1/ja active Application Filing
- 2015-03-20 EP EP15886231.8A patent/EP3273353B1/en active Active
- 2015-03-20 KR KR1020177008518A patent/KR20170130346A/ko unknown
- 2015-03-20 JP JP2017507143A patent/JP6368034B2/ja active Active
-
2016
- 2016-03-17 TW TW105108186A patent/TW201706843A/zh unknown
Also Published As
Publication number | Publication date |
---|---|
WO2016151674A1 (ja) | 2016-09-29 |
EP3273353A4 (en) | 2019-03-06 |
EP3273353A1 (en) | 2018-01-24 |
KR20170130346A (ko) | 2017-11-28 |
US10248156B2 (en) | 2019-04-02 |
CN106796541A (zh) | 2017-05-31 |
CN106796541B (zh) | 2021-03-09 |
EP3273353B1 (en) | 2020-07-29 |
TW201706843A (zh) | 2017-02-16 |
US20170227981A1 (en) | 2017-08-10 |
JPWO2016151674A1 (ja) | 2017-06-15 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170216 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20170323 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170905 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20171102 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180424 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180620 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180703 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180705 |
|
R150 | Certificate of patent or registration of utility model |
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