CN106796541A - 数据处理装置 - Google Patents

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Abstract

在一种具备在彼此异步的两个时钟域分别被二重化的两组电路对的数据处理装置中，在上述两组电路对之间设置用于传送有效载荷信号的异步传送电路。异步传送电路具备与两组电路对分别连接的两组桥接电路对，将表示该有效载荷信号在接收侧稳定的定时的控制信号与有效载荷信号一同进行异步传送。两组桥接电路对和有效载荷信号能够二重化，但上述控制信号未被二重化，而用于将接收到的有效载荷信号相对于二重化的电路对以所期待的相同的时间差进行供给的定时控制。由此，能够进行在异步的时钟域分别被二重化的电路之间的异步传送，能够兼得高性能和高可靠性。

Description

数据处理装置
技术领域
本发明涉及适用于具备为了功能安全而被二重化的逻辑电路和异步进行动作的其它逻辑电路之间的异步数据传送电路的数据处理装置的有效的技术。
背景技术
高性能的CPU(Central Processing Unit：中央处理器)核心等以高频率的时钟进行动作的逻辑电路很多情况下通过将其与其它逻辑电路的动作时钟之间的关系设为异步而期待频率的提高。例如，在CPU和片上总线的界面，通过***异步总线桥使CPU时钟与总线时钟异步，来使CPU的动作频率高速化。
另外，关于追求高可靠性的车载等领域中的电路的一部分，通过利用DCLS(Dual-Core Lock-Step：双核锁步)将电路二重化等进行电路的冗余化，取得在检测***动作时的故障并能够安全地进行停止等那样的***结构，由此，确保安全性。例如，当使用DCLS结构将CPU等的电路二重化时，将被二重化的CPU的输出信号逐次进行比较。因此，在一个CPU产生了暂时或永久性的故障的情况下，能够马上检测异常的产生。但是，在基于二重化的二者的比较中，仅停留在异常的检测，备份或恢复等的处理要另行进行。车载所需的安全性通过ASIL(Automotive Safety Integrity Level：汽车安全完整性等级)等标准化，为了满足该标准而利用CPU的二重化技术等。
发明内容
发明人对追求兼得高性能和高可靠性的数据处理装置进行了研究，结果可知存在如下新的课题。
被二重化的两个电路同时并行执行同一数据处理，期待为同一处理结果而对同时输出的输出端彼此进行比较，在不一致的情况下，检测出至少一方的电路发生了故障的异常。被二重化的该两个电路在同一时钟域同步进行动作，“同时”是指同一时钟周期。在此，在二重化时“同时”不是必须的，也可以保持规定的时间差(周期数的差)。但是，在此，为了简化说明，设为在被二重化的两个电路中同时并行地执行同一数据处理来进行说明。
对在彼此异步的两个时钟域分别被二重化的两组电路对之间单纯地具备两组异步传送电路并进行数据的异步传送的情况进行了研究。从在发送数据的一侧被二重化的两个电路与发送侧时钟同步地同时发送如下的数据，即，若没有故障则为相同的两个数据。在接收一方数据的一侧，将送出的该两个数据分别用其它异步传送电路传送，并更换为接收侧时钟进行接收。当发送侧时钟和接收侧时钟彼此异步时，即使是在发送侧同时即以发送侧时钟的同一周期送出的两个数据，在接收侧也不一定是以接收侧时钟的同一周期进行接收的。这是因为，即使具备完全相同的异步传送电路，因为发送侧时钟和接收侧时钟为异步，所以无法使接收侧的数据的获取定时完全一致，而会产生波动。因此，对于接收侧的被2重化的电路对输入数据应同时进行，但因接收定时的波动而产生以不同的周期进行输入的情况。期待在接收侧电路同时输入同一数据且同时并行执行相同的处理并输出相同的结果，无论是否将来自两个电路的输出进行比较，当所输入的数据的定时产生偏差时，来自两个电路的输出也产生偏差，这会作为故障而被检测出。
像这样，期待通过将同一数据同时输入并同时并行进行同一处理，同时输出相同的结果，若在比较来自两个电路的输出的被二重化的电路上连接被二重化的异步传送电路对，则不能保证所期待的同时性，因此，即使未产生故障，也可能会错误地作为故障而被检测出。期待将同一数据以规定的时间差输入且同一处理保持该时间差并行进行，由此将相同的处理结果保持该时间差输出，对于将来自两个电路的输出进行比较的被二重化的电路也同样。当单纯地将被二重化的异步传送电路对连接时，所期待的相同的时间差不能被保证，因此，即使未产生故障，也可能会错误地作为故障而被检测出。
以下说明用于解决这样的课题的技术方案，其它课题和新的特征将根据本说明书的叙述及附图变得明确。
若对本申请中公开的发明中有代表性的发明进行简单说明，则如下。
即，在具备在彼此异步的两个时钟域分别被二重化的两组电路对的数据处理装置中，在所述两组电路对之间设置用于传送有效载荷信号的异步传送电路。异步传送电路具备与两组电路对分别连接的两组桥接电路对，将表示有效载荷信号在接收侧稳定的定时的控制信号与该有效载荷信号一同进行异步传送。两组桥接电路对和有效载荷信号能够二重化，但所述控制信号未被二重化，而用于将所接收到的有效载荷信号相对于被二重化的电路对以所期待的相同的时间差进行供给的定时控制。也可以追加用于检查上述控制信号的检查用控制信号。
发明效果
若对通过本申请中公开的发明中有代表性的发明得到的效果进行简单说明，则如下。
即，能够实现在异步的时钟域分别被二重化的电路之间的异步传送，能够兼得高性能和高可靠性。
附图说明
图1是示出包含被二重化的电路对在内的数据处理装置的结构例的框图。
图2是示出具备异步传送电路的数据处理装置的结构例的框图。
图3是示出在分别被二重化的两组电路对之间将图2所示的异步传送电路单纯地进行二重化来装备的数据处理装置的结构例(比较例)的框图。
图4是示出实施方式1的数据处理装置的结构例的框图。
图5是示出包含被二重化的CPU和总线的数据处理装置的结构例的框图。
图6是作为实施方式1的一例而示出以异步进行动作的CPU和总线分别被二重化的数据处理装置的结构例的框图。
图7是示出实施方式1的数据处理装置中所含的异步传送电路的其它结构例的框图。
图8是示出实施方式2的数据处理装置中所含的异步传送电路的结构例的框图。
图9是示出实施方式2的数据处理装置中所含的异步传送电路的其它结构例的框图。
图10是示出实施方式3的数据处理装置中所含的异步传送电路的结构例的框图。
图11是示出实施方式3的数据处理装置中所含的异步传送电路的其它结构例的框图。
图12是示出实施方式4的数据处理装置的第一结构例的框图。
图13是示出实施方式4的数据处理装置的第二结构例的框图。
图14是示出实施方式4的数据处理装置的第三结构例的框图。
具体实施方式
1.实施方式的概要
首先，将说明本申请中公开的发明的代表性实施方式的概要。在代表性实施方式的概要说明中，标注括号来参照的图中的参照附图标记只不过例示了标注有该参照附图标记的构成要素的概念中包含的要素。
(1)<分别被二重化的两组电路对间的异步传送>
本申请中公开的代表性的实施方式是具备分别被二重化的两组电路对和其间的异步传送电路的数据处理装置10，如下述那样构成。上述数据处理装置具备在第一时钟域ACLK被二重化的第一主体电路LRA和第一检查电路LCA、在与上述第一时钟域异步的第二时钟域BCLK中被二重化的第二主体电路LRB和第二检查电路LCB。另外，上述数据处理装置具备在上述第一时钟域和上述第二时钟域之间进行有效载荷信号P的传送的异步传送电路1。
上述异步传送电路具备与上述第一主体电路和上述第一检查电路分别连接且在上述第一时钟域被二重化的第一主体侧桥接电路BRA和第一检查侧桥接电路BCA。另外，上述异步传送电路具备与上述第二主体电路和上述第二检查电路分别连接且在上述第二时钟域被二重化的第二主体侧桥接电路BRB和第二检查侧桥接电路BCB。
上述异步传送电路具有由送出上述有效载荷信号的一侧的第一或第二主体侧桥接电路生成且表示上述有效载荷信号在接收侧稳定的定时的控制信号CsAB、CsBA，将上述控制信号和由对应的第一或第二检查侧桥接电路生成的检查用控制信号CsCAB、CsCBA进行比较，在不一致的情况下，检测为故障。
由此，在异步的时钟域被分别二重化的电路对之间能够进行异步传送，能够兼得高性能和高可靠性。通过以异步进行动作，能够不受另一方的速度界限制约而在各自的时钟域根据需要提高动作频率，因此，能够提高性能。另外，在异步传送电路中，上述控制信号成为二重化的对象外，从而能够进行保持着被二重化的关系的状态下的异步传送，能够将除此以外的有效载荷信号或桥接电路等二重化，因此，能够提高可靠性。
(2)<保持一定的时间差地执行的二重化方式(图7)>
在项目1中，上述第一主体电路和上述第一检查电路在上述第一时钟域以0周期以上的第一周期数的时间差彼此分别执行同一数据处理。另外，上述第二主体电路和上述第二检查电路在上述第二时钟域以0周期以上的第二周期数的时间差彼此分别执行同一数据处理。
上述异步传送电路在上述第一时钟域以上述第一周期数的时间差，将来自上述第一主体电路的输出和来自上述第一检查电路的输出进行比较，在不一致的情况下，检测为故障。上述控制信号和对应的上述检查用控制信号之间的比较2_3在上述第一时钟域进行时，以上述第一周期数的时间差进行，在上述第二时钟域进行时，以上述第二周期数的时间差进行2_4。
由此，即使在保持一定的时间差(周期数)而执行同一数据处理的二重化方式中，也能够恰当地检测故障。
(3)<将有效载荷信号二重化(图8)>
在项目1中，上述第一主体侧桥接电路向上述第二主体侧桥接电路传送上述有效载荷信号PR和上述控制信号CsAB、CsBA，上述第一检查侧桥接电路生成检查用有效载荷信号PC和上述检查用控制信号CsCAB，并将上述检查用有效载荷信号向上述第二检查侧桥接电路传送。
上述异步传送电路在上述第一时钟域进行上述控制信号和上述检查用控制信号的上述比较2_3，在不一致的情况下，检测为故障。
上述异步传送电路将上述控制信号传送到上述第二时钟域。
上述异步传送电路基于传送至上述第二时钟域的上述控制信号，上述第二主体侧桥接电路接收上述有效载荷信号4_R，上述第二检查侧桥接电路接收上述检查用有效载荷信号4_C，上述异步传送电路将分别接收到的上述有效载荷信号和上述检查用有效载荷信号进行比较，在不一致的情况下，检测为故障。
由此，在异步传送电路中，有效载荷信号被二重化，能够提高可靠性。
(4)<保持一定的时间差地执行的二重化方式(图9)>
在项目3中，上述第一主体电路和上述第一检查电路在上述第一时钟域以0周期以上的第一周期数的时间差，彼此分别执行同一数据处理，上述第二主体电路和上述第二检查电路在上述第二时钟域以0周期以上的第二周期数的时间差，彼此分别执行同一数据处理。
上述异步传送电路在上述第一时钟域以上述第一周期数的时间差，将来自上述第一主体电路的输出和来自上述第一检查电路的输出进行比较，在不一致的情况下，检测为故障。上述控制信号和对应的上述检查用控制信号之间的比较2_3、2_4在上述第一时钟域以上述第一周期数的时间差进行，上述有效载荷信号和上述检查用有效载荷信号的比较在上述第二时钟域以上述第二周期数的时间差进行。
由此，与项目2相同，即使在异步传送电路中有效载荷信号被二重化、并保持一定的时间差地执行同一数据处理的二重化方式中，也能够恰当地检测故障。
(5)<将有效载荷信号和控制信号二重化(图10)>
在项目1中，上述第一主体侧桥接电路向上述第二主体侧桥接电路传送上述有效载荷信号PR和上述控制信号CsRAB、CsRBA。
上述第一检查侧桥接电路生成检查用有效载荷信号PC和上述检查用控制信号CsCAB、CsCBA，且将上述检查用有效载荷信号和上述检查用控制信号传送到上述第二检查侧桥接电路。
上述异步传送电路在上述第二时钟域，在上述控制信号和上述检查用控制信号之间进行容许在1个周期范围内的偏差的比较2_7，在不一致的情况下，检测为故障。
基于传送至上述第二时钟域的上述控制信号，上述第二主体侧桥接电路接收上述有效载荷信号4_R，上述第二检查侧桥接电路接收上述检查用有效载荷信号4_C。上述异步传送电路将分别接收到的上述有效载荷信号和上述检查用有效载荷信号进行比较，在不一致的情况下，检测为故障。
由此，在异步传送电路中，有效载荷信号和控制信号均被二重化，相较于项目3的情况，能够更加提高可靠性。
(6)<保持一定的时间差地执行的二重化方式(图11)>
在项目5中，上述第一主体电路和上述第一检查电路在上述第一时钟域以0周期以上的第一周期数的时间差，彼此分别执行同一数据处理，上述第二主体电路和上述第二检查电路在上述第二时钟域以0周期以上的第二周期数的时间差，彼此分别执行同一数据处理。
上述异步传送电路在上述第一时钟域以上述第一周期数的时间差，将来自上述第一主体电路的输出和来自上述第一检查电路的输出进行比较，在不一致的情况下，检测为故障。
上述控制信号和对应的上述检查用控制信号的比较在上述第二时钟域以在上述第二周期数上加上了正/负1个周期的余量的时间差进行，在包含该余量的时间差以内一致时检测为一致，在该余量的范围内不一致的情况下检测为故障。上述有效载荷信号和上述检查用有效载荷信号的比较在上述第二时钟域以上述第二周期数的时间差进行。
由此，与项目2相同，即使在异步传送电路中，有效载荷信号和控制信号均被二重化，且保持一定的时间差地执行同一数据处理的二重化方式中，也能够恰当地检测故障。
(7)<控制信号在3个信号间进行比较(图10)>
在项目5中，上述第二主体侧桥接电路具有接收上述有效载荷信号的第二主体侧触发电路4_R，上述第二检查侧桥接电路具有接收上述检查用有效载荷信号的第二检查侧触发电路4_C。
上述异步传送电路进行以下各信号3者间的比较2_7，在至少任一个信号与其它信号不一致的情况下，检测为故障。各信号是指基于上述控制信号对上述第二主体侧触发电路赋予上述有效载荷信号的获取定时的信号N4-1-1、基于上述控制信号对上述第二检查侧触发电路赋予上述检查用有效载荷信号的获取定时的信号N4-1-2、上述检查用控制信号N4-2。
由此，在异步传送电路中，将为了获取有效载荷信号和验证有效载荷信号而物理上分开的控制信号均与检查用控制信号进行比较，相较于项5的情况，能够更加提高可靠性。
(8)<保持一定的时间差地执行的二重化方式(图11)>
在项目7中，上述第一主体电路和上述第一检查电路在上述第一时钟域以0周期以上的第一周期数的时间差，彼此分别执行同一数据处理，上述第二主体电路和上述第二检查电路在上述第二时钟域以0周期以上的第二周期数的时间差，彼此分别执行同一数据处理。
上述异步传送电路在上述第一时钟域以上述第一周期数的时间差，将来自上述第一主体电路的输出和来自上述第一检查电路的输出进行比较，在不一致的情况下，检测为故障。
基于上述控制信号对上述第二主体侧触发电路赋予上述有效载荷信号的获取定时的信号N4-1-1和对应的上述检查用控制信号N4-2的比较，在上述第二时钟域以在上述第二周期数上加上了正/负1个周期的余量的时间差进行。在包含该余量的时间差以内一致时检测为一致，在该余量的范围内不一致的情况下检测为故障。
基于上述控制信号对上述第二检查侧触发电路赋予上述检查用有效载荷信号的获取定时的信号N4-1-2和对应的上述检查用控制信号N4-2的比较在上述第二时钟域进行，在该正/负1个周期的时间差以内一致时检测为一致，在正/负1个周期的范围内不一致的情况下检测为故障。
上述有效载荷信号和上述检查用有效载荷信号的比较在上述第二时钟域以上述第二周期数的时间差进行。
由此，与项目2相同，即使在异步传送电路中，有效载荷信号和控制信号均被二重化且保持一定的时间差而执行同一数据处理的二重化方式中，也能够恰当地检测故障。
(9)<故障管理电路(EML:Error Management Logic(错误管理逻辑))>
在项目1～项目8中任一项中，上述数据处理装置还具备通知检测到故障的故障管理电路(EML)。
由此，能够将在各比较电路检测到的不一致的通知汇集于故障管理电路，恰当产生与故障检测相对应的处理(例如中断、复位等)。
(10)<双CPU+双总线桥>
在项目1～项目9中任一项所述的数据处理装置中，上述第一主体电路和上述第一检查电路分别是可执行同一程序的同一电路结构的CPU，上述第二主体电路和上述第二检查电路分别是基于同一电路结构的总线桥。
由此，在具备双CPU+双总线桥的微控制器中，能够兼得高性能和高可靠性。
(11)<1个芯片LSI(Large Scale Integrated circuit：大规模集成电路)>
在项目1～项目10中任一项中，上述数据处理装置形成于单一的半导体基板上。
由此，提供在双CPU+双总线桥等异步的时钟域被分别二重化的两组电路对之间能够进行异步传送的1个芯片LSI，能够兼得高性能和高可靠性。
(12)<从被二重化的电路向其它电路的异步传送(图14)>
基于其它观点的实施方式的半导体装置是具备分别被二重化的两组电路对和其间的异步传送电路的数据处理装置10，其以下述方式构成。上述数据处理装置具备与第一时钟ACLK同步进行动作且被二重化而彼此分别执行同一处理的第一主体电路LRA和第一检查电路LCA。另外，上述数据处理装置具备与和上述第一时钟异步的第二时钟BCLK同步进行动作的第二电路LB、在上述第一主体电路及上述第一检查电路和上述第二电路之间进行有效载荷信号的异步传送的异步传送电路1。
上述异步传送电路具备与上述第一时钟同步进行动作且与上述第一主体电路及上述第一检查电路连接的第一桥接电路BA、和与上述第二时钟同步进行动作且与上述第二电路连接的第二桥接电路BB。上述第一桥接电路和上述第二桥接电路通过上述有效载荷信号和表示上述有效载荷信号在接收侧稳定的定时的异步传送控制信号CsAB、CsBA彼此连接。
上述第一桥接电路具备将其与上述第一主体电路之间的输入输出信号转换成第一主体侧有效载荷信号PRA及第一主体侧异步传送控制信号CsRAB、CsRBA的第一主体侧转换电路BRA。另外，上述第一桥接电路具备将其与上述第一检查电路之间的输入输出信号转换成第一检查侧有效载荷信号PCA及第一检查侧异步传送控制信号CsCAB、CsCBA的第一检查侧转换电路BCA。
另外，上述第一桥接电路具备将上述第一主体侧异步传送控制信号中送出到上述第二桥接电路的输出信号CsRAB和上述第一检查侧异步传送控制信号中对应的输出信号CsCAB进行比较并检测不一致的第一比较电路2_3。上述第一桥接电路将上述第一主体侧异步传送控制信号中的输出信号CsRAB作为上述异步传送控制信号中的输出信号CsAB送出到上述第二桥接电路。
上述第二桥接电路在通过从上述第一桥接电路接收的上述异步传送控制信号中的输入信号CsAB表示的定时接收上述有效载荷信号，并将其供给到上述第二电路。
由此，在被二重化的电路和异步动作的电路(被二重化或是未被二重化均可)之间的异步传送中，在被二重化的电路发送有效载荷信号的情况下，作为异步传送电路的一部分的第一主体侧转换电路和第一检查侧转换电路被二重化，能够提高异步传送电路的可靠性，作为整体能够兼得高性能和高可靠性。
(13)<从其它电路向被二重化的电路异步传送(图12、13)>
进而，另一观点的实施方式的半导体装置是具备分别被二重化的两组电路对和其间的异步传送电路的数据处理装置10，其以下述方式构成。上述数据处理装置具备与第一时钟BCLK同步进行动作且被二重化而彼此分别执行同一处理的第一主体电路LRB和第一检查电路LCB、与和上述第一时钟异步的第二时钟ACLK同步进行动作的第二电路LA。另外，上述数据处理装置具备在上述第一主体电路及上述第一检查电路和上述第二电路之间进行有效载荷信号P的异步传送的异步传送电路1。
上述异步传送电路具备与上述第一时钟同步进行动作且与上述第一主体电路及上述第一检查电路连接的第一桥接电路BB、和与上述第二时钟同步进行动作且与上述第二电路连接的第二桥接电路BA。上述第一桥接电路和上述第二桥接电路通过上述有效载荷信号和表示上述有效载荷信号在接收侧处于稳定的定时的异步传送控制信号CsAB、CsBA彼此连接。
上述第一桥接电路具备将其与上述第一主体电路之间的输入输出信号转换成第一主体侧有效载荷信号PRB及第一主体侧异步传送控制信号CsRBA、CsRAB的第一主体侧转换电路BRB。另外，上述第一桥接电路具备将其与上述第一检查电路之间的输入输出信号转换成第一检查侧有效载荷信号PCB及第一检查侧异步传送控制信号CsCBA、CsCAB的第一检查侧转换电路BCB。另外，上述第一桥接电路具备将上述第一主体侧异步传送控制信号中向上述第二桥接电路送出的输出信号CsRBA和上述第一检查侧异步传送控制信号中对应的输出信号CsCBA进行比较并检测不一致的第二比较电路2_4。
上述第一桥接电路在通过从上述第二桥接电路传送的上述异步传送控制信号中的输入信号CsAB表示的定时接收上述有效载荷信号，将其经由上述第一主体侧转换电路供给至上述第一主体电路，且经由上述第一检查侧转换电路供给至上述第一检查电路。
由此，在被二重化的电路和异步动作的电路(被二重化或是未被二重化均可)之间的异步传送中，在被二重化的电路发送有效载荷信号的情况下，作为异步传送电路的一部分的第一主体侧转换电路和第一检查侧转换电路被二重化，能够提高异步传送电路的可靠性，作为整体能够兼得高性能和高可靠性。
(14)<分别被二重化的两组电路对间的异步传送(图6～11)>
在项目12中，上述第二电路包含与上述第二时钟同步进行动作且被二重化而彼此分别执行同一处理的第二主体电路LRB和第二检查电路LCB。
上述第二桥接电路具备将其与上述第二主体电路之间的输入输出信号转换成第二主体侧有效载荷信号PRB及第二主体侧异步传送控制信号CsRAB、CsRBA的第二主体侧转换电路BRB。另外，上述第二桥接电路具备将其与上述第二检查电路之间的输入输出信号转换成第二检查侧有效载荷信号PCB及第二检查侧异步传送控制信号CsCAB、CsCBA的第二检查侧转换电路BCB。
上述第二桥接电路在通过从上述第一桥接电路接收的上述异步传送控制信号中的输入信号CsAB表示的定时接收上述有效载荷信号，将其经由上述第二主体侧转换电路供给至上述第二主体电路，且经由上述第二检查侧转换电路供给至上述第二检查电路。
由此，在被二重化的电路和异步动作的被二重化的电路之间的异步传送中，与项目1相同，能够兼得高性能和高可靠性。
(15)<将有效载荷信号二重化(图8、9)>
在项目12中，上述第二电路包含与上述第二时钟同步地动作且被二重化而彼此分别执行同一处理的第二主体电路LRB和第二检查电路LCB。
上述第二桥接电路具备将其与上述第二主体电路之间的输入输出信号转换成第二主体侧有效载荷信号PRB及第二主体侧异步传送控制信号CsRAB、CsRBA的第二主体侧转换电路BRB。另外，上述第二桥接电路具备将其与上述第二检查电路之间的输入输出信号转换成第二检查侧有效载荷信号PCB及第二检查侧异步传送控制信号CsCAB、CsCBA的第二检查侧转换电路BCB。
上述第一桥接电路除发送上述有效载荷信号外，还发送检查用有效载荷信号PC。
在上述第二桥接电路中，上述第二主体侧转换电路和上述第二检查侧转换电路在通过从上述第一桥接电路接收的上述异步传送控制信号中的输入信号CsAB表示的定时，分别接收上述有效载荷信号。
由此，在被二重化的电路和异步动作的被二重化的电路之间的异步传送中，与项目3相同，能够兼得高性能和高可靠性。
(16)<将有效载荷信号和控制信号二重化(图10、11)>
在项目12中，上述第二电路包含与上述第二时钟同步进行动作且被二重化而彼此分别执行同一处理的第二主体电路LRB和第二检查电路LCB。
上述第二桥接电路具备将其与上述第二主体电路之间的输入输出信号转换成第二主体侧有效载荷信号PRB及第二主体侧异步传送控制信号CsRAB、CsRBA的第二主体侧转换电路BRB。另外，上述第二桥接电路具备将其与上述第二检查电路之间的输入输出信号转换成第二检查侧有效载荷信号PCB及第二检查侧异步传送控制信号CsCAB、CsCBA的第二检查侧转换电路BCB。
上述第一桥接电路将上述第一主体侧异步传送控制信号中的输出信号作为上述异步传送控制信号中的输出信号CsRAB向上述第二桥接电路送出，将上述第一主体侧有效载荷信号作为上述有效载荷信号PR向上述第二桥接电路送出。上述第一桥接电路还将上述第一检查侧异步传送控制信号中的输出信号作为上述检查用异步传送控制信号CsCAB向上述第二桥接电路送出，且将上述第二检查侧有效载荷信号作为检查用有效载荷信号PC向上述第二桥接电路送出。
上述第二桥接电路在通过上述异步传送控制信号中的输入信号CsRAB表示的定时接收上述有效载荷信号，并将其作为上述第二主体侧有效载荷信号供给到上述第二主体侧转换电路，且接收上述检查用有效载荷信号，并将其作为上述第二检查侧有效载荷信号供给到上述第二检查侧转换电路。上述第二桥接电路具备将上述异步传送控制信号中的输入信号CsRAB和上述检查用异步传送控制信号中的输入信号CsCAB进行比较的第三比较电路2_7。
由此，在被二重化的电路和异步动作的被二重化的电路之间的异步传送中，与项目5相同，能够兼得高性能和高可靠性。
(17)<对异步传送控制信号中3个信号间进行比较(图10、11)>
在项目16中，上述第三比较电路对将上述异步传送控制信号中的输入信号CsRAB供给至上述第一主体侧转换电路的节点的信号、将该输入信号CsRAB供给至上述第二检查侧转换电路的节点的信号、和上述检查用异步传送控制信号中的输入信号CsCAB进行比较，检测至少任一个信号与其它信号不一致。
数据处理装置。
由此，在异步传送电路中，将为了获取有效载荷信号和验证有效载荷信号而物理上分开的控制信号均与检查用控制信号进行比较，相较于项目16的情况，能够更加提高可靠性。
(18)<保持一定的时间差地执行的二重化方式(图7、9、11)>
在项目12～项目17中任一项所述的数据处理装置中，上述第一主体电路和上述第一检查电路保持上述第一时钟的0周期以上的规定的周期数的差地执行同一上述处理。
由此，即使在保持一定的时间差地执行同一数据处理的二重化方式中，也能够恰当地检测故障。
(19)<故障管理电路(EML)>
在项目12～项目18中任一项中，上述数据处理装置还具备故障管理电路(EML)，该故障管理电路(EML)被通知在上述所有比较电路中的某一个电路产生了不一致。
由此，能够将在各比较电路检测到的不一致的通知汇集于故障管理电路，使与故障检测相对应的处理(例如中断、复位等)恰当产生。
(20)<1个芯片LSI>
在项目12～项目19中任一项中，上述数据处理装置形成于单一的半导体基板上。
由此，提供能够进行在双CPU+双总线桥等异步的时钟域被分别二重化的两组电路对之间、或者双总线桥等的被二重化的两个电路对和未被二重化的周边电路模块等之间的异步传送的一个芯片LSI，能够兼得高性能和高可靠性。
2.实施方式详情
对实施方式进行进一步详述。此外，在用于说明用于实施发明的方式的全部附图中，对于具有同一功能的要素标注同一附图标记，省略其重复的说明。
首先，对要解决的课题进行更详细说明。
图1是示出包含被二重化的电路对的数据处理装置10的结构例的框图。数据处理装置10中，在未被二重化的通常的2个逻辑电路7_1和7_2之间包含被二重化的2个(1对)逻辑电路LR和LC，且包含将这些逻辑电路的输出进行比较的比较电路2_1和2_2及在比较结果不一致的情况下进行通知的故障管理电路EML(Error Management Logic)。图1所示的数据处理装置10还包含分别由规定级数的触发电路构成的多个延迟电路6_1～6_4而构成。被二重化的逻辑电路的一方即主体侧电路LR被称作“Reference(基准电路)”且简称为“[R]”，另一方的检查侧电路LC被称作“Checker(检测电路)”且简称为“[C]”。此外，一部分的信号线为表示由多个信号配线构成的总线表述，但对于单一的信号线而言，同样的说明也是妥当的。该情况在本说明书整体中都相同。
通常，因为对被二重化的电路对给予同一输入，始终对并行执行同一处理而分别得到的结果(输出)彼此进行比较，因此，在主体侧电路LR或检查侧电路LC因某种主要因素而产生了动作不良的情况下，能够将其检测为故障。来自未被二重化的块的信号被输入至主体侧电路LR和检查侧电路LC这两方。对于主体侧电路LR和检查侧电路LC的输出信号，仅主体侧电路LR与未被二重化的块连接，检查侧电路LC侧输出仅用于进行比较。主体侧电路LR和检查侧电路LC的动作周期因芯片设计上的制约(例如难以以相同的定时对主体侧电路LR和检查侧电路LC供给信号的情况)或动作安全上的制约(例如，避免动作错误在主体侧电路LR和检查侧电路LC这两方同时产生这一要求)而大多有意地错开1～2周期。在该情况下，使用用于使动作错开的延迟电路(触发电路)。向从未被二重化的电路进入检查侧电路LC侧的信号和从主体侧电路LR进入比较器的信号***这些延迟电路(触发电路)。
图1所示的数据处理装置10中，从逻辑电路7_1向主体侧电路LR的输入通过延迟电路6_1仅延迟规定的周期数而被输入检查侧电路LC，从逻辑电路7_2向主体侧电路LR的输入也同样地，通过延迟电路6_2仅延迟相同的周期数而被输入检查侧电路LC。主体侧电路LR和检查侧电路LC是相同的电路，执行相同的处理，但因为输入错开上述规定的周期数，所以处理的执行和结果的输出也错开同样的周期数。从主体侧电路LR向逻辑电路7_1的输出通过延迟电路6_2延迟相同的周期数而被输入比较电路2_1，并与从检查侧电路LC向逻辑电路7_1的输出进行比较，从主体侧电路LR向逻辑电路7_2的输出也通过延迟电路6_3延迟相同的周期数而被输入比较电路2_2，并与从检查侧电路LC向逻辑电路7_2的输出进行比较。将利用比较电路2_1和2_2检测到的不一致通知给故障管理电路EML。故障管理电路EML启动中断处理或复位等、在检测到故障的情况下应执行的处理。
对异步传送进行说明。高速动作的数据处理电路间的数据传送使用异步桥(异步传送电路)，由此，能够将时钟域间作为异步进行处理，无需考虑两者之间的定时(几乎不需要针对组合电路的逻辑延迟的关注)。因此，预计能够实现时钟频率的高速化。该技术在需要高速的时钟的情况或无法使用同步的时钟的情况下使用。但是，并非可以完全不考虑定时，基本上是设置使控制信号间的延迟值的偏差控制在一定时间的制约的情况。
图2是示出具备异步传送电路1的数据处理装置10的结构例的框图。在与CPU时钟CPU-CLK同步进行动作的CPU7_3和与总线时钟BUS-CLK同步进行动作的总线(BUS)7_4之间具备异步传送电路(异步桥)1。异步传送电路1包含与CPU时钟CPU-CLK同步进行动作的CPU侧桥接电路BA、和与总线时钟BUS-CLK同步进行动作的总线侧桥接电路BB。CPU侧桥接电路BA与CPU7_3通过例如总线协议进行信号的收发，总线侧桥接电路BB与总线7_4通过例如相同(或不同)的总线协议进行信号的收发。在从CPU侧桥接电路BA向总线侧桥接电路BB传送有效载荷信号P时，由接收有效载荷信号P的总线侧桥接电路BB收发用于表示稳定的定时的控制信号CsAB和CsBA。从CPU侧桥接电路BA发送的控制信号CsAB例如是表示有效载荷信号P被输出且稳定的有效(Valid)信号，从总线侧桥接电路BB发送的控制信号CsBA例如是表示接收有效载荷信号P的准备就绪的就绪(Ready)信号。在收发一连串的数据时，控制信号CsAB和CsBA也可以是分别表示所发送的数据的指数和接收到的数据的指数的、指针(Pointer)。从CPU侧桥接电路BA发送的控制信号CsAB由在总线时钟BUS_CLK域动作的触发电路3_AB接收，经生成有效载荷信号P的获取定时的组合电路5供给至触发电路4。触发电路3_AB是用于抑制异步信号的亚稳态的触发电路，由2级或其以上的级数的触发电路构成。该获取定时是保证有效载荷信号P相对于总线时钟BUS_CLK稳定的定时。触发电路3_BA也是抑制异步信号的亚稳态的触发电路，由2级或其以上的级数的触发电路构成。触发电路3_BA通过CPU侧桥接电路BA接收从总线侧桥接电路BB发送的控制信号CsBA。控制信号CsAB和CsBA不必须是双方向。例如，在保证送出有效载荷P的周期为一定间隔以上的情况下，可以仅使用Valid信号作为CsAB，也可以仅使用Ready信号作为CsBA。图2仅表示有效载荷信号从CPU侧向总线侧传送的情况，但反方向的异步传送电路也能够同样地构成。这些事项不限于实施方式1，对于所有实施方式也同样妥当(适用)。
对从安全性观点出发而将包含异步传送的数据处理电路二重化的情况进行说明。
图3是示出在分别被二重化的两组电路对之间具备图2所示的异步传送电路的数据处理装置的结构例(比较例)的框图。
在主体侧[R]，与彼此异步的时钟ACLK和BCLK分别同步进行动作的ACLK侧主体电路LRA和BCLK侧主体电路LRB通过由ACLK侧桥接电路BRA和BCLK侧桥接电路BRB构成的异步传送电路彼此连接。桥接电路BRA送出控制信号CsRAB和有效载荷信号PR，桥接电路BRB通过触发电路2_RAB接收控制信号CsRAB，通过由组合电路5_R生成的定时信号将有效载荷信号PR赋予至触发电路4_R。桥接电路BRB送出控制信号CsRBA，桥接电路BRA通过触发电路3_RBA接收控制信号CsRBA。
在检查侧[C]，与彼此异步的时钟ACLK和BCLK分别同步进行动作的ACLK侧检查电路LCA和BCLK侧检查电路LCB通过由ACLK侧桥接电路BCA和BCLK侧桥接电路BCB构成的异步传送电路彼此连接。桥接电路BCA送出控制信号CsCAB和有效载荷信号PC，桥接电路BCB通过触发电路2_CAB接收控制信号CsCAB，通过由组合电路5_C生成的定时信号将有效载荷信号PC赋予至触发电路4_C。桥接电路BCB送出控制信号CsCBA，桥接电路BCA通过触发电路3_CBA接收控制信号CsCBA。
ACLK侧的主体电路LRA和检查电路LCA例如图1所示被二重化，图示省略，但设置有检测不一致的比较电路。BCLK侧的主体电路LRB和检查电路LCB也同样被二重化，图示省略，但设置有检测不一致的比较电路。
控制信号CsRAB、CsRBA、CsCAB、CsCBA和有效载荷信号PR、PC是在ACLK域和BCLK域之间进行异步传送的信号。两者的时钟(ACLK和BCLK)为异步，两者的信号间的定时未被考虑，因此，有时在主体侧[R]和检查侧[C]之间的动作会出现偏差。由于控制信号CsRAB和CsCAB被从ACLK域送出，所以若观察ACLK，则同一时钟周期的信号状态或数据只要没有故障则彼此相同。有效载荷信号PR和PC也相同，被从ACLK域送出，因此，若观察ACLK，则同一时钟周期的信号状态或数据只要没有故障则彼此相同。但是，控制信号CsRAB通过触发电路3_RAB被赋予至BCLK域的定时、和控制信号CsCAB通过触发电路3_CAB被赋予至BCLK域的定时不限于BCLK域的同一周期。这是因为，在异步传送中，ACLK和BCLK的相位差是任意的。当控制信号CsRAB和CsCAB被赋予至BCLK域的定时互不相同时，有效载荷信号PR和PC被赋予的定时也互不相同。因此，本来期待向在接收到的BCLK域被二重化的主体电路LRB和检查电路LCB以相同的周期(或规定的周期数的时间差)供给相同的数据，然而实际供给的周期会产生偏差，随之输出也产生偏差，其比较结果不一致。
像这样，当仅将包含异步传送电路的电路对单纯地二重化时，在主体侧[R]和检查侧[C]理论上在动作时均没有问题即没有故障的情况下，也有可能两者的动作不同而检测到比较错误。
(实施方式1)<分别被二重化的两组电路对间的异步传送>
图4是示出实施方式1的数据处理装置10的结构例的框图。为了解决上述课题，数据处理装置10分别进行ACLK域的主体侧[RA]与检查侧[CA]的二重化和BCLK域的主体侧[RB]与检查侧[CB]的二重化，但异步传送电路的一部分为二重化的对象外。即，ACLK域的主体侧[RA]由主体电路LRA和主体侧桥接电路BRA构成，检查侧[CA]由检查电路LCA和检查侧桥接电路BCA构成。BCLK域的主体侧[RB]由主体电路LRB和主体侧桥接电路BRB构成，检查侧[CB]由检查电路LCB和检查侧桥接电路BCB构成。异步传送电路1包括包含于主体侧[RA]和检查侧[CA]且被二重化的主体侧桥接电路BRA和检查侧桥接电路BCA、包含于主体侧[RB]和检查侧[CB]且被二重化的主体侧桥接电路BRB和检查侧桥接电路BCB、二重化的对象外的触发电路3_AB和3_BA4、组合电路5、及比较电路2_3和2_4和2_5而构成。
在ACLK域，主体侧桥接电路BRA输出控制信号CsRAB和有效载荷信号PRA，检查侧桥接电路BCA输出控制信号CsCAB和有效载荷信号PCA，比较电路2_3将控制信号CsRAB和CsCAB进行比较，比较电路2_5将有效载荷信号PRA和PCA进行比较。由于是同一时钟域，所以只要没有故障就不会检测到不一致。从ACLK域将控制信号CsRAB作为未被二重化的控制信号CsAB送出，将有效载荷信号PRA作为未被二重化的有效载荷信号P送出。
在BCLK域，通过未被二重化的触发电路3_AB获取控制信号CsAB，通过由组合电路5规定的定时，触发电路4获取有效载荷信号P。被赋予至BCLK域的控制信号CsAB和有效载荷信号P作为CsRAB和PRB输入至主体侧桥接电路BRB，且作为CsCAB和PCB输入至检查侧桥接电路BCB，但因为获取电路未被二重化，所以原理上不产生周期偏差。
在BCLK域，主体侧桥接电路BRB输出控制信号CsRBA，检查侧桥接电路BCB输出控制信号CsCBA，比较电路2_4将控制信号CsRBA和CsCBA进行比较。因为如上述输入的控制信号CsRAB和CsCAB、有效载荷信号PRB和PCB分别不产生周期偏差，所以只要没有故障就不会检测到不一致。从BCLK域将控制信号CsRBA作为未被二重化的控制信号CsBA送出。在ACLK域，通过未被二重化的触发电路3_BA获取控制信号CsBA，并将其作为CsRBA和CsCBA分别输入至主体侧桥接电路BRA和检查侧桥接电路BCA。
如上述，ACLK域的主体侧[RA]和检查侧[CA]、BCLK域的主体侧[RB]和检查侧[CB]分别不引起上述那种定时偏差地被二重化。可二重的对象外的电路是触发电路3_AB、3_BA和触发电路4及组合电路5，相较于被二重化的电路的规模极小，因此，通过将它们作为二重化的对象外而带来的故障检测率的降低极其有限。由此，能够在异步的时钟域分别被二重化的电路之间进行异步传送，能够兼得高性能和高可靠性。
以上的说明中，仅对从ACLK域向BCLK域的传送进行了说明，但反方向的异步传送也同样地构成，能够实现同样的效果。
<双CPU+双总线桥>
图5是示出包含被二重化的CPU和总线的数据处理装置的结构例的框图。数据处理装置10具备主体侧[RA]的CPU-RA(LRA_1)和总线-RA(BUS-RA)、检查侧[CA]的CPU-CA(LCA_1)和总线-CA(BUS-CA)、比较电路2_6、故障管理电路EML及未被二重化的其它逻辑电路7_5。其它逻辑电路7_5例如是存储器或周边电路模块等。来自逻辑电路7_5的输入作为同一输入数据，经由总线-RA(BUS-RA)和总线-CA(BUS-CA)并行地输入至CPU-RA(LRA_1)和CPU-CA(LCA_1)。CPU-RA(LRA_1)和CPU-CA(LCA_1)执行相同的处理，若没有故障等，则输出相同的处理结果。比较电路2_6将总线-RA(BUS-RA)的输出和总线-CA(BUS-CA)的输出进行比较，在不一致的情况下，向故障管理电路EML通知主体侧[RA]或检查侧[CA]的某一方或两方产生了故障。故障管理电路EML启动中断或复位等与故障对应的预先决定的处理。图5示出整体在ACLK域同步进行动作的数据处理装置10。期待同时输入同一数据的被二重化的CPU和总线同时并行地执行相同的处理，且同时输出相同的处理结果。因此，比较电路2_6通过在每周期一直进行总线-RA(BUS-RA)的输出和总线-CA(BUS-CA)的输出的比较，也能够检测单个故障。此外，主体侧[RA]和检查侧[CA]的动作也可以如引用图1所说明的那样，构成为有意地错开规定的周期数执行同一处理。
因为全部在ACLK域动作，所以如上述，处理结果的比较的定时控制容易，通过在每周期始终使比较电路2_6动作，能够始终监视故障。另一方面，为了使CPU和总线在相同的时钟域同步进行动作而与其中低的一方的性能界限相匹配，因此，整体的动作频率受限制。
图6是作为实施方式1的一例而示出异步动作的CPU和总线分别被二重化的数据处理装置10的结构例的框图。数据处理装置10与图5所示的数据处理装置同样地，具有主体侧[RA]的CPU-RA(LRA_1)和总线-RA(BUS-RA)、检查侧[CA]的CPU-CA(LCA_1)和总线-CA(BUS-CA)、比较电路2_6、故障管理电路EML、及例如存储器或周边电路模块等未被二重化的其它逻辑电路7_5。比较电路2_6将总线-RA(BUS-RA)的输出和总线-CA(BUS-CA)的输出进行比较，在不一致的情况下，向故障管理电路EML通知主体侧[RA]或检查侧[CA]的某一方或两方产生了故障。本实施方式1的数据处理装置10将主体侧[RA]的CPU-RA(LRA_1)和检查侧[CA]的CPU-CA(LCA_1)在ACLK域二重化，将主体侧[RB]的总线-RA(BUS-RA)和检查侧[CB]的总线-CA(BUS-CA)在BCLK域二重化，且在ACLK域和BCLK域的界面具备异步传送电路1。
异步传送电路1包含在ACLK域被二重化的主体侧桥接电路BRA和检查侧桥接电路BCA、在BCLK域被二重化的主体侧桥接电路BRA和检查侧桥接电路BCA、二重化的对象外的触发电路3_AB、3_BA和触发电路4、组合电路5、及比较电路2_3、2_4和2_5而构成。在ACLK域，主体侧桥接电路BRA与主体侧[RA]的CPU-RA(LRA_1)连接，检查侧桥接电路BCA与检查侧[CA]的CPU-CA(LCA_1)连接，并被二重化，例如以规定的总线协议为基准进行数据等的输入输出。在BCLK域，主体侧桥接电路BRB与主体侧[RB]的BUS-RB(LRB)连接，检查侧桥接电路BCB与检查侧[CB]的BUS-CA(LCB)连接，并被二重化，例如以规定的总线协议进行数据等的输入输出。
在ACLK域，主体侧桥接电路BRA输出控制信号CsRAB和有效载荷信号PRA，检查侧桥接电路BCA输出控制信号CsCAB和有效载荷信号PCA，比较电路2_3将控制信号CsRAB和CsCAB进行比较，比较电路2_5将有效载荷信号PRA和PCA进行比较。因为在同一时钟域，所以只要没有故障就不会检测到不一致。从ACLK域将控制信号CsRAB作为未被二重化的控制信号CsAB送出，将有效载荷信号PRA作为未被二重化的有效载荷信号P送出。
在BCLK域，通过未被二重化的触发电路3_AB获取控制信号CsAB，通过由组合电路5规定的定时，触发电路4获取有效载荷信号P。被赋予至BCLK域的控制信号CsAB和有效载荷信号P作为CsRAB和PRB输入至主体侧桥接电路BRB，且作为CsCAB和PCB输入至检查侧桥接电路BCB，但因为获取电路未被二重化，所以原理上不产生周期偏差。
在BCLK域，主体侧桥接电路BRB输出控制信号CsRAB，检查侧桥接电路BCB输出控制信号CsCAB，比较电路2_4将控制信号CsRAB和CsCAB进行比较。由于在以上述方式输入的控制信号CsRAB和CsCAB、有效载荷信号PRB和PCB分别不产生周期偏差，所以只要没有故障就不会检测到不一致。从BCLK域将控制信号CsRBA作为未被二重化的控制信号CsBA送出。在ACLK域，通过未被二重化的触发电路3_BA获取控制信号CsBA，且作为CsRBA和CsCBA分别输入至主体侧桥接电路BRA和检查侧桥接电路BCA。
来自各比较电路2_3、2_4、2_5及2_6的不一致的通知被汇集于故障管理电路EML，在从至少一处通知了不一致时，故障管理电路EML恰当产生用于与检测到的故障对应的处理、例如中断或复位等。
如上述，ACLK域的主体侧[RA]CPU-RA(LRA_1)和检查侧[CA]CPU-CA(LCA_1)、BCLK域的主体侧[RB]BUS-RB(LRB)和检查侧[CB]BUS-CA(LCB)分别不引起如上述那样的定时偏差地被二重化。由此，在具备双CPU+双总线桥的微控制器中，能够兼得高性能和高可靠性。
虽然没有特别限制，但数据处理装置10例如使用公知的CMOS(ComplementaryMetal-Oxide-Semiconductor field effect transistor：互补金属氧化物半导体)LSI的制造技术形成于硅等单一半导体基板上。
由此，提供能够进行在双CPU+双总线桥等的异步的时钟域分别被二重化的两组电路对之间的异步传送的一个芯片LSI，能够兼得高性能和高可靠性。
<保持一定的时间差地执行的二重化方式>
如引用图1所说明的那样，被二重化的主体侧[RA][RB]和检查侧[CA][CB]的电路、即电路LRA和LCA、LRB和LCB、CPU-RA(LRA_1)、CPU-CA(LCA_1)、BUS-RB(LRB)或BUS-CB(LCB)的动作大多并不同时、即不在相同的时钟周期而是有意地错开1～2周期。
图7是示出实施方式1的数据处理装置10中所含的异步传送电路1的其它结构例的框图。图7示出只有异步传送电路1的结构例，能够置换图4、图6所示的数据处理装置10中所搭载的异步传送电路1。异步传送电路1包含在ACLK域被二重化的主体[RA]侧桥接电路BRA和检查[CA]侧桥接电路BCA、在BCLK域被二重化的主体[RB]侧桥接电路BRB和检查[CB]侧桥接电路BCB、二重化的对象外的触发电路3_AB、3_BA和4、组合电路5、及比较电路2_3、2_4和2_5。它们的结构和动作与图4、图6所示的异步传送电路1相同，因此省略说明。图7所示的其它结构例的异步传送电路1还具备延迟电路6_5～6_10。
在ACLK域，延迟电路6_5被***至从主体[RA]侧桥接电路BRA输出的控制信号CsRAB，加入规定周期数的延迟而输入到比较电路2_3。延迟电路6_6被***至从BCLK域传送且由触发电路3_BA接收的控制信号CsRBA，加入规定周期数的延迟并作为控制信号CsCBA输入到检查[CA]侧桥接电路BRA。延迟电路6_7被***至从主体[RA]侧桥接电路BRA输出的有效载荷信号PRA，加入规定周期数的延迟而输入到比较电路2_5。
在BCLK域，延迟电路6_8被***至从主体[RB]侧桥接电路BRB输出的控制信号CsRBA，加入规定周期数的延迟而输入到比较电路2_4。延迟电路6_9被***至从ACLK域传送且由触发电路3_AB接收的控制信号CsRAB，加入规定周期数的延迟并作为控制信号CsCAB输入到检查[CB]侧桥接电路BRB。延迟电路6_10被***至从ACLK域传送且由触发电路4接收的有效载荷信号，加入规定周期数的延迟并作为有效载荷信号PCB输入到检查[CB]侧桥接电路BRB。
延迟电路6_5～6_7分别能够由1～数级的触发电路构成，在ACLK域，使检查[CA]侧电路及桥接电路BCA的动作相对于主体[RA]侧电路及桥接电路BRA的动作一律延迟1～数时钟周期。延迟电路6_8～6_10分别能够由1～数级的触发电路构成，在BCLK域，使检查[CB]侧电路及桥接电路BCB的动作相对于主体[RB]侧电路及桥接电路BRB的动作一律延迟1～数时钟周期。基于延迟电路6_5～6_7的延迟量(周期数)和基于延迟电路6_8～6_10的延迟量(周期数)不需要相同。
由此，即使在同一数据处理保持一定的时间差(周期数)地执行的二重化方式中，也能够恰当地检测故障，能够提高可靠性。由于主体[RA]侧电路和检查[CB]侧电路的动作不同时进行，所以即使在主体[RA]侧电路和检查[CB]侧电路中同时混入了带来影响的外在噪声的情况下，因为在该时刻执行的处理互不相同，所以因噪音而使处理结果产生错误的情况下错误方法也不同，因此，能够更可靠地检测故障。
(实施方式2)<将有效载荷信号二重化>
在实施方式1中，在异步传送电路1内的ACLK域和BCLK域的界面，通过不将控制信号CsAB和CsBA及有效载荷信号P二重化，能够进行在异步的时钟域分别被二重化的电路之间的异步传送。在本实施方式2中，在异步传送电路1内的ACLK域和BCLK域的界面，通过将有效载荷信号P二重化，进一步提高可靠性。
图8是示出实施方式2的数据处理装置10中所含的异步传送电路1的结构例的框图。异步传送电路1包含在ACLK域被二重化的主体[RA]侧桥接电路BRA和检查[CA]侧桥接电路BCA、在BCLK域被二重化的主体[RB]侧桥接电路BRB和检查[CB]侧桥接电路BCB、二重化的对象外的触发电路3_AB和3_BA、及比较电路2_3和2_4。它们的结构和动作与图4、图6所示的异步传送电路1相同，因此省略说明。图8所示的实施方式2的异步传送电路1中，触发电路4_R和组合电路5_R、触发电路4_C和组合电路5_C分别包含于主体[RB]侧桥接电路BRB和检查[CB]侧桥接电路BCB中，且在BCLK域被二重化。通过触发电路3_AB向BCLK域传送的控制信号CsAB被维持相同的值地分别输入至主体[RB]侧桥接电路BRB的组合电路5_R和检查[CB]侧桥接电路BCB的组合电路5_C。组合电路5_R和组合电路5_C只要没有故障就进行相同的动作，分别通过触发电路4_R和4_C各自获取被二重化并传送来的有效载荷信号PR和PC。有效载荷信号PR和PC从在ACLK域被二重化的主体[RA]侧电路LRA和检查[CA]侧电路LCA分别经由桥接电路BRA和桥接电路BCA输出，只要没有故障就是相同的值，因此，通过触发电路4_R和4_C分别获取的有效载荷信号也被期待为相同的值。
如以上说明，在本实施方式2中，在异步传送电路1内的ACLK域和BCLK域的界面，将有效载荷信号P二重化为PR和PC，同时将获取电路即触发电路4_R和4_C、组合电路5_R和5_C分别二重化，由此能够进一步提高可靠性。
<保持一定的时间差地执行的二重化方式>
图9是示出实施方式2的数据处理装置10中所含的异步传送电路1的其它结构例的框图。异步传送电路1包含在ACLK域被二重化的主体[RA]侧桥接电路BRA和检查[CA]侧桥接电路BCA、在BCLK域被二重化的主体[RB]侧桥接电路BRB和检查[CB]侧桥接电路BCB、二重化的对象外的触发电路3_AB和3_BA、及比较电路2_3和2_4。进而，触发电路4_R和组合电路5_R、触发电路4_C和组合电路5_C分别包含于主体[RB]侧桥接电路BRB和检查[CB]侧桥接电路BCB中，且在BCLK域被二重化。它们的结构和动作与图8所示的异步传送电路1相同，所以省略说明。图9所示的其它结构例的异步传送电路1还具备延迟电路6_5、6_6、6_8及6_9。
在ACLK域，延迟电路6_5被***至从主体[RA]侧桥接电路BRA输出的控制信号CsRAB，加入规定周期数的延迟而输入至比较电路2_3。延迟电路6_6被***至从BCLK域传送且由触发电路3_BA接收的控制信号CsRBA，加入该规定周期数的延迟并作为控制信号CsCBA输入至检查[CA]侧桥接电路BRA。
在BCLK域，延迟电路6_8被***至从主体[RB]侧桥接电路BRB输出的控制信号CsRBA，加入规定周期数的延迟而输入至比较电路2_4。延迟电路6_9被***至从ACLK域传送且由触发电路3_AB接收的控制信号CsRAB，加入该规定周期数的延迟并作为控制信号CsCAB输入至检查[CB]侧桥接电路BRB。
延迟电路6_5～6_6能够分别由1～数级的触发电路构成，在ACLK域，使检查[CA]侧电路及桥接电路BCA的动作相对于主体[RA]侧电路及桥接电路BRA的动作一律延迟1～数时钟周期。延迟电路6_8～6_9分别能够由1～数级的触发电路构成，在BCLK域，使检查[CB]侧电路及桥接电路BCB的动作相对于主体[RB]侧电路及桥接电路BRB的动作一律延迟1～数时钟周期。基于延迟电路6_5～6_6的延迟量(周期数)和基于延迟电路6_8～6_9的延迟量(周期数)不需要相同。
由此，如本实施方式2所示，在将有效载荷信号PR和PC二重化了的数据处理装置10中，也能够应用同一数据处理保持一定的时间差(周期数)地执行的二重化方式，能够提高可靠性。
(实施方式3)<将有效载荷信号和控制信号二重化>
在实施方式1中，在异步传送电路1内的ACLK域和BCLK域的界面，通过不将控制信号CsAB和CsBA及有效载荷信号P二重化，能够进行在异步的时钟域分别被二重化的电路之间的异步传送。在实施方式2中，在异步传送电路1内的ACLK域和BCLK域的界面，通过将有效载荷信号P二重化，进一步提高可靠性。在本实施方式3中，通过进一步将控制信号CsAB、CsBA也二重化，进一步提高可靠性。
图10是示出实施方式3的数据处理装置10中所含的异步传送电路1的结构例的框图。异步传送电路1包含在ACLK域被二重化的主体[RA]侧桥接电路BRA和检查[CA]侧桥接电路BCA、在BCLK域被二重化的主体[RB]侧桥接电路BRB和检查[CB]侧桥接电路BCB。它们的结构和动作与图4、图6所示的异步传送电路1相同，因此省略说明。本实施方式3中，除有效载荷信号外，控制信号也被二重化，因此，主体[RA]侧的有效载荷信号PR和控制信号CsRAB及CsRBA与检查[CA]侧的有效载荷信号PC和控制信号CsCAB及CsCBA被二重化。随之，在BCLK域，接收控制信号CsRAB和CsCAB的触发电路3_RAB和3_CAB被二重化，接收有效载荷信号PR和PC的触发电路4_R和4_C、及赋予这些信号的获取定时的组合电路5_R和5_C分别被二重化。异步传送电路1还具备比较电路2_7和2_8。
即使控制信号CsRAB和CsCAB为在相同的定时过渡的控制信号，它们被触发电路3_RAB和3_CAB接收的定时也未必限于相同的定时。这如“要解决的课题”中所指出的问题。因此，为了生成接收有效载荷信号PR和PC的定时，仅将通过触发电路3_RAB接收到主体侧的控制信号CsRAB的信号供给至组合电路5_R和5_C这两方，通过触发电路3_CAB接收到检查侧的控制信号CsCAB的信号仅用于与上述主体侧的信号的比较，不向组合电路5_C供给。
比较电路2_7将通过触发电路3_RAB接收到主体侧的控制信号CsRAB的信号和通过触发电路3_CAB接收到检查侧的控制信号CsCAB的信号进行比较，在不一致的情况下，作为故障通知给故障管理电路EML，但容许1个周期的偏差。这是为了避免下述问题，原理上1个周期的偏差即使没有故障也有可能产生，因此，若严格地进行比较，则与故障对应的处理会在没有故障时启动。
比较电路2_7作为3输入可以将通过触发电路3_RAB接收到主体侧的控制信号CsRAB的信号中的、向组合电路5_R输入的节点N4-1-1、向组合电路5_C输入的节点N4-1-2、和通过触发电路3_CAB接收到检查侧的控制信号CsCAB的信号的节点N4-2进行比较。就节点N4-1-1和节点N4-2的比较、及节点N4-1-2和节点N4-2的比较，进行容许1个周期的偏差的一致/不一致比较，节点N4-1-1和节点N4-1-2进行不容许周期偏差的一致/不一致比较，在任一个节点与其它节点不同的情况下，作为不一致进行检测，并将其通知给故障管理电路EML(未图示)。
通过触发电路3_RAB接收到主体侧的控制信号CsRAB的信号和通过触发电路3_CAB接收到检查侧的控制信号CsCAB的信号如上述可能产生1个周期的偏差。但是，因为仅将主体侧的控制信号CsRAB用于有效载荷信号PR和PC的获取定时的生成，所以只要没有故障，就不在该获取定时产生周期偏差。另外，通过触发电路3_CAB接收到检查侧的控制信号CsCAB的信号被用于与主体侧的比较，但可产生的1个周期的偏差被比较电路2_7吸收，所以避免了错误地检测为故障的问题。
在ACLK域，对于通过触发电路3_RBA接收到主体侧的控制信号CsRBA的信号和通过触发电路3_CBA接收到检查侧的控制信号CsCBA的信号，同样可能产生1个周期的偏差。但是，因为向主体侧桥接电路BRA和检查侧桥接电路BCA均输入通过触发电路3_RBA接收到主体侧的控制信号CsRBA的信号，所以主体侧桥接电路BRA和检查侧桥接电路BCA的动作、及其后段的主体侧电路和检查侧电路的动作只要没有故障，则就不会产生周期偏差。另外，通过触发电路3_CBA接收到检查侧的控制信号CsCBA的信号用于与主体侧进行比较，但可产生的1个周期的偏差被比较电路2_8吸收，因此，避免了错误地检测为故障的问题。
由此，在异步传送电路1中，有效载荷信号和控制信号均被二重化，与实施方式2的情况相比，能够进一步提高可靠性。
<保持一定的时间差地执行的二重化方式>
图11是示出实施方式3的数据处理装置10中所含的异步传送电路1的其它结构例的框图。异步传送电路1包含在ACLK域被二重化的主体[RA]侧桥接电路BRA、检查[CA]侧桥接电路BCA、触发电路3_RBA和3_CBA、在BCLK域被二重化的主体[RB]侧桥接电路BRB、检查[CB]侧桥接电路BCB、触发电路3_RAB和3_CAB、及比较电路2_7和2_8。进而，触发电路4_R和组合电路5_R、触发电路4_C和组合电路5_C分别包含于主体[RB]侧桥接电路BRB和检查[CB]侧桥接电路BCB，且在BCLK域被二重化。它们的结构和动作与图10所示的异步传送电路1相同，因此省略说明。图9所示的其它结构例的异步传送电路1还具备延迟电路6_6_1、6_6_2、6_9_1及6_9_2。
在ACLK域，检查[CA]侧电路LCA(未图示)及桥接电路BCA从主体[RA]侧LRA(未图示)及桥接电路BRA保持1～多个一定周期的时间差(偏差)进行动作，延迟电路6_6_1、6_6_2是赋予该一定周期的延迟的延迟电路。在BCLK域，检查[CB]侧电路LCB(未图示)及桥接电路BCB从主体[RB]侧LRB(未图示)及桥接电路BRB保持1～多个一定周期的时间差(偏差)进行动作，延迟电路6_9_1、6_9_2是赋予该一定周期的延迟的延迟电路。
在ACLK域，延迟电路6_6_1和6_6_2被***至从BCLK域传送且通过触发电路3_RBA接收到的控制信号CsRBA，延迟电路6_6_1加入上述一定周期数的延迟而输入至比较电路2_8，延迟电路6_6_2同样加入上述一定周期数的延迟而输入至比较电路2_8，且一并输入至桥接电路BCA。
在BCLK域，延迟电路6_9_1和6_9_2被***至从ACLK域传送且通过触发电路3_RAB接收到的控制信号CsRAB。延迟电路6_9_1加上上述一定周期数的延迟而输入至比较电路2_7，延迟电路6_9_2同样加上上述一定周期数的延迟而输入至比较电路2_7，且一并输入至桥接电路BCB的组合电路5_C。
由此，即使在同一数据处理保持一定的时间差(周期数)而执行的二重化方式中，也能够恰当地检测故障。
(实施方式4)
在实施方式1～3中，将ACLK域的电路和BCLK域的电路这两方分别作为二重化的对象，与之相对，本实施方式4是假定一电路通过其它单元确保安全性的状况，并仅将一方二重化的实施方式。在此，确保安全性的其它单元例如是基于定期的扫描测试等的电路的故障测试。图12和图13表示从未被二重化的一侧向被二重化的一侧异步传送有效载荷信号的异步传送电路1，图14表示相反地从被二重化的一侧向未被二重化的一侧异步传送有效载荷信号的异步传送电路1。此外，通过将未被二重化的一侧置换成被二重化的电路，与实施方式1～3中公开的电路同样地构成。
<从其它电路向被二重化的电路的异步传送>
图12是示出实施方式4的数据处理装置10的第一结构例的框图。
数据处理装置10包含在ACLK域进行动作的逻辑电路LA、在BCLK域被二重化的主体侧[RB]电路LRB和检查侧[CB]电路LCB、异步传送电路1而构成。异步传送电路1具备与逻辑电路LA连接且在ACLK域进行动作的桥接电路BA、和在BCLK域进行动作的桥接电路BB。桥接电路BB具备未被二重化的触发电路3_AB和比较电路2_4，另外，具备与主体侧[RB]电路LRB和检查侧[CB]电路LCB分别连接且被二重化而进行动作的桥接电路BRB和BCB。桥接电路BRB和BCB分别具备接收有效载荷信号P的触发电路4_R和4_C、及生成赋予它们的获取定时的组合电路5_R和5_C。组合电路5_R和5_C是进行同一处理的被二重化的电路。
从在ACLK域进行动作的逻辑电路LA经由桥接电路BA送出有效载荷信号P和控制信号CsAB，桥接电路BA具备触发电路电路3_BA，接收从BCLK域传送的控制信号CsBA。
控制信号CsAB通过未被二重化的触发电路3_AB在BCLK域被接收，被输入至主体侧[RB]桥接电路BRB，同时被输入至检查侧[CB]桥接电路BCB。因为是单一的信号，所以即使分别被输入至桥接电路BRB和BCB，也不会产生时间差(周期差)。只要没有故障，组合电路5_R和5_C就将同一获取定时赋予触发电路4_R和4_C，且通过触发电路4_R和4_C接收未被二重化的有效载荷信号P。因为以同一获取定时获取未被二重化的有效载荷信号P，所以在通过触发电路4_R和4_C接收到的有效载荷信号不产生周期偏差。
主体侧[RB]桥接电路BRB输出的控制信号CsRBA和检查侧[CB]桥接电路BCB输出的控制信号CsCBA被输入至比较电路2_4进行比较，在不一致的情况下，通知给故障管理电路EML(未图示)。主体侧[RB]的控制信号CsRBA作为控制信号CsBA传送到ACLK域，并被输入至桥接电路BA的触发电路电路3_BA。
图13是示出实施方式4的数据处理装置10的第二结构例的框图。
数据处理装置10包含在ACLK域进行动作的逻辑电路LA、在BCLK域被二重化的主体侧[RB]电路LRB和检查侧[CB]电路LCB、异步传送电路1而构成。异步传送电路1具备与逻辑电路LA连接且在ACLK域进行动作的桥接电路BA、和在BCLK域进行动作的桥接电路BB。桥接电路BB具备未被二重化的触发电路3_AB和4、组合电路5、比较电路2_4，另外，具备与主体侧[RB]电路LRB和检查侧[CB]电路LCB分别连接且被二重化而进行动作的桥接电路BRB和BCB。
从在ACLK域进行动作的逻辑电路LA经由桥接电路BA送出有效载荷信号P和控制信号CsAB，桥接电路BA具备触发电路电路3_BA，接收从BCLK域传送的控制信号CsBA。控制信号CsAB通过未被二重化的触发电路3_AB在BCLK域被接收，并被输入至组合电路5和主体侧[RB]桥接电路BRB，同时被输入至检查侧[CB]桥接电路BCB。组合电路5对触发电路4赋予有效载荷信号P的获取定时，由触发电路4接收的有效载荷信号P被作为有效载荷信号PRB和PCB分别输入至桥接电路BRB和BCB。由于本来是未被二重化的单一的信号，所以即使分别被输入至桥接电路BRB和BCB，原理上也不会产生时间差(周期差)。
主体侧[RB]桥接电路BRB输出的控制信号CsRBA和检查侧[CB]桥接电路BCB输出的控制信号CsCBA被输入至比较电路2_4进行比较，在不一致的情况下，通知给故障管理电路EML(未图示)。主体侧[RB]的控制信号CsRBA作为控制信号CsBA传送到ACLK域，并被输入至桥接电路BA的触发电路电路3_BA。
以上，如引用图12和图13所说明的那样，在被二重化的电路和以异步进行动作的电路(被二重化或未被二重化均可)之间的异步传送中，在被二重化的电路接收有效载荷信号时，能够提高异步传送电路的可靠性，作为整体能够兼得高性能和高可靠性。这是因为异步传送电路的一部分即主体侧[RB]桥接电路BRB和检查侧[CB]桥接电路BCB被二重化。
<从被二重化的电路向其它电路的异步传送>
图14是示出实施方式4的数据处理装置10的第三结构例的框图。
数据处理装置10包含在ACLK域被二重化的主体侧[RA]电路LRA和检查侧[CA]电路LCA、在BCLK域进行动作的逻辑电路LB、异步传送电路1而构成。异步传送电路1具备在ACLK域进行动作的桥接电路BA、和与逻辑电路LB连接且在BCLK域进行动作的桥接电路BB。桥接电路BA具备未被二重化的触发电路3_BA、比较电路2_3和2_5，另外，具备与主体侧[RA]电路LRA和检查侧[CA]电路LCA分别连接且被二重化而进行动作的桥接电路BRA和BCA。桥接电路BRA和BCA分别示出控制信号CsRAB和CsCAB、有效载荷信号PRA和PCA，且输入控制信号CsRBA和CsCBA。控制信号CsRAB和CsCAB被输入至比较电路2_3，有效载荷信号PRA和PCA被输入至比较电路2_5，在一方或两方的比较电路检测到不一致的情况下，通知给故障管理电路EML(未图示)。控制信号CsRBA作为控制信号CsAB向BCLK域传送，另外，有效载荷信号PRA作为有效载荷信号P向BCLK域传送。
桥接电路BB包含触发电路3_AB和4、组合电路5而构成。从ACLK域传送的控制信号CsAB被触发电路3_AB接收，并供给至组合电路5。组合电路5生成并送出相对于ACLK域输出的CsBA，另外，将获取有效载荷信号P的定时供给至触发电路4。
因为传送有效载荷信号P的BCLK域未被二重化，所以本身不会产生周期偏差的问题，另一方面，由于送出有效载荷信号P的、ACLK域的桥接电路BRA和BCA被二重化，从而能够提高可靠性。
<保持一定的时间差地执行的二重化方式>
引用图12～14说明的本实施方式4的数据处理装置10出于与图7、9、11相同的考虑方式，通过恰当***延迟电路6，能够变更被二重化的电路对中的同一数据处理，以使其保持一定的时间差(周期数)而执行。
以上，基于实施方式具体地说明了由本发明人创立的发明，但本发明不限于此，在不脱离其宗旨的范围内能够进行各种变更。
例如，能够在异步传送电路中追加传送方向或传送定时不同的其它有效载荷信号的传送电路。主体侧电路和与其连接的桥接电路、检查侧电路和与其连接的桥接电路的块分割是便于进行的分割，能够恰当变更。
产业上的可利用性
本发明能够广泛应用于具备为了功能安全而被二重化的逻辑电路和以异步进行动作的其它逻辑电路之间的异步数据传送电路的数据处理装置。
附图标记说明
1 异步传送电路
2_1～2_8 比较电路
3_AB、3_BA、3_RAB、3_RBA、3_CAB、3_CBA 触发电路
4、4_R、4_C 触发电路
5、5_R、5_C 组合电路
6_1～6_10 延迟电路(用于使检查侧的动作偏离规定周期数的规定级数的触发电路)
10 数据处理装置
LA、LB、7_1～7_5 逻辑电路
LR、LRA、LRB 主体电路(R：Reference)
LC、LCA、LCB 检查电路(C：Checker)
BA、BB 桥接电路
BRA、BRB 主体侧桥接电路
BCA、BCB 检查侧桥接电路
P、PR、PC 有效载荷信号
CsAB、CsBA、CsRAB、CsRBA、CsCAB、CsCBA 异步传送控制信号
EML故障管理电路(Error Management Logic)

Claims (20)

1.一种数据处理装置，其中，
具备：在第一时钟域被二重化的第一主体电路和第一检查电路；在与所述第一时钟域异步的第二时钟域被二重化的第二主体电路和第二检查电路；以及在所述第一时钟域和所述第二时钟域之间进行有效载荷信号的传送的异步传送电路，
所述异步传送电路具备：
第一主体侧桥接电路和第一检查侧桥接电路，其与所述第一主体电路和所述第一检查电路分别连接，且在所述第一时钟域被二重化；第二主体侧桥接电路和第二检查侧桥接电路，其与所述第二主体电路和所述第二检查电路分别连接，且在所述第二时钟域被二重化，
所述异步传送电路具有控制信号，该控制信号通过送出所述有效载荷信号一侧的第一主体侧桥接电路或第二主体侧桥接电路而生成，用来表示所述有效载荷信号在接收侧稳定的定时，将所述控制信号和通过对应的第一检查侧桥接电路或第二检查侧桥接电路生成的检查用控制信号进行比较，在不一致的情况下，检测为故障。
2.根据权利要求1所述的数据处理装置，其中，
所述第一主体电路与所述第一检查电路在所述第一时钟域以0周期以上的第一周期数的时间差彼此分别执行同一数据处理，
所述第二主体电路与所述第二检查电路在所述第二时钟域以0周期以上的第二周期数的时间差彼此分别执行同一数据处理，
所述异步传送电路在所述第一时钟域以所述第一周期数的时间差将来自所述第一主体电路的输出和来自所述第一检查电路的输出进行比较，在不一致的情况下，检测为故障，
所述控制信号与对应的所述检查用控制信号的比较在所述第一时钟域进行时是以所述第一周期数的时间差进行的，在所述第二时钟域进行时是以所述第二周期数的时间差进行的。
3.根据权利要求1所述的数据处理装置，其中，
所述第一主体侧桥接电路向所述第二主体侧桥接电路传送所述有效载荷信号和所述控制信号，
所述第一检查侧桥接电路生成检查用有效载荷信号和所述检查用控制信号，将所述检查用有效载荷信号向所述第二检查侧桥接电路传送，
所述异步传送电路在所述第一时钟域进行所述控制信号和所述检查用控制信号的所述比较，在不一致的情况下，检测为故障，
所述异步传送电路将所述控制信号传送到所述第二时钟域，
基于传送到所述第二时钟域的所述控制信号，所述第二主体侧桥接电路接收所述有效载荷信号，所述第二检查侧桥接电路接收所述检查用有效载荷信号，所述异步传送电路将分别接收到的所述有效载荷信号和所述检查用有效载荷信号进行比较，在不一致的情况下，检测为故障。
4.根据权利要求3所述的数据处理装置，其中，
所述第一主体电路与所述第一检查电路在所述第一时钟域以0周期以上的第一周期数的时间差，彼此分别执行同一数据处理，
所述第二主体电路与所述第二检查电路在所述第二时钟域以0周期以上的第二周期数的时间差，彼此分别执行同一数据处理，
所述异步传送电路在所述第一时钟域以所述第一周期数的时间差将来自所述第一主体电路的输出和来自所述第一检查电路的输出进行比较，在不一致的情况下，检测为故障，
所述控制信号和对应的所述检查用控制信号的比较是在所述第一时钟域以所述第一周期数的时间差进行的，
所述有效载荷信号和所述检查用有效载荷信号的比较是在所述第二时钟域以所述第二周期数的时间差进行的。
5.根据权利要求1所述的数据处理装置，其中，
所述第一主体侧桥接电路向所述第二主体侧桥接电路传送所述有效载荷信号和所述控制信号，
所述第一检查侧桥接电路生成检查用有效载荷信号和所述检查用控制信号，并将所述检查用有效载荷信号和所述检查用控制信号传送至所述第二检查侧桥接电路，
所述异步传送电路在所述第二时钟域，在所述控制信号和所述检查用控制信号之间进行容许1个周期之内的偏差的比较，在不一致的情况下，检测为故障，
基于传送至所述第二时钟域的所述控制信号，所述第二主体侧桥接电路接收所述有效载荷信号，所述第二检查侧桥接电路接收所述检查用有效载荷信号，所述异步传送电路将分别接收到的所述有效载荷信号和所述检查用有效载荷信号进行比较，在不一致的情况下，检测为故障。
6.根据权利要求5所述的数据处理装置，其中，
所述第一主体电路与所述第一检查电路在所述第一时钟域以0周期以上的第一周期数的时间差，彼此分别执行同一数据处理，
所述第二主体电路与所述第二检查电路在所述第二时钟域以0周期以上的第二周期数的时间差，彼此分别执行同一数据处理，
所述异步传送电路在所述第一时钟域以所述第一周期数的时间差将来自所述第一主体电路的输出和来自所述第一检查电路的输出进行比较，在不一致的情况下，检测为故障，
所述控制信号与对应的所述检查用控制信号的比较在所述第二时钟域以在所述第二周期数上加上了正/负1个周期的余量的时间差进行，在包含该余量的时间差以内一致时检测为一致，在该余量的范围内不一致的情况下检测为故障，
所述有效载荷信号和所述检查用有效载荷信号的比较在所述第二时钟域是以所述第二周期数的时间差进行的。
7.根据权利要求5所述的数据处理装置，其中，
所述第二主体侧桥接电路具有接收所述有效载荷信号的第二主体侧触发电路，
所述第二检查侧桥接电路具有接收所述检查用有效载荷信号的第二检查侧触发电路，
所述异步传送电路进行基于所述控制信号对所述第二主体侧触发电路赋予所述有效载荷信号的获取定时的信号、基于所述控制信号对所述第二检查侧触发电路赋予所述检查用有效载荷信号的获取定时的信号、所述检查用控制信号这三者之间的比较，在至少任一个信号与其它信号不一致的情况下，检测为故障。
8.根据权利要求7所述的数据处理装置，其中，
所述第一主体电路与所述第一检查电路在所述第一时钟域以0周期以上的第一周期数的时间差，彼此分别执行同一数据处理，
所述第二主体电路与所述第二检查电路在所述第二时钟域以0周期以上的第二周期数的时间差，彼此分别执行同一数据处理，
所述异步传送电路在所述第一时钟域以所述第一周期数的时间差将来自所述第一主体电路的输出和来自所述第一检查电路的输出进行比较，在不一致的情况下，检测为故障，
基于所述控制信号对所述第二主体侧触发电路赋予所述有效载荷信号的获取定时的信号与对应的所述检查用控制信号的比较在所述第二时钟域是以在所述第二周期数上加上了正/负1个周期的余量的时间差进行的，在包含该余量的时间差以内一致时检测为一致，在该余量的范围内不一致的情况下检测为故障，
基于所述控制信号对所述第二检查侧触发电路赋予所述检查用有效载荷信号的获取定时的信号与对应的所述检查用控制信号的比较是在所述第二时钟域进行的，在正/负1个周期的时间差以内一致时检测为一致，在正/负1个周期的范围内不一致的情况下检测为故障，
所述有效载荷信号与所述检查用有效载荷信号的比较在所述第二时钟域是以所述第二周期数的时间差进行的。
9.根据权利要求1所述的数据处理装置，其中，
还具备故障管理电路，该故障管理电路被通知检测到故障的情况。
10.根据权利要求1所述的数据处理装置，其中，
所述第一主体电路和所述第一检查电路分别是基于能够执行同一程序的同一电路结构的CPU，
所述第二主体电路和所述第二检查电路分别是基于同一电路结构的总线桥。
11.根据权利要求1所述的数据处理装置，其中，
所述数据处理装置形成于单一的半导体基板上。
12.一种数据处理装置，其具备：与第一时钟同步进行动作且被二重化而彼此分别执行同一处理的第一主体电路和第一检查电路；与和所述第一时钟异步的第二时钟同步进行动作的第二电路；以及在所述第一主体电路及所述第一检查电路和所述第二电路之间进行有效载荷信号的异步传送的异步传送电路，
在所述数据处理装置中，
所述异步传送电路具备与所述第一时钟同步进行动作且与所述第一主体电路及所述第一检查电路连接的第一桥接电路、和与所述第二时钟同步进行动作且与所述第二电路连接的第二桥接电路，所述第一桥接电路和所述第二桥接电路通过所述有效载荷信号和表示所述有效载荷信号在接收侧稳定的定时的异步传送控制信号彼此连接，
所述第一桥接电路具备：第一主体侧转换电路，其将与所述第一主体电路之间的输入输出信号转换成第一主体侧有效载荷信号及第一主体侧异步传送控制信号；第一检查侧转换电路，其将与所述第一检查电路之间的输入输出信号转换成第一检查侧有效载荷信号及第一检查侧异步传送控制信号；以及第一比较电路，其将所述第一主体侧异步传送控制信号中被送出到所述第二桥接电路的输出信号与所述第一检查侧异步传送控制信号中对应的输出信号进行比较，检测不一致，
所述第一桥接电路将所述第一主体侧异步传送控制信号中的输出信号作为所述异步传送控制信号中的输出信号送出到所述第二桥接电路，
所述第二桥接电路在利用从所述第一桥接电路接收的所述异步传送控制信号中的输入信号表示的定时接收所述有效载荷信号，并将其供给到所述第二电路。
13.一种数据处理装置，其具备：与第一时钟同步进行动作且被二重化而彼此分别执行同一处理的第一主体电路和第一检查电路；与和所述第一时钟异步的第二时钟同步进行动作的第二电路；以及在所述第一主体电路及所述第一检查电路和所述第二电路之间进行有效载荷信号的异步传送的异步传送电路，
在所述数据处理装置中，
所述异步传送电路具备与所述第一时钟同步进行动作且与所述第一主体电路及所述第一检查电路连接的第一桥接电路、和与所述第二时钟同步进行动作且与所述第二电路连接的第二桥接电路，所述第一桥接电路和所述第二桥接电路通过所述有效载荷信号和表示所述有效载荷信号在接收侧稳定的定时的异步传送控制信号彼此连接，
所述第一桥接电路具备：第一主体侧转换电路，其将与所述第一主体电路之间的输入输出信号转换成第一主体侧有效载荷信号及第一主体侧异步传送控制信号；第一检查侧转换电路，其将与所述第一检查电路之间的输入输出信号转换成第一检查侧有效载荷信号及第一检查侧异步传送控制信号；以及第一比较电路，其将所述第一主体侧异步传送控制信号中被送出到所述第二桥接电路的输出信号与所述第一检查侧异步传送控制信号中对应的输出信号进行比较，检测不一致，
所述第一桥接电路在利用从所述第二桥接电路传送的所述异步传送控制信号中的输入信号表示的定时接收所述有效载荷信号，将其经由所述第一主体侧转换电路供给至所述第一主体电路，并将其经由所述第一检查侧转换电路供给至所述第一检查电路。
14.根据权利要求12所述的数据处理装置，其中，
所述第二电路包含与所述第二时钟同步进行动作且被二重化而彼此分别执行同一处理的第二主体电路和第二检查电路，
所述第二桥接电路具备：第二主体侧转换电路，其将与所述第二主体电路之间的输入输出信号转换成第二主体侧有效载荷信号及第二主体侧异步传送控制信号；以及第二检查侧转换电路，其将与所述第二检查电路之间的输入输出信号转换成第二检查侧有效载荷信号及第二检查侧异步传送控制信号，
所述第二桥接电路在利用从所述第一桥接电路接收的所述异步传送控制信号中的输入信号表示的定时接收所述有效载荷信号，将其经由所述第二主体侧转换电路供给至所述第二主体电路，并将其经由所述第二检查侧转换电路供给至所述第二检查电路。
15.根据权利要求12所述的数据处理装置，其中，
所述第二电路包含与所述第二时钟同步地动作且被二重化而彼此分别执行同一处理的第二主体电路和第二检查电路，
所述第二桥接电路具备：第二主体侧转换电路，其将与所述第二主体电路之间的输入输出信号转换成第二主体侧有效载荷信号及第二主体侧异步传送控制信号；以及第二检查侧转换电路，其将与所述第二检查电路之间的输入输出信号转换成第二检查侧有效载荷信号及第二检查侧异步传送控制信号，
所述第一桥接电路除了发送所述有效载荷信号外，还发送检查用有效载荷信号，
在所述第二桥接电路中，所述第二主体侧转换电路在利用从所述第一桥接电路接收的所述异步传送控制信号中的输入信号表示的定时接收所述有效载荷信号，所述第二检查侧转换电路也在利用从所述第一桥接电路接收的所述异步传送控制信号中的输入信号表示的定时接收所述有效载荷信号。
16.根据权利要求12所述的数据处理装置，其中，
所述第二电路包含与所述第二时钟同步进行动作且被二重化而彼此分别执行同一处理的第二主体电路和第二检查电路，
所述第二桥接电路具备：第二主体侧转换电路，其将与所述第二主体电路之间的输入输出信号转换成第二主体侧有效载荷信号及第二主体侧异步传送控制信号；以及第二检查侧转换电路，其将与所述第二检查电路之间的输入输出信号转换成第二检查侧有效载荷信号及第二检查侧异步传送控制信号，
所述第一桥接电路将所述第一主体侧异步传送控制信号中的输出信号作为所述异步传送控制信号中的输出信号向所述第二桥接电路送出，将所述第一主体侧有效载荷信号作为所述有效载荷信号向所述第二桥接电路送出，且将所述第一检查侧异步传送控制信号中的输出信号作为所述检查用异步传送控制信号向所述第二桥接电路送出，将所述第二检查侧有效载荷信号作为检查用有效载荷信号向所述第二桥接电路送出，
所述第二桥接电路在利用所述异步传送控制信号中的输入信号表示的定时接收所述有效载荷信号，并将其作为所述第二主体侧有效载荷信号供给到所述第二主体侧转换电路，接收所述检查用有效载荷信号，并将其作为所述第二检查侧有效载荷信号供给到所述第二检查侧转换电路，
所述第二桥接电路具备将所述异步传送控制信号中的输入信号和所述检查用异步传送控制信号中的输入信号进行比较的第三比较电路。
17.根据权利要求16所述的数据处理装置，其中，
所述第三比较电路将所述异步传送控制信号中的输入信号被供给至所述第一主体侧转换电路的节点的信号、被供给至所述第二检查侧转换电路的节点的信号、所述检查用异步传送控制信号中的输入信号进行比较，检测至少某一个信号与其它信号不一致。
18.根据权利要求12所述的数据处理装置，其中，
所述第一主体电路和所述第一检查电路保持所述第一时钟的0周期以上的规定的周期数的差地执行同一所述处理。
19.根据权利要求12所述的数据处理装置，其中，
还具备故障管理电路，向该故障管理电路通知在所有的所述比较电路中的某一个电路产生了不一致的情况。
20.根据权利要求12所述的数据处理装置，其中，
所述数据处理装置形成于单一的半导体基板上。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109445855A (zh) * 2018-10-30 2019-03-08 天津津航计算技术研究所 一种用于多路低速外设集成的桥接装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105634960B (zh) * 2015-12-24 2017-04-05 中国科学院计算技术研究所 基于分形树结构的数据发布装置、方法、控制装置及智能芯片
US10303566B2 (en) * 2017-07-10 2019-05-28 Arm Limited Apparatus and method for checking output data during redundant execution of instructions
US10761561B2 (en) * 2018-05-25 2020-09-01 Arm Limited Error checking for primary signal transmitted between first and second clock domains
CN110018907A (zh) 2019-01-16 2019-07-16 阿里巴巴集团控股有限公司 提升cpu性能的方法及装置和电子设备
US11424621B2 (en) 2020-01-28 2022-08-23 Qualcomm Incorporated Configurable redundant systems for safety critical applications

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999026133A2 (en) * 1997-11-14 1999-05-27 Marathon Technologies Corporation Method for maintaining the synchronized execution in fault resilient/fault tolerant computer systems
CN1804811A (zh) * 2004-12-21 2006-07-19 日本电气株式会社 容错***及其中所使用的控制装置、动作方法
JP2010079702A (ja) * 2008-09-26 2010-04-08 Fujitsu Ltd 伝送装置、伝送方法、伝送プログラム
JP2010534888A (ja) * 2007-07-24 2010-11-11 ジーイー・アビエイション・システムズ・エルエルシー 高インテグリティと高可用性のコンピュータ処理モジュール
JP2012063828A (ja) * 2010-09-14 2012-03-29 Nec Corp 耐故障システム、マスタｆｔ制御ｌｓｉ、スレーブｆｔ制御ｌｓｉおよび耐故障制御方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5359727A (en) * 1987-04-27 1994-10-25 Hitachi, Ltd. Clock generator using PLL and information processing system using the clock generator
US5113522A (en) * 1989-05-17 1992-05-12 International Business Machines Corporation Data processing system with system resource management for itself and for an associated alien processor
US6157967A (en) 1992-12-17 2000-12-05 Tandem Computer Incorporated Method of data communication flow control in a data processing system using busy/ready commands
EP0683448B1 (en) * 1994-05-10 2002-01-09 Intel Corporation Method and apparatus for synchronous data transmission between digital devices operating at frequencies having a P/Q integer ratio
EP0747817B1 (en) * 1995-06-07 2003-09-03 Compaq Computer Corporation Method and apparatus for controlling data communication flow in a fault-tolerant multiprocessor system
US6963991B2 (en) * 2002-05-31 2005-11-08 Intel Corporation Synchronizing and aligning differing clock domains
JP4048988B2 (ja) * 2003-03-19 2008-02-20 日本電気株式会社 フォルトトレラントシステム及びそれに用いる同期化方法
JP4492035B2 (ja) * 2003-04-21 2010-06-30 日本電気株式会社 データ処理装置
US7194650B2 (en) * 2003-05-09 2007-03-20 Hewlett-Packard Development Company, L.P. System and method for synchronizing multiple synchronizer controllers
US7623482B2 (en) * 2003-05-10 2009-11-24 Hewlett-Packard Development Company, L.P. System and method for effectuating the transfer of data blocks including a header block across a clock boundary
US7436917B2 (en) * 2004-07-29 2008-10-14 Hewlett-Packard Development Company, L.P. Controller for clock synchronizer
US7116601B2 (en) * 2004-12-28 2006-10-03 Via Technologies, Inc. Pseudo-synchronization of the transportation of data across asynchronous clock domains
US7987385B2 (en) 2007-07-24 2011-07-26 Ge Aviation Systems Llc Method for high integrity and high availability computer processing
US7984351B2 (en) * 2008-04-10 2011-07-19 Advanced Micro Devices, Inc. Data transfer device and method thereof
JP5507830B2 (ja) * 2008-11-04 2014-05-28 ルネサスエレクトロニクス株式会社 マイクロコントローラ及び自動車制御装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999026133A2 (en) * 1997-11-14 1999-05-27 Marathon Technologies Corporation Method for maintaining the synchronized execution in fault resilient/fault tolerant computer systems
CN1804811A (zh) * 2004-12-21 2006-07-19 日本电气株式会社 容错***及其中所使用的控制装置、动作方法
JP2010534888A (ja) * 2007-07-24 2010-11-11 ジーイー・アビエイション・システムズ・エルエルシー 高インテグリティと高可用性のコンピュータ処理モジュール
JP2010079702A (ja) * 2008-09-26 2010-04-08 Fujitsu Ltd 伝送装置、伝送方法、伝送プログラム
JP2012063828A (ja) * 2010-09-14 2012-03-29 Nec Corp 耐故障システム、マスタｆｔ制御ｌｓｉ、スレーブｆｔ制御ｌｓｉおよび耐故障制御方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109445855A (zh) * 2018-10-30 2019-03-08 天津津航计算技术研究所 一种用于多路低速外设集成的桥接装置
CN109445855B (zh) * 2018-10-30 2021-11-16 天津津航计算技术研究所 一种用于多路低速外设集成的桥接装置

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