JP6365368B2 - 液晶表示装置 - Google Patents

Description

本発明は、対向する半導体基板と透光性基板との間に液晶を挟み込む構造を採用した反射型の液晶表示装置に関する。

従来、この種の技術としては、例えば以下に示す特許文献１に記載されたものが知られている。特許文献１には、シリコン基板上にマトリックス状に配置された複数の画素回路を備えた反射型の液晶表示装置が記載されている。画素回路は、画素信号が第２のトランジスタを介して第２のコンデンサに書き込まれて保持され、保持された画素信号は第１のトランジスタを介して第１のコンデンサに転送されて保持される。第１のコンデンサに保持された画素信号は、液晶表示素子の反射電極に印加され、液晶表示素子が駆動される。

特開２００４−１３３１４７号公報

上記従来の液晶表示装置において、第１のコンデンサが画素信号を保持する一方の電極端子と第２のコンデンサが画素信号を保持する一方の電極端子との間には、寄生容量が形成されていた。これにより、第１のコンデンサが画素信号を保持する一方の電極端子と第２のコンデンサが画素信号を保持する一方の電極端子とは、この寄生容量により容量結合されていた。

この寄生容量の容量値が第１のコンデンサの容量値に対して無視できないほどの値になると、寄生容量による電圧のクロストークが生じる。すなわち、第２のコンデンサに保持された画素信号の電圧が寄生容量を介して第１のコンデンサの一方の電極端子にクロストークする。

クロストークが生じると、第１のコンデンサに保持された画素信号の電圧が変動する。画素信号の電圧が変動すると、液晶表示された画像のコントラストが不均一になる。すなわち、従来の液晶表示装置は、液晶表示された画像の上下方向に対してコントラストが傾斜状に変化するといった不具合を招いていた。

本発明の目的は、寄生容量によるクロストークを低減し、表示画像のコントラストの均一化を向上することができる液晶表示装置を提供することである。

本発明は、半導体基板と透光性基板との間に挟まれて、マトリックス状に配列された複数の画素回路を有し、前記画素回路は、前記半導体基板に形成された画素電極と前記透光性基板に形成された共通電極に挟まれた液晶を備え、前記液晶は前記画素電極に印加される電圧と前記共通電極に印加される電圧との電位差に応じて駆動され、前記透光性基板から入射した光が前記液晶にて前記電位差に応じて変調される画素部と、前記半導体基板に形成され、選択的に画素信号を入力する第１トランジスタと、前記第１トランジスタを介して選択的に入力された画素信号を保持する第１保持容量部と、前記半導体基板に形成され、前記第１保持容量部に保持された画素信号を転送する第２トランジスタと、前記第２トランジスタを介して転送された画素信号を保持する第２保持容量部とを備え、前記複数の画素回路のすべての前記第１保持容量部に保持された画素信号を、前記複数の画素回路のすべての前記第２保持容量部に一括して転送し、前記第２保持容量部に保持された画素信号の画素信号電圧を前記画素電極に印加して前記液晶を駆動する駆動部と、前記第１保持容量部の一方の電極を構成する第１電極部または前記第１電極部に接続された第１配線部と、前記第２保持容量部の一方の電極を構成する第２電極部に接続された第２配線部との間に配置されたシールド部と、を有し、前記シールド部は、予め設定された所定のシールド電位が供給されることを特徴とする液晶表示装置を提供する。
本発明は、半導体基板と透光性基板との間に挟まれて、マトリックス状に配列された複数の画素回路を有し、前記画素回路は、前記半導体基板に形成された画素電極と前記透光性基板に形成された共通電極とによって挟まれた液晶を備え、前記液晶は前記画素電極に印加される電圧と前記共通電極に印加される電圧との電位差に応じて駆動され、前記透光性基板から入射した光が前記液晶にて前記電位差に応じて変調される画素部と、前記半導体基板に形成され、選択的に画素信号を入力する第１トランジスタと、前記第１トランジスタを介して選択的に入力された画素信号を保持する第１保持容量部と、前記半導体基板に形成され、前記第１保持容量部に保持された画素信号を転送する第２トランジスタと、前記第２トランジスタを介して転送された画素信号を保持する第２保持容量部とを備え、前記複数の画素回路のすべての前記第１保持容量部に保持された画素信号を、前記複数の画素回路のすべての前記第２保持容量部に一括して転送し、前記第２保持容量部に保持された画素信号に応じた電圧を前記画素電極に印加して前記液晶を駆動する駆動部と、前記第１保持容量部の一方の電極を構成する第１電極部または前記第１電極部に接続された第１配線部と、前記第２保持容量部の一方の電極を構成する第２電極部との間に配置されたシールド部と、を有し、前記シールド部は、予め設定された所定のシールド電位が供給されることを特徴とする液晶表示装置を提供する。

本発明の液晶表示装置によれば、本発明は、寄生容量によるクロストークを低減し、表示画像のコントラストの均一化を向上した液晶表示装置を提供することができる。

本発明の第１実施形態に係る液晶表示装置の構成を示す図である。 液晶の駆動電圧と透過率との特性の一例を示す図である。 液晶に印加される電圧と液晶の駆動態様とを模式的に示す図である。 本発明の第１実施形態に係る液晶表示装置における画素回路の模式的な断面構造を示す断面図である。 画素回路の第２配線層Ｌ２の平面構造を示す平面図である。 本発明の第１実施形態に係る液晶表示装置の液晶表示画面における代表的な画素の配置を示す図である。 本発明の第１実施形態に係る液晶表示装置の諸信号の変化を示すタイミングチャートである。 本発明の第２実施形態に係る液晶表示装置における画素回路の模式的な断面構造を示す断面図である。

以下、図面を用いて本発明を実施するための実施形態を説明する。

（第１実施形態）
図１を参照して、本発明の第１実施形態に係る液晶表示装置の回路構成を説明する。図１において、液晶表示装置１は、画素回路１１、水平走査回路１２及び垂直走査回路１３を備えている。

画素回路１１は、ｍ本の列データ線Ｄ（Ｄ１〜Ｄｍ）とｎ本の行走査線Ｇ（Ｇ１〜Ｇｎ）との各交差部にマトリクス状に複数（ｍ×ｎ個）配置されている。複数の画素回路１１は、すべて同一に構成されている。したがって、ここでは、列データ線Ｄ１と行走査線Ｇ１との交差部に配置された画素回路１１を代表して、画素回路１１の構成を説明する。

画素回路１１は、第１トランジスタＴｒ１、第２トランジスタＴｒ２、第１保持容量部Ｃ１、第２保持容量部Ｃ２、及び液晶ＬＣを備えている。

第１トランジスタＴｒ１は、スイッチングトランジスタであり、例えばＮチャネルのＭＯＳ型の電界効果トランジスタで構成されている。第１トランジスタＴｒ１は、ゲート端子が行走査線Ｇ１に接続され、ドレイン端子が列データ線Ｄ１に接続されている。第１トランジスタＴｒ１は、行走査線Ｇ１に与えられる行選択信号に応じて導通制御され、列データ線Ｄ１に与えられる画素信号を選択的に画素回路１１に入力する。

第２トランジスタＴｒ２は、転送トランジスタであり、例えばＮチャネルのＭＯＳ型の電界効果トランジスタで構成されている。第２トランジスタＴｒ２は、ゲート端子がトリガ信号線ＴＳに接続され、ドレイン端子が第１トランジスタＴｒ１のソース端子に接続されている。第２トランジスタＴｒ２は、トリガ信号線ＴＳに与えられるトリガ信号（Ｔｒｇ）に応じて導通制御される。第２トランジスタＴｒ２は、第１保持容量部Ｃ１に保持された画素信号を第２保持容量部Ｃ２に転送する。

第１保持容量部Ｃ１は、金属からなる第１電極部１４ａ及び第２電極部１４ｂで誘電体（図示せず）を挟んだ、所謂ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造で構成されている。第１保持容量部Ｃ１は、第１電極部１４ａが第１トランジスタＴｒ１のソース端子及び第２トランジスタＴｒ２のドレイン端子に接続され、第２電極部１４ｂが基準電位共通端子Ｃｏｍに接続されている。基準電位共通端子Ｃｏｍには、予め設定された基準電位Ｖｃｏｍ、例えば接地電位が与えられる。第１保持容量部Ｃ１は、第１トランジスタＴｒ１を介して選択的に入力された画素信号を保持する。

第２保持容量部Ｃ２は、金属からなる第１電極部１５ａ及び第２電極部１５ｂで誘電体（図示せず）を挟んだ、所謂ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造で構成されている。第２保持容量部Ｃ２は、第１電極部１５ａが第２トランジスタＴｒ２のソース端子に接続され、第２電極部１５ｂが基準電位共通端子Ｃｏｍに接続されている。第２保持容量部Ｃ２は、第２トランジスタＴｒ２を介して第１保持容量部Ｃ１から転送された画素信号を保持する。

液晶ＬＣは、光反射性を有する画素電極１６ａと、画素電極１６ａに離間して対向配置された共通電極１６ｂとの間に充填封止されて構成されている。画素電極１６ａは、第２トランジスタＴｒ２のソース端子及び第２保持容量部Ｃ２の第１電極部１５ａに接続されている。共通電極１６ｂは、共通電極端子ＣＥに接続されている。共通電極端子ＣＥには、画素電極１６ａに与えられる画素信号の電圧に応じて予め設定された共通電極電圧Ｖｃｅが与えられる。

液晶ＬＣは画素電極１６ａに与えられる画素信号の電圧と、共通電極１６ｂに与えられる共通電極電圧Ｖｃｅとの電位差に応じて駆動される。

水平走査回路１２には、列データ線Ｄ（Ｄ１〜Ｄｍ）が接続されている。水平走査回路１２は、水平同期信号（Ｈｓｔ）、水平走査用のクロック信号（Ｈｃｋ）及び画素信号を入力する。水平走査回路１２は、水平同期信号、水平走査用のクロック信号に基づいて、画素信号を列データ線Ｄ１〜Ｄｍに順次、１水平走査期間単位で出力する。

垂直走査回路１３には、行走査線Ｇ１〜Ｇｎが接続されている。垂直走査回路１３は、垂直同期信号（Ｖｓｔ）、垂直走査用のクロック信号（Ｖｃｋ）を入力する。垂直走査回路１３は、垂直同期信号、垂直走査用のクロック信号に基づいて、例えば行走査線Ｇ１からＧｎに順次行選択信号を１水平走査期間単位で供給する。

上述したように、画素回路１１は、画素電極１６ａと共通電極１６ｂに挟まれた液晶ＬＣを備えた画素部と、第１トランジスタＴｒ１、第２トランジスタＴｒ２、第１保持容量部Ｃ１、及び第２保持容量部を備えた駆動部とを備えている。

次に、上記構成の液晶表示装置１の動作について説明する。

水平走査回路１２から各列データ線Ｄ１〜Ｄｍに対応した各画素信号が、１水平走査期間の間、各列データ線Ｄ１〜Ｄｍに出力される。一方、第１トランジスタＴｒ１を導通状態にする選択信号が垂直走査回路１３から行走査線Ｇ、例えば行走査線Ｇ１に１水平走査期間の間出力される。これにより、ゲート端子が行走査線Ｇ１に接続されたｍ個の第１トランジスタＴｒ１は導通状態となる。

各列データ線Ｄ１〜Ｄｍに出力された各画素信号は、各列データ線Ｄ１〜Ｄｍに対応して接続された第１トランジスタＴｒ１を介して第１保持容量部Ｃ１に与えられて書き込まれる。この後、第１トランジスタＴｒ１を非導通状態にする選択信号が垂直走査回路１３から行走査線Ｇ１に出力される。これにより、ゲート端子が行走査線Ｇ１に接続されたｍ個の第１トランジスタＴｒ１は非導通状態となる。

第１保持容量部Ｃ１に書き込まれた画素信号は、次の垂直走査期間に新たな画素信号が与えられるまでの非選択期間中、第１保持容量部Ｃ１に保持される。なお、すべての画素回路１１の第１保持容量部Ｃ１に画素信号が書き込まれて保持される動作が終了するまでは、第２トランジスタＴｒ２は非導通状態にある。

このような画素信号の書き込み動作は、すべての行走査線Ｇに対して実行され、１フレーム分の画素信号がｍ×ｎ個のすべての画素回路１１の第１保持容量部Ｃ１に順次書き込まれて保持される。

１フレーム分の画素信号の書き込み動作が終了すると、第２トランジスタＴｒ２を導通状態とするトリガ信号がすべての画素回路１１の第２トランジスタＴｒ２のゲート端子に一括して共通に与えられる。これにより、すべての画素回路１１の第２トランジスタＴｒ２は、同時に導通状態となる。すべての画素回路１１において、第１保持容量部Ｃ１に保持された画素信号は、第２トランジスタＴｒ２を介して第２保持容量部Ｃ２に一斉に転送されるとともに画素信号に対応した電圧として画素電極１６ａに印加される。第２保持容量部Ｃ２に転送された画素信号は、第２保持容量部Ｃ２に保持される。

すべての画素回路１１の各画素電極１６ａに画素信号に対応した電圧が印加された後、第２トランジスタＴｒ２を非導通状態とするトリガ信号が第２トランジスタＴｒ２のゲート端子に与えられ、第２トランジスタＴｒ２は非導通状態となる。この後、上述したようにして、次フレームの画素信号の書き込み動作が開始される。

次フレームの画素信号の書き込み動作が行われている間、第２トランジスタＴｒ２は非導通状態を維持している。これにより、第２保持容量部Ｃ２に転送された画素信号は、第２保持容量部Ｃ２に保持されると共に、画素信号に対応した電圧として画素電極１６ａに印加された状態を保持する。

第２保持容量部Ｃ２に保持されている画素信号は、画素信号電圧が画素電極１６ａに印加される。画素電極１６ａに印加された画素信号の電圧と、共通電極１６ｂに印加された共通電極電圧Ｖｃｅとの電位差に応じて液晶ＬＣが駆動され、各画素回路１１に書き込まれた画素信号に応じた表示が行われる。

反射型液晶表示装置に好適な液晶表示モードとしては、電界効果複屈折モードがある。電界効果複屈折モードでは、液晶の誘電異方性と初期配向によってノーマリーブラック型あるいはノーマリーホワイト型の特性を得ることができる。第１実施形態では、図２を参照して、ノーマリーブラック型について説明する。

図２は本実施形態で用いられる液晶ＬＣの液晶駆動電圧−透過率特性の一例を示す図である。図２において、横軸は液晶ＬＣの画素電極１６ａに印加される電圧であり、縦軸は表示画像のモノクロ（白黒）の表示色を示しており、電圧Ｖ１は、表示画像の黒色（出力光強度Ｐｂ）に対応し、電圧Ｖ２は表示画像の白色（出力光強度Ｐｗ）に対応している。

液晶表示装置１において、通常液晶は表示画像の焼き付きや液晶材料の劣化を防止する観点から、正極性の電圧印加と負極性の電圧印加とを交互に設定した交流電圧で駆動することが好ましい。ここで、正極性とは、画素電極１６ａに印加する電圧が共通電極電圧
Ｖｃｅよりも高い場合であり、負極性とは、画素電極１６ａに印加する電圧が共通電極電圧Ｖｃｅよりも低い場合である。

画素信号を１つのトランジスタを介して１つの保持容量部に取り込んで保持するような構成の画素回路では、すべての画素回路の液晶に同時に画素信号を供給することができない。これにより、液晶ＬＣの共通電極１６ｂに印加する共通電極電圧Ｖｃｅを変化させず、黒を表示するときには、共通電極電圧Ｖｃｅ＋電圧Ｖ１となる電圧と、共通電極電圧
Ｖｃｅ−電圧Ｖ１となる電圧とが交互に画素電極１６ａに印加される。一方、白を表示するときには、共通電極電圧Ｖｃｅ＋電圧Ｖ２となる電圧と、共通電極電圧Ｖｃｅ−電圧Ｖ２となる電圧とが交互に画素電極１６ａに印加される。ここで、電圧Ｖ１，Ｖ２は図２に示す電圧である。このような駆動態様では、液晶ＬＣの画素電極１６ａに印加される電圧の振幅は、最大で２×Ｖ２となる。

これに対して、第１実施形態では、液晶表示装置１は、図３に示すようにして液晶ＬＣに電圧を印加して駆動している。図３は第１実施形態で用いられる液晶ＬＣに印加される電圧と、液晶ＬＣの駆動態様を模式的に示したものである。

図３に示すように、正極性で黒色表示する際に画素電極１６ａに印加する電圧Ｖａと、負極性で白色表示する際に画素電極１６ａに印加する電圧Ｖａとは略等しいレベルとなる。また、正極性で白色表示する際に画素電極１６ａに印加する電圧Ｖｂと、負極性で黒色表示する際に画素電極１６ａに印加する電圧Ｖｂとは略等しいレベルとなる。このように、画素電極１６ａには、正負各極性の電圧範囲およびレベルを振幅方向でオーバラップさせた形態の電圧が供給される。

正極性において黒色表示する際に、共通電極１６ｂには、画素電極１６ａに印加される電圧Ｖａに対して電圧Ｖ１だけ低い電圧の共通電極電圧Ｖｃｅが印加される。また、負極性において黒色表示する際に、共通電極１６ｂには、画素電極１６ａに印加される電圧Ｖｂに対して電圧Ｖ１だけ高い電圧の共通電極電圧Ｖｃｅが印加される。すなわち、共通電極電圧Ｖｃｅは、正極性では電圧Ｖａ−電圧Ｖ１となり、負極性では電圧Ｖｂ＋電圧Ｖ１となる。

一方、正極性において白色表示する際に、共通電極１６ｂには、画素電極１６ａに印加される電圧Ｖｂに対して電圧Ｖ２だけ低い電圧の共通電極電圧Ｖｃｅが印加される。また、負極性において白色表示する際に、共通電極１６ｂには、画素電極１６ａに印加される電圧Ｖａに対して電圧Ｖ２だけ低い電圧の共通電極電圧Ｖｃｅが印加される。すなわち、共通電極電圧Ｖｃｅは、正極性では電圧Ｖｂ−電圧Ｖ２となり、負極性では電圧Ｖａ＋電圧Ｖ２となる。

このように、正負の極性において黒色表示もしくは白色表示をする場合には、図３に示すように、画素電極１６ａに印加される電圧の振幅は電圧Ｖａ−電圧Ｖｂ、すなわち電圧Ｖ２−電圧Ｖ１となる。これにより、画素電極１６ａに印加すべき印加電圧は、共通電極電圧Ｖｃｅを変化させない場合に比べて、小振幅にすることが可能となる。この結果、液晶表示装置１は、第１トランジスタＴｒ１、第２トランジスタＴｒ２や第１保持容量部Ｃ１、第２保持容量部Ｃ２の必要耐圧を低減させることが可能となり、素子の高密度化を実現することができる。

図４は第１実施形態の液晶表示装置１における画素回路１１の模式的な断面構造を示す断面図である。図４には紙面の横方向に２つ画素回路１１ａ，１１ｂの断面構造が図示されており、すべての画素回路は同様な構造であるので、図４に示す画素回路１１ａを代表して、画素回路１１の構造を説明する。

画素回路１１は、以下に説明するように半導体基板上にマトリックス状に多数配置形成されているので、画素回路１１ａに隣接する画素回路は、図４に示す画素回路１１ｂを代表して指すものとする。

図４において、例えばシリコン基板からなる半導体基板４００上には、ウェル領域４０１が形成されている。ウェル領域４０１には、図１に示す第１トランジスタＴｒ１，第２トランジスタＴｒ２が形成されている。第１トランジスタＴｒ１及び第２トランジスタＴｒ２をＮチャネルの電界効果トランジスタで構成した場合には、ウェル領域４０１は、Ｐ型のウェル領域となる。

ウェル領域４０１には、不純物が拡散された拡散層４０２，４０３が所定の距離だけ離間して形成されている。第１トランジスタＴｒ１をＮチャネルの電界効果トランジスタで構成した場合には、拡散層４０２，４０３には例えばボロンなどのＮ型の不純物が注入されて拡散される。

拡散層４０２と拡散層４０３との間のウェル領域４０１上には、ゲート酸化膜となるシリコン酸化膜４０４を介してポリシリコン４０５が形成されている。これにより、第１トランジスタＴｒ１は、拡散層４０２をドレイン領域、拡散層４０３をソース領域、ポリシリコン４０５をゲート電極として形成されている。

また、ウェル領域４０１には、不純物が拡散された拡散層４０６が拡散層４０３と所定の距離だけ離間して形成されている。第２トランジスタＴｒ２をＮチャネルの電界効果トランジスタで構成した場合には、拡散層４０６には例えばボロンなどのＮ型の不純物が注入されて拡散される。

拡散層４０３と拡散層４０６との間のウェル領域４０１上には、ゲート酸化膜となるシリコン酸化膜４０７を介してポリシリコン４０８が形成されている。これにより、第２トランジスタＴｒ２は、拡散層４０３をドレイン領域、拡散層４０６をソース領域、ポリシリコン４０８をゲート電極として形成されている。

第１トランジスタＴｒ１のソース領域及び第２トランジスタＴｒ２のドレイン領域となる拡散層４０３は双方のトランジスタで共通化されている。これにより、第１トランジスタＴｒ１のソースと第２トランジスタＴｒ２のドレインが電気的に接続されている。

拡散層４０２及び拡散層４０６に隣接して、第１トランジスタＴｒ１及び第２トランジスタＴｒ２の周囲を取り囲むように素子分離領域４０９が形成されている。すなわち、素子分離領域４０９の内側が第１トランジスタＴｒ１及び第２トランジスタＴｒ２の形成領域となる。この素子分離領域４０９により第１トランジスタＴｒ１と第２トランジスタＴｒ２は、隣接する他の画素回路の第１トランジスタＴｒ１と第２トランジスタＴｒ２と電気的に分離されている。

第１トランジスタＴｒ１及び第２トランジスタＴｒ２が形成された領域を上方に略平行移動した位置で、かつ第１トランジスタＴｒ１及び第２トランジスタＴｒ２が形成された形成面積と略同等の面積内に、多層配線構造が構築されている。この多層配線構造により、１つの画素回路１１の第１保持容量部Ｃ１及び第２保持容量部Ｃ２が形成されている。すなわち、１つの画素回路の第１保持容量部Ｃ１及び第２保持容量部Ｃ２は、双方のトランジスタが形成された領域の上方に、双方のトランジスタが形成された形成面積と略同等の面積内に形成されている。

この多層配線構造では、半導体基板４００から上方に向かって順に第１配線層Ｌ１、第２配線層Ｌ２、第３配線層Ｌ３、第４配線層Ｌ４が形成されている。これらの第１配線層Ｌ１〜第４配線層Ｌ４は、例えばアルミニウムや銅などの金属で構成されている。第１配線層Ｌ１〜第４配線層Ｌ４のそれぞれの配線層間は、例えばシリコン酸化膜などの層間絶縁膜４１０により互いに絶縁されている。

第１配線層Ｌ１は、第１配線部Ｌ１１、第２配線部Ｌ１２、第３配線部Ｌ１３を備えている。第１配線部Ｌ１１、第２配線部Ｌ１２及び第３配線部Ｌ１３は、それぞれ電気的に分離されている。

第１配線層Ｌ１の第１配線部Ｌ１１は、スルーホールＴ１１を介して第１トランジスタＴｒ１のドレイン領域となる拡散層４０２に接合されている。第１配線層Ｌ１の第２配線部Ｌ１２は、スルーホールＴ１２を介して第１トランジスタＴｒ１のソース領域及び第２トランジスタＴｒ２のドレイン領域となる拡散層４０３に接合されている。第１配線層Ｌ１の第３配線部Ｌ１３は、スルーホールＴ１３を介して第２トランジスタＴｒ２のソース領域となる拡散層４０６に接合されている。

図４に示す構造では、第１保持容量部Ｃ１は、３つの保持容量部Ｃ１１，Ｃ１２，Ｃ１３に分割されて構成されている。すなわち、３つの保持容量部Ｃ１１，Ｃ１２，Ｃ１３は、電気的に並列接続されて第１保持容量部Ｃ１を構成している。

第２配線層Ｌ２は、第１配線部Ｌ２１、第２配線部Ｌ２２を備えている。第１配線部Ｌ２１と第２配線部Ｌ２２は、互いに電気的に分離されている。

第２配線層Ｌ２の第１配線部Ｌ２１は、保持容量部Ｃ１１，Ｃ１２の一方の電極を構成している。第２配線層Ｌ２の第１配線部Ｌ２１は、スルーホールＴ２１を介して第１配線層Ｌ１の第２配線部Ｌ１２に接合されている。

第２配線層Ｌ２の第２配線部Ｌ２２は、第２保持容量部Ｃ２の一方の電極を構成する第１電極部に接続された配線部を構成する。第２配線層Ｌ２の第２配線部Ｌ２２は、スルーホールＴ２２を介して第１配線層Ｌ１の第３配線部Ｌ１３に接合されている。

第２配線層Ｌ２は、第１シールド部Ｓ１を備えている。第１シールド部Ｓ１は、２つの第１シールド部Ｓ２１，Ｓ２２で構成されている。第１シールド部Ｓ２１は、同じ第２配線層Ｌ２に形成された第１配線部Ｌ２１及び第２配線部Ｌ２２と電気的に分離されている。また、２つの第１シールド部Ｓ２１，Ｓ２２は、互いに電気的に分離されている。

第１シールド部Ｓ２１は、第２配線層Ｌ２の第１配線部Ｌ２１と、画素回路１１ａに隣接する画素回路１１ｂの第２配線層Ｌ２の第２配線部Ｌ２２との間に形成されている。第１シールドＳ２２は、第２配線層Ｌ２の第１配線部Ｌ２１と、画素回路１１ａの第２配線層Ｌ２の第２配線部Ｌ２２との間に形成されている。

第１シールド部Ｓ１は、第２配線層Ｌ２の第１配線部Ｌ２１、第２配線部Ｌ２２と同様の配線層で形成されている。第１シールド部Ｓ１は、シールド電位が供給されている。シールド電位は、予め設定された所定の固定電位である。所定の固定電位としては、例えば高位電源電位、または接地電位などの低位電源電位、あるいは高位電源電位と低位電源電位との間に設定される任意の中間電位などである。

図５は第２配線層Ｌ２の平面構造を示す図である。図２のＡ−Ａに沿った断面が図１の第２配線層Ｌ２の断面である。

図５に示すように、第２配線層Ｌ２は、全面に形成された第１シールド部Ｓ１を構成するシールドパターンＳＰの一部が島状に選択的に除去されている。除去された箇所ＳＰ１の内部に第１配線部Ｌ２１が形成され、除去された箇所ＳＰ２の内部に第２配線部Ｌ２２が形成されている。

図４に戻って、第２配線層Ｌ２と第３配線層Ｌ３との間には、第１金属層Ｍ１が形成されている。第１金属層Ｍ１は、第２配線層Ｌ２の第１配線部Ｌ２１と所定の間隔だけ離間して対向して形成されている。第１金属層Ｍ１と第２配線層Ｌ２の第１配線部Ｌ２１との間には、層間絶縁膜４１０が形成されている。

第１金属層Ｍ１は、例えば窒化チタン（ＴｉＮ）やチタン（Ｔｉ）などの金属で構成されている。第１金属層Ｍ１は、第１電極部Ｍ１１と第２電極部Ｍ１２とで構成されている。第１電極部Ｍ１１と第２電極部Ｍ１２とは、互いに電気的に分離されている。

第１電極部Ｍ１１は、保持容量部Ｃ１１の他方の電極を構成している。したがって、保持容量部Ｃ１１は、誘電体となる層間絶縁膜４１０が第２配線層Ｌ２の第１配線部Ｌ２１と第１金属層Ｍ１の第１電極部Ｍ１１とで挟み込まれたＭＩＭ構造で形成されている。

第２電極部Ｍ１２は、保持容量部Ｃ１２の他方の電極を構成している。したがって、保持容量部Ｃ１２は、誘電体となる層間絶縁膜４１０が第２配線層Ｌ２の第１配線部Ｌ２１と第１金属層Ｍ１の第２電極部Ｍ１２とで挟み込まれたＭＩＭ構造で形成されている。

第１金属層Ｍ１の上層には、第３配線層Ｌ３が形成されている。第３配線層Ｌ３は、第１配線部Ｌ３１、第２配線部Ｌ３２、第３配線部Ｌ３３、第４配線部Ｌ３４を備えている。第１配線部Ｌ３１、第２配線部Ｌ３２、第３配線部Ｌ３３、第４配線部Ｌ３４は、互いに電気的に分離されている。

第３配線層Ｌ３の第１配線部Ｌ３１は、先の図１に示す基準電位共通端子Ｃｏｍに接続され、基準電位Ｖｃｏｍとして例えば接地電位が与えられる。第３配線層Ｌ３の第１配線部Ｌ３１は、スルーホールＴ３１を介して第１金属層Ｍ１の第１電極部Ｍ１１に接合されている。第３配線層Ｌ３の第２配線部Ｌ３２は、スルーホールＴ３２を介して第２配線層Ｌ２の第１配線部Ｌ２１に接合されている。

第３配線層Ｌ３の第３配線部Ｌ３３は、先の図１に示す基準電位共通端子Ｃｏｍに接続され、基準電位Ｖｃｏｍとして例えば接地電位が与えられる。第３配線層Ｌ３の第３配線部Ｌ３３は、スルーホールＴ３３を介して第１金属層Ｍ１の第２電極部Ｍ１２に接合されている。第３配線層Ｌ３の第４配線部Ｌ３４は、スルーホールＴ３４を介して第２配線層Ｌ２の第２配線部Ｌ２２に接合されている。

第３配線層Ｌ３と第４配線層Ｌ４との間には、第２金属層Ｍ２が形成されている。第２金属層Ｍ２は、例えば窒化チタン（ＴｉＮ）やチタン（Ｔｉ）などの金属で構成されている。第２金属層Ｍ２は、第１電極部Ｍ２１と第２電極部Ｍ２２とで構成されている。第１電極部Ｍ２１と第２電極部Ｍ２２とは、互いに電気的に分離されている。

第２金属層Ｍ２の第１電極部Ｍ２１は、第３配線層Ｌ３の第１配線部Ｌ３１と所定の間隔だけ離間して対向して形成されている。第２金属層Ｍ２の第１電極部Ｍ２１と第３配線層Ｌ３の第１配線部Ｌ３１との間には、層間絶縁膜４１０が形成されている。

第２金属層Ｍ２の第１電極部Ｍ２１は、保持容量部Ｃ１３の他方の電極を構成している。したがって、保持容量部Ｃ１３は、誘電体となる層間絶縁膜４１０が第３配線層Ｌ３の第１配線部Ｌ３１と第１電極部Ｍ２１とで挟み込まれたＭＩＭ構造で構成されている。

第２金属層Ｍ２の第２電極部Ｍ２２は、第３配線層Ｌ３の第３配線部Ｌ３３と所定の間隔だけ離間して対向して形成されている。第２金属層Ｍ２の第２電極部Ｍ２２と第３配線層Ｌ３の第３配線部Ｌ３３との間には、層間絶縁膜４１０が形成されている。

第２金属層Ｍ２の第２電極部Ｍ２２は、第２保持容量部Ｃ２の他方の電極を構成している。したがって、第２保持容量部Ｃ２は、誘電体となる層間絶縁膜４１０が第３配線層Ｌ３の第３配線部Ｌ３３と第２金属層Ｍ２の第２電極部Ｍ２２とで挟み込まれたＭＩＭ構造で構成されている。

第２金属層Ｍ２の上層には、第４配線層Ｌ４が形成されている。第４配線層Ｌ４は、第１配線部Ｌ４１、第２配線部Ｌ４２を備えている。第１配線部Ｌ４１、第２配線部Ｌ４２は、互いに電気的に分離されている。

第４配線層Ｌ４の第１配線部Ｌ４１は、第１保持容量部Ｃ１の一方の電極を構成する第１電極部に接続された配線層を構成する。第４配線層Ｌ４の第１配線部Ｌ４１は、スルーホールＴ４１を介して第２金属層Ｍ２の第１電極部Ｍ２１に接合されている。第４配線層Ｌ４の第１配線部Ｌ４１は、スルーホールＴ４２を介して第３配線層Ｌ３の第２配線部Ｌ３２に接合されている。

第４配線層Ｌ４の第２配線部Ｌ４２は、第２保持容量部Ｃ２の一方の電極を構成する第１電極部に接続された配線層を構成する。第４配線層Ｌ４の第２配線部Ｌ４２は、スルーホールＴ４３を介して第２金属層Ｍ２の第２電極部Ｍ２２に接合されている。第４配線層Ｌ４の第２配線部Ｌ４２は、スルーホールＴ４４を介して第３配線層Ｌ３の第４配線部Ｌ３４に接合されている。

第４配線層Ｌ４は、第２シールド部Ｓ２を備えている。第２シールド部Ｓ２は、２つの第２シールド部Ｓ４１，Ｓ４２で構成されている。第２シールド部Ｓ２は、同じ第４配線層Ｌ４に形成された第１配線部Ｌ４１及び第２配線部Ｌ４２と電気的に分離されている。また、２つの第２シールド部Ｓ４１，Ｓ４２は、互いに電気的に分離されている。

第２シールド部Ｓ４１は、第４配線層Ｌ４の第１配線部Ｌ４１と、画素回路１１ａに隣接する画素回路１１ｂの第４配線層Ｌ４の第２配線部Ｌ４２との間に形成されている。第２シールド部Ｓ４２は、第４配線層Ｌ４の第１配線部Ｌ４１と、画素回路１１ａの第４配線層Ｌ４の第２配線部Ｌ４２との間に形成されている。

第２シールド部Ｓ２は、第４配線層Ｌ４の第１配線部Ｌ４１、第２配線部Ｌ４２と同様の配線層で形成されている。第２シールド部Ｓ２は、第１シールド部Ｓ１に供給されるのと同一のシールド電位が供給されている。

上記積層構造においては、保持容量部Ｃ１１及び保持容量部Ｃ１２の一方の電極を構成する第２配線層Ｌ２の第１配線部Ｌ２１と、保持容量部Ｃ１３の一方の電極を構成する第２金属層Ｍ２の第１電極部Ｍ２１とが電気的に接続されている。また、保持容量部Ｃ１１の他方の電極となる第１金属層Ｍ１の第１電極部Ｍ１１と、保持容量部Ｃ１３の他方の電極となる第３配線層Ｌ３の第１配線部Ｌ３１とは電気的に接続され、接地電位が与えられている。さらに、保持容量部Ｃ１２の他方の電極となる第１金属層Ｍ１の第２電極部Ｍ１２は、第３配線層Ｌ３の第３配線部Ｌ３３と電気的に接続され、接地電位が与えられている。

これにより、保持容量部Ｃ１１、保持容量部Ｃ１２及び保持容量部Ｃ１３は、並列接続されている。接地電位が与えられていない並列接続された、保持容量部Ｃ１１、保持容量部Ｃ１２及び保持容量部Ｃ１３の電極は、第１トランジスタＴｒ１のソース領域及び第２トランジスタＴｒ２のドレイン領域となる拡散層４０３に電気的に接続されている。したがって、保持容量部Ｃ１１、保持容量部Ｃ１２及び保持容量部Ｃ１３の並列接続された電極は、第１保持容量部Ｃ１の第１電極部１４ａを構成する。

保持容量部Ｃ１１、保持容量部Ｃ１２及び保持容量部Ｃ１３は、それぞれの他方の電極に接地電位が共通に与えられている。すなわち、保持容量部Ｃ１１、保持容量部Ｃ１２及び保持容量部Ｃ１３の接地電位が与えられたそれぞれの電極は、第１保持容量部Ｃ１の第２電極部１４ｂを構成する。

上記積層構造において、第２保持容量部Ｃ２の一方の電極となる第２金属層Ｍ２の第２電極部Ｍ２２は、第２トランジスタＴｒ２のソース領域となる拡散層４０６に電気的に接続されている。第２保持容量部Ｃ２の他方の電極となる第３配線層Ｌ３の第３配線部Ｌ３３は、接地電位が与えられている。これにより、第２保持容量部Ｃ２の一方の電極となる第２金属層Ｍ２の第２電極部Ｍ２２は、図１に示す第２保持容量部Ｃ２の第１電極部１５ａを構成する。第２保持容量部Ｃ２の他方の電極となる第３配線層Ｌ３の第３配線部Ｌ３３は、図１に示す第２保持容量部Ｃ２の第２電極部１５ｂを構成する。

第１保持容量部Ｃ１を構成する保持容量部Ｃ１１、保持容量部Ｃ１２及び保持容量部Ｃ１３と第２保持容量部Ｃ２とは、それぞれ双方の電極で挟み込まれた誘電体及び双方の電極間の距離は同等に形成されている。したがって、第１保持容量部Ｃ１を構成する保持容量部Ｃ１１、保持容量部Ｃ１２及び保持容量部Ｃ１３と第２保持容量部Ｃ２とのそれぞれの容量値は、それぞれの保持容量部の電極の面積で決まる。

第４配線層Ｌ４の上層には、層間絶縁膜４１０を介して画素電極１６ａが形成されている。画素電極１６ａは、スルーホールＴ５１を介して第４配線層Ｌ４の第２配線部Ｌ４２に接合されている。これにより、画素電極１６ａは、第１配線層Ｌ１〜第４配線層Ｌ４及びそれらを接合するスルーホールを介して、第２トランジスタＴｒ２のソース領域を形成する拡散層４０６に電気的に接続されている。

画素電極１６ａの上層には、液晶ＬＣの初期分子配列を所定の方向に配向する配向層４１１ａ，４１１ｂに挟まれて液晶ＬＣが形成されている。

液晶ＬＣの上層には、共通電極１６ｂが形成されている。これにより、液晶ＬＣは、画素電極１６ａと共通電極１６ｂとの間に充填封止されて形成されている。

共通電極１６ｂの上層には、透光性基板４１２が形成されている。これにより、画素回路１１は、半導体基板４００と透光性基板４１２との間に挟まれて形成されている。

透光性基板４１２から入射した入射光は、液晶ＬＣを通過して画素電極１６ａに至り、画素電極１６ａに到達した入射光は画素電極１６ａで反射して再度液晶ＬＣを通過して透光性基板４１２から出射する。この過程において、入射光は画素電極１６ａに印加される画素信号の電圧に応じて液晶ＬＣで変調され、画素信号に応じた表示がなされる。

次に、第１実施形態と、第１実施形態の技術的特徴である、第１シールド部Ｓ１及び第２シールド部Ｓ２の構成を採用していない従来技術とを対比させて、第１実施形態で得られる効果について説明する。

まず、発明が解決しようとする課題の欄で触れた従来技術が招く不具合について説明する。

ここで、図６に示す液晶表示装置１の液晶表示画面６１において、マトリックス状に配置された複数の画素回路１１で構成された各画素のうち、画素ａを図６の矢印６２で示す垂直走査方向に対して走査の起点側に位置する画素の代表とする。画素ｂを垂直走査方向６２に対して走査の略中間に位置する画素の代表とする。画素ｃを垂直走査方向に対して走査の終点側に位置する画素の代表とする。

図７は画素ａ、画素ｂ、画素ｃに係わる諸信号の模式的な信号波形を示すタイミングチャートである。なお、図７に示すタイミングチャートにおいて諸信号は、各画素ａ，ｂ，ｃに白色が表示される際の電圧変化を示している。また、図７に示すタイミングチャートにおいて諸信号は、液晶ＬＣの両電極に印加される電圧の極性が１フレーム期間毎に交互に反転して液晶ＬＣを交流駆動する際の電圧変化を示している。

図７において、各画素ａ，ｂ，ｃを構成する各画素回路１１には、行選択信号が１垂直走査期間内に順次供給され、かつ行選択信号に同期して画素信号が供給される。

すなわち、画素ａの画素回路１１は、時刻ｔ１で行選択信号Ｇａが第１トランジスタＴｒ１のゲート端子に供給され、ハイレベルの画素信号Ｄａが供給される。これにより、画素ａの画素回路１１は、時刻ｔ１で第１トランジスタＴｒ１を介して画素信号Ｄａが書き込まれる。書き込まれた画素信号Ｄａの画素信号電圧は、第１保持容量部Ｃ１の第１電極部１４ａに保持される。

画素ｂの画素回路１１は、時刻ｔ２で行選択信号Ｇｂが第１トランジスタＴｒ１のゲート端子に供給され、ハイレベルの画素信号Ｄｂが供給される。これにより、画素ｂの画素回路１１は、時刻ｔ２で第１トランジスタＴｒ１を介して画素信号Ｄｂが書き込まれる。書き込まれた画素信号Ｄｂの画素信号電圧は、第１保持容量部Ｃ１の第１電極部１４ａに保持される。

画素ｃの画素回路１１は、時刻ｔ３で行選択信号Ｇｃが第１トランジスタＴｒ１のゲート端子に供給され、ハイレベルの画素信号Ｄｃが供給される。これにより、画素ｃの画素回路１１は、時刻ｔ３で第１トランジスタＴｒ１を介して画素信号Ｄｃが書き込まれる。書き込まれた画素信号Ｄｃの画素信号電圧は、第１保持容量部Ｃ１の第１電極部１４ａに保持される。

その後時刻ｔ４でトリガ信号（Ｔｒｇ）が各画素ａ，ｂ，ｃの画素回路１１に同時に供給されると、各画素信号Ｄａ、Ｄｂ、Ｄｃは第２保持容量部Ｃ２の第１電極部１５ａに転送されて保持される。これにより、各画素ａ，ｂ，ｃの各画素回路１１の画素信号が更新される。すなわち、各画素ａ，ｂ，ｃの各画素回路１１のロウレベルの画素信号がハイレベルの画素信号に更新される。

ここで、発明が解決しようとする課題の欄で説明したように、寄生容量が第１保持容量部Ｃ１の第１電極部１４ａと第２保持容量部Ｃ２の第１電極部１５ａとの間に形成されている場合を想定する。

寄生容量が形成されていると、第１保持容量部Ｃ１の第１電極部１４ａと第２保持容量部Ｃ２の第１電極部１５ａとは、寄生容量結合される。これにより、画素信号が第１保持容量部Ｃ１の第１電極部１４ａに書き込まれた時に、第１保持容量部Ｃ１の第１電極部１４ａの電圧変化が第２保持容量部Ｃ２の第１電極部１５ａにクロストークする。電圧のクロストークが生じると、それまで第２保持容量部Ｃ２の第１電極部１５ａに保持されていた画素信号の画素信号電圧が変化する。

画素信号電圧の変化が生じている期間は、画素信号を画素回路１１に書き込むタイミングによって異なる。

図７のタイミングチャートにおいて、画素ａの画素回路１１では、時刻ｔ１で画素信号Ｄａが書き込まれると、上記寄生容量結合によりそれまで保持されていたロウレベルの画素信号電圧Ｖａが変化して所定の電圧△Ｖだけ上昇する。この後、トリガ信号（Ｔｒｇ）が時刻ｔ４で供給されると、画素信号電圧Ｖａは、画素ａの画素回路１１に書き込まれた画素信号のハイレベルの画素信号電圧となる。したがって、画素ａの画素回路１１では、時刻ｔ１から時刻ｔ４までの期間保持している画素信号電圧Ｖａが変化する。

画素ｂの画素回路１１では、時刻ｔ２で画素信号Ｄｂが書き込まれると、上記寄生容量結合によりそれまで保持されていたロウレベルの画素信号電圧Ｖｂが変化して所定の電圧△Ｖだけ上昇する。この後、トリガ信号（Ｔｒｇ）が時刻ｔ４で供給されると、画素信号電圧Ｖｂは、画素ｂの画素回路１１に書き込まれた画素信号のハイレベルの画素信号電圧となる。したがって、画素ｂの画素回路１１では、時刻ｔ２から時刻ｔ４までの期間保持している画素信号電圧Ｖｂが変化する。

画素ｃの画素回路１１では、時刻ｔ３で画素信号Ｄｃが書き込まれると、上記寄生容量結合によりそれまで保持されていたロウレベルの画素信号電圧Ｖｃが変化して所定の電圧△Ｖだけ上昇する。この後、トリガ信号（Ｔｒｇ）が時刻ｔ４で供給されると、画素信号電圧Ｖｃは、画素ｃの画素回路１１に書き込まれた画素信号のハイレベルの画素信号電圧となる。したがって、画素ｃの画素回路１１では、時刻ｔ３から時刻ｔ４までの期間保持している画素信号電圧Ｖｃが変化する。

このように、画素信号電圧の変化が生じている期間は、画素ａの画素回路１１が最も長く、次いで画素ｂの画素回路１１、画素ｃの画素回路１１の順で短くなる。

１垂直走査期間で各画素ａ，ｂ，ｃで画素信号の画素信号電圧の変化が生じている期間が異なると、各画素ａ，ｂ，ｃの輝度が変化している期間も異なる。すなわち、各画素ａ，ｂ，ｃの輝度が低下している期間は、画素ａが最も長くなり、次いで画素ｂ、画素ｃの順で短くなる。

これにより、液晶表示画面６１の上方に向かうほど表示画像の輝度が低下している期間が長く、液晶表示画面６１の下方に向かうほど表示画像の輝度が低下している期間が短くなる。この結果、液晶表示画面６１に表示される画像は、表示画面の上部のコントラストが一番低い状態でコントラストが表示画面の上部から下部に向かって傾斜状に変化するといった不具合が生じる。

これに対して、第１実施形態の液晶表示装置１は、上記第１シールド部Ｓ１（Ｓ２１，Ｓ２２）及び第２シールド部Ｓ２（Ｓ４１，Ｓ４２）を備えている。

第１シールド部Ｓ２１，Ｓ２２は、所定の固定電位が供給されることで、第２配線層Ｌ２の第１配線部Ｌ２１と第２配線層Ｌ２の第２配線部Ｌ２２との間をシールドする。すなわち、第１シールド部Ｓ２１，Ｓ２２は、第１保持容量部Ｃ１の一方の電極を構成する第１電極部と、第２保持容量部Ｃ２の一方の電極を構成する第１電極部に接続された配線部との間をシールドする。

これにより、第１シールド部Ｓ２１，Ｓ２２は、第１保持容量部Ｃ１の一方の電極を構成する第１電極部と、第２保持容量部Ｃ２の一方の電極を構成する第１電極部に接続された配線部との間の電界の影響を緩和する。

一方、第２シールド部Ｓ４１，Ｓ４２は、所定の固定電位が供給されることで、第４配線層Ｌ４の第１配線部Ｌ４１と第４配線層Ｌ４の第２配線部Ｌ４２との間をシールドする。すなわち、記第２シールド部Ｓ４１，Ｓ４２は、第１保持容量部Ｃ１の一方の電極を構成する第１電極部に接続された配線部と、第２保持容量部Ｃ２の一方の電極を構成する第１電極部に接続された配線部との間をシールドする。

これにより、第２シールド部Ｓ４１，Ｓ４２は、第１保持容量部Ｃ１の一方の電極を構成する第１電極部に接続された配線部と、第２保持容量部Ｃ２の一方の電極を構成する第１電極部に接続された配線部との間の電界の影響を緩和する。

電界の影響が緩和されると、第１保持容量部Ｃ１の一方の電極となる第１電極部１４ａと、第２保持容量部Ｃ２の一方の電極となる第１電極部１５ａとの間に形成される寄生容量の容量値は低減される。これにより、第１保持容量部Ｃ１の一方の電極と第２保持容量部Ｃ２の一方の電極との間の寄生容量結合は低減される。この結果、第１保持容量部Ｃ１の一方の電極と第２保持容量部Ｃ２の一方の電極との間の電圧クロストークは減少する。

両電極間の電圧クロストークが減少すると、上述した電圧クロストークに起因する画素信号の画素信号電圧の変動が抑制される。これにより、液晶表示画面を構成する各画素の輝度の変動は少なくなり、液晶表示画面の上方の表示画像と下方の表示画像とで、輝度の相違は抑制される。この結果、表示画像のコントラストが傾斜状に変化することは回避され、表示画像のコントラストの均一化を向上することができる。

（第２実施形態）
図８は本発明の第２実施形態に係る液晶表示装置の画素回路の模式的な断面構造を示す断面図である。

図８に示す液晶表示装置２は、回路構成及び動作は第１実施形態の液晶表示装置１と同様であるので、その説明は省略する。

第１実施形態の液晶表示装置１と第２実施形態の液晶表示装置２との相違点は、第１実施形態の第２保持容量部Ｃ２はＭＩＭ構造であるのに対して、第２実施形態の第２保持容量部Ｃ２はＭＩＭ構造を採用していない点である。すなわち、第２実施形態の第２保持容量部Ｃ２は、後述する第１〜第３シールド部とこの第１〜第３シールド部の周囲の配線部との間で形成される容量で構成している。

図８を参照して、主に第１実施形態との相違点について、第２実施形態の液晶表示装置２の画素回路の断面構造を説明する。なお、図８に示す液晶表示装置２おいて、図４に示す第１実施形態の液晶表示装置１と同符号のものは同様な機能を有するものである。

図８には紙面の横方向に２つ画素回路１１ａ，１１ｂの断面構造が図示されており、すべての画素回路は同様な構造であるので、図８に示す画素回路１１ａを代表して、画素回路１１の構造を説明する。

画素回路１１は、以下に説明するように半導体基板上にマトリックス状に多数配置形成されているので、画素回路１１ａに隣接する画素回路は、図８に示す画素回路１１ｂを代表して指すものとする。

図８において、第１トランジスタＴｒ１及び第２トランジスタＴｒ２は、第１実施形態と同様にシリコン基板からなる半導体基板４００上に形成されている。

第１トランジスタＴｒ１及び第２トランジスタＴｒ２が形成された領域を上方に略平行移動した位置で、かつ第１トランジスタＴｒ１及び第２トランジスタＴｒ２が形成された形成面積と略同等の面積内に、多層配線構造が構築されている。この多層配線構造により、１つの画素回路１１の第１保持容量部Ｃ１及び第２保持容量部Ｃ２が形成されている。

図８に示す多層配線構造では、第１保持容量部Ｃ１は、２つの保持容量部Ｃ１１，Ｃ１２に分割されて構成されている。すなわち、２つの保持容量部Ｃ１１，Ｃ１２は、電気的に並列接続されて第１保持容量部Ｃ１を構成している。したがって、第２実施形態の第１保持容量部Ｃ１は、第１実施形態の第１保持容量部Ｃ１に比べて保持容量部Ｃ１３が削除されて構成されている。

この多層配線構造では、半導体基板４００から上方に向かって順に第１配線層Ｌ１、第２配線層Ｌ２、第３配線層Ｌ３、第４配線層Ｌ４が形成されている。

第１配線層Ｌ１及び第２配線層Ｌ２は、第１実施形態と同様に構成されている。

第２配線層Ｌ２と第３配線層Ｌ３との間には、第１実施形態と同様の第１金属層Ｍ１の第１電極部Ｍ１１が形成されている。第２実施形態では、第１実施形態の第１金属層Ｍ１の第２電極部Ｍ１２は、削除されている。

第１電極部Ｍ１１は、保持容量部Ｃ１１の他方の電極を構成している。したがって、保持容量部Ｃ１１は、誘電体となる層間絶縁膜４１０が第２配線層Ｌ２の第１配線部Ｌ２１と第１金属層Ｍ１の第１電極部Ｍ１１とで挟み込まれたＭＩＭ構造で形成されている。

第１金属層Ｍ１の上層には、第３配線層Ｌ３が形成されている。第３配線層Ｌ３は、第１配線部Ｌ３１、第２配線部Ｌ３２、第４配線部Ｌ３４、第３シールド部Ｓ３を備えている。第１配線部Ｌ３１、第２配線部Ｌ３２、第４配線部Ｌ３４は、第１実施形態と同様に構成されている。第３配線層Ｌ３は、第２実施形態では第１実施形態の第３配線部Ｌ３３に代えて第３シールド部Ｓ３を備えている。

第３シールド部Ｓ３は、第３配線層Ｌ３の第２配線部Ｌ３２と第３配線層Ｌ３の第４配線部Ｌ３４との間に形成されている。第３シールド部Ｓ３は、第３配線層Ｌ３の第１配線部Ｌ３１、第２配線部Ｌ３２、第４配線部Ｌ３４と同様の配線層で形成されている。第３シールド部Ｓ３は、第１シールド部Ｓ１に供給されるのと同一のシールド電位が共通に供給されている。第３シールド部Ｓ３は、スルーホールＴ３３を介して第１シールド部Ｓ２１に接続されている。

第３シールド部Ｓ３は、第１保持容量部Ｃ１の一方の電極に接続された配線部となる第３配線層Ｌ３の第２配線部Ｌ３２と、第２保持容量部Ｃ２の一方の電極となる第３配線層Ｌ３の第４配線部Ｌ３４との間をシールドする。

第３配線層Ｌ３と第４配線層Ｌ４との間には、第１実施形態と同様の第２金属層Ｍ２の第１電極部Ｍ２１が形成されている。第２実施形態では、第１実施形態の第２金属層Ｍ２の第２電極部Ｍ２２は、削除されている。

第１電極部Ｍ２１は、保持容量部Ｃ１２の他方の電極を構成している。したがって、保持容量部Ｃ１２は、誘電体となる層間絶縁膜４１０が第３配線層Ｌ３の第１配線部Ｌ３１と第２金属層Ｍ２の第１電極部Ｍ２１とで挟み込まれたＭＩＭ構造で形成されている。

第２金属層Ｍ２の上層には、第４配線層Ｌ４が形成されている。第４配線層Ｌ４は、第１実施形態と同様に構成されている。第４配線層Ｌ４の第２シールド部Ｓ４２は、スルーホールＴ４３を介して第３シールド部Ｓ３と接続されている。

上記積層構造において、第２トランジスタＴｒ２のソース領域となる拡散層４０６の上方には、スルーホールＴ２２，Ｔ３４，Ｔ４４，Ｔ５１を積み重ねたスタックビア構造が形成されている。第２保持容量部Ｃ２は、このスタックビア構造のスルーホールＴ３４，Ｔ４４で接続された配線部と、その周辺の配線部との間に形成される容量で構成されている。

すなわち、第２保持容量部Ｃ２は、並列接続された以下の容量Ｃ２１，Ｃ２２，Ｃ２３で構成される。

容量Ｃ２１は、第２配線層Ｌ２の第２配線部Ｌ２２と第１シールド部Ｓ１との間に形成される容量である。容量Ｃ２２は、第３配線層Ｌ３の第４配線部Ｌ３４と第３シールド部Ｓ３との間に形成される容量、及び第３配線層Ｌ３の第４配線部Ｌ３４と第３配線部Ｌ３３の第１配線部Ｌ３１との間に形成される容量である。容量Ｃ２３は、第４配線層Ｌ４の第２配線部Ｌ４２と第２シールド部Ｓ２との間に形成される容量である。

第２保持容量部Ｃ２を上述したように構成することにより、第２実施形態の液晶表示装置２は、第１実施形態で得られる効果に加えて、以下に示す効果を得ることができる。

第２保持容量部Ｃ２は、第１実施形態で採用したＭＩＭ構造に比べて、容量に接続される配線の配線構造を簡略化することができる。

また、第２保持容量部Ｃ２の一方の電極は、第１シールド部Ｓ１、第２シールド部Ｓ２、第３シールド部Ｓ３を含んでいるので、第２保持容量部Ｃ２は、第２保持容量部Ｃ２の周辺の配線部との容量結合を低減することができる。

さらに、画素信号の画素信号電圧の転送効率を高める観点から、第２保持容量部Ｃ２の容量値は第１保持容量部Ｃ１の容量値に比べて小さくすることが求められる。第２保持容量部Ｃ２は、このような要求を上記構造を採用することにより容易に満足させることができる。

反射型の液晶表示装置では、画素回路１１に入射する入射光が第１トランジスタＴｒ１、第２トランジスタＴｒ２に到達すると、光リーク電流が第１トランジスタＴｒ１及び第２トランジスタＴｒ２で発生する可能性がある。この光リーク電流を抑制する観点から、反射型の液晶表示装置では、一般的に多層配線構造において配線間の隙間をできる限り少なくしてトランジスタに到達する入射光を低減する遮光構造が採用されている。

してみると、反射型の液晶表示装置では、本発明が解決しようとする課題が想起されないのであれば、上述した遮光構造が採用されるのが一般的である。図４に示す構造であれば、例えば第２シールド部Ｓ４１に代えて、第２シールド部Ｓ４１と第４配線層Ｌ４の第１配線部Ｌ４１とを連続した同一の配線部とする構造が採用されるのが一般的である。また、例えば第２シールド部Ｓ４２に代えて、第２シールド部Ｓ４２と第４配線層Ｌ４の第２配線部Ｌ４２とを連続した同一の配線部とする構造が採用されるのが一般的である。

これらの構造を採用することにより、配線間の隙間が少なくなり、遮光性の観点からは有利となり、光リーク電流は抑制される。

これに対して、本発明は、上記課題を解決することを目的としているので、上記遮光構造を採用する代わりに、第１シールド部Ｓ１、第２シールド部Ｓ２を備えた構造を採用している。

画素回路１１が２つのトランジスタを備えた液晶表示装置は、第１保持容量部Ｃ１に保持された画素信号の画素信号電圧を第２保持容量部Ｃ２に転送する電圧転送効率を高めることが求められる。この要求を満足させるには、第１保持容量部Ｃ１の容量値は第２保持容量部Ｃ２の容量値よりも大きい方が好ましい。

してみると、本発明が解決しようとする課題が想起されないのであれば、第１保持容量部Ｃ１の容量値を大きくする構造が採用されるのが一般的である。図４に示す構造であれば、例えば第１シールド部Ｓ１に代えて、第２配線層Ｌ２の第１配線部Ｌ２１を図面の左右方向に延伸して第１保持容量部Ｃ１の電極面積を広げる構造を採用するのが一般的である。

これらの構造を採用することにより、第１保持容量部Ｃ１の容量値は大きくなり、上記電圧転送効率を高める観点からは有利となる。

これに対して、本発明は、上記課題を解決することを目的としているので、電圧転送効率を高める構造を採用する代わりに、第１シールド部Ｓ１、第２シールド部Ｓ２を備えた構造を採用している。

１，２ 液晶表示装置
１１，１１ａ，１１ｂ 画素回路
１６ａ 画素電極
１６ｂ 共通電極
４００ 半導体基板
４１０ 層間絶縁膜
４１２ 透光性基板
Ｃ１ 第１保持容量部
Ｃ２ 第２保持容量部
Ｃ１１，Ｃ１２，Ｃ１３ 保持容量部
Ｌ１ 第１配線層
Ｌ２ 第２配線層
Ｌ３ 第３配線層
Ｌ４ 第４配線層
ＬＣ 液晶
Ｍ１ 第１金属層
Ｍ２…第２金属層
Ｓ１，Ｓ２，Ｓ２１，Ｓ２２，Ｓ４１，Ｓ４２、Ｓ３ シールド部

Claims (8)

1. 半導体基板と透光性基板との間に挟まれて、マトリックス状に配列された複数の画素回路を有し、
   前記画素回路は、
   前記半導体基板に形成された画素電極と前記透光性基板に形成された共通電極とによって挟まれた液晶を備え、前記液晶は前記画素電極に印加される電圧と前記共通電極に印加される電圧との電位差に応じて駆動され、前記透光性基板から入射した光が前記液晶にて前記電位差に応じて変調される画素部と、
   前記半導体基板に形成され、選択的に画素信号を入力する第１トランジスタと、前記第１トランジスタを介して選択的に入力された画素信号を保持する第１保持容量部と、前記半導体基板に形成され、前記第１保持容量部に保持された画素信号を転送する第２トランジスタと、前記第２トランジスタを介して転送された画素信号を保持する第２保持容量部とを備え、前記複数の画素回路のすべての前記第１保持容量部に保持された画素信号を、前記複数の画素回路のすべての前記第２保持容量部に一括して転送し、前記第２保持容量部に保持された画素信号に応じた電圧を前記画素電極に印加して前記液晶を駆動する駆動部と、
   前記第１保持容量部の一方の電極を構成する第１電極部または前記第１電極部に接続された第１配線部と、前記第２保持容量部の一方の電極を構成する第２電極部に接続された第２配線部との間に配置されたシールド部と、
   を有し、
   前記シールド部は、予め設定された所定のシールド電位が供給される
   ことを特徴とする液晶表示装置。
2. 半導体基板と透光性基板との間に挟まれて、マトリックス状に配列された複数の画素回路を有し、
   前記画素回路は、
   前記半導体基板に形成された画素電極と前記透光性基板に形成された共通電極とによって挟まれた液晶を備え、前記液晶は前記画素電極に印加される電圧と前記共通電極に印加される電圧との電位差に応じて駆動され、前記透光性基板から入射した光が前記液晶にて前記電位差に応じて変調される画素部と、
   前記半導体基板に形成され、選択的に画素信号を入力する第１トランジスタと、前記第１トランジスタを介して選択的に入力された画素信号を保持する第１保持容量部と、前記半導体基板に形成され、前記第１保持容量部に保持された画素信号を転送する第２トランジスタと、前記第２トランジスタを介して転送された画素信号を保持する第２保持容量部とを備え、前記複数の画素回路のすべての前記第１保持容量部に保持された画素信号を、前記複数の画素回路のすべての前記第２保持容量部に一括して転送し、前記第２保持容量部に保持された画素信号に応じた電圧を前記画素電極に印加して前記液晶を駆動する駆動部と、
   前記第１保持容量部の一方の電極を構成する第１電極部または前記第１電極部に接続された第１配線部と、前記第２保持容量部の一方の電極を構成する第２電極部との間に配置されたシールド部と、
   を有し、
   前記シールド部は、予め設定された所定のシールド電位が供給される
   ことを特徴とする液晶表示装置。
3. 前記第２保持容量部は、前記シールド部を他方の電極とし、前記第２電極部は、前記シールド部の周囲に前記シールド部と絶縁されて配置されている
   ことを特徴とする請求項２に記載の液晶表示装置。
4. 前記シールド部は、第１シールド部と第２シールド部とを備え、
   前記第１シールド部は、前記第１電極部と、前記第２配線部との間に配置され、
   前記第２シールド部は、前記第１配線部と、前記第２配線部との間に配置されている
   ことを特徴とする請求項１に記載の液晶表示装置。
5. 前記シールド部は、第１シールド部と第２シールド部と第３シールド部を備え、
   前記第１シールド部は、前記第１電極部と、前記第２電極部との間に配置され、
   前記第１シールド部と、前記第１電極部と、前記第２電極部とは、前記半導体基板上に形成された同一の配線層に配置され、
   前記第２シールド部は、前記第１配線部と、前記第２電極部との間に配置され、
   前記第２シールド部と、前記第１配線部と、前記第２電極部とは、前記半導体基板に形成された同一の配線層に配置され、
   前記第３シールド部は、前記第１配線部と、前記第２電極部との間に配置され、
   前記第３シールド部と、前記第１配線部と、前記第２電極部とは、前記半導体基板に形成された同一の配線層に配置され、
   前記第１シールド部が配置された前記配線層と、前記第２シールド部が配置された前記配線層と、前記第３シールド部が配置された配線層とは、異なる層の配線層である
   ことを特徴とする請求項２または３に記載の液晶表示装置。
6. 前記第１シールド部と、前記第１電極部と、前記第２配線部とは、前記半導体基板上に形成された同一の配線層に配置され、
   前記第２シールド部と、前記第１配線部と、前記第２配線部とは、前記半導体基板上に形成された同一の配線層に配置され、
   前記第１シールド部が配置された前記配線層と、前記第２シールド部が配置された前記配線層とは、異なる層の配線層である
   ことを特徴とする請求項４に記載の液晶表示装置。
7. 前記第１配線部及び第２配線部は、前記半導体基板上に積層して形成された複数の配線層で構成されている
   ことを特徴とする請求項１，４，６のいずれか１項に記載の液晶表示装置。
8. 前記第１配線部は、前記半導体基板上に積層して形成された複数の配線層で構成されている
   ことを特徴とする請求項２，３，５のいずれか１項に記載の液晶表示装置。

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